CN108269539B - 移位寄存器单元、栅极驱动电路以及异常情况处理方法 - Google Patents

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Abstract

公开了一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的异常情况处理方法。移位寄存器单元包括上拉节点控制模块、输出模块、下拉节点控制模块以及异常控制模块，异常控制模块连接在异常指示信号端、输出端、上拉节点和下拉节点之间，被配置为在发生异常情况的瞬间，在异常指示信号端接入的异常指示信号的控制下，使输出端输出高电平，同时对上拉节点和下拉节点进行复位。根据本公开的移位寄存器单元，可以在发生异常情况的瞬间，在使栅极驱动电路输出高电平的同时将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。

Description

移位寄存器单元、栅极驱动电路以及异常情况处理方法
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的异常情况处理方法。
背景技术
在显示技术领域，液晶显示屏是目前常用的平板显示屏，液晶显示屏的像素阵列通常包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过在液晶面板外部连接集成电路来完成。近年来随着非晶硅薄膜工艺的不断提高，也可以直接将栅极驱动电路制作在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)电路来对栅线进行驱动。由于GOA电路可以直接制作在液晶显示屏周围，因此其简化了制造工艺，降低了产品成本，提高了液晶显示屏的集成度，从而使液晶显示屏趋向于更加薄型化。
在现有的栅极驱动电路中，当液晶显示屏遭遇诸如突然断电等的异常情况时，显示屏内部容易产生静电荷积累，造成显示屏器件受损，发生显示不良或显示屏失效。
发明内容
针对以上问题，本公开提出了一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的异常情况处理方法，其可以在发生异常情况的瞬间，使栅极驱动电路输出高电平，以开启液晶显示屏的薄膜晶体管的栅电极，从而使数据线的电位通过快速放电单元迅速拉低至公共电极电位，同时将栅极驱动电路锁定，以降低栅极驱动电路中的功耗。
根据本公开的一方面，提出了一种移位寄存器单元，包括：上拉节点控制模块101，连接在上拉节点、下拉节点、输入端和复位端之间；输出模块102，连接在上拉节点、第一时钟信号端和输出端之间；下拉节点控制模块103，连接在下拉节点、上拉节点、第二时钟信号端和第三时钟信号端之间；以及异常控制模块104，连接在异常指示信号端、输出端、上拉节点和下拉节点之间，被配置为在发生异常情况的瞬间，在异常指示信号端接入的异常指示信号的控制下，使输出端输出高电平，同时对上拉节点和下拉节点进行复位。
可选的，该移位寄存器单元，其中，上拉节点控制模块101被配置为在输入端接入的输入信号、复位端接入的复位信号或下拉节点的电平的控制下，对上拉节点的电平进行控制；输出模块102被配置为将第一时钟信号端接入的时钟信号输出到输出端；下拉节点控制模块103被配置为在上拉节点的电平、第二时钟信号端接入的时钟信号或第三时钟信号端接入的时钟信号的控制下，对下拉节点的电平进行控制。
可选的，该移位寄存器单元，其中，输出模块102与下拉节点连接，被配置为在下拉节点的电平的控制下，对输出端进行复位。
可选的，该移位寄存器单元，还包括：辅助模块105，连接在上拉节点和输出模块102之间。
可选地，在该移位寄存器单元中，上拉节点控制模块101包括：第一晶体管M1，其控制极连接到输入端，输入极连接到第一扫描控制端，输出极连接到上拉节点；以及第二晶体管M2，其控制极连接到下拉节点，输入极连接到第二电平输入端，输出极连接到上拉节点。
可选地，在该移位寄存器单元中，上拉节点控制模块101还包括：第三晶体管M3，其控制极连接到复位端，输入极连接到第二扫描控制端，输出极连接到上拉节点。
可选地，在该移位寄存器单元中，输出模块102包括：第四晶体管M4，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；第五晶体管M5，其控制极连接到下拉节点，输入极连接到第二电平输入端，输出极连接到输出端；以及第一电容C1，其连接在上拉节点与第四晶体管的输出极之间。
可选地，在该移位寄存器单元中，下拉节点控制模块103包括：第六晶体管M6，其控制极连接到第一扫描控制端，输入极连接到第二时钟信号端；第七晶体管M7，其控制极连接到第六晶体管的输出极，输入极连接到第一电平输入端，输出极连接到下拉节点；第八晶体管M8，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到下拉节点；以及第二电容C2，其连接在下拉节点与第二电平输入端之间。
可选地，在该移位寄存器单元中，下拉节点控制模块103还包括：第九晶体管M9，其控制极连接到第二扫描控制端，输入极连接到第三时钟信号端，输出极连接到第七晶体管的控制极。
可选地，在该移位寄存器单元中，异常控制模块104包括：第十晶体管M10，其控制极与输入极连接到异常指示信号端，输出极连接输出端；第十一晶体管M11，其控制极连接到异常指示信号端，输入极连接到第二电平输入端，输出极连接到上拉节点；以及第十二晶体管M12，其控制极连接到异常指示信号端，输入极连接到第二电平输入端，输出极连接到下拉节点。
可选地，在该移位寄存器单元中，辅助模块105包括：第十三晶体管M13，其控制极连接到第一电平输入端，输入极连接到上拉节点，输出极连接到第四晶体管的控制极。
根据本公开的另一方面，提出了一种栅极驱动电路，包括级级联的所述移位寄存器单元，其中，每一级移位寄存器单元的输出端连接到对应的一条栅线，其中，每一级移位寄存器单元的输出端连接到下一级移位寄存器单元的输入端，并连接到上一级移位寄存器单元的复位端，其中，第N级移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别连接到第一时钟信号、第二时钟信号和第四时钟信号，第N+1级移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别连接到第二时钟信号、第三时钟信号和第一时钟信号，其中，第一、第二、第三和第四时钟信号的占空比均为1/4，第二、第三和第四时钟信号相对于第一时钟信号依次滞后1/4周期。
根据本公开的又一方面，提出了一种应用于所述移位寄存器单元的异常情况处理方法，包括：在发生异常情况的瞬间，将异常指示信号输入到异常控制模块104，使输出端输出高电平，同时对上拉节点和下拉节点进行复位。
在根据本公开实施例的移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的异常情况处理方法中，在发生诸如突然断电等的异常情况的瞬间，使栅极驱动电路输出高电平，同时通过将栅极驱动电路中的上拉节点和下拉节点分别进行复位，以将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免液晶显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1是根据本公开的实施例的移位寄存器单元的框图；
图2图示了根据本公开的实施例的移位寄存器单元的电路结构；
图3图示了可用于本公开的实施例的移位寄存器单元的操作时序；以及
图4是根据本公开的实施例的栅极驱动电路的整体连接结构示意图。
具体实施方式
下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本发明保护的范围。
图1是根据本公开的实施例的移位寄存器单元的框图。如图1所示，该移位寄存器单元包括：上拉节点控制模块101，连接在上拉节点PU、下拉节点PD、输入端INPUT和复位端RESET之间，被配置为在输入端INPUT接入的输入信号、复位端RESET接入的复位信号或下拉节点PD的电平的控制下，对上拉节点PU的电平进行控制；输出模块102，连接在上拉节点PU、第一时钟信号端CK1和输出端OUTPUT之间，被配置为将第一时钟信号端CK1接入的时钟信号输出到输出端OUTPUT；下拉节点控制模块103，连接在下拉节点PD、上拉节点PU、第二时钟信号端CK2和第三时钟信号端CK3之间，被配置为在上拉节点PU、第二时钟信号端CK2接入的时钟信号或的第三时钟信号端接入的时钟信号控制下，对下拉节点PD的电平进行控制；以及异常控制模块104，连接在异常指示信号端EN、输出端OUTPUT、上拉节点PU和下拉节点PD之间，被配置为在发生异常情况的瞬间，在异常指示信号端EN接入的异常指示信号EN1的控制下，使输出端OUTPUT输出高电平，同时对上拉节点PU和下拉节点PD进行复位。
可选地，如图1所示，上述移位寄存器单元，其中，输出模块102与下拉节点PD连接，被配置为在下拉节点PD的电平的控制下，对输出端OUTPUT进行复位。
可选地，如图1所示，上述移位寄存器单元还包括：辅助模块105，连接在上拉节点PU和输出模块102之间。
在根据本公开的上述移位寄存器单元中，在发生诸如突然断电等的异常情况的瞬间，使栅极驱动电路输出高电平，同时通过将栅极驱动电路中的上拉节点和下拉节点分别进行复位以将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免液晶显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。
图2图示了根据本公开实施例的移位寄存器单元的示意性的电路结构。以下结合图1和图2对该移位寄存器单元的电路结构进行详细说明。可选地，如图2所示，在该移位寄存器单元中，上拉节点控制模块101包括：第一晶体管M1，其控制极连接到输入端INPUT，输入极连接到第一扫描控制端CN，输出极连接到上拉节点PU；以及第二晶体管M2，其控制极连接到下拉节点PD，输入极连接到第二电平输入端VGL，输出极连接到上拉节点PU。
可选地，如图2所示，在该移位寄存器单元中，上拉节点控制模块101还包括：第三晶体管M3，其控制极连接到复位端RESET，输入极连接到第二扫描控制端CNB，输出极连接到上拉节点PU。
可选地，如图2所示，在该移位寄存器单元中，输出模块102包括：第四晶体管M4，其控制极通过辅助模块105连接到上拉节点PU，输入极连接到第一时钟信号端CK1，输出极连接到输出端OUTPUT；第五晶体管M5，其控制极连接到下拉节点PD，输入极连接到第二电平输入端VGH，输出极连接到输出端OUTPUT；以及第一电容C1，其连接在上拉节点PU与第四晶体管M4的输出极之间。
可选地，如图2所示，在该移位寄存器单元中，下拉节点控制模块103包括：第六晶体管M6，其控制极连接到第一扫描控制端CN，输入极连接到第二时钟信号端CK2；第七晶体管M7，其控制极连接到第六晶体管M6的输出极，输入极连接到第一电平输入端VGH，输出极连接到下拉节点PD；第八晶体管M8，其控制极连接到上拉节点PU，输入极连接到第二电平输入端VGL，输出极连接到下拉节点PD；以及第二电容C2，其连接在下拉节点PD与第二电平输入端之间VGL。
可选地，如图2所示，在该移位寄存器单元中，下拉节点控制模块103还包括：第九晶体管M9，其控制极连接到第二扫描控制端CNB，输入极连接到第三时钟信号端CK3，输出极连接到第七晶体管M7的控制极。
可选地，如图2所示，在该移位寄存器单元中，异常控制模块104包括：第十晶体管M10，其控制极与输入极连接到异常指示信号端EN，输出极连接输出端OUTPUT；第十一晶体管M11，其控制极连接到异常指示信号端EN，输入极连接到第二电平输入端VGL，输出极连接到上拉节点PU；以及第十二晶体管M12，其控制极连接到异常指示信号端EN，输入极连接到第二电平输入端VGL，输出极连接到下拉节点PD。
可选地，如图2所示，在该移位寄存器单元中，辅助模块105包括：第十三晶体管M13，其控制极连接到第一电平输入端VGH，输入极连接到上拉节点PU，输出极连接到第四晶体管M4的控制极。第十三晶体管M13可以稳定第四晶体管M4的控制极与输出极之间的电压并控制第三晶体管M3与第四晶体管M4之间的分压，本领域技术人员应当理解的是，可以省略辅助模块105。
尽管在图2中，示出的所有晶体管均是N型晶体管，其控制极为N型晶体管的栅极，输入极为N型晶体管的漏极，输出极为N型晶体管的源极；第一电平输入端接入高电平VGH，而第二电平输入端接入低电平VGL，然而，为实现本公开的原理，上述移位寄存器单元中的一个或者多个晶体管采用P型晶体管也是可能的，只要相应地调整源极和漏极的位置以及相应的第一和第二电平输入端接入的电平即可，具体细节不在此赘述，但也应该在本发明的保护范围内。
以下以图2所示的移位寄存器单元作为第N级移位寄存器单元为例，参照图3所示的操作时序来说明其在正常工作时的具体工作原理，其中，该移位寄存器单元的第一时钟信号端CK1接第一时钟信号CLK1，第二时钟信号端CK2接第二时钟信号CLK2，第三时钟信号端CK3接第四时钟信号CLK4；第一扫描控制端CN接高电平，第二扫描控制端CN接低电平，即，扫描方向正向扫描；输入端INPUT接前一级移位寄存器单元的输出端OUT_N-1，复位端RESET接后一级移位寄存器单元的输出端OUT_N+1。在图3所示的a、b、c和d所示的四个阶段中，该移位寄存器单元进行如下操作：
在第一阶段a中，输入端INPUT接高电平的输入信号OUT_N-1，晶体管M1导通；由于第一扫描控制端CN接高电平，使得上拉节点PU的电位升高，晶体管M8导通；由于晶体管M8的输入极接低电平VGL，使得下拉节点PD的电位降低；由于晶体管M13的控制极接高电平VGH，使得晶体管M13导通，从而晶体管M4导通；由于第一时钟信号端CK1输入低电平的时钟信号CLK1，使得输出端OUTPUT输出低电平的输出信号OUT_N；由于第一电容C1连接在上拉节点PU与晶体管M4的输出极之间，使得第一电容C1充电。
在第二阶段b中，输入端INPUT接低电平的输入信号OUT_N-1，晶体管M1关闭；晶体管M4保持导通状态，由于第一时钟信号端CK1输入高电平的时钟信号CLK1，使得输出端OUTPUT输出高电平的输出信号OUT_N，并且第一电容C1自举，使得上拉节点PU的电位继续升高；晶体管M7保持关闭状态，使得下拉节点PD的电位仍然处于拉低状态。
在第三阶段c中，晶体管M6的控制极接高电平的第一扫描控制端CN，且第二时钟信号端CK2输入高电平的时钟信号CLK2，使得晶体管M6、晶体管M7导通；由于晶体管M7的输入极接高电平VGH，使得下拉节点PD的电位升高，从而晶体管M2、晶体管M5导通；由于晶体管M2、晶体管M5的输入极均接低电平VGL，使得上拉节点PU和输出端OUTPUT的电位降低；由于第二电容C2连接在下拉节点PD与低电平VGL之间，使得第二电容C2充电。
在第四阶段d中，晶体管M6保持导通状态，第二时钟信号端CK2输入低电平的时钟信号CLK2，使得晶体管M7关闭，第二电容C2保持下拉节点PD的电位仍然处于拉高状态，从而晶体管M2、晶体管M5保持导通状态，上拉节点PU和输出端OUTPUT的电位保持为低电位。
第五阶段e为移位寄存器单元在发生异常情况时的操作原理。在第五阶段e中，即，从发生诸如突然断电的异常情况的瞬间开始，异常指示信号端EN接高电平的异常指示信号EN1，晶体管M10、晶体管M11、晶体管M12导通；由于晶体管M10的输入极接异常指示信号端EN，晶体管M11和晶体管M12的输入极均接低电平VGL，使得输出端OUTPUT输出高电平的输出信号OUT_N，同时上拉节点PU和下拉节点PD的电位复位。
在根据本公开的上述移位寄存器单元中，在发生诸如突然断电等的异常情况的瞬间，使栅极驱动电路输出高电平，同时通过将栅极驱动电路中的上拉节点和下拉节点分别进行复位，以将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免液晶显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。
根据本公开的另一方面，还提供了一种栅极驱动电路。如图4所示，该栅极驱动电路包括多级级联的移位寄存器单元，其中每一级移位寄存器单元可以采用如图1和2所示的移位寄存器单元的结构。如图4所示，其中每一级移位寄存器单元的输出端OUTPUT连接到对应的一条栅极；其中，每一级移位寄存器单元的输出端OUTPUT连接到下一级移位寄存器单元的输入端INPUT，并连接到上一级移位寄存器单元的复位端RESET，即，对于第N级移位寄存器单元，其输入端INPUT连接到第N-1级移位寄存器单元的输出端OUTPUT，复位端RESET连接到第N+1级移位寄存器单元的输出端OUTPUT；其中，第N级移位寄存器单元的第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3分别连接到第一时钟信号CLK1、第二时钟信号CLK2和第四时钟信号CLK4，第N+1级移位寄存器单元的第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3分别连接到第二时钟信号CLK2、第三时钟信号CLK3和第一时钟信号CLK1；第N+2级移位寄存器单元的第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3分别连接到第三时钟信号CLK3、第四时钟信号CLK4和第二时钟信号CLK2；第N+3级移位寄存器单元的第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3分别连接到第四时钟信号CLK4、第一时钟信号CLK1和第三时钟信号CLK3；其中，第一、第二、第三和第四时钟信号的占空比均为1/4，第二、第三和第四时钟信号相对于第一时钟信号依次滞后1/4周期。
如图4所示，以第N级移位寄存器单元为例，其输出端OUTPUT连接到第N条栅线GL(N)，其输入端INPUT接第N-1级移位寄存器单元输出信号OUT_N-1，复位端RESET接第N+1级移位寄存器单元输出信号OUT_N+1。参照图3所示的操作时序，在第N-1级移位寄存器单元输出信号OUT_N-1变为高电平时，第N级移位寄存器单元的输入端INPUT接高电平的输入信号OUT_N-1，上拉节点PU的电位升高、下拉节点PD的电位降低；由于第N级移位寄存器单元的第一时钟信号端CK1输入低电平的时钟信号CLK1，使得第N级移位寄存器单元的输出端OUTPUT输出低电平的输出信号OUT_N。
在第N-1级移位寄存器单元输出信号OUT_N-1变为低电平时，第N级移位寄存器单元的输入端INPUT接低电平的输入信号OUT_N-1；由于第N级移位寄存器单元的第一时钟信号端CK1输入高电平的时钟信号CLK1，使得第N级移位寄存器单元的输出端OUTPUT输出高电平的输出信号OUT_N，上拉节点PU的电位继续升高，下拉节点PD的电位仍然处于拉低状态。由于第N级移位寄存器单元输出信号OUT_N变为高电平，因此第N+1级移位寄存器单元的输入端INPUT接高电平的输入信号OUT_N，上拉节点PU的电位升高、下拉节点PD的电位降低；由于第N+1级移位寄存器单元的第一时钟信号端CK1输入低电平的时钟信号CLK2，使得第N+1级移位寄存器单元的输出端OUTPUT输出低电平的输出信号OUT_N+1。
在第N级移位寄存器单元的第二时钟信号端CK2输入高电平的时钟信号CLK2时，第N级移位寄存器单元的下拉节点PD的电位升高，上拉节点PU和输出端OUTPUT的电位降低。由于第N级移位寄存器单元输出信号OUT_N变为低电平时，使得第N+1级移位寄存器单元的输入端INPUT接低电平的输入信号OUT_N；由于第N+1级移位寄存器单元的第一时钟信号端CK1输入高电平的时钟信号CLK2，使得第N+1级移位寄存器单元的输出端OUTPUT输出高电平的输出信号OUT_N+1，上拉节点PU的电位继续升高，下拉节点PD的电位仍然处于拉低状态。
在第N级移位寄存器单元的第二时钟信号端CK2输入低电平的时钟信号CLK2时，第N级移位寄存器单元的下拉节点PD的电位仍然处于拉高状态，上拉节点PU和输出端OUTPUT的电位保持为低电位。在第N+1级移位寄存器单元的第二时钟信号端CK2输入高电平的时钟信号CLK3时，第N+1级移位寄存器单元的下拉节点PD的电位升高，上拉节点PU和输出端OUTPUT的电位降低。
根据本公开的上述栅极驱动电路，在发生诸如突然断电等的异常情况的瞬间，使栅极驱动电路输出高电平，同时通过将栅极驱动电路中的上拉节点和下拉节点分别进行复位，以将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免液晶显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。
根据本公开的又一方面，还提供了一种应用于如图1所示的移位寄存器单元的异常情况处理方法，该方法主要包括步骤：在发生异常情况的瞬间，将异常指示信号输入到异常控制模块104，使输出端输出高电平，同时对上拉节点和下拉节点进行复位。
在根据本公开实施例的应用于移位寄存器单元的异常情况处理方法中，在发生诸如突然断电等的异常情况的瞬间，使栅极驱动电路输出高电平，同时通过将栅极驱动电路中的上拉节点和下拉节点分别进行复位，以将栅极驱动电路锁定，从而在使栅极驱动电路输出高电平以避免液晶显示屏内部产生静电荷积累造成显示屏器件受损的同时，降低栅极驱动电路中的功耗。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器单元，包括：
上拉节点控制模块(101)，连接在上拉节点、下拉节点、输入端和复位端之间；
输出模块(102)，连接在上拉节点、第一时钟信号端和输出端之间；
下拉节点控制模块(103)，连接在下拉节点、上拉节点、第二时钟信号端和第三时钟信号端之间；以及
异常控制模块(104)，连接在异常指示信号端、输出端、上拉节点和下拉节点之间，被配置为在发生异常情况的瞬间，在异常指示信号端接入的异常指示信号的控制下，使输出端输出高电平，同时对上拉节点和下拉节点进行复位，
其中，所述异常控制模块(104)包括：
第十晶体管(M10)，其控制极与输入极连接到异常指示信号端，输出极连接输出端；
第十一晶体管(M11)，其控制极连接到异常指示信号端，输入极连接到第二电平输入端，输出极连接到上拉节点；以及
第十二晶体管(M12)，其控制极连接到异常指示信号端，输入极连接到第二电平输入端，输出极连接到下拉节点。
2.根据权利要求1所述的移位寄存器单元，其中，所述上拉节点控制模块(101)被配置为在输入端接入的输入信号、复位端接入的复位信号或下拉节点的电平的控制下，对上拉节点的电平进行控制；所述输出模块(102)被配置为将第一时钟信号端接入的时钟信号输出到输出端；所述下拉节点控制模块(103)被配置为在上拉节点的电平、第二时钟信号端接入的时钟信号或第三时钟信号端接入的时钟信号的控制下，对下拉节点的电平进行控制。
3.根据权利要求1或2所述的移位寄存器单元，其中，所述输出模块(102)与下拉节点连接，被配置为在下拉节点的电平的控制下，对输出端进行复位。
4.根据权利要求1或2所述的移位寄存器单元，还包括：
辅助模块(105)，连接在上拉节点和输出模块(102)之间。
5.根据权利要求1或2所述的移位寄存器单元，其中，上拉节点控制模块(101)包括：
第一晶体管(M1)，其控制极连接到输入端，输入极连接到第一扫描控制端，输出极连接到上拉节点；以及
第二晶体管(M2)，其控制极连接到下拉节点，输入极连接到第二电平输入端，输出极连接到上拉节点。
6.根据权利要求5所述的移位寄存器单元，其中，上拉节点控制模块(101)还包括：
第三晶体管(M3)，其控制极连接到复位端，输入极连接到第二扫描控制端，输出极连接到上拉节点。
7.根据权利要求1或2所述的移位寄存器单元，其中，输出模块(102)包括：
第四晶体管(M4)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；
第五晶体管(M5)，其控制极连接到下拉节点，输入极连接到第二电平输入端，输出极连接到输出端；以及
第一电容(C1)，其连接在上拉节点与第四晶体管的输出极之间。
8.根据权利要求1或2所述的移位寄存器单元，其中，下拉节点控制模块(103)包括：
第六晶体管(M6)，其控制极连接到第一扫描控制端，输入极连接到第二时钟信号端；
第七晶体管(M7)，其控制极连接到第六晶体管的输出极，输入极连接到第一电平输入端，输出极连接到下拉节点；
第八晶体管(M8)，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到下拉节点；以及
第二电容(C2)，其连接在下拉节点与第二电平输入端之间。
9.根据权利要求8所述的移位寄存器单元，其中，下拉节点控制模块(103)还包括：
第九晶体管(M9)，其控制极连接到第二扫描控制端，输入极连接到第三时钟信号端，输出极连接到第七晶体管的控制极。
10.根据权利要求4所述的移位寄存器单元，其中，辅助模块(105)包括：
第十三晶体管(M13)，其控制极连接到第一电平输入端，输入极连接到上拉节点，输出极连接到第四晶体管的控制极。
11.一种栅极驱动电路，包括多级级联的权利要求1-10中任一项所述的移位寄存器单元，其中，每一级移位寄存器单元的输出端连接到对应的一条栅线，
其中，每一级移位寄存器单元的输出端连接到下一级移位寄存器单元的输入端，并连接到上一级移位寄存器单元的复位端，
其中，第N级移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别连接到第一时钟信号、第二时钟信号和第四时钟信号，第N+1级移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别连接到第二时钟信号、第三时钟信号和第一时钟信号，
其中，第一、第二、第三和第四时钟信号的占空比均为1/4，第二、第三和第四时钟信号相对于第一时钟信号依次滞后1/4周期。
12.一种应用于权利要求1-10中任一项所述的移位寄存器单元的异常情况处理方法，包括：
在发生异常情况的瞬间，将异常指示信号输入到异常控制模块(104)，使输出端输出高电平，同时对上拉节点和下拉节点进行复位。
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