CN106057118A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 Download PDF

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张斌
田明
张强
王光兴
张衎
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Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：输入模块、复位模块、控制模块、下拉模块和输出模块；输出模块的第一控制端与第一节点相连，第一输入端与第二时钟信号端相连，第一输出端与信号输出端相连；下拉模块的两端分别与第一时钟信号端和第一节点相连；在第二时钟信号端的电位升高时，会导致第一节点的电位也升高，此时，由于第一时钟信号端的电位降低，因此，下拉模块可以通过第一时钟信号端拉低第一节点的电位，从而可以避免在第二时钟信号端的电位升高时第一节点的电位也升高而误将第二时钟信号端的信号提供给信号输出端进而导致各种显示不良。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，ThinFilm Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺集成在显示面板的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到显示面板两边对称的美观设计，同时，也省去了栅极驱动电路的绑定区域以及扇出的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的绑定工艺，从而提高了产能和良率。
目前，现有的栅极驱动电路中的每级移位寄存器单元中，控制时钟信号CLK加载到信号输出端Output的TFT的电流较大，该TFT的尺寸较大，该TFT的寄生电容较大。在该TFT的源极输入的时钟信号CLK的电位由低电平变为高电平时，由于该TFT具有较大的寄生电容，会导致该TFT的栅极的电位也升高，从而会导致该TFT误开启，这样，会误将该TFT的源极输入的时钟信号CLK提供给与该TFT的漏极相连的信号输出端Output，进而会使显示面板出现画面异常、黑屏等显示不良。
因此，如何避免控制时钟信号加载到信号输出端的TFT误开启，是本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用以避免控制时钟信号加载到信号输出端的TFT误开启的问题。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、复位模块、控制模块、下拉模块和输出模块；其中，
所述输入模块的第一控制端和输入端分别与信号输入端相连，第二控制端与第一时钟信号端相连，输出端与第一节点相连，用于分别在所述第一时钟信号端和所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点；
所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，第一输出端与所述第一节点相连，第二输出端与信号输出端相连，用于在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述控制模块的第一控制端与所述第一节点相连，第一输入端与所述参考信号端相连，第一输出端与第二节点相连，第二控制端和第二输入端分别与所述第一时钟信号端相连，第二输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点以及在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述输出模块的第一控制端与所述第一节点相连，第一输入端与第二时钟信号端相连，第一输出端与所述信号输出端相连，第二控制端与所述第二节点相连，第二输入端与所述参考信号端相连，第二输出端与所述第一节点相连，第三输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端以及在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述下拉模块的两端分别与所述第一时钟信号端和所述第一节点相连，用于在所述第二时钟信号端的电位升高时拉低所述第一节点的电位。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述下拉模块，具体包括：第一电容；
所述第一电容的两端分别与所述第一时钟信号端和所述第一节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输出模块，具体包括：第一输出模块和第二输出模块；其中，
所述第一输出模块的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端；
所述第二输出模块的控制端与所述第二节点相连，输入端与所述参考信号端相连，第一输出端与所述第一节点相连，第二输出端与所述信号输出端相连，用于在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块，具体包括：第一开关晶体管和第二电容；其中，
所述第一开关晶体管的栅极与所述第一节点相连，所述第一开关晶体管的源极与所述第二时钟信号端相连，所述第一开关晶体管的漏极与所述信号输出端相连；
所述第二电容连接于所述第一开关晶体管的栅极和漏极之间。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一电容的电容值与所述第二电容的电容值的比值的范围为0.8至1.2。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块，具体包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极与所述第二节点相连，所述第二开关晶体管的源极与所述参考信号端相连，所述第二开关晶体管的漏极与所述第一节点相连；
所述第三开关晶体管的栅极与所述第二节点相连，所述第三开关晶体管的源极与所述参考信号端相连，所述第三开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输出模块，还包括：第三输出模块；
所述第三输出模块的控制端与所述第一时钟信号端相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第三输出模块，具体包括：第四开关晶体管；
所述第四开关晶体管的栅极与所述第一时钟信号端相连，所述第四开关晶体管的源极与所述参考信号端相连，所述第四开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入模块，具体包括：第五开关晶体管和第六开关晶体管；其中，
所述第五开关晶体管的栅极和源极分别与所述信号输入端相连，所述第五开关晶体管的漏极与所述第一节点相连；
所述第六开关晶体管的栅极与所述第一时钟信号端相连，所述第六开关晶体管的源极与所述信号输入端相连，所述第六开关晶体管的输出端与所述第一节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述复位模块，具体包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，所述第七开关晶体管的源极与所述参考信号端相连，所述第七开关晶体管的漏极与所述第一节点相连；
所述第八开关晶体管的栅极与所述复位信号端相连，所述第八开关晶体管的源极与所述参考信号端相连，所述第八开关晶体管的漏极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述控制模块，具体包括：第一控制模块和第二控制模块；其中，
所述第一控制模块的控制端与所述第一节点相连，输入端与所述参考信号端相连，输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
所述第二控制模块的控制端和输入端分别与所述第一时钟信号端相连，输出端与所述第二节点相连，用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一控制模块，具体包括：第九开关晶体管和第十开关晶体管；其中，
所述第九开关晶体管的栅极与所述第一节点相连，所述第九开关晶体管的源极与所述参考信号端相连，所述第九开关晶体管的漏极与所述第二节点相连；
所述第十开关晶体管的栅极与所述第一节点相连，所述第十开关晶体管的源极与所述参考信号端相连，所述第十开关晶体管的漏极与第三节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二控制模块，具体包括：第十一开关晶体管和第十二开关晶体管；其中，
所述第十一开关晶体管的栅极和源极分别与所述第一时钟信号端相连，所述第十一开关晶体管的漏极与所述第三节点相连；
所述第十二开关晶体管的栅极与所述第三节点相连，所述第十二开关晶体管的源极与所述第一时钟信号端相连，所述第十二开关晶体管的漏极与所述第二节点相连。
本发明实施例还提供了一种栅极驱动电路，包括：级联的多个本发明实施例提供的上述移位寄存器单元；其中，
除第一级移位寄存器单元之外，其余每一级移位寄存器单元的信号输出端分别和与其相邻的上一级移位寄存器单元的复位信号端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的信号输出端分别和与其相邻的下一级移位寄存器单元的信号输入端相连；
第一级移位寄存器单元的信号输入端与帧起始信号端相连。
本发明实施例还提供了一种显示装置，包括：本发明实施例提供的上述栅极驱动电路。
本发明实施例还提供了一种移位寄存器单元的驱动方法，包括：
在第一阶段，在信号输入端的控制下将所述信号输入端的信号提供给第一节点，在所述第一节点的控制下将第二时钟信号端的信号提供给信号输出端；在第一时钟信号端的控制下将所述第一时钟信号端的信号提供给第二节点，在所述第二节点的控制下将参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第二阶段，在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
在第三阶段，在复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第四阶段，在所述第二时钟信号端的电位升高时拉低所述第一节点的电位；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，还包括：
在第一阶段和第三阶段，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
本发明实施例提供的上述移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：输入模块、复位模块、控制模块、下拉模块和输出模块；输出模块的第一控制端与第一节点相连，第一输入端与第二时钟信号端相连，第一输出端与信号输出端相连；下拉模块的两端分别与第一时钟信号端和第一节点相连；在第二时钟信号端的电位升高时，会导致第一节点的电位也升高，此时，由于第一时钟信号端的电位降低，因此，下拉模块可以通过第一时钟信号端拉低第一节点的电位，从而可以避免在第二时钟信号端的电位升高时第一节点的电位也升高而误将第二时钟信号端的信号提供给信号输出端进而导致各种显示不良。
附图说明
图1a为本发明实施例提供的移位寄存器单元的结构示意图之一；
图1b为本发明实施例提供的移位寄存器单元的结构示意图之二；
图1c为本发明实施例提供的移位寄存器单元的结构示意图之三；
图1d为本发明实施例提供的移位寄存器单元的结构示意图之四；
图2a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；
图2b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；
图3a为本发明实施例提供的移位寄存器单元的具体结构示意图之三；
图3b为本发明实施例提供的移位寄存器单元的具体结构示意图之四；
图4为图3a所示的移位寄存器单元的输入输出时序图；
图5为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器单元，如图1a-图1d所示，包括：输入模块1、复位模块2、控制模块3、下拉模块4和输出模块5；其中，
输入模块1的第一控制端1a和输入端1b分别与信号输入端Input相连，第二控制端1c与第一时钟信号端CLKB相连，输出端1d与第一节点P1相连。输入模块1用于分别在第一时钟信号端CLKB和信号输入端Input的控制下将信号输入端Input的信号提供给第一节点P1；
复位模块2的控制端2a与复位信号端Reset相连，输入端2b与参考信号端Vref相连，第一输出端2c与第一节点P1相连，第二输出端2d与信号输出端Output相连。复位模块2用于在复位信号端Reset的控制下将参考信号端Vref的信号分别提供给第一节点P1和信号输出端Output；
控制模块3的第一控制端3a与第一节点P1相连，第一输入端3b与参考信号端Vref相连，第一输出端3c与第二节点P2相连，第二控制端3d和第二输入端3e分别与第一时钟信号端CLKB相连，第二输出端3f与第二节点P2相连。控制模块3用于在第一节点P1的控制下将参考信号端Vref的信号提供给第二节点P2以及在第一时钟信号端CLKB的控制下将第一时钟信号端CLKB的信号提供给第二节点P2；
输出模块5的第一控制端5a与第一节点P1相连，第一输入端5b与第二时钟信号端CLK相连，第一输出端5c与信号输出端Output相连，第二控制端5d与第二节点P2相连，第二输入端5e与参考信号端Vref相连，第二输出端5f与第一节点P1相连，第三输出端5g与信号输出端Output相连。输出模块5用于在第一节点P1的控制下将第二时钟信号端CLK的信号提供给信号输出端Output以及在第二节点P2的控制下将参考信号端Vref的信号分别提供给第一节点P1和信号输出端Output；
下拉模块4的两端4a、4b分别与第一时钟信号端CLKB和第一节点P1相连，用于在第二时钟信号端CLK的电位升高时拉低第一节点P1的电位。
本发明实施例提供的上述移位寄存器单元，输出模块5的第一控制端5a与第一节点P1相连，第一输入端5b与第二时钟信号端CLK相连，第一输出端5c与信号输出端Output相连；下拉模块4的两端4a、4b分别与第一时钟信号端CLKB和第一节点P1相连；在第二时钟信号端CLK的电位升高时，会导致第一节点P1的电位也升高，此时，由于第一时钟信号端CLKB的电位降低，因此，下拉模块4可以通过第一时钟信号端CLKB拉低第一节点P1的电位，使第一节点P1的电位更加稳定，从而可以避免在第二时钟信号端CLK的电位升高时第一节点P1的电位也升高而误将第二时钟信号端CLK的信号提供给信号输出端Output进而导致各种显示不良。
在具体实施时，本发明实施例提供的上述移位寄存器单元中，参考信号端Vref的电位为低电位。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，下拉模块4，具体可以包括：第一电容C1；
第一电容C1的两端分别与第一时钟信号端CLKB和第一节点P1相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，在第二时钟信号端CLK的电位升高时，会导致第一节点P1的电位也升高，此时，由于第一时钟信号端CLKB的电位降低，通过第一电容C1的自举作用，可以拉低第一节点P1的电位，这样，可以避免在第二时钟信号端CLK的电位升高时第一节点P1的电位也升高而误将第二时钟信号端CLK的信号提供给信号输出端Output进而导致各种显示不良。
以上仅是举例说明移位寄存器单元中下拉模块4的具体结构，在具体实施时，下拉模块4的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图1b所示，输出模块5，具体可以包括：第一输出模块51和第二输出模块52；其中，
第一输出模块51的控制端51a与第一节点P1相连，输入端51b与第二时钟信号端CLK相连，输出端51c与信号输出端Output相连，用于在第一节点P1的控制下将第二时钟信号端CLK的信号提供给信号输出端Output；
第二输出模块52的控制端52a与第二节点P2相连，输入端52b与参考信号端Vref相连，第一输出端52c与第一节点P1相连，第二输出端52d与信号输出端Output相连，用于在第二节点P2的控制下将参考信号端Vref的信号分别提供给第一节点P1和信号输出端Output。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，第一输出模块51，具体包括：第一开关晶体管T1和第二电容C2；其中，
第一开关晶体管T1的栅极与第一节点P1相连，第一开关晶体管T1的源极与第二时钟信号端CLK相连，第一开关晶体管T1的漏极与信号输出端Output相连；
第二电容C2连接于第一开关晶体管T1的栅极和漏极之间。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第一开关晶体管T1可以为N型晶体管，或者，如图2b和图3b所示，第一开关晶体管T1也可以为P型晶体管，在此不作限定。以第一开关晶体管T1为N型晶体管为例，在第一节点P1的电位为低电位时，第一开关晶体管T1处于截止状态，在第二时钟信号端CLK的电位为高电位时，由于第一开关晶体管T1的电流较大，第一开关晶体管T1的尺寸较大，第一开关晶体管T1的寄生电容较大，会导致第一节点P1的电位被拉高，并且，由于第二时钟信号端CLK向第二电容C2充电，会导致第一节点P1的电位再次被拉高，此时，由于第一时钟信号端CLKB的电位为低电位，通过第一电容C1的自举作用，可以拉低第一节点P1的电位，这样，可以避免在第二时钟信号端CLK的电位升高时第一节点P1的电位也升高而使第一开关晶体管T1误开启从而误将第二时钟信号端CLK的信号提供给信号输出端Output进而导致各种显示不良。在第一节点P1的电位为高电位时，第一开关晶体管T1处于导通状态，将第二时钟信号端CLK与信号输出端Output连接；在第二时钟信号端CLK的电位为高电位时，信号输出端Output输出高电位的电压信号，由于第二电容C2的自举作用和第一开关晶体管T1的寄生电容的存在，信号输出端Output的电位升高会使第一节点P1的电位进一步升高，可以进一步地提高第一开关晶体管T1的充电能力，保证像素的充电时间；在第二时钟信号端CLK的电位为低电位时，信号输出端Output的电位为低电位。
以上仅是举例说明移位寄存器单元中第一输出模块51的具体结构，在具体实施时，第一输出模块51的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，可以将第一电容的电容值与第二电容的电容值的比值控制在0.8至1.2范围。具体地，可以根据实际情况对第一电容的电容值与第二电容的电容值的比值进行适当调整，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，第二输出模块52，具体可以包括：第二开关晶体管T2和第三开关晶体管T3；其中，
第二开关晶体管T2的栅极与第二节点P2相连，第二开关晶体管T2的源极与参考信号端Vref相连，第二开关晶体管T2的漏极与第一节点P1相连；
第三开关晶体管T3的栅极与第二节点P2相连，第三开关晶体管T3的源极与参考信号端Vref相连，第三开关晶体管T3的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第二开关晶体管T2和第三开关晶体管T3可以为N型晶体管，或者，如图2b和图3b所示，第二开关晶体管T2和第三开关晶体管T3也可以为P型晶体管，在此不作限定。以第二开关晶体管T2和第三开关晶体管T3为N型晶体管为例，在第二节点P2的电位为高电位时，第二开关晶体管T2和第三开关晶体管T3处于导通状态，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪，这样，可以降低移位寄存器单元的信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
以上仅是举例说明移位寄存器单元中第二输出模块52的具体结构，在具体实施时，第二输出模块52的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器单元中，如图1c所示，输出模块5，还可以包括：第三输出模块53；
第三输出模块53的控制端53a与第一时钟信号端CLKB相连，输入端53b与参考信号端Vref相连，输出端53c与信号输出端Output相连，用于在第一时钟信号端CLKB的控制下将参考信号端Vref的信号提供给信号输出端Output；这样，第三输出模块53可以在第一时钟信号端CLKB的控制下拉低信号输出端Output的电位，从而可以进一步地降低信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第三输出模块53，具体可以包括：第四开关晶体管T4；
第四开关晶体管T4的栅极与第一时钟信号端CLKB相连，第四开关晶体管T4的源极与参考信号端Vref相连，第四开关晶体管T4的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图3a所示，第四开关晶体管T4可以为N型晶体管，或者，如图3b所示，第四开关晶体管T4也可以为P型晶体管，在此不作限定。以第四开关晶体管T4为N型晶体管为例，在第一时钟信号端CLKB的电位为高电位时，第四开关晶体管T4处于导通状态，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪，这样，可以降低移位寄存器单元的信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
以上仅是举例说明移位寄存器单元中第三输出模块53的具体结构，在具体实施时，第三输出模块53的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，输入模块1，具体可以包括：第五开关晶体管T5和第六开关晶体管T6；其中，
第五开关晶体管T5的栅极和源极分别与信号输入端Input相连，第五开关晶体管T5的漏极与第一节点P1相连；
第六开关晶体管T6的栅极与第一时钟信号端CLKB相连，第六开关晶体管T6的源极与信号输入端Input相连，第六开关晶体管T6的输出端与第一节点P1相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第五开关晶体管T5和第六开关晶体管T6可以为N型晶体管，或者，如图2b和图3b所示，第五开关晶体管T5和第六开关晶体管T6也可以为P型晶体管，在此不作限定。以第五开关晶体管T5和第六开关晶体管T6为N型晶体管为例，在信号输入端Input的电位为高电位时，第五开关晶体管T5处于导通状态，将信号输入端Input与第一节点P1连接，使第一节点P1的电位为高电位；在第一时钟信号端CLKB的电位为高电位时，第六开关晶体管T6处于导通状态，将信号输入端Input与第一节点P1连接；在信号输入端Input的电位为低电位时，使第一节点P1的电位为低电位，在信号输入端Input的电位为高电位时，使第一节点P1的电位为高电位。
以上仅是举例说明移位寄存器单元中输入模块1的具体结构，在具体实施时，输入模块1的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，复位模块2，具体可以包括：第七开关晶体管T7和第八开关晶体管T8；其中，
第七开关晶体管T7的栅极与复位信号端Reset相连，第七开关晶体管T7的源极与参考信号端Vref相连，第七开关晶体管T7的漏极与第一节点P1相连；
第八开关晶体管T8的栅极与复位信号端Reset相连，第八开关晶体管T8的源极与参考信号端Vref相连，第八开关晶体管T8的漏极与信号输出端Output相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第七开关晶体管T7和第八开关晶体管T8可以为N型晶体管，或者，如图2b和图3b所示，第七开关晶体管T7和第八开关晶体管T8也可以为P型晶体管，在此不作限定。以第七开关晶体管T7和第八开关晶体管T8为N型晶体管为例，在复位信号端Reset的电位为高电位时，第七开关晶体管T7和第八开关晶体管T8处于导通状态，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪，这样，可以降低移位寄存器单元的信号输出端Output输出的信号的噪声，保证信号输出端Output输出的信号的稳定性。
以上仅是举例说明移位寄存器单元中复位模块2的具体结构，在具体实施时，复位模块2的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图1d所示，控制模块3，具体可以包括：第一控制模块31和第二控制模块32；其中，
第一控制模块31的控制端31a与第一节点P1相连，输入端31b与参考信号端Vref相连，输出端31c与第二节点P2相连，用于在第一节点P1的控制下将参考信号端Vref的信号提供给第二节点P2；
第二控制模块32的控制端32a和输入端32b分别与第一时钟信号端CLKB相连，输出端32c与第二节点P2相连，用于在第一时钟信号端CLKB的控制下将第一时钟信号端CLKB的信号提供给第二节点P2。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，第一控制模块31，具体可以包括：第九开关晶体管T9和第十开关晶体管T10；其中，
第九开关晶体管T9的栅极与第一节点P1相连，第九开关晶体管T9的源极与参考信号端Vref相连，第九开关晶体管T9的漏极与第二节点P2相连；
第十开关晶体管T10的栅极与第一节点P1相连，第十开关晶体管T10的源极与参考信号端Vref相连，第十开关晶体管T10的漏极与第三节点P3相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第九开关晶体管T9和第十开关晶体管T10可以为N型晶体管，或者，如图2b和图3b所示，第九开关晶体管T9和第十开关晶体管T10也可以为P型晶体管，在此不作限定。以第九开关晶体管T9和第十开关晶体管T10为N型晶体管为例，在第一节点P1的电位为高电位时，第九开关晶体管T9和第十开关晶体管T10处于导通状态，将参考信号端Vref与第二节点P2连接，使第二节点P2的电位为低电位，参考信号端Vref对第二节点P2进行降噪。
以上仅是举例说明移位寄存器单元中第一控制模块31的具体结构，在具体实施时，第一控制模块31的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a、图2b、图3a和图3b所示，第二控制模块32，具体可以包括：第十一开关晶体管T11和第十二开关晶体管T12；其中，
第十一开关晶体管T11的栅极和源极分别与第一时钟信号端CLKB相连，第十一开关晶体管T11的漏极与第三节点P3相连；
第十二开关晶体管T12的栅极与第三节点P3相连，第十二开关晶体管T12的源极与第一时钟信号端CLKB相连，第十二开关晶体管T12的漏极与第二节点P2相连。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图3a所示，第十一开关晶体管T11和第十二开关晶体管T12可以为N型晶体管，或者，如图2b和图3b所示，第十一开关晶体管T11和第十二开关晶体管T12也可以为P型晶体管，在此不作限定。以第十一开关晶体管T11和第十二开关晶体管T12为N型晶体管为例，在第一时钟信号端CLKB的电位为高电位时，第十一开关晶体管T11处于导通状态，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，此时，第十二开关晶体管T12处于导通状态，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位。
以上仅是举例说明移位寄存器单元中第二控制模块32的具体结构，在具体实施时，第二控制模块32的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，当信号输入端Input、第一时钟信号端CLKB和复位信号端Reset输入的有效脉冲信号为高电位信号时，第一开关晶体管T1至第十二开关晶体管T12可以均采用N型晶体管；当信号输入端Input、第一时钟信号端CLKB和复位信号端Reset输入的有效脉冲信号为低电位信号时，第一开关晶体管T1至第十二开关晶体管T12可以均采用P型晶体管；在此不做限定。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
针对本发明实施例提供的上述移位寄存器单元，本发明实施例还提供了一种移位寄存器单元的驱动方法，包括：
在第一阶段，在信号输入端的控制下将信号输入端的信号提供给第一节点，在第一节点的控制下将第二时钟信号端的信号提供给信号输出端；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端；
在第二阶段，在第一节点的控制下将第二时钟信号端的信号提供给信号输出端，在第一节点的控制下将参考信号端的信号提供给第二节点；
在第三阶段，在复位信号端的控制下将参考信号端的信号分别提供给第一节点和信号输出端；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端；
在第四阶段，在第二时钟信号端的电位升高时拉低第一节点的电位；在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端。
本发明实施例提供的上述驱动方法，在第一时钟信号端的控制下将第一时钟信号端的信号提供给第二节点，在第二节点的控制下将参考信号端的信号分别提供给第一节点和信号输出端，可以拉低第一节点和信号输出端的电位；在复位信号端的控制下将参考信号端的信号分别提供给第一节点和信号输出端，可以拉低第一节点和信号输出端的电位；这样，可以降低移位寄存器单元的信号输出端输出的信号的噪声，保证信号输出端输出的信号的稳定性；并且，在第二时钟信号端的电位升高时，会导致第一节点的电位也升高，此时，由于第一时钟信号端的电位降低，因此，可以通过第一时钟信号端拉低第一节点的电位，从而可以避免在第二时钟信号端的电位升高时第一节点的电位也升高而误将第二时钟信号端的信号提供给信号输出端进而导致各种显示不良。
较佳地，在本发明实施例提供的上述驱动方法中，还包括：
在第一阶段和第三阶段，在第一时钟信号端的控制下将参考信号端的信号提供给信号输出端；这样，可以在第一时钟信号端的控制下拉低信号输出端的电位，从而可以进一步地降低信号输出端输出的信号的噪声，保证信号输出端输出的信号的稳定性。
下面以第一开关晶体管T1至第十二开关晶体管T12均为N型晶体管为例，对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。例如，在图3a所示的移位寄存器单元中，第一开关晶体管T1至第十二开关晶体管T12均为N型晶体管，各N型晶体管在高电位作用下导通，在低电位作用下截止；输入信号端Input、第一时钟信号端CLKB和复位信号端Reset的有效脉冲信号为高电位信号，参考信号端Vref的信号为低电位信号。图3a对应的输入输出时序图如图4所示，具体地，选取如图4所示的输入输出时序图中的t1～t4四个阶段。下述描述中以1表示高电位，0表示低电位。
在第一阶段t1，Input＝1，Reset＝0，CLK＝0，CLKB＝1，由于复位信号端Reset的电位为低电位，第七开关晶体管T7和第八开关晶体管T8截止；由于信号输入端Input的电位为高电位，第五开关晶体管T5导通，将信号输入端Input与第一节点P1连接，使第一节点P1的电位为高电位，此时，对第二电容C2充电，第一开关晶体管T1导通，将第二时钟信号端CLK与信号输出端Output连接，由于第二时钟信号端CLK的电位为低电位，使信号输出端Output的电位仍为低电位；由于第一时钟信号端CLKB的电位为高电位，第四开关晶体管T4导通，将参考信号端Vref与信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第十一开关晶体管T11导通，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，第十二开关晶体管T12导通，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位，此时，第二开关晶体管T2和第三开关晶体管T3导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；
在第二阶段t2，Input＝0，Reset＝0，CLK＝1，CLKB＝0，由于信号输入端Input的电位为低电位，第五开关晶体管T5截止；由于复位信号端Reset的电位为低电位，第七开关晶体管T7和第八开关晶体管T8截止；由于第一时钟信号端CLKB的电位为低电位，第四开关晶体管T4、第六开关晶体管T6、第十一开关晶体管T11和第十二开关晶体管T12截止；由于第二电容C2的作用，第一节点P1仍保持高电位，由于第二时钟信号端CLK的电位为高电位，使信号输出端Output的电位为高电位；由于第二电容C2的自举作用和第一开关晶体管T1的寄生电容的存在，信号输出端Output的电位升高会使第一节点P1的电位进一步升高，可以进一步地提高第一开关晶体管T1的充电能力，保证像素的充电时间；由于第一节点P1的电位为高电位，第九开关晶体管T9和第十开关晶体管T10导通，将参考信号端Vref与第二节点P2连接，使第二节点P2的电位为低电位，参考信号端Vref对第二节点P2进行降噪；
在第三阶段t3，Input＝0，Reset＝1，CLK＝0，CLKB＝1，由于信号输入端Input的电位为低电位，第五开关晶体管T5截止；由于复位信号端Reset的电位为高电位，第七开关晶体管T7和第八开关晶体管T8导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第十一开关晶体管T11导通，将第一时钟信号端CLKB与第三节点P3连接，使第三节点P3的电位为高电位，此时，第十二开关晶体管T12导通，将第一时钟信号端CLKB与第二节点P2连接，使第二节点P2的电位为高电位，此时，第二开关晶体管T2和第三开关晶体管T3导通，将参考信号端Vref分别与第一节点P1和信号输出端Output连接，使第一节点P1和信号输出端Output的电位为低电位，参考信号端Vref分别对第一节点P1和信号输出端Output进行降噪；由于第一时钟信号端CLKB的电位为高电位，第四开关晶体管T4导通，将参考信号端Vref信号输出端Output连接，使信号输出端Output的电位为低电位，参考信号端Vref对信号输出端Output进行降噪；
在第四阶段t4，Input＝0，Reset＝0，CLK＝1、CLKB＝0和CLK＝0、CLKB＝1保持交替变化，在CLK＝1、CLKB＝0时，由于第一时钟信号端CLKB的电位为低电位，因此，第二节点P2的电位为低电位，第二开关晶体管T2处于截止状态，第一节点P1没有放电路径，此时，第二时钟信号端CLK的电位为高电位，由于第一开关晶体管T1的栅极与源极之间的寄生电容较大，会导致第一节点P1的电位被拉高，并且，由于第二时钟信号端CLK向第二电容C2充电，会导致第一节点P1的电位再次被拉高，此时，由于第一时钟信号端CLKB的电位为低电位，通过第一电容C1的自举作用，可以拉低第一节点P1的电位，这样，可以避免在第二时钟信号端CLK的电位升高时第一节点P1的电位也升高而使第一开关晶体管T1误开启从而误将第二时钟信号端CLK的信号提供给信号输出端Output进而导致各种显示不良；在CLK＝0、CLKB＝1时，由于第一时钟信号端CLKB的电位为高电位，因此，第二节点P2的电位为高电位，第二开关晶体管T2导通，将参考信号端Vref与第一节点P1连接，使第一节点P1的电位为低电位，参考信号端Vref对第一节点P1进行降噪，使第一节点P1的电位保持稳定。
在后续时间段，信号输出端Output将一直输出低电位的电压信号，直到下一帧的到来。
上述是以第一开关晶体管T1至第十二开关晶体管T12均为N型晶体管为例进行说明，具体对于第一开关晶体管T1至第十二开关晶体管T12均为P型晶体管的工作原理与上述第一开关晶体管T1至第十二开关晶体管T12均为N型晶体管的工作原理相似，在此不再赘述。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括：级联的多个本发明实施例提供的上述移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，
除第一级移位寄存器单元SR(1)之外，其余每一级移位寄存器单元SR(n)的信号输出端Output_n(1≤n≤N)分别和与其相邻的上一级移位寄存器单元SR(n-1)的复位信号端Reset相连；
除最后一级移位寄存器单元SR(N)之外，其余每一级移位寄存器单元SR(n)的信号输出端Output_n(1≤n≤N)分别和与其相邻的下一级移位寄存器单元SR(n+1)的信号输入端Input相连；
第一级移位寄存器单元SR(1)的信号输入端Input与帧起始信号端STV相连。
具体地，本发明实施例提供的上述栅极驱动电路中的每个移位寄存器单元与本发明实施例提供的上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本发明实施例提供的一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：输入模块、复位模块、控制模块、下拉模块和输出模块；输出模块的第一控制端与第一节点相连，第一输入端与第二时钟信号端相连，第一输出端与信号输出端相连；下拉模块的两端分别与第一时钟信号端和第一节点相连；在第二时钟信号端的电位升高时，会导致第一节点的电位也升高，此时，由于第一时钟信号端的电位降低，因此，下拉模块可以通过第一时钟信号端拉低第一节点的电位，从而可以避免在第二时钟信号端的电位升高时第一节点的电位也升高而误将第二时钟信号端的信号提供给信号输出端进而导致各种显示不良。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括：输入模块、复位模块、控制模块、下拉模块和输出模块；其中，
所述输入模块的第一控制端和输入端分别与信号输入端相连，第二控制端与第一时钟信号端相连，输出端与第一节点相连，用于分别在所述第一时钟信号端和所述信号输入端的控制下将所述信号输入端的信号提供给所述第一节点；
所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，第一输出端与所述第一节点相连，第二输出端与信号输出端相连，用于在所述复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述控制模块的第一控制端与所述第一节点相连，第一输入端与所述参考信号端相连，第一输出端与第二节点相连，第二控制端和第二输入端分别与所述第一时钟信号端相连，第二输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点以及在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述输出模块的第一控制端与所述第一节点相连，第一输入端与第二时钟信号端相连，第一输出端与所述信号输出端相连，第二控制端与所述第二节点相连，第二输入端与所述参考信号端相连，第二输出端与所述第一节点相连，第三输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端以及在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
所述下拉模块的两端分别与所述第一时钟信号端和所述第一节点相连，用于在所述第二时钟信号端的电位升高时拉低所述第一节点的电位。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块，具体包括：第一电容；
所述第一电容的两端分别与所述第一时钟信号端和所述第一节点相连。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述输出模块，具体包括：第一输出模块和第二输出模块；其中，
所述第一输出模块的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端与所述信号输出端相连，用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端；
所述第二输出模块的控制端与所述第二节点相连，输入端与所述参考信号端相连，第一输出端与所述第一节点相连，第二输出端与所述信号输出端相连，用于在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一输出模块，具体包括：第一开关晶体管和第二电容；其中，
所述第一开关晶体管的栅极与所述第一节点相连，所述第一开关晶体管的源极与所述第二时钟信号端相连，所述第一开关晶体管的漏极与所述信号输出端相连；
所述第二电容连接于所述第一开关晶体管的栅极和漏极之间。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一电容的电容值与所述第二电容的电容值的比值的范围为0.8至1.2。
6.如权利要求3所述的移位寄存器单元，其特征在于，所述第二输出模块，具体包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极与所述第二节点相连，所述第二开关晶体管的源极与所述参考信号端相连，所述第二开关晶体管的漏极与所述第一节点相连；
所述第三开关晶体管的栅极与所述第二节点相连，所述第三开关晶体管的源极与所述参考信号端相连，所述第三开关晶体管的漏极与所述信号输出端相连。
7.如权利要求3所述的移位寄存器单元，其特征在于，所述输出模块，还包括：第三输出模块；
所述第三输出模块的控制端与所述第一时钟信号端相连，输入端与所述参考信号端相连，输出端与所述信号输出端相连，用于在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述第三输出模块，具体包括：第四开关晶体管；
所述第四开关晶体管的栅极与所述第一时钟信号端相连，所述第四开关晶体管的源极与所述参考信号端相连，所述第四开关晶体管的漏极与所述信号输出端相连。
9.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，具体包括：第五开关晶体管和第六开关晶体管；其中，
所述第五开关晶体管的栅极和源极分别与所述信号输入端相连，所述第五开关晶体管的漏极与所述第一节点相连；
所述第六开关晶体管的栅极与所述第一时钟信号端相连，所述第六开关晶体管的源极与所述信号输入端相连，所述第六开关晶体管的输出端与所述第一节点相连。
10.如权利要求1所述的移位寄存器单元，其特征在于，所述复位模块，具体包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，所述第七开关晶体管的源极与所述参考信号端相连，所述第七开关晶体管的漏极与所述第一节点相连；
所述第八开关晶体管的栅极与所述复位信号端相连，所述第八开关晶体管的源极与所述参考信号端相连，所述第八开关晶体管的漏极与所述信号输出端相连。
11.如权利要求1所述的移位寄存器单元，其特征在于，所述控制模块，具体包括：第一控制模块和第二控制模块；其中，
所述第一控制模块的控制端与所述第一节点相连，输入端与所述参考信号端相连，输出端与所述第二节点相连，用于在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
所述第二控制模块的控制端和输入端分别与所述第一时钟信号端相连，输出端与所述第二节点相连，用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点。
12.如权利要求11所述的移位寄存器单元，其特征在于，所述第一控制模块，具体包括：第九开关晶体管和第十开关晶体管；其中，
所述第九开关晶体管的栅极与所述第一节点相连，所述第九开关晶体管的源极与所述参考信号端相连，所述第九开关晶体管的漏极与所述第二节点相连；
所述第十开关晶体管的栅极与所述第一节点相连，所述第十开关晶体管的源极与所述参考信号端相连，所述第十开关晶体管的漏极与第三节点相连。
13.如权利要求11所述的移位寄存器单元，其特征在于，所述第二控制模块，具体包括：第十一开关晶体管和第十二开关晶体管；其中，
所述第十一开关晶体管的栅极和源极分别与所述第一时钟信号端相连，所述第十一开关晶体管的漏极与所述第三节点相连；
所述第十二开关晶体管的栅极与所述第三节点相连，所述第十二开关晶体管的源极与所述第一时钟信号端相连，所述第十二开关晶体管的漏极与所述第二节点相连。
14.一种栅极驱动电路，其特征在于，包括：级联的多个如权利要求1-13任一项所述的移位寄存器单元；其中，
除第一级移位寄存器单元之外，其余每一级移位寄存器单元的信号输出端分别和与其相邻的上一级移位寄存器单元的复位信号端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的信号输出端分别和与其相邻的下一级移位寄存器单元的信号输入端相连；
第一级移位寄存器单元的信号输入端与帧起始信号端相连。
15.一种显示装置，其特征在于，包括：如权利要求14所述的栅极驱动电路。
16.一种如权利要求1-13任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
在第一阶段，在信号输入端的控制下将所述信号输入端的信号提供给第一节点，在所述第一节点的控制下将第二时钟信号端的信号提供给信号输出端；在第一时钟信号端的控制下将所述第一时钟信号端的信号提供给第二节点，在所述第二节点的控制下将参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第二阶段，在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述信号输出端，在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点；
在第三阶段，在复位信号端的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端；
在第四阶段，在所述第二时钟信号端的电位升高时拉低所述第一节点的电位；在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述参考信号端的信号分别提供给所述第一节点和所述信号输出端。
17.如权利要求16所述的驱动方法，其特征在于，还包括：
在第一阶段和第三阶段，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述信号输出端。
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