WO2014129304A1 - 半導体ウェーハの加工方法 - Google Patents

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grinding
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less
coating layer
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田中　利幸
靖行 橋本
友裕 橋井
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株式会社Sumco
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    • H01L21/02013—Grinding, lapping

Definitions

  • the present invention relates to a method for processing a semiconductor wafer, and more particularly to a method for flattening the surface of a semiconductor wafer.
  • This international application claims priority based on Japanese Patent Application No. 029719 (Japanese Patent Application No. 2013-029719) filed on Feb. 19, 2013. The entire contents of Japanese Patent Application No. 2013-029719 are hereby incorporated by reference. Incorporated into this international application.
  • one surface of a wafer sliced from an ingot is sucked and held on a horizontal holding surface of a chuck table, and after grinding the second surface of the wafer, the second surface of the wafer is A primary grinding process for holding and sucking on the horizontal holding surface and grinding one surface of the wafer, a resin coating process for covering the entire second surface of the wafer with a resin following the primary grinding process, and following this resin coating process
  • the second surface of the wafer is sucked and held on the horizontal holding surface with the second surface of the wafer as a reference surface, the one surface of the wafer is ground, the resin is removed, and then the second surface of the wafer is defined as the first surface of the wafer.
  • a processing method including a grinding step is disclosed (for example, Patent Document 1).
  • the wafer is sucked and held on the holding surface in order to remove distortion components at the time of slicing, so that a large undulation generated in the slicing process is forcibly corrected.
  • the wafer surface on the non-adsorption surface side is ground with the reference surface built in.
  • An object of the present invention is to manufacture a semiconductor wafer having excellent nanotopography characteristics (small value) by subjecting a wafer whose waviness is reduced in the primary grinding process to surface grinding in the secondary grinding process.
  • the inventors of the present invention have finally obtained a nanotopography of a semiconductor wafer depending on the surface state (size of waviness) of the wafer before coating with a soft material and surface grinding.
  • the present invention has been completed by finding out that the quality greatly changes. Specifically, immediately after slicing, double-sided flattening without a reference surface, such as lapping or double-head grinding, is performed to relax the waviness component in a specific wavelength range (10 to 100 mm) in advance and then coat with a soft material Grinding is to improve the quality level of the nanotopography of the wafer by removing the slice undulation pattern.
  • a first aspect of the present invention is a slicing step in which a semiconductor single crystal ingot is sliced using a wire saw device to obtain a thin disc-shaped wafer, and both sides of the wafer after the slicing step are simultaneously flattened.
  • a first surface grinding step in which the wafer is placed on the table so as to abut on the reference surface of the table, and then the other surface of the wafer is surface ground by a grinding device, and the coating layer after the surface grinding step is applied to one of the wafers.
  • a second aspect of the present invention is an invention based on the first aspect, in that the wire saw apparatus employs a slicing method using a fixed abrasive wire.
  • a third aspect of the present invention is an invention based on the first aspect, and is that a double-sided lapping process or a double-sided grinding process is employed in the double-sided flattening process.
  • a fourth aspect of the present invention is an invention based on the first aspect, wherein the thickness of the coating layer applied to the wafer surface in the coating layer forming step is 10 to 40 ⁇ m.
  • a fifth aspect of the present invention is the invention based on the first aspect, wherein when the surface height of the wafer after the double-side planarization process is analyzed by frequency analysis, the amplitude of the swell in a wavelength region of 100 mm or less is obtained.
  • the range is 1.0 ⁇ m or less.
  • a sixth aspect of the present invention is an invention based on the second aspect, wherein when the surface height of the wafer after the double-side planarization processing step is subjected to frequency analysis, the amplitude of undulation in a wavelength region of 100 mm or less is obtained.
  • the range is 1.0 ⁇ m or less.
  • a seventh aspect of the present invention is an invention based on the third aspect, wherein when the surface height of the wafer after the double-side planarization process is analyzed by frequency analysis, the amplitude of undulation in a wavelength region of 100 mm or less is obtained.
  • the range is 1.0 ⁇ m or less.
  • An eighth aspect of the present invention is the invention based on the fourth aspect, wherein when the surface height of the wafer after the double-side planarization process is analyzed by frequency analysis, the amplitude of undulation in a wavelength region of 100 mm or less is obtained.
  • the range is 1.0 ⁇ m or less.
  • the semiconductor wafer processing method of the present invention it is possible to reduce the waviness of the wavelength region that affects the nanotopography quality as much as possible by simultaneously planarizing both sides of the wafer after slicing. It is possible to provide a semiconductor wafer having excellent nanotopography quality.
  • FIG. 6 is a schematic diagram illustrating a state of a wafer in each process according to Comparative Example 1.
  • FIG. It is the nanotopography after the mirror polishing of an Example and Comparative Examples 1 and 2.
  • FIG. It is the figure which showed the nanotopography after the mirror polishing of an Example and Comparative Examples 1 and 2.
  • FIG. It is the figure which showed the frequency analysis result before the mirror polishing of an Example and Comparative Examples 1 and 2.
  • FIG. It is the figure which showed the frequency analysis result after the mirror polishing of an Example and Comparative Examples 1 and 2.
  • the present invention includes a slicing process in which a semiconductor single crystal ingot is sliced using a wire saw device to obtain a thin disk-shaped wafer, and a wafer after the slicing process is obtained.
  • a double-sided flattening process for flattening both sides simultaneously, a coating layer forming process for forming a flat coating layer by applying a curable material to one whole surface of the wafer after the double-sided flattening process, and flattening A first surface grinding step of placing the wafer on the table so that one surface of the finished wafer is in contact with a reference surface of the table of the grinding device, and then surface grinding the other surface of the wafer by the grinding device; The coated layer removing step for removing the coated layer after the process from one surface of the wafer, and the wafer is set so that the other surface of the wafer from which the coated layer has been removed is in contact with the reference surface of the table of the grinding apparatus.
  • the characteristic configuration of the present invention is provided with a double-side flattening process for simultaneously flattening both surfaces of the wafer after the slicing process before the coating layer forming process. That is.
  • a double-sided flattening process that does not have a reference surface before the coating layer forming step, the convex portions on both surfaces of the wafer are simultaneously removed, and the waviness component in the wavelength region of 100 mm or less is reduced as much as possible.
  • the nanotopography characteristic of the wafer surface can be improved, and the thickness of the coating layer applied to the wafer surface in the coating layer forming step can be reduced.
  • FIG. 2A shows the state of the wafer 200 immediately after slicing.
  • a known multi-wire saw device (not shown) is used for slicing, and a plurality of wafers 200 can be manufactured at a time from an ingot.
  • the multi-wire saw device spans a guide roller provided with a plurality of grooves for guiding the wire and a roller for rotating the wire, and a plurality of wires of ultra fine steel wire are wound around the wire.
  • This is a device that rotates a roller at a high speed and presses the object to be cut against a plurality of wires exposed between the guide roller and the roller to cut the object to be cut into a plurality of sheets.
  • the wire saw apparatus has a fixed abrasive grain system and a free abrasive grain system depending on how to use abrasive grains for cutting.
  • a steel wire having diamond abrasive grains or the like attached thereto by vapor deposition is used for the wire.
  • the loose abrasive method is used while applying a slurry in which abrasive particles and an oil agent are mixed to a wire.
  • the wire itself to which the abrasive particles are fixed cuts the workpiece, so that the cutting time is short and the productivity is excellent.
  • no slurry since no slurry is used, it is not necessary to discard the slurry mixed with chips after cutting, which is environmentally friendly and economical.
  • Either method can be used in the present invention, but a fixed abrasive method that is advantageous in terms of environment and economy is desirable.
  • a fixed abrasive wire saw when used, the processing damage given to the wafer surface is large, and the undulation generated on the wafer surface after cutting is also large, so that there is a problem that nanotopography is further deteriorated.
  • the processing method it is possible to manufacture a semiconductor wafer having excellent nanotopography characteristics (small value).
  • FIG. 2A shows the state of the wafer 200 immediately after slicing with a fixed abrasive wire saw.
  • processing distortion (processing damage layer) 201 In the sliced wafer 200, processing distortion (processing damage layer) 201, uneven waviness 202 that periodically undulates, and warpage 203 are generated by wire saw cutting.
  • the upper surface of FIG. 2A that is the convex surface side of the warp 203 of the wafer 200 is the first surface 204
  • the lower surface of FIG. 2A that is the concave surface side of the warp 203 of the wafer 200 is the second surface 205.
  • FIG. 2 (b) is a diagram showing an example of a wrapping apparatus 210 used for lapping in the double-side flattening process.
  • the wafer 200 set on the processing carrier 211 is sandwiched between two surface plates of the lapping device 210, and a slurry 214 containing abrasive grains is supplied between the upper surface plate 212 and the lower surface plate 213, and is pressed by the upper and lower surface plates.
  • a slurry 214 containing abrasive grains is supplied between the upper surface plate 212 and the lower surface plate 213, and is pressed by the upper and lower surface plates.
  • the spindles 215 and 216 installed in the upper part of the upper surface plate 212 and the lower surface of the lower surface plate 213 in the opposite directions, the first surface 204 and the second surface 205 are caused by the abrasive grains contained in the slurry 214. At the same time, it is flattened.
  • the wafer 200 is removed from the surface plate and removed from the processing carrier 211.
  • the wafer 200 in the lapping process Since the wafer 200 that has undergone the lapping process (double-side planarization process) is subsequently planarized again by the surface grinding process (first surface grinding and second surface grinding), the wafer 200 in the lapping process.
  • the processing amount (removal allowance) with respect to the wafer does not need to be flattened until all the processing strain 201 of the wafer 200 generated in the slicing process is removed, and as will be apparent from the examples described later, the wafer after lapping When frequency analysis is performed on the surface height of 200, lapping processing may be performed so that the amplitude of undulation in a wavelength region of 100 mm or less is 1.0 ⁇ m or less.
  • the double-sided flattening process is not limited to the lapping process described above.
  • a known double-head grinding process in which a wafer 200 is mounted on a processing carrier 211 and both surfaces of the wafer 200 are ground simultaneously with a grinding wheel that is installed on the upper and lower sides of the wafer 200 is used.
  • a known fixed abrasive lapping process in which pads including fixed abrasive grains are mounted on the upper and lower surface plates, and both surfaces of the wafer 200 are ground simultaneously with fixed abrasive grains with or without using the slurry 214. Good.
  • FIG. 2 (c) shows an example of the holding / pressing device 220 used in the coating layer forming step.
  • a curable material 221 serving as a coating layer is dropped onto the flattened flat plate 222 of the holding / pressing device 220.
  • the wafer 200 is sucked and held on the first surface 204 of the wafer 200 by the pressing table 224 of the holding means 223 and moves the pressing table 224 downward to press the second surface 205 of the wafer 200 against the curable material 221. .
  • the pressure of the pressing table 224 is released, and the curable material 221 is cured on the second surface 205 of the wafer 200 in a state where the warp 203 and the undulation 202 remaining on the wafer 200 are not elastically deformed.
  • the surface of the curable material 221 that comes into contact with the flat plate 222 becomes a highly planarized surface, and can be used as a reference surface 225 when the first surface 205 of the wafer 200 is ground.
  • the curable material 221 is dropped on the second surface 205 with the second surface 205 of the wafer 200 as the upper surface, and the wafer 200 is rotated to apply the curable material 221 to the second surface 205.
  • a screen film is placed on the second surface 205 spread over the entire surface, or a screen printing method in which a curable material 221 is placed on the screen film and pressed with a squeegee, and further, an electric spray deposition method is used.
  • one surface of the wafer 200 is flattened not only by the above method but also by the curable material 221.
  • the method is applicable.
  • the curable material 221 is preferably a soft material such as a thermosetting resin, a thermoreversible resin, or a photosensitive resin in terms of ease of peeling after processing.
  • the photosensitive resin is also preferable in that it is not subjected to heat stress.
  • a UV curable resin was used as the curable material 221.
  • Other specific examples of the curable material 221 include synthetic rubber and an adhesive (wax or the like).
  • the thickness of the curable material 221 applied to the wafer 200 must be increased as the convex portion of the surface of the wafer 200 is larger (the swell component in the wavelength region of 100 mm or less is larger). In general, it is known that the thickness is set in the range of 50 to 150 ⁇ m.
  • the curable material 221 is expensive, and the amount of the curable material 221 used is increased, resulting in an increase in manufacturing cost. There is.
  • the thickness of the curable material 221 applied to the wafer 200 can be reduced, and in the present invention, the thickness of the curable material 221 can be set in the range of 10 to 40 ⁇ m.
  • the thickness of the curable material 221 is less than 10 ⁇ m, the nanotopography quality is deteriorated due to the influence of the convex portion on the surface of the wafer 200.
  • FIG. 2 (d) shows an example of a surface grinding device 230 used in the first surface grinding process.
  • the reference surface 225 made of the curable material 221 created in the coating layer flattening step is placed on the highly flattened reference surface 232 of the vacuum chuck table 231 of the surface grinding device 230 and sucked and held.
  • a surface plate 234 on which a grindstone 233 is installed is installed on the upper surface of the installed wafer 200.
  • the grindstone 233 and the first surface 204 of the wafer 200 are brought into contact with each other, and the spindle 235 on the upper surface of the surface plate 234 and the spindle 236 installed on the lower portion of the vacuum chuck table 231 rotate to rotate the grindstone 233 and the first surface of the wafer 200.
  • the first surface 204 of the wafer 200 is ground by rotating the contact points of 204 to make the first surface 204 highly flat.
  • FIG. 2 (e) shows the coating layer removal step.
  • the curable material 221 applied to the second surface 205 of the wafer 200 in which the first surface 204 of the wafer 200 is highly planarized in the first surface grinding process is peeled off from the wafer 200.
  • the removal of the curable material 221 as the coating layer may be chemically removed using a solvent.
  • FIG. 2 (f) shows an example of the second surface grinding process.
  • the surface grinding apparatus is the same as the surface grinding apparatus 230 used in the first surface grinding process.
  • the first surface 204 of the wafer 200 that has been highly flattened in the first surface grinding step is used as a reference surface 251 that is placed on the highly flattened reference surface 232 of the vacuum chuck table 231 and held by suction.
  • the second surface 205 of the wafer 200 is ground until it is flattened similarly to the first surface grinding step. As shown in FIG. 2G, both surfaces of the wafer 200 are highly planarized.
  • the wafer 200 used for the Example and the comparative examples 1 and 2 used the wafer 200 of diameter 300mm sliced on the same conditions from the silicon single crystal ingot using the fixed abrasive system wire saw apparatus.
  • FIG. 3A An embodiment of the present invention is shown in FIG. The processing steps of the embodiment will be described with reference to FIG.
  • the wafer 200 after slicing (FIG. 3A) was lapped on both sides of the wafer 200 at the same time to reduce waviness 202 (FIG. 3B).
  • the UV curable resin 321 was applied to the second surface 205 of the wafer 200 in which the undulation 202 was reduced, and the surface of the cured resin having a thickness of 35 ⁇ m was used as a reference surface 225 (FIG. 3C).
  • the first surface 204 of the wafer 200 sucked and held using the resin surface as the reference surface 225 was surface ground until the waviness 202 disappeared (up to the surface of the broken line 331) (FIG.
  • Comparative Example 1 is shown in FIG. The processing steps of Comparative Example 1 will be described based on the drawings.
  • a UV curable resin 321 was applied to the second surface 205 of the sliced wafer 200 (FIG. 4A), and the cured resin surface having a thickness of 70 ⁇ m was used as the reference surface 225 (FIG. 4B).
  • the first surface 204 of the wafer 200 sucked and held using the resin surface as the reference surface 225 was surface ground to the surface of the broken line 421 (FIG. 4C).
  • the resin is peeled off (FIG.
  • ⁇ Evaluation Test 1> The influence of the surface shape of each wafer 200 obtained in the example and the comparative examples 1 and 2 on the nanotopography on the wafer surface after the subsequent mirror polishing process was investigated. Specifically, first, as a common mirror polishing process for each wafer 200 obtained in the example and the comparative examples 1 and 2, a rough polishing under the same conditions is performed on the front and back surfaces of each wafer using a double-side polishing apparatus. After performing the polishing process, a single-side polishing apparatus was used to subject the surface of each wafer to a final polishing process under the same conditions to create a wafer in which the surface of each wafer 200 was mirror-polished. FIG.
  • FIG. 5 is a nanotopography map obtained by measuring the height distribution (height difference) of each wafer surface using an optical interference flatness measuring device (KLA Tencor: Wafersight 2) on each mirror-polished wafer surface. The measurement results of each wafer after mirror polishing are filtered to remove long wavelength components, and the nanotopography measurement results are illustrated in shades of color.
  • FIG. 5 (d) is a diagram showing the height difference of the nanotopography shown in FIGS. 5 (a) to 5 (c). The darker the color, the lower the altitude, and the darkest part is ⁇ 20 nm from the central altitude. The altitude is higher as the color becomes lighter, and the thinnest part is +20 nm from the central altitude.
  • the difference in height from the lowest altitude to the highest altitude is 40 nm.
  • the nanotopography was measured by fixing three arbitrary points on the outer edge of the wafer. Therefore, the nanotopography map represents the height difference of the surface in the non-adsorption state of the wafer.
  • the result of the example is shown in FIG. It can be seen that the density is almost uniform and there is little difference in height across the entire surface. The reason for this is that even if the first surface 204 of the wafer 200 is ground and the first surface 204 of the wafer 200 becomes a highly flat surface, the undulation 202 having a wavelength region of 100 mm or less, particularly 50 mm or less, is caused by lapping. Because of the reduction, the first surface 204 of the wafer 200 maintains a highly flat surface, the first surface 204 of the wafer 200 is attracted as the reference surface 251, and the second surface 205 of the wafer 200 is surface ground. However, when the first surface 204 of the wafer 200 is attracted, the wafer 200 is not elastically deformed. Therefore, the undulation 202 does not occur on the second surface 205 of the wafer 200 after the suction release of the first surface 204 of the wafer 200. Can think.
  • Comparative Example 1 The result of Comparative Example 1 is shown in FIG. Although the central portion of FIG. 5B is slightly flattened, the undulation 202 remains. This is because the first surface 204 of the wafer 200 is flattened immediately after surface grinding of the first surface 204 of the wafer 200 in FIG. 4C, but is due to the undulation 202 applied to the first surface 204. It is considered that the first surface 204 was deformed because the balance with the stress caused by the swell 202 remaining on the second surface 205 of the wafer 200 was lost after the stress disappeared and the resin was peeled off.
  • the wafer 200 When the first surface 204 of the wafer 200 is sucked as the reference surface 251, the wafer 200 is elastically deformed by the suction, and the wafer 200 is released from the suction even when the second surface 205 is flattened by surface grinding. Then, it can be considered that the first surface 204 of the wafer 200 is released from the elastic deformation due to adsorption, and the undulation 202 appears on the second surface 205 of the wafer 200.
  • Comparative Example 2 The result of Comparative Example 2 is shown in FIG. The swell 202 remains throughout.
  • FIG. 6 is a graph showing the nanotopography of each wafer surface measured by using an optical interference flatness measuring device (KLA Tencor: Wafersight 2) on each mirror-polished wafer surface. .
  • KLA Tencor Wafersight 2
  • the maximum PV value is calculated for each site partitioned by a circular region having a diameter of 2 mm with respect to each mirror-polished wafer surface, and the largest PV value among the maximum PV values calculated for each site is calculated. Is plotted as a representative value.
  • the height difference in the example was 5.4 to 7.2 nm
  • the comparative example 1 was 9.0 to 10.7 nm
  • the comparative example 2 was 9.8 to 13.0 nm.
  • the wafer of the example was able to obtain a highly flat surface having a nanotopography of 8 nm or less over the entire surface.
  • the analysis method is to cut off the wavelength band of the short-wavelength periodic component less than 10 mm and the long-wavelength periodic component over 100 mm in the wafer surface height measurement data, and perform band-pass filtering processing to obtain the wavelength of the swell component in the wavelength region of 10 mm to 100 mm
  • the amplitude was determined.
  • the wafer (A) after slicing had an amplitude of 1.7 ⁇ m at the maximum, and an amplitude generation region exceeding 1 ⁇ m was observed, whereas the wafer was wrapped (Comparative Example 2).
  • the maximum is 0.4 ⁇ m
  • the amplitude is 1 ⁇ m or less in all wavelength regions of 100 mm or less.
  • the amplitude can be greatly reduced by the lapping process.
  • the amplitude of the wafer (D) that was ground with resin after lapping (Example) was reduced more than the wafer (B) that was ground with resin after slicing (Comparative Example 1).
  • each of the wafers 200 is subjected to a mirror polishing process similar to the mirror polishing process performed in the evaluation test 1, and then the frequency of the surface height of each mirror-polished wafer 200 is analyzed. The amplitude was investigated. The result is shown in FIG. FIG. After the slice shown in FIG. 4 (f), the resin paste was ground (Comparative Example 1) wafer (B), Wafer (C) after lapping (Comparative Example 2) shown in FIG. Example 3) Wafer (D) after resin lapping and grinding after lapping shown in FIG. For each, the result of frequency analysis of the wafer surface height after mirror polishing using an optical interference type shape measuring device (KLA Tencor: Wafersight 2) is shown.
  • KLA Tencor Wafersight 2
  • the analysis method uses a Gaussian filter process with a cut-off value of 20 mm on the wafer surface height measurement data to cut the long wavelength periodic component of the waviness, Fourier transforms the filtered wafer surface height, and waviness in the wavelength region of 100 mm or less. The amplitude of the wavelength of the component is obtained.
  • the result of the frequency analysis of the wafer surface after the mirror polishing treatment is swelled in a wavelength region of 10 to 100 mm.
  • the semiconductor wafer processing method of the present invention can be used in a process of flattening the surface of a wafer sliced with an ingot such as silicon or gallium.

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Abstract

　半導体単結晶インゴットをワイヤーソー装置を用いてスライスして得たウェーハの一方の面全面に硬化性材料を塗布した平坦な表面を基準面としてウェーハの他方の面を平面研削し、平面研削したウェーハの他方の面を基準面としてウェーハの一方の面を平面研削するウェーハの加工方法において、ウェーハをスライスした直後にウェーハの両面を同時に平坦化加工する。

Description

半導体ウェーハの加工方法
　本発明は、半導体ウェーハの加工方法、特に、半導体ウェーハの表面を平坦化する加工方法に関するものである。なお、本国際出願は、２０１３年２月１９日に出願した日本国特許出願第０２９７１９号（特願２０１３－０２９７１９）に基づく優先権を主張するものであり、特願２０１３－０２９７１９の全内容を本国際出願に援用する。
　従来、半導体ウェーハは、微細なパターンを写真製版により作成するために、ウェーハの表面の平坦化が求められていた。特に「ナノトポグラフィー」と呼ばれる表面うねりは、波長λ＝０．２～２０ｍｍの成分をもち、ＰＶ値（Peak to Valley値）が０．１～０．２μｍ以下のうねりであり、最近、このナノトポグラフィーを低減することで半導体ウェーハの平坦度を向上させるための技術が提案されている。このようなウェーハの平坦化加工方法として、インゴットからスライスされたウェーハの一の面をチャックテーブルの水平保持面上に吸引保持し、ウェーハの二の面を研削した後、ウェーハの二の面を前記水平保持面上に吸引保持し、ウェーハの一の面を研削する一次研削工程と、一次研削工程に続いてウェーハの二の面全面を樹脂で覆う樹脂塗布工程と、この樹脂塗布工程に続いてウェーハの二の面を基準面として、前記水平保持面上に吸引保持し、ウェーハの一の面を研削し、樹脂を取り除いた後にウェーハの一の面を基準面としてウェーハの二の面を研削する工程とを含む加工方法が開示されている（例えば、特許文献１）。
特開２０１１－２４９６５２号公報（請求項１、段落［０００８］、［００２８］、図２）
　上記特許文献１に示された一次研削工程では、スライス時の歪み成分を除去するためにウェーハを保持面上に吸引保持することにより、スライス工程で生じた大きなうねりを強制的に矯正した平坦な基準面を作りこんだ状態で非吸着面側のウェーハ表面の研削が行われる。このため、ウェーハが弾性変形した状態で研削が行われ、研削後、吸引保持を解放すると、研削処理が施されていない吸着面側のウェーハ表面のうねりが吸着保持前の状態に戻ってしまい、このうねりが研削によって平坦化された非吸着面側のウェーハ表面に転写されてしまい、結果的にうねりの大半がウェーハ表面に残留することになる。
　これまで、ウェーハ表面にうねりが残留していても、その後、樹脂塗布工程でウェーハ表面に塗布した樹脂により平坦な基準面が造り込まれた状態でうねりを除去するように研削処理が行われるため、樹脂塗布工程前のウェーハの表面状態については問題視されていなかった。ところが、本発明者らの実験によれば、特許文献１で記載されるような樹脂塗布処理と研削処理を組み合わせた処理（樹脂貼り研削）を行っても、樹脂塗布工程前のウェーハ表面のうねりが大きい場合には、鏡面研磨処理後のウェーハ表面のナノトポグラフィー品質は十分ではないことを知見した。
　また、スライス工程において、ワイヤソーにより単結晶インゴットをスライスする場合、一般的には、往復走行中のワイヤー列に遊離砥粒を含むスラリー（加工液）を供給しながら半導体インゴットが多数枚の半導体ウェーハに切断加工されるが、外周面に砥粒が固定された固定砥粒ワイヤーを使用すれば、遊離砥粒を使用する場合に比べて、単結晶インゴットを高速で切断することが可能となる。しかしながら、固定砥粒ワイヤーを用いた場合、加工ダメージが大きく、切断後のウェーハ表面に発生するうねりも非常に大きくなるため、よりナノトポグラフィーが悪化する問題があることを知見した。
　本発明の目的は、一次研削工程でうねりの軽減されたウェーハを二次研削工程で平面研削することで、ナノトポグラフィー特性に優れる（値が小さい）半導体ウェーハを製造することにある。
　本発明者らは上記目的を達成するため鋭意検討した結果、軟質材をコーティングして平面研削する前のウェーハの表面状態（うねりの大きさ）によって、最終的に得られる半導体ウェーハのナノトポグラフィー品質が大きく変化することを知見し、本発明を完成させたものである。具体的には、スライス直後にラッピングや両頭研削などの基準面を持たない両面同時平坦化加工を行い、あらかじめ特定の波長域（１０～１００ｍｍ）におけるうねり成分を緩和した後に軟質材コーティングして平面研削することで、スライスうねりパターンを除去してウェーハのナノトポグラフィーの品質レベルを改善することにある。
　本発明の第１の観点は、半導体単結晶インゴットをワイヤーソー装置を用いてスライスして薄円板状のウェーハを得るスライス工程と、スライス工程後のウェーハの両面を同時に平坦化加工する両面平坦化加工工程と、両面平坦化加工工程後のウェーハの一方の面全体に硬化性材料を塗布して平坦な塗布層を形成する塗布層形成工程と、平坦化したウェーハの一方の面が研削装置のテーブルの基準面に当接するようにウェーハをテーブルに載置し続いて研削装置によりウェーハの他方の面を平面研削する第１の平面研削工程と、平面研削工程後の塗布層をウェーハの一方の面から除去する塗布層除去工程と、塗布層が除去されたウェーハの他方の面が研削装置のテーブルの基準面に当接するようにウェーハをテーブルに載置し続いて研削装置によりウェーハの一方の面を平面研削する第２の平面研削工程とを設けたことにある。
　本発明の第２の観点は、第１の観点に基づく発明であって、ワイヤーソー装置が固定砥粒ワイヤーを用いたスライス方式を採用したことにある。
　本発明の第３の観点は、第１の観点に基づく発明であって、両面平坦化加工工程に両面ラッピング処理或いは両頭研削処理を採用したことにある。
　本発明の第４の観点は、第１の観点に基づく発明であって、前記塗布層形成工程における前記ウェーハ表面に塗布する塗布層の厚みを１０～４０μｍとすることである。
　本発明の第５の観点は、第１の観点に基づく発明であって、両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲とすることである。
　本発明の第６の観点は、第２の観点に基づく発明であって、両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲とすることである。
　本発明の第７の観点は、第３の観点に基づく発明であって、両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲とすることである。
　本発明の第８の観点は、第４の観点に基づく発明であって、両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲とすることである。
　本発明にかかる半導体ウェーハの加工方法によれば、スライス後のウェーハの両面を同時に平坦化加工することで、ナノトポグラフィー品質に影響を与える波長領域のうねりを可及的に低減することができ、ナノトポグラフィー品質に優れる半導体ウェーハの提供を行うことができる。
　特に、固定砥粒方式のワイヤーソー装置を用いて切断されたうねりの大きなウェーハを用いる場合であっても、うねりを可及的に低減することができ、ナノトポグラフィー品質に優れる半導体ウェーハの提供を行うことができる。
本発明の実施形態に係るウェーハ加工方法の概略工程を説明するための図である。 本発明の実施形態に係るスライス後のウェーハから平面研削後のウェーハまでの間の、ウェーハの状態と各工程で使用される装置の一例を示す模式図である。 本発明の実施例に係る各工程でのウェーハの状態を示す模式図である。 比較例１に係る各工程でのウェーハの状態を示す模式図である。 実施例及び比較例１、２の鏡面研磨後のナノトポグラフィーである。 実施例及び比較例１、２の鏡面研磨後のナノトポグラフィーを示した図である。 実施例及び比較例１、２の鏡面研磨前の周波数解析結果を示した図である。 実施例及び比較例１、２の鏡面研磨後の周波数解析結果を示した図である。
　次に本発明を実施するための形態を図面に基づいて説明する。
　本発明は、図１（ａ）～（ｆ）に示すように、半導体単結晶インゴットをワイヤーソー装置を用いてスライスして薄円板状のウェーハを得るスライス工程と、スライス工程後のウェーハの両面を同時に平坦化加工する両面平坦化加工工程と、両面平坦化加工工程後のウェーハの一方の面全体に硬化性材料を塗布して平坦な塗布層を形成する塗布層形成工程と、平坦化したウェーハの一方の面が研削装置のテーブルの基準面に当接するようにウェーハをテーブルに載置し続いて研削装置によりウェーハの他方の面を平面研削する第１の平面研削工程と、平面研削工程後の塗布層をウェーハの一方の面から除去する塗布層除去工程と、塗布層が除去されたウェーハの他方の面が研削装置のテーブルの基準面に当接するようにウェーハをテーブルに載置し続いて研削装置によりウェーハの一方の面を平面研削する第２の平面研削工程により半導体ウェーハを加工する半導体ウェーハの表面を平坦化する加工方法の改良である。なお、半導体ウェーハの外縁上を面取りする工程は特に示していないが、面取りする工程は図１（ａ）の後から、（ｆ）の後までの間どこの工程の間で行ってもよい。
　本発明の特徴ある構成は、図１（ａ）～（ｃ）に示すように、塗布層形成工程前に、スライス工程後のウェーハの両表面を同時に平坦化加工する両面平坦化加工工程を設けたことにある。塗布層形成工程前に、基準面を持たない両面同時平坦化加工を施すことにより、ウェーハ両表面の凸部分が同時に除去され、１００ｍｍ以下の波長域のうねり成分が可及的に軽減される。これにより、ウェーハ表面のナノトポグラフィー特性を向上させるこ
させることができ、塗布層形成工程におけるウェーハ表面に塗布する塗布層の厚みも軽減することができる。
　本発明の実施の形態を図２を参照して詳しく説明する。図２（ａ）にスライス直後のウェーハ２００の状態を示す。スライスには、図示しない公知のマルチワイヤーソー装置が用いられ、インゴットから一度に複数枚のウェーハ２００を製造することができる。マルチワイヤーソー装置は、ワイヤーをガイドする溝が複数設けられたガイドローラとワイヤーを回転させるためのローラにまたがり、極細鋼線のワイヤーが複数巻き付けてある。ローラを高速回転させて、ガイドローラとローラーの間に露出した複数のワイヤーに被切断物を押しあてて被切断物を複数枚に切断する装置である。ワイヤーソー装置には、切断するための砥粒の使い方によって固定砥粒方式と遊離砥粒方式とがある。固定砥粒方式は、ダイヤモンド砥粒などを蒸着などにより付着させた鋼線をワイヤーに使用する。遊離砥粒方式は、ワイヤーに砥粒と油剤を混ぜたスラリーをかけながら使用する。固定砥粒方式は、砥粒を固着させたワイヤー自体が被切断物を切断するため、切断時間が短く生産性にすぐれる。また、スラリーを使用しないために切断後の切り屑の混じったスラリーを廃棄する必要がないため、環境にも優しく経済的である。本発明には、どちらの方式を使用しても可能であるが、環境面、経済面で有利な固定砥粒方式が望ましい。なお、固定砥粒ワイヤーソーを用いた場合、ウェーハ表面に与える加工ダメージが大きく、切断後のウェーハ表面に発生するうねりも大きくなるため、よりナノトポグラフィーが悪化する問題があるが、本発明の加工方法を用いることにより、ナノトポグラフィー特性に優れる（値が小さい）半導体ウェーハを製造することができる。
　図２（ａ）に固定砥粒ワイヤーソーで切断したスライス直後のウェーハ２００の状態を示す。スライスしたウェーハ２００には、ワイヤーソー切断加工により加工歪（加工ダメージ層）２０１、周期的に波打つような凹凸のうねり２０２、反り２０３が発生している。便宜上、ウェーハ２００の反り２０３の凸面側である、図２（ａ）の上面を第一面２０４、ウェーハ２００の反り２０３の凹面側である、図２（ａ）の下面を第二面２０５とする。
　図２（ｂ）は、両面平坦化加工のラッピングに使用するラッピング装置２１０の一例を示した図である。加工キャリア２１１にセットされたウェーハ２００は、ラッピング装置２１０の２つの定盤に挟まれ、上定盤２１２と下定盤２１３の間に砥粒を含んだスラリー２１４を供給し上下定盤で加圧しながら上定盤２１２の上部及び下定盤２１３の下部に設置されたスピンドル２１５、２１６をそれぞれ逆方向に回転することで、スラリー２１４に含まれた砥粒により第一面２０４および第二面２０５が同時に平坦化加工される。
　ラッピング後、ウェーハ２００は定盤から外され、加工キャリア２１１から外される。
　ラッピング工程（両面平坦化工程）を経たウェーハ２００は、その後、平面研削工程（第１の平面研削および第２の平面研削）によりウェーハ２００の両面は再度平坦化されるため、ラッピング工程におけるウェーハ２００に対する加工量（取り代量）は、スライス工程で発生したウェーハ２００の加工歪２０１を全て除去するまでの平坦化加工を施す必要はなく、後述する実施例から明らかなように、ラッピング後のウェーハ２００の表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下となるようにラッピング処理を施せばよい。
　なお、両面同時平坦化加工は上述したラッピング処理に限定されない。特に図示していないが、ウェーハ２００を加工キャリア２１１に装着し、そのウェーハ２００の上下に設置された平面研削する砥石でウェーハ２００の両表面を同時に研削する公知の両頭研削処理、ラッピング装置２１０の上下の定盤に固定砥粒を含ませたパッドを装着し、スラリー２１４を用い、又は用いずに固定砥粒によりウェーハ２００の両表面を同時に研削する公知の固定砥粒ラッピング処理を用いてもよい。
　図２（ｃ）に塗布層形成工程に使用する保持・押圧装置２２０の一例を示す。まず、保持・押圧装置２２０の高平坦化された平板２２２上に塗布層となる硬化性材料２２１を滴下する。一方、ウェーハ２００は、ウェーハ２００の第一面２０４を保持手段２２３の押圧台２２４に吸引保持され、押圧台２２４を下方に移動させてウェーハ２００の第二面２０５を硬化性材料２２１に押圧する。その後、押圧台２２４の圧力を解除して、ウェーハ２００に残留している反り２０３やうねり２０２に弾性変形を与えていない状態で、ウェーハ２００の第二面２０５に硬化性材料２２１を硬化させる。この工程により、平板２２２と接触する硬化性材料２２１の面は高平坦化された面となり、ウェーハ２００の第一面２０５を研削するときの基準面２２５とすることができる。
　ウェーハ２００に硬化性材料２２１を塗布する方法は、ウェーハ２００の第二面２０５を上面として第二面２０５上に硬化性材料２２１を滴下させウェーハ２００を回転し硬化性材料２２１を第二面２０５全面に広げるスピンコート法又は第二面２０５にスクリーン膜を設置し、スクリーン膜の上に硬化性材料２２１を載せ、スキージで押し込むスクリーン印刷による方法、更にはエレクトリックスプレーデポジション法により第二面２０５全面にスプレーする方法等によって塗布した後に高平坦化された平板２２２上に塗布面を接触、押圧する方法の他、上記方法に限らず、硬化性材料２２１によってウェーハ２００の一面を高平坦化する方法が適用できる。硬化性材料２２１は、熱硬化性樹脂、熱可逆性樹脂、感光性樹脂などの軟質材料が、加工後の剥離のしやすさの点で好ましい。特に、感光性樹脂は熱によるストレスが加わらないという点でも好適である。本実施例では、硬化性材料２２１として、ＵＶ硬化による樹脂を使用した。また、他の具体的な硬化性材料２２１の材質として、合成ゴムや接着剤（ワックス等）などが挙げられる。
　ウェーハ２００に塗布する硬化性材料２２１の厚みは、ウェーハ２００表面の凸部分が大きい（１００ｍｍ以下の波長域のうねり成分が大きい）ほど、ウェーハ２００に塗布する硬化性材料２２１の厚みを増大させなければならず、一般的に５０～１５０μｍの範囲に設定することが知られているが、硬化性材料２２１は高価であり、硬化性材料２２１の使用量が多くなるため製造コストの上昇を招く問題がある。
　本発明では、塗布層形成工程前に基準面を持たない両面同時平坦化加工を施しているため、ウェーハ２００両表面の凸部分が同時に除去され、１００ｍｍ以下の波長域のうねり成分が軽減される。その結果、ウェーハ２００に塗布する硬化性材料２２１の厚みを低減することができ、本発明にあっては硬化性材料２２１の厚みを１０～４０μｍの範囲に設定することが可能となる。なお、硬化性材料２２１の厚みが１０μｍ未満では、ウェーハ２００表面の凸部分の影響を受け、ナノトポグラフィー品質が悪化してしまう。
　図２（ｄ）に第１の平面研削工程に使用する平面研削装置２３０の一例を示す。まず、塗布層平坦化工程で作成された硬化性材料２２１による基準面２２５を平面研削装置２３０の真空チャックテーブル２３１の高平坦化された基準面２３２に設置し吸引保持する。次いで、設置されたウェーハ２００の上面には、砥石２３３を一面に設置した定盤２３４が設置される。次に、砥石２３３とウェーハ２００の第一面２０４は接触され、定盤２３４の上部のスピンドル２３５と真空チャックテーブル２３１の下部に設置されたスピンドル２３６が回転し砥石２３３とウェーハ２００の第一面２０４の接触点が回転接触することでウェーハ２００の第一面２０４を研削し、第一面２０４を高平坦化する。
　図２（ｅ）に塗布層除去工程を示す。第１の平面研削工程でウェーハ２００の第一面２０４が高平坦化されたウェーハ２００の第二面２０５に塗布された硬化性材料２２１をウェーハ２００から引き剥がす。塗布層である硬化性材料２２１の除去は溶剤を用いて化学的に除去するようにしてもよい。
　図２（ｆ）に第２の平面研削工程の一例を示す。平面研削する装置は第１の平面研削工程で使用した平面研削装置２３０と同じ装置である。第１の平面研削工程で高平坦化されたウェーハ２００の第一面２０４を基準面２５１として、真空チャックテーブル２３１の高平坦化された基準面２３２に設置し吸引保持する。ウェーハ２００の第二面２０５を第１の平面研削工程と同様に高平坦化されるまで研削する。図２（ｇ）に示す如く、ウェーハ２００の両面とも高平坦化される。
　次に本発明の実施例を比較例とともに詳しく説明する。なお、実施例、比較例１、２に用いたウェーハ２００は、シリコン単結晶インゴットから固定砥粒方式ワイヤーソー装置を用いて同一条件でスライスした直径３００ｍｍのウェーハ２００を用いた。
　＜実施例＞
　本発明の実施例を図３に示す。図３を基に実施例の加工工程を説明する。スライス後のウェーハ２００（図３（ａ））をラッピングによってウェーハ２００の両面を同時に研削し、うねり２０２を軽減した（図３（ｂ））。うねり２０２が軽減されたウェーハ２００の第二面２０５にＵＶ硬化性樹脂３２１を塗布し、厚み３５μｍの硬化させた樹脂の面を基準面２２５とした（図３（ｃ））。樹脂の面を基準面２２５として吸引保持したウェーハ２００の第一面２０４をうねり２０２がなくなるまで（破線３３１の面まで）平面研削した（図３（ｄ））。次に、樹脂を引き剥がし（図３（ｅ））、平面研削したウェーハ２００の第一面２０４を基準面２５１として吸引保持したウェーハ２００の第二面２０５を破線３５１の面まで平面研削した（図３（ｆ））。全工程を終了し、ウェーハの両面ともに高平坦化されたウェーハ２００が得られた。このウェーハ２００を実施例のウェーハ２００とした（図３（ｇ））。
　＜比較例１＞
　比較例１を図４に示す。図面を基に比較例１の加工工程を説明する。スライス後のウェーハ２００（図４（ａ））の第二面２０５にＵＶ硬化性樹脂３２１を塗布し、厚み７０μｍの硬化させた樹脂の面を基準面２２５とした（図４（ｂ））。樹脂の面を基準面２２５として吸引保持したウェーハ２００の第一面２０４を破線４２１の面まで平面研削した（図４（ｃ））。樹脂を引き剥がし（図４（ｄ））、ウェーハ２００の第一面２０４を基準面２５１として吸引保持したウェーハ２００の第二面２０５を破線４５１の面まで平面研削した（図４（ｅ））。この状態のウェーハ２００を比較例１のウェーハ２００とした（図４（ｆ））。
　＜比較例２＞
　比較例２は、実施例の図３（ｂ）で示したラッピング後のウェーハ２００を比較例２のウェーハ２００とした。
　＜評価試験１＞
　実施例と比較例１、２で得られた各ウェーハ２００の表面形状が、その後に行われる鏡面研磨処理後のウェーハ表面におけるナノトポグラフィーにどのような影響を与えるのかを調査した。具体的には、まず、実施例と比較例１、２で得られた各ウェーハ２００それぞれに対して、共通の鏡面研磨処理として、両面研磨装置を用いて各ウェーハの表裏面に同一条件の粗研磨処理を施した後、片面研磨装置を用いて各ウェーハ表面に同一条件の仕上げ研磨処理を施して、各ウェーハ２００の表面が鏡面研磨されたウェーハを作成した。図５は、鏡面研磨された各ウェーハ表面を光学干渉式の平坦度測定装置（ＫＬＡ Ｔｅｎｃｏｒ社：Ｗａｆｅｒｓｉｇｈｔ２）を用いて各ウェーハ表面の高さ分布（高低差）を測定したナノトポグラフィーマップであり、鏡面研磨処理後の各ウェーハの測定結果をフィルタリング処理して長波長成分を除去した後、ナノトポグラフィーの測定結果を濃淡色で図示化したものである。図５（ｄ）は、図５（ａ）～（ｃ）に示されるナノトポグラフィーの高低差を表す図であって、濃い色になるほど高度が低く、一番濃い部分は中心高度から－２０ｎｍになり、薄い色になるほど高度は高く、一番薄い部分は中心高度から＋２０ｎｍになっている。最低高度から最高高度までの高低差は４０ｎｍとなる。なお、ナノトポグラフィーの測定は、ウェーハの外縁の任意の３点を固定して測定した。従って、ナノトポグラフィーマップは、ウェーハを非吸着状態で表面の高低差を表している。
　実施例の結果を図５（ａ）に示す。ほぼ均一した濃さであり、全面高低差が少ないことがわかる。この理由は、ウェーハ２００の第一面２０４を研削しウェーハ２００の第一面２０４が高平坦面となった後に樹脂を剥がしてもラッピングにより、波長領域１００ｍｍ以下の、特に５０ｍｍ以下のうねり２０２を軽減しているためにウェーハ２００の第一面２０４は高平坦面を維持していて、ウェーハ２００の第一面２０４を基準面２５１として吸着し、ウェーハ２００の第二面２０５を平面研削してもウェーハ２００の第一面２０４を吸着する際にウェーハ２００には弾性変形がかからないためにウェーハ２００の第一面２０４の吸着解放後のウェーハ２００の第二面２０５にはうねり２０２が発生しないと考えることができる。
　比較例１の結果を図５（ｂ）に示す。図５（ｂ）の中央部分は、若干平坦化されているもののうねり２０２が残っている。この理由は、図４（ｃ）でウェーハ２００の第一面２０４を平面研削した直後にはウェーハ２００の第一面２０４は高平坦化されるものの、第一面２０４にかかっていたうねり２０２による応力がなくなり樹脂を剥がした後にウェーハ２００の第二面２０５に残っているうねり２０２による応力との釣り合いが崩れるため第一面２０４が変形したと考えられる。そしてウェーハ２００の第一面２０４を基準面２５１として吸着するとウェーハ２００には吸着により弾性変形が加わりその後第二面２０５を平面研削し高平坦化した面になっても、ウェーハ２００を吸着から解放するとウェーハ２００の第一面２０４は吸着による弾性変形が解放されてウェーハ２００の第二面２０５にうねり２０２が顕れると考えることができる。
　比較例２の結果を図５（ｃ）に示す。全体にうねり２０２が残っている。
＜評価試験２＞
　評価試験１と同様に、各ウェーハ２００の表面形状が鏡面研磨処理後のウェーハ表面のナノトポグラフィーにどのような影響を与えるのかを調査した。本試験では、実施例、比較例１、２と同条件のウェーハ２００をそれぞれ複数枚製造し、その複数のウェーハ２００それぞれについて、評価試験１と同条件の鏡面研磨処理（両面研磨装置を用いた粗研磨処理＋片面研磨装置を用いた仕上げ研磨処理）を施して、各ウェーハ２００の表面が鏡面研磨されたウェーハを作成した。図６は、鏡面研磨された各ウェーハ表面を光学干渉式の平坦度測定装置（ＫＬＡ Ｔｅｎｃｏｒ社：Ｗａｆｅｒｓｉｇｈｔ２）を用いて各ウェーハ表面のナノトポグラフィーを測定し、個々のグラフに表したものである。具体的には、鏡面研磨された各ウェーハ表面に対して直径２ｍｍの円形領域で区切られたサイト毎に最大ＰＶ値を算出し、各サイト毎で算出された最大ＰＶ値のうち最も大きなＰＶ値を代表値としてプロットしたものである。
　図６から明らかなように、実施例では高低差が５．４～７．２ｎｍ、比較例１では９．０～１０．７ｎｍ、比較例２では９．８～１３．０ｎｍの範囲となった。実施例のウェーハは表面全体のナノトポグラフィーが８ｎｍ以下の高平坦な面を得ることができた。
＜評価試験３＞
　次に、鏡面研磨処理を施す前の各ウェーハ２００の表面高さを周波数解析し、うねり成分の波長の振幅を調査した。その結果を図７に示す。
図７は、
　図３（ａ）で示すスライス後のウェーハ（Ａ）、
　図４（ｆ）で示すスライス後に樹脂貼り研削した（比較例１）ウェーハ（Ｂ）、
　図３（ｂ）で示すラッピング後（比較例２）のウェーハ（Ｃ）及び、
　図３（ｇ）で示すラッピング後に樹脂貼り研削した（実施例）ウェーハ（Ｄ）
それぞれについて、静電容量方式の形状測定装置（株式会社コベルコ科研：ＳＢＷ）を用いてウェーハ表面高さの周波数解析を行った結果を示している。解析方法は、ウェーハ表面高さ測定データに短波長周期成分１０ｍｍ未満、長波長周期成分１００ｍｍ超の波長帯域をカットオフしてバンドパスフィルタリング処理し、１０ｍｍ～１００ｍｍの波長領域におけるうねり成分の波長の振幅を求めた。
　図７から明らかなように、スライス後のウェーハ（Ａ）では最大１．７μｍの振幅が観察され、１μｍを超える振幅発生領域が観察されたのに対して、ラッピング処理した（比較例２）のウェーハ（Ｃ）では、最大でも０．４μｍであり、１００ｍｍ以下の波長領域全てにおいて１μｍ以下の振幅であり、ラッピング処理により振幅を大幅に低減できることが分かる。また、スライス後に樹脂貼り研削した（比較例１）ウェーハ（Ｂ）よりも、ラッピング後に樹脂貼り研削した（実施例）ウェーハ（Ｄ）の方がより振幅が低減されることが分かる。
＜評価試験４＞
　次に、各ウェーハ２００それぞれについて、評価試験１で行った鏡面研磨処理と同様の鏡面研磨処理を施した後、鏡面研磨された各ウェーハ２００の表面高さを周波数解析し、うねり成分の波長の振幅を調査した。その結果を図８に示す。
図８は、
　図４（ｆ）で示すスライス後に樹脂貼り研削した（比較例１）ウェーハ（Ｂ）、
　図３（ｂ）で示すラッピング後（比較例２）のウェーハ（Ｃ）及び、
　図３（ｇ）で示すラッピング後に樹脂貼り研削した（実施例）ウェーハ（Ｄ）
それぞれについて、光学干渉式の形状測定装置（ＫＬＡ Ｔｅｎｃｏｒ社：Ｗａｆｅｒｓｉｇｈｔ２）を用いて鏡面研磨後のウェーハ表面高さの周波数解析を行った結果を示している。解析方法は、ウェーハ表面高さ測定データにカットオフ値２０ｍｍのガウシアンフィルタ処理により、うねりの長波長周期成分をカットし、フィルタリングしたウェーハ表面高さに対しフーリエ変換し、１００ｍｍ以下の波長領域におけるうねり成分の波長の振幅を求めたものである。
　図８から明らかなように、ラッピング後に樹脂貼り研削した（実施例）ウェーハ（Ｄ）を用いた場合は、鏡面研磨処理後のウェーハ表面の周波数解析の結果において、１０～１００ｍｍの波長領域のうねりの振幅は０．４ｎｍ以下と極めて良好であったのに対して、スライス後に樹脂貼り研削した（比較例１）ウェーハ（Ｂ）を用いた場合は最大で１．７ｎｍ、ラッピング処理した（比較例２）のウェーハ（Ｃ）を用いた場合は最大で２ｎｍの振幅が観察された。
　本発明の半導体ウェーハの加工方法は、シリコンや、ガリウム等のインゴットをスライスしたウェーハの表面を平坦化する工程に利用できる。
２００　ウェーハ
２２１　硬化性材料
２３２　基準面

Claims (8)

  1. 　半導体単結晶インゴットをワイヤーソー装置を用いてスライスして薄円板状のウェーハを得るスライス工程と、
    　前記スライス工程後の前記ウェーハの両面を同時に平坦化加工する両面平坦化加工工程と、
    　前記両面平坦化加工工程後の前記ウェーハの一方の面全体に硬化性材料を塗布して平坦な塗布層を形成する塗布層形成工程と、
    　前記平坦化したウェーハの一方の面が研削装置のテーブルの基準面に当接するように前記ウェーハを前記テーブルに載置し続いて前記研削装置により前記ウェーハの他方の面を平面研削する第１の平面研削工程と、
    　前記平面研削工程後の前記塗布層を前記ウェーハの一方の面から除去する塗布層除去工程と、
    　前記塗布層が除去された前記ウェーハの他方の面が前記研削装置のテーブルの基準面に当接するように前記ウェーハを前記テーブルに載置し続いて前記研削装置により前記ウェーハの一方の面を平面研削する第２の平面研削工程とを含むことを特徴とする半導体ウェーハの加工方法。
  2. 　前記ワイヤーソー装置が固定砥粒ワイヤーを用いたスライス方式であることを特徴とする請求項１記載の半導体ウェーハの加工方法。
  3. 　前記両面平坦化加工工程が両面ラッピング処理或いは両頭研削処理であることを特徴とする請求項１記載の半導体ウェーハの加工方法。
  4. 　前記塗布層形成工程における前記ウェーハ表面に塗布する塗布層の厚みが１０～４０μｍであることを特徴とする請求項１記載の半導体ウェーハの加工方法。
  5. 　前記両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲であることを特徴とする請求項１記載の半導体ウェーハの加工方法。
  6. 　前記両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲であることを特徴とする請求項２記載の半導体ウェーハの加工方法。
  7. 　前記両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲であることを特徴とする請求項３記載の半導体ウェーハの加工方法。
  8. 　前記両面平坦化加工工程後の前記ウェーハの表面高さを周波数解析した場合に、１００ｍｍ以下の波長域におけるうねりの振幅が１．０μｍ以下の範囲であることを特徴とする請求項４記載の半導体ウェーハの加工方法。
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