WO2007116501A1 - 半導体装置及びその製造方法 - Google Patents

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conductive pad
insulating film
protective insulating
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Shoukou Takahashi
Kouichi Nagai
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Fujitsu Limited
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    • H01L2924/19041—Component type being a capacitor

Definitions

  • the present invention relates to a semiconductor device having a ferroelectric capacitor structure in which a capacitor film having a ferroelectric force is sandwiched between a lower electrode and an upper electrode, and a method for manufacturing the same.
  • Ferroelectric memory is a non-volatile memory in which retained information is not lost even when the power is turned off, and is particularly attracting attention because it can be expected to achieve high integration, high speed drive, high durability, and low power consumption.
  • Ferroelectric oxides with a bottom bskite crystal structure such as BT (SrBi Ta O) film are mainly used.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-296775
  • Patent Document 2 JP 2003-92353 A
  • Patent Document 3 Japanese Patent No. 2917362
  • the ferroelectric properties of the capacitor film may deteriorate due to moisture that has entered through an interlayer insulating film having a high affinity with water such as a silicon oxide film.
  • an interlayer insulating film having a high affinity with water such as a silicon oxide film.
  • moisture that has entered from the outside decomposes into hydrogen and oxygen during a high-temperature process during the formation of an interlayer insulating film or metal wiring film.
  • this hydrogen penetrates into the ferroelectric film, it reacts with oxygen in the ferroelectric film to form oxygen defects in the ferroelectric film and lower the crystallinity. The same phenomenon occurs even when the ferroelectric memory is used for a long time.
  • the present invention has been made in view of the above problems, and has a capacitor structure having a capacitor film having a ferroelectric force that reliably prevents sufficient penetration of water / hydrogen with a relatively simple configuration.
  • An object of the present invention is to provide a highly reliable semiconductor device that maintains high performance of the semiconductor device and a method for manufacturing the same.
  • the semiconductor device of the present invention is formed above a semiconductor substrate, and has a capacitor structure in which a capacitor film having a ferroelectric force is sandwiched between a lower electrode and an upper electrode, and above the capacitor structure.
  • a wiring structure that is formed and electrically connected to the capacitor structure, and is electrically connected to the wiring structure in a local formation region below the capacitor structure,
  • a first conductive pad subjected to various tests by directly contacting the probe, covering the first conductive pad and the wiring structure, and performing the inspection on the surface of the first conductive pad.
  • a first protective insulating film having an opening exposing only a portion; and covering the first protective insulating film from an inner wall surface of the opening to be electrically connected to the first conductive pad; First conductive pattern And a second conductive pad for electrical connection with the outside.
  • a method for manufacturing a semiconductor device includes forming a capacitor structure in which a capacitor film having a ferroelectric force is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate;
  • the wiring structure is formed so as to be electrically connected to the capacitor structure in the upper part, and the wiring structure is electrically connected to the lower part in the region where the capacitor structure does not exist.
  • FIG. 1A is a schematic cross-sectional view showing a method for manufacturing a planar type FeRAM according to the first embodiment.
  • FIG. 1B is a schematic cross-sectional view showing a method for manufacturing the planar-type FeRAM according to the first embodiment.
  • FIG. 1C is a schematic cross-sectional view showing a method for manufacturing the planar-type FeRAM according to the first embodiment.
  • FIG. 1D is a schematic cross-sectional view showing a method of manufacturing a planar FeRAM according to the first embodiment.
  • FIG. 2A is a schematic cross-sectional view showing a method for manufacturing the planar-type FeRAM according to the first embodiment.
  • FIG. 2B is a schematic cross-sectional view showing the planar type FeRAM manufacturing method according to the first embodiment.
  • FIG. 2C is a schematic cross-sectional view showing a method of manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 2D is a schematic cross-sectional view showing the method of manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing a method for manufacturing the planar-type FeRAM according to the first embodiment.
  • FIG. 3B is a schematic cross-sectional view showing the method for manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 4 is a schematic sectional view showing a method for manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 4 is a schematic sectional view showing a method for manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view showing a method of manufacturing the planar type FeRAM according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a method of manufacturing the planar type FeRAM according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a method of manufacturing a planar FeRAM according to the first embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a method of manufacturing a planar type FeRAM according to the first embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a method for manufacturing a planar FeRAM according to the first embodiment.
  • FIG. 10 is a schematic cross-sectional view showing the method for manufacturing the planar FeRAM according to the first embodiment.
  • FIG. 11A is a schematic cross-sectional view showing a method for manufacturing the planar FeRAM according to Modification 1 of the first embodiment.
  • FIG. 11B is a schematic cross-sectional view showing a method of manufacturing the planar FeRAM according to the first modification of the first embodiment.
  • FIG. 11C is a schematic cross-sectional view showing a method for producing the planar-type FeRAM according to Modification 1 of the first embodiment.
  • FIG. 11D is a schematic cross-sectional view showing the method for manufacturing the planar FeRAM according to the first modification of the first embodiment.
  • FIG. 12A is a schematic cross-sectional view showing a method of manufacturing a planar-type FeRAM according to Modification 2 of the first embodiment.
  • FIG. 12B is a schematic cross-sectional view showing a method of manufacturing the planar type FeRAM according to the second modification of the first embodiment.
  • FIG. 12C is a schematic cross-sectional view showing a method for manufacturing the planar FeRAM according to the second modification of the first embodiment.
  • FIG. 13A shows a planar type FeRAM according to Modification 3 of the first embodiment. It is a schematic sectional drawing.
  • FIG. 13B is a schematic cross-sectional view showing a planar type FeRAM according to Modification 3 of the first embodiment.
  • FIG. 14A is a schematic cross-sectional view showing a manufacturing method of the stack type FeRAM according to the second embodiment.
  • FIG. 14B is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 14C is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 14D is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 15A is a schematic cross-sectional view showing a manufacturing method of the stack type FeRAM according to the second embodiment.
  • FIG. 15B is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 15C is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 15D is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 16A is a schematic cross-sectional view showing a method for manufacturing a stacked FeRAM according to a second embodiment.
  • FIG. 16B is a schematic cross-sectional view showing the stack-type FeRAM manufacturing method according to the second embodiment.
  • FIG. 16C is a schematic cross-sectional view showing the method for manufacturing the stack type FeRAM according to the second embodiment.
  • FIG. 17A is a schematic cross-sectional view showing a manufacturing method of the stack type FeRAM according to the second embodiment.
  • FIG. 17B is a schematic view showing a manufacturing method of the stacked FeRAM according to the second embodiment.
  • FIG. 17B is a schematic view showing a manufacturing method of the stacked FeRAM according to the second embodiment.
  • FIG. 17C is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 18 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 19 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 20 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 21 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 22 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 23 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • FIG. 24 is a schematic cross-sectional view showing the method for manufacturing the stacked FeRAM according to the second embodiment.
  • the deterioration of capacitor film characteristics is greatly affected by moisture and hydrogen entering from the outside. Examination of the infiltration path of these moisture and hydrogen revealed that a large amount of cracking force was generated in the conductive pad.
  • This crack of the conductive pad occurs due to various inspections of FeRAM using the probe of the inspection equipment. That is, the inspection is performed by bringing the probe directly into contact with the surface of the conductive pad exposed to the opening force formed on the buffering prevention film (such as polyimide Nanopolak resin) on the uppermost layer of the apparatus.
  • This inspection requires a test specific to a semiconductor memory such as FeRAM. Specifically, in addition to a test to check whether the operation of the device is performed normally, a retention test and a final confirmation test are performed to determine whether data is written or read. So For this reason, cracks or the like often occur in the conductive node due to multiple contact with the conductive pad by the probe during each test.
  • Patent Documents 1 and 2 cover a conductive pad after an inspection using a probe of an inspection device.
  • ⁇ A rewiring that extends in the upper layer is formed, and an external portion is provided at a position away from the upper side of the conductive pad.
  • the structure which provides the electrode for a connection is disclosed.
  • a new problem as described below occurs.
  • Patent Documents 1 and 2 both employ a configuration in which a conductive pad that is subjected to needle contact using a probe and an electrode for external connection are separated from each other. Therefore, naturally, the area of the semiconductor chip increases, which is contrary to the recent demand for miniaturization.
  • the ferroelectric capacitor structure of FeRAM is a so-called piezoelectric element.
  • the ferroelectric characteristics are significantly degraded. Therefore, it is necessary to suppress the pressure application to the ferroelectric capacitor structure as much as possible when manufacturing FeRAM. For this reason, it is necessary to devise a technique in which no pressure is applied in the vicinity of the ferroelectric capacitor structure, that is, in the upper part of the ferroelectric capacitor structure.
  • the main aspects of this pressure application are various tests for applying the needle to the conductive pad described above, and crimping of terminals at the time of external connection.
  • Patent Document 3 uses a probe as shown in FIG. 2 and the explanation thereof.
  • a configuration has been disclosed in which a conductive material is deposited on a surface when the surface is roughened by applying a needle contact.
  • Patent Document 3 adopts an extremely simple configuration in which the wiring layer that also serves as the conductive pad is connected to the impurity region immediately below. Therefore, while it is an excellent memory such as FeRAM, it cannot be applied to a complex device configuration with new problems. According to the inventor's diligent study, even if this technology is applied to FeRAM and a conductive material is deposited on a cracked conductive pad, the deterioration of the ferroelectric characteristics in the capacitor film cannot be sufficiently suppressed. There was found.
  • the periphery of the conductive pad is one of the portions with the highest moisture content.
  • the conductive pad is formed so that a part of the surface is exposed from the opening formed in the passivation film in order to make an electrical connection with the outside. It penetrates into the inside of the film and causes deterioration of the ferroelectric film.
  • the present inventor paid attention to the problem of the insulating member existing around the conductive pad in addition to the problem of the crack of the conductive pad that suppresses the internal penetration of moisture 'hydrogen as much as possible.
  • the basic configuration of the present invention to be described has been conceived.
  • a conductive pad (first conductive pad) to be subjected to various tests is formed by directly contacting the probe of the inspection device so as to cover the first conductive pad and the wiring structure. After forming the passivation film, an opening is formed in the passivation film that exposes only the portion to be inspected on the surface of the first conductive pad. Thereafter, this opening force is also subjected to various tests on the surface of the first conductive pad. Then, after performing various tests, the second conductive pad is formed so as to cover the surface of the first conductive pad that should protect the crack or the like generated in the first conductive pad in which a crack or the like has occurred.
  • the first conductive pad It is essential to form in a local region separated from the upper part of the ferroelectric capacitor structure.
  • the first conductive pad is first viewed in plan view. It is most certain to form at a position that matches the conductive pad of It is a technique.
  • the second conductive pad may be formed so as to have a shape included in the first conductive pad formation region in plan view.
  • the second conductive pad covers from the passivation film to the inner wall surface of the opening at a position aligned with the opening of the passivation film that prevents the intrusion of moisture and hydrogen from the insulating member existing around the first conductive pad.
  • the second conductive pad is patterned so as to be electrically connected to the first conductive pad. Since the inner wall side surface of the opening of the passivation film is the most prominent moisture intrusion route, the second conductive layer covers the bottom surface of the inner wall (i.e., the surface of the first conductive pad) and the inner wall side surface over the passivation film. By forming the pad, the penetration path is closed and the ferroelectric characteristics of the capacitor film can be sufficiently retained.
  • This embodiment exemplifies V, a so-called planar type FeRA M, in which a conductive plug is formed on the lower electrode and the upper electrode of the ferroelectric capacitor structure, respectively, so as to be conductive.
  • FIG. 1A to FIG. 10 are schematic cross-sectional views showing the structure of the planar type FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • a MOS transistor 20 that functions as a selection transistor is formed on a silicon semiconductor substrate 10.
  • the element isolation structure 11 is formed on the surface layer of the silicon semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation) method to determine the element active region.
  • STI Shallow Trench Isolation
  • an impurity here boron (B)
  • B boron
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 13 are processed into an electrode shape by lithography and subsequent dry etching.
  • a gate electrode 14 is formed on the pattern.
  • a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.
  • an impurity for example, arsenic (As) in this case, is ion-implanted under the conditions of a dose of 5.
  • LDD region 16 is formed.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back, so that the silicon oxide film is formed only on the side surfaces of the gate electrode 14 and the cap film 15.
  • a sidewall insulating film 17 is formed leaving the film.
  • an impurity in this case phosphorus (P)
  • P phosphorus
  • a source Z drain region 18 that overlaps the region 16 is formed to complete the MOS transistor 20.
  • illustration of the silicon semiconductor substrate 10, the well 12, the element isolation structure 11, the LDD region 16, and the source Z drain region 18 is omitted.
  • a protective film 21 and a first interlayer insulating film 22 of the MOS transistor 10 are formed.
  • a protective film 21 and an interlayer insulating film 22 are sequentially deposited so as to cover the MOS transistor 20.
  • a silicon oxide film is used as a material and is deposited to a thickness of about 20 nm by a CVD method.
  • the interlayer insulating film 22 for example, a laminated structure in which a plasma SiON film (film thickness of about 200 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS-NSG film (film thickness of about 60 Onm) are sequentially formed. After the lamination, the surface layer of the interlayer insulating film 22 is polished by, for example, about 200 nm by CMP and flattened.
  • an upper layer film 23a of the interlayer insulating film 22 and a hydrogen diffusion preventing film 23b for preventing deterioration of ferroelectric characteristics of the ferroelectric capacitor structure 30 described later are sequentially formed. To do.
  • a plasma TEOS-NSG film is deposited on the interlayer insulating film 22 to a thickness of about lOOnm.
  • the upper layer film 23a is formed by depositing each time. Then, for example, N gas 30 liters
  • the TEOS-NSG membrane While supplying at a flow rate of 2 Z, the TEOS-NSG membrane is subjected to dehydration at 650 ° C for about 30 minutes.
  • the metal oxide layer A film such as alumina (Al 2 O 3) is used as a material, for example, by sputtering to a film thickness of about 20 nm.
  • a lower electrode layer 24, a ferroelectric film 25, and an upper electrode layer 26 are sequentially formed.
  • a Ti film having a thickness of about 20 nm and a Pt film having a thickness of about 150 ⁇ m are sequentially deposited by sputtering to form the lower electrode layer 24 in the laminated structure of the Ti film and the Pt film.
  • a ferroelectric film 25 made of a ferroelectric material such as PZT is deposited on the lower electrode layer 24 to a film thickness of about 200 nm by RF sputtering. Then, the ferroelectric film 25 is subjected to RTA treatment to crystallize the ferroelectric film 25.
  • the material of the ferroelectric film 25 is Pb La Zr Ti O (0 ⁇ l -xl -yy 3 x ⁇ 1, 0 ⁇ y ⁇ l), SrBi (Ta Nb) O (0 ⁇ x ⁇ 1), Bi Ti O, etc. may be used
  • the material of the upper electrode layer 26 is Ir, Ru, RuO, SrRuO instead of IrO.
  • the upper electrode 31 is patterned.
  • the upper electrode layer 26 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and the upper electrode 31 is patterned.
  • the ferroelectric film 25 and the lower electrode layer 24 are processed to form a ferroelectric capacitor structure 30.
  • the ferroelectric film 25 is first processed by lithography and subsequent dry etching so that the ferroelectric film 25 is aligned with the upper electrode 31 and is slightly larger than the upper electrode 31.
  • the lower electrode layer 24 is processed by lithography and subsequent dry etching so that the lower electrode layer 24 is aligned with the processed ferroelectric film 25 and has a slightly larger size than the ferroelectric film 25. Then, the lower electrode 32 is patterned. As a result, the ferroelectric film 25 and the upper electrode 31 are sequentially stacked on the lower electrode 32, and the ferroelectric capacitor structure 30 in which the lower electrode 32 and the upper electrode 31 are capacitively coupled via the ferroelectric film 25 is obtained. Finalize.
  • an interlayer insulating film 33 is formed.
  • an interlayer insulating film 33 is formed so as to cover the ferroelectric capacitor structure 30.
  • the interlayer insulating film 33 for example, a plasma TEOS-NSG film is deposited to a film thickness of about 1500 nm, and then polished by CMP until the film thickness reaches about lOOOnm. After CMP, for example, plasma annealing with N 2 O for the purpose of nitriding the surface of the interlayer insulating film 33
  • the plugs 36 connected to the plugs 34 and 35 of the ferroelectric capacitor structure 30 and the source Z drain region 18 of the transistor structure 20 are formed.
  • via holes 34a and 35a to the ferroelectric capacitor structure 30 are formed.
  • the interlayer insulating film 33 is exposed until a part of the surface of the upper electrode 31 is exposed, and the interlayer insulation is performed until a part of the surface of the lower electrode 32 is exposed.
  • the processing applied to the film 33 is performed simultaneously, and via holes 34a and 35a having a diameter of about 0.5 m, for example, are simultaneously formed in the respective portions.
  • the via holes 34a and 35a the upper electrode 31 and the lower electrode 32 serve as etching stoppers, respectively.
  • annealing treatment is performed to recover the damage received by the ferroelectric capacitor structure 30 through various steps after the formation of the ferroelectric capacitor structure 30.
  • annealing is performed for 60 minutes in an oxygen atmosphere at a processing temperature of 500 ° C.
  • sputtering is performed so as to cover the wall surfaces of the via holes 34a, 35a, 36a.
  • a base film (glue film) 41 is formed by depositing a TiN film to a thickness of about 75 nm.
  • a W film is formed so as to fill the via holes 34a, 35a, 36a through the glue film 41 by the CVD method.
  • the W film and the glue film 41 are polished by CMP using the second interlayer insulating film 33 as a stopper to form plugs 34, 35, and 36 in which the via holes 34a, 35a, and 36a are filled with W through the glue film 41. To do.
  • the first wiring 45 connected to the plugs 34, 35, 36 is formed.
  • a barrier metal film 42, a wiring film 43, and a barrier metal film 44 are deposited on the entire surface by, eg, PVD.
  • a TiN film is formed to a thickness of about 150 nm by sputtering.
  • the wiring film 43 for example, an A1 alloy film (here, A1—Cu film) is formed to a film thickness of about 550 nm.
  • the rare metal film 44 for example, a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 150 nm) are sequentially formed by sputtering.
  • the structure of the wiring film 43 is the same structure as the logic part other than FeRAM of the same rule V, so there is no problem in wiring processing or reliability! /.
  • the antireflection film, noria metal film 44, wiring film 43, and barrier metal film 42 are formed by lithography and subsequent dry etching.
  • the first wiring 45 is formed into a pattern.
  • the moisture-resistant ring 45a having the same structure as that of the first wiring 45 is also formed at the same time as the first wiring 45, but for convenience of illustration, it is shown in FIG.
  • a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 45. .
  • a hydrogen diffusion prevention film 46 for preventing deterioration of the ferroelectric characteristics of the ferroelectric capacitor structure 30 is formed.
  • a protective film 46 is formed on the second interlayer insulating film 33 so as to cover the first wiring 45.
  • the protective film 46 is formed by a multilayer process after forming the ferroelectric capacitor structure 30. This is intended to suppress damage to the ferroelectric film 25 of the ferroelectric capacitor 30 (moisture 'hydrogen intrusion into the ferroelectric film 25, etc.), using a metal oxide film such as alumina (A1 O) as a material. For example, it is formed to a thickness of about 20 nm by sputtering.
  • an interlayer insulating film 47 and an upper layer film 47a are formed so as to cover the first wiring 45 (and the moisture-resistant ring 45a) through the hydrogen diffusion preventing film 46.
  • the interlayer insulating film 47 is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm and then removing the surface layer by CMP or the like to flatten the surface.
  • a plasma TEOS-NSG film for example, plasma annealing of N 2 O (for example,
  • the upper film 47a is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm. Then, for the purpose of nitriding the surface of the upper layer film 47a, for example, a plasma plasma of N 2 O
  • the upper layer film 47a, the interlayer insulating film 47, and the hydrogen diffusion prevention film 46 are processed by lithography and subsequent dry etching until a part of the surface of the first wiring 45 is exposed, for example, about 0.25 m.
  • a via hole 48a having a diameter is formed.
  • a W film is formed by the CVD method so as to fill the via hole 48a through the glue film 49.
  • the W film and the glue film 49 are polished using the upper layer film 47a as a stopper to form a plug 48 that fills the via hole 48a with W via the glue film 49.
  • a wiring film 51 and a barrier metal film 52 are deposited on the entire surface by, eg, PVD.
  • an A1 alloy film here, Al—Cu film
  • the noria metal film 52 for example, a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 150 nm) are sequentially formed by sputtering.
  • the structure of the wiring film 51 is assumed to be the same as that of the logic part other than the FeRAM of the same rule. No problem.
  • the antireflection film, the noria metal film 52 and the wiring film 51 are processed into a wiring shape by lithography and subsequent dry etching. Then, a pattern of the second wiring 53 is formed. At this time, a moisture-resistant ring 53 a connected to the moisture-resistant ring 45 a and the plug 47 is formed in the same structure as the second wiring 53.
  • a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and the Cu wiring may be formed as the second wiring 53. good.
  • a third wiring 63 and a first conductive pad 60 connected to the second wiring 53 and the plug 55 are formed.
  • an interlayer insulating film 54 and an upper layer film 54a are formed so as to cover the wiring 53 (and the moisture-resistant ring 53a).
  • the interlayer insulating film 54 is formed by depositing a plasma TEOS-NSG film to a thickness of about 2200 nm and then removing the surface layer by CMP or the like to flatten the surface. Then, for the purpose of nitriding the surface of the interlayer insulating film 54, for example, plasma annealing of N 2 O (for example,
  • the upper film 54a is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm.
  • the upper layer film 54a and the interlayer insulating film 54 are processed by lithography and subsequent dry etching until a part of the surface of the second wiring 53 is exposed to form a via hole 55a.
  • a W film is formed by the CVD method so as to fill the via hole 55a via the glue film 56.
  • the W film and the glue film 56 are polished using the upper layer film 54a as a stopper to form a plug 55 that fills the via hole 55a with W through the glue film 56.
  • a third wiring 63 and a first conductive pad 60 connected to the plug 55 are formed.
  • the wiring film 61 and the barrier metal film 62 are deposited on the entire surface by, for example, the PVD method.
  • an A1 alloy film here, Al—Cu film
  • TiN is formed to a film thickness of about 150 nm by sputtering.
  • the structure of the wiring film 61 is the same as that of the logic part other than FeRAM of the same rule, so there is no problem in wiring processing or reliability.
  • the antireflection film, the noria metal film 62 and the wiring film 61 are processed into a wiring shape by lithography and subsequent dry etching. Then, a pattern of the third wiring 63 is formed. At this time, a moisture-resistant ring 63a connected to the moisture-resistant ring 53a and the plug 55 through the same structure as the third wiring 63 is formed.
  • the first conductive pad 60 having the same structure as the third wiring 63 and connected to the second wiring 53 via the plug 55 is patterned.
  • the first conductive pad 60 is an inspection pad to be subjected to various tests (needle contact with a probe) in an inspection process described later, and is formed in a substantially rectangular shape here.
  • the ferroelectric capacitor structure of FeRAM is a so-called piezoelectric element, and when a pressure is applied in the vicinity of the ferroelectric capacitor structure, the ferroelectric characteristics are significantly deteriorated. In the inspection process, it is inevitable that pressure is applied to the first conductive pad 60 by needle contact. Therefore, in the present embodiment, in order to prevent the deterioration, the first conductive pad 60 is provided at a position where the upper position force of the ferroelectric capacitor structure 30 is separated as much as possible.
  • a passivation film 66 covering the third wiring 63 (including the moisture-resistant ring 63) and the first conductive pad 60 is formed.
  • a plasma TEOS-NSG film is deposited to a thickness of about lOOnm by a CVD method or the like to form a lower insulating film 64. Then, for the purpose of nitriding the surface of the lower insulating film 64, for example, plasma annealing with N 2 O (for example, 350 ° C. for 2 minutes) is performed.
  • N 2 O for example, 350 ° C. for 2 minutes
  • a plasma SiN film is deposited to a thickness of about 350 nm on the lower insulating film 64 by a CVD method or the like to form an upper insulating film 65.
  • a passivation film 66 having a two-layer structure in which an upper insulating film 65 is laminated on the lower insulating film 64 is formed.
  • the passivation film 66 is the protective insulating film of the present invention.
  • the lower insulating film Each surface of 64 and the upper insulating film 65 is shown flat, but actually, the surface is slightly uneven due to the influence of the third wiring 63.
  • an opening 66 a is formed in the passivation film 66.
  • the passivation film 66 is processed by lithography and dry etching to form an opening 66a that exposes a part of the surface of the first conductive pad 60.
  • the probe (probe) 58 of the inspection device is brought into contact with the first conductive pad 60 exposed from the opening 66a (needle And conduct various tests.
  • the contents of the inspection include a test (PT1) that checks whether the device is operating normally, and a retention test (PT2) that determines whether data is written or read.
  • a second conductive pad 70 that is directly connected to the first conductive pad 60 is formed.
  • an A1 alloy film (A1—Cu film: about 500 nm thick here) and a TiN film (about 150 nm thick) are formed on the passivation film 66 by, for example, PVD. Laminate. Then, these TiN film and A1 alloy film are patterned by lithography and subsequent dry etching. In this case, the patterning is executed so that the size of the first conductive pad 60 is slightly smaller than that of the first conductive pad 60 in a plan view.
  • the inner wall bottom surface of the opening 66a of the passivation film 66 (that is, the surface of the first conductive pad 60) and the inner wall side force are also covered on the passivation film 66, and are included in the formation region of the first conductive pad 60 in plan view.
  • a second conductive pad 70 is formed.
  • the second conductive pad 70 is an external connection pad to which a bonding wire or the like is connected.
  • a buffer preventing film 71 is formed.
  • photosensitive polyimide is applied to a film thickness of about 3 ⁇ m, and the passivation film 6 6
  • a buffering prevention film 71 having an opening 71a that covers and protects the upper surface and exposes only a part of the surface of the second conductive pad 70 is formed.
  • a resist pattern is formed on the non-photosensitive polyimide, and the non-photosensitive polyimide is dissolved with a dedicated developer.
  • N buffer gas is applied to the buffer film 71 at 310 ° C, for example.
  • various post-processes are executed. For example, external connection to the surface of the second conductive node 70 exposed from the opening 71a, polishing, and final inspection of the package by polishing the back surface of the silicon semiconductor substrate 10, substrate dicing, wire bonding, etc. Then, the FeRAM according to the present embodiment is completed.
  • the surface of the first conductive pad 60 in which cracks 59 and the like are generated by the inspection is covered.
  • a second conductive pad 70 is formed.
  • the second conductive pad 70 is formed in a size included in the first conductive pad 60 at a position aligned with the first conductive pad 60. That is, the second conductive pad 70 is separated from the ferroelectric capacitor structure 30 as much as possible like the first conductive pad 60, and the ferroelectric capacitor is located below the second conductive pad 70. Since the structure 30 does not exist, even if a pressure is applied to the second conductive pad 70 when connected to the outside, the ferroelectric capacitor structure 30 is not adversely affected.
  • the second conductive pad 70 is formed so as to cover the inner wall bottom surface and inner wall side surface force of the opening 66 a of the passivation film 66 over the passivation film 66. Since the inner wall side surface of the opening of the passivation film 66 is the most remarkable moisture 'hydrogen infiltration path, the inner wall bottom surface (that is, the surface of the first conductive pad 60) and the inner wall side force are also applied to the passivation film 66.
  • the second conductive pad 70 so as to cover it, the intrusion path is closed as much as possible, for example, during dicing and packaging in the post-process described above. Accordingly, the penetration of moisture and hydrogen into the ferroelectric film 25 is suppressed as much as possible, and the high-temperature ferroelectric characteristics of the ferroelectric film 25 are sufficiently retained.
  • FIG. 11A to FIG. 11D are schematic cross-sectional views showing the structure of the planar type FeRAM according to the first modification of the first embodiment along with its manufacturing method (only main steps) in the order of steps.
  • 11A to 11D show only the first and second conductive pads and the periphery thereof.
  • the third wiring 63 (moisture resistance) is obtained through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 to 6.
  • an anti-buffer film 71 is formed on the passivation film 66 by coating.
  • a photosensitive polyimide is applied to a film thickness of about 3 / zm, and an anti-buffering film 71 is formed so as to cover the upper insulating film 65.
  • a protective insulating film having a three-layer structure in which the passivation film 66 (the lower insulating film 64 and the upper insulating film 65) and the buffer preventing film 71 are sequentially laminated is formed.
  • a resist pattern is formed on the non-photosensitive polyimide, and the non-photosensitive polyimide is dissolved with a dedicated developer. After that, for example, in a horizontal furnace, 100 liters of N gas is applied to the buffer film 71 at 310 ° C, for example.
  • novolac resin may be used instead of polyimide.
  • an opening 72 is formed in the buffering prevention film 71 and the passivation film 66.
  • the buffer film 71 and the passivation film 66 are processed by lithography and dry etching to form an opening 72 that exposes a part of the surface of the first conductive pad 60.
  • the probe (probe) 58 of the inspection device is brought into contact with the first conductive pad 60 exposed from the opening 72 (needle contact). And conduct various tests.
  • the inspection details include a test (PT1) to check whether the device is operating normally, a retention test (PT2, PT3) to determine whether data is written and read, and a final confirmation test (PT4). are performed sequentially.
  • a second conductive pad 73 that is directly connected to the first conductive pad 60 is formed.
  • an A1 alloy film (A1-Cu film: about 500 nm thick here) and a TiN film (about 150 nm thick) are formed on the buffer prevention film 71 by, for example, PVD method so as to cover the inner wall surface of the opening 72. Are stacked. Then, these TiN film and A1 alloy film are patterned by lithography and subsequent dry etching. In this case, the patterning is performed so that the size of the first conductive pad 60 is slightly smaller than that of the first conductive pad 60 in a plan view so as to have a substantially rectangular shape.
  • the inner wall bottom surface that is, the surface of the first conductive pad 60
  • the inner wall side force of the opening 72 of the buffering prevention film 71 and the passivation film 66 are also covered over the buffering prevention film 71, and the first conductive pad 60 is seen in a plan view.
  • a second conductive pad 73 included in the formation region is formed.
  • the second conductive pad 73 is an external connection pad to which a bonding wire or the like is connected.
  • the first conductive pad 60 covering the surface of the first conductive pad 60 in which cracks 59 and the like are generated by the inspection is performed.
  • 2 conductive nodes 73 are formed.
  • the second conductive pad 73 is formed in a size included in the first conductive pad 60 at a position aligned with the first conductive pad 60. That is, the second conductive pattern
  • the pad 73 is separated as much as possible from the ferroelectric capacitor structure 30 like the first conductive pad 60, and the ferroelectric capacitor structure 30 exists below the second conductive pad 73. Therefore, even if a pressure is applied to the second conductive pad 73 when connected to the outside, the ferroelectric capacitor structure 30 is not adversely affected.
  • the second conductive pad 73 is formed so as to cover the inner wall bottom surface and inner wall side surface force of the buffer film 71 and the opening 72 of the passivation film 66 over the buffer film 71. Since the inner wall side surface of the opening of the passivation film 66 is the most prominent route of moisture 'hydrogen, the bottom surface of the inner wall of the opening 72 (that is, the surface of the first conductive pad 60) and the side wall force of the inner wall are also buffered. 71 By forming the second conductive pad 73 so as to cover the top, the entry path is closed as much as possible, for example, in the dicing and packaging in the subsequent process. Accordingly, the intrusion of moisture and hydrogen into the ferroelectric film 25 is suppressed as much as possible, and the high-temperature ferroelectric characteristics of the ferroelectric film 25 are sufficiently maintained.
  • 12A to 12C are schematic cross-sectional views showing the structure of the planar type FeRAM according to the second modification of the first embodiment along with its manufacturing method (only main processes) in the order of processes.
  • 12A to 12C show only the first and second conductive pads and the periphery thereof.
  • the first conductive pad 60 and the first conductive pad 60 are obtained through the steps of FIGS. 1A to 1D, FIGS. 2A to 2D, FIGS. 3A, 3B, and FIGS.
  • a second conductive pad 70 that is directly connected is formed.
  • the passivation film 66 is referred to as a first passivation film 66.
  • a second passivation film 76 is formed on the first passivation film 66 so as to cover the second conductive pads 70.
  • a plasma TEOS-NSG film is deposited on the first passivation film 66 so as to cover the second conductive pad 70 by a CVD method or the like to a film thickness of about lOO nm, thereby forming a lower insulating film 74.
  • NO Apply plasma annealing (for example, 350 ° C for 2 minutes).
  • a plasma SiN film is deposited to a thickness of about 350 nm on the lower insulating film 74 by a CVD method or the like to form an upper insulating film 75.
  • a second passivation film 76 having a two-layer structure in which an upper insulating film 75 is laminated on the lower insulating film 74 is formed.
  • an opening 76 a is formed in the second passivation film 76.
  • the second passivation film 76 is covered by lithography and dry etching to form an opening 76a that exposes a part of the surface of the second conductive pad 70.
  • an anti-buffer film 71 is formed.
  • photosensitive polyimide is applied to a film thickness of about 3 ⁇ m to cover and protect the second passivation film 76, and only a part of the surface of the second conductive pad 70 is exposed.
  • An anti-buffer film 71 having an opening 7 la to be formed is formed.
  • N gas is applied to the buffer film 71, for example, at 310 ° C in a horizontal furnace.
  • various post processes are executed. For example, external connection to the surface of the second conductive pad 70 exposed from the opening 72 by using the backside polishing of the silicon semiconductor substrate 10, substrate dicing, wire bonding, etc., making a package, final package inspection, etc. After that, this example completes FeRAM.
  • the first conductive pad 60 covering the surface of the first conductive pad 60 in which cracks 59 and the like are generated by the inspection is performed.
  • 2 conductive nodes 70 are formed.
  • the second conductive pad 73 is formed in a size included in the first conductive pad 60 at a position aligned with the first conductive pad 60. That is, the second conductive pad 70 is separated from the ferroelectric capacitor structure 30 as much as possible, like the first conductive pad 60, and the second conductive pad 70 is strongly below the second conductive pad 70.
  • the dielectric capacitor structure 30 does not exist, even if a pressure is applied to the second conductive pad 70 when connected to the outside, the ferroelectric capacitor structure 30 is not adversely affected. Further, the second conductive pad 70 is formed so as to cover the inner wall bottom surface and inner wall side surface force of the opening 66 a of the first passivation film 66 over the first passivation film 66.
  • Moisture on the inner wall side of the opening of the first passivation film 66 is the most prominent moisture; force to be a hydrogen infiltration path; bottom surface of the inner wall of the opening 66a (that is, the surface of the first conductive pad 60) and inner wall side force
  • the entry path is closed as much as possible. Yes.
  • the second conductive film 70 is formed and then the second passivation film 76 is formed again as the passivation film, so that the infiltration path is more reliably closed. Therefore, the penetration of moisture 'hydrogen into the ferroelectric film 25 is suppressed as much as possible, and the high ferroelectric characteristics of the ferroelectric film 25 are sufficiently maintained.
  • a hydrogen diffusion preventing film is formed at a predetermined portion of the upper layer formed after the upper layer film 54a.
  • FIG. 13A it is between upper film 54a and lower insulating film 64 (the portion upper force of first conductive node 60 covers the upper film 54a).
  • First region Rl between lower insulating film 64 and upper insulating film 65 (on lower insulating film 64), second region R2, between upper insulating film 65 and lower insulating film 74 (upper insulating film 74)
  • a hydrogen diffusion preventing film made of a metal oxide such as alumina is formed in at least one region selected from the fifth region R5 between the layers (on the upper insulating film 75)
  • regions where the hydrogen diffusion preventing film is formed to a desired thickness and the hydrogen diffusion preventing function can be most exerted without being etched with an etching stopper or the like are R2 and R4.
  • hydrogen diffusion preventing films 77 and 78 are formed in the regions R2 and R4, respectively.
  • Hydrogen diffusion prevention film 77, 78 demonstrates hydrogen diffusion prevention function at film thickness of lOnm or more If it is formed too thick, etching becomes difficult. Therefore, preferably 40 ⁇ ! Forms about ⁇ 60 ⁇ m.
  • an alumina film is formed to a thickness of about 50 nm on the upper film 54a to form a hydrogen diffusion preventing film 77.
  • the hydrogen diffusion prevention film 77, the upper layer film 54a, and the plug 55 filling the via hole 55a opened in the interlayer insulating film 54 are formed, and the first conductive plug 60 and the first passivation film 66 are sequentially formed. .
  • the buffer preventing film having the opening 71a. 71 is formed.
  • the first conductive pad 60 covering the surface of the first conductive pad 60 in which cracks 59 and the like are generated by the inspection is performed.
  • 2 conductive nodes 70 are formed.
  • the second conductive pad 73 is formed in a size included in the first conductive pad 60 at a position aligned with the first conductive pad 60. That is, the second conductive pad 70 is separated from the ferroelectric capacitor structure 30 as much as possible, like the first conductive pad 60, and the second conductive pad 70 is strongly below the second conductive pad 70. Since the dielectric capacitor structure 30 does not exist, even if a pressure is applied to the second conductive pad 70 when connected to the outside, the ferroelectric capacitor structure 30 is not adversely affected.
  • the second conductive pad 70 is formed so as to cover the inner wall bottom surface and inner wall side force of the opening 66 a of the first passivation film 66 over the first passivation film 66. Moisture on the inner wall side of the opening of the first passivation film 66 is the most prominent moisture; force to be a hydrogen infiltration path; bottom surface of the inner wall of the opening 66a (that is, the surface of the first conductive pad 60) and inner wall side force
  • the second conductive pad 70 so as to cover the passivation film 66, for example, in the dicing and packaging in the post-process described above, the entry path is closed as much as possible. Yes.
  • the second passivation film 76 By forming the second passivation film 76 again as a passivation film, the entry path is more reliably closed.
  • hydrogen diffusion prevention films 77 and 78 are provided in the regions R2 and R4.
  • This embodiment exemplifies V, a so-called stack type FeRAM having a configuration in which conductive plugs are formed under the lower electrode and the upper electrode of the ferroelectric capacitor structure, respectively, so as to be conductive.
  • FIG. 14A to FIG. 24 are schematic cross-sectional views showing the structure of the stack type FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof.
  • a MOS transistor 120 that functions as a selection transistor is formed on a silicon semiconductor substrate 110.
  • the element isolation structure 111 is formed on the surface layer of the silicon semiconductor substrate 110 by, for example, the STI (Shallow Trench Isolation) method to determine the element active region.
  • the STI Shallow Trench Isolation
  • an impurity here boron (B)
  • B boron
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 113 are processed into an electrode shape by lithography and subsequent dry etching, thereby forming a gate on the gate insulating film 113.
  • the electrode 114 is patterned.
  • a cap film 115 made of a silicon nitride film is patterned on the gate electrode 114.
  • an impurity for example, arsenic (As) is ion-implanted into the element active region under the conditions of, for example, a dose of 5.
  • LDD region 116 is formed.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back, so that the silicon oxide film is formed only on the side surfaces of the gate electrode 114 and the cap film 115.
  • a sidewall insulating film 117 is formed leaving the film.
  • an impurity in this case phosphorus (P)
  • P phosphorus
  • a protective film 121, an interlayer insulating film 122, and an upper insulating film 123 of the MOS transistor 120 are sequentially formed.
  • a protective film 121, an interlayer insulating film 122, and an upper insulating film 123 are sequentially formed so as to cover the MOS transistor 120.
  • the protective film 121 a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method.
  • the interlayer insulating film 122 for example, a stacked structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS film (film thickness of about lOOOnm) are sequentially formed is formed. After that, polishing is performed by CMP until the film thickness reaches about 700 nm.
  • the upper insulating film 123 a silicon nitride film is used as a material, and is deposited to a thickness of about lOOnm by a CVD method.
  • a plug 119 connected to the source Z drain region 118 of the transistor structure 120 is formed.
  • the source Z drain region 118 as an etching stopper, the upper insulating film 223, the interlayer insulating film 122, and the protective film 121 until a part of the surface of the source Z drain region 118 is exposed. Is processed by lithography and subsequent dry etching to form a via hole 119a having a diameter of about 0.3 ⁇ m, for example.
  • a Ti film and a TiN film are formed by sputtering so as to cover the wall surface of the via hole 119a.
  • a base film (glue film) 119b is formed by sequentially depositing to a thickness of about 20 nm and a thickness of about 50 nm.
  • a W film is formed by the CVD method so as to fill the via hole 119a through the glue film 119b.
  • the W film and the glue film 119b are polished by CMP using the upper insulating film 123 as a stopper to form a plug 119 that fills the via hole 119a with W via the glue film 119a.
  • CMP for example, NO plasma annealing is applied.
  • a lower electrode layer 124, a ferroelectric film 125, and an upper electrode layer 126 are sequentially formed.
  • the film thickness is 150 ⁇ !
  • a Pt film is deposited to about 200 nm to form the lower electrode layer 124.
  • a ferroelectric film 225 made of a ferroelectric material such as PZT is formed on the lower electrode layer 124 by RF sputtering, with a film thickness of ⁇ ⁇ ! Deposits to about 300nm. Then, the ferroelectric film 125 is annealed to crystallize the ferroelectric film 125.
  • the conditions for this annealing are ArZO gas with a flow rate of 1.98 liters Z for Ar and 0.025 liters Z for O.
  • the material of the ferroelectric film 125 is Pb La Zr Ti O (0 ⁇ x ⁇ 1, 0 ⁇ v ⁇ 1 l -x l -y y 3 instead of PZT.
  • the upper electrode layer 126 is deposited on the ferroelectric film 125.
  • an IrO film 126a which is a conductive oxide, is formed to a thickness of about 200 nm by reactive sputtering. After that, the IrO film 126a is annealed.
  • the annealing conditions include ArZO gas with 2.0 liters Z of Ar, O
  • While 2 2 is supplied at a flow rate of 0.02 liters Z, for example, run at 650 ° C to 850 ° C for 10 seconds to 60 seconds. Then, on the IrO film 126a, it functions as a cap film for the IrO film 126a.
  • a noble metal film here a Pt film 126b, is formed to a thickness of about lOOnm by sputtering.
  • the upper electrode layer 126 is composed of the IrO film 126a and the Pt film 126b.
  • Upper electrode layer 1
  • Ir, Ru, RuO, SrRuO, other conductive acids instead of IrO film 126a
  • a TiN film 128 and a silicon oxide film 129 are formed. Specifically, the TiN film 128 is deposited on the upper electrode layer 126 to a thickness of about 2 OOnm by sputtering or the like.
  • the silicon oxide film 129 is deposited on the TiN film 128 to a thickness of about lOOOnm by, for example, a CVD method using TEOS.
  • an HDP film may be formed instead of the TEOS film. It is also preferable to further form a silicon nitride film on the silicon oxide film 129.
  • a resist mask 101 is formed.
  • a resist is applied on the silicon oxide film 129, and this resist is processed into an electrode shape by lithography to form a resist mask 101.
  • the silicon oxide film 129 is processed.
  • the silicon oxide film 129 is dry etched using the resist mask 101 as a mask. At this time, the silicon oxide film 129 is patterned following the electrode shape of the resist mask 101, and a hard mask 129a is formed. Further, the thickness of the resist mask 101 is reduced by etching.
  • the TiN film 128 is cleaned.
  • the TiN film 128 is dry etched using the resist mask 101 and the hard mask 129a as a mask. At this time, the TiN film 128 is patterned following the electrode shape of the hard mask 129a. Further, the resist mask 101 is etched and thinned during the etching. Thereafter, the resist mask 101 is removed by ashing or the like.
  • the upper electrode layer 126, the ferroelectric film 125, and the lower electrode layer 124 are processed.
  • the upper electrode layer 126, the ferroelectric film 125, and the lower electrode layer 124 are dry-etched using the hard mask 129a and the TiN film 128 as a mask and the upper insulating film 123 as an etch duster. At this time, the upper electrode layer 126, the ferroelectric film 125, and the lower electrode layer 124 are patterned following the electrode shape of the TiN film 128. Further, the hard mask 129a is thinned by being etched during the etching. Thereafter, the hard mask 129a is removed by dry etching (etchback) on the entire surface.
  • the ferroelectric capacitor structure 130 is completed. Specifically, the TiN film 128 used as a mask is removed by wet etching. At this time, a ferroelectric film 125 and an upper electrode 132 are sequentially laminated on the lower electrode 131, and the ferroelectric capacitor structure 130 in which the lower electrode 131 and the upper electrode 132 are capacitively coupled through the ferroelectric film 125. To complete. In the ferroelectric capacitor structure 130, the lower electrode 131 is connected to the plug 119, and the source Z drain 118 and the lower electrode 131 are electrically connected via the plug 119.
  • a hydrogen diffusion preventing film 133 and an interlayer insulating film 134 for preventing the entry of hydrogen into the ferroelectric film 125 are formed.
  • a metal oxide such as alumina (Al 2 O 3) is used as a material so as to cover the entire surface of the ferroelectric capacitor structure 130, and a film thickness of about 20 nm to 50 nm is formed by sputtering.
  • a hydrogen diffusion prevention film 133 is formed by deposition. Thereafter, the hydrogen diffusion preventing film 133 is annealed.
  • an inter-layer insulating film 134 is formed so as to cover the ferroelectric capacitor structure 130 with the hydrogen diffusion preventing film 133 interposed therebetween.
  • the interlayer insulating film 134 for example, a silicon oxide film is deposited to a film thickness of about 1500 nm to 2500 nm by a plasma CVD method using TEOS, and then polished by CMP until the film thickness becomes, for example, about lOOOnm. Form. After CMP, for example, N 2 O plasma annealing is performed for the purpose of dehydrating the interlayer insulating film 134.
  • a via hole 135a to the upper electrode 132 of the ferroelectric capacitor structure 130 is formed.
  • the interlayer insulating film 134 and the hydrogen diffusion preventing film 133 are patterned by lithography and subsequent dry etching, and a via hole 135a exposing a part of the surface of the upper electrode 132 is formed.
  • a plug 135 connected to the upper electrode 132 of the ferroelectric capacitor structure 130 is formed.
  • a Ti film and a TiN film are sequentially deposited to a thickness of about 20 nm and a thickness of about 50 nm so as to cover the wall surface of the via hole 135a, and a base film (glue film) 135b is formed.
  • a W film is formed by the CVD method so as to fill the via hole 135a through the glue film 135b.
  • the W film and the glue film 135b are polished by CMP using the interlayer insulating film 134 as a stopper to form a plug 135 that fills the via hole 135a with W through the glue film 135a.
  • CMP for example, a plasma annealing process of NO is performed.
  • a first wiring 145 connected to the plug 135 is formed.
  • the barrier metal film 142, the wiring film 143, and the barrier metal film 144 are deposited on the entire surface of the interlayer insulating film 134 by sputtering or the like.
  • a TiN film is formed with a film thickness of about 150 nm by a sputtering method.
  • the wiring film 143 for example, an A1 alloy film (here, Al—Cu film) is formed to a film thickness of about 550 nm.
  • the noria metal film 144 for example, a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 150 nm) are sequentially formed by sputtering.
  • the structure of the wiring film 143 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in the processing or reliability of the wiring.
  • the antireflection film, the noria metal film 144, the wiring film 143, and the barrier metal film are formed by lithography and subsequent dry etching.
  • 142 is processed into a wiring shape, and the first wiring 145 connected to the plug 135 is patterned.
  • a moisture-proof ring 145a having the same structure as that of the first wiring 145 is also shown in FIG.
  • a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 145.
  • the interlayer insulating film 1 is formed so as to cover the first wiring 145 (and the moisture-resistant ring 145a).
  • the interlayer insulating film 146 is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm and then removing the surface layer by CMP or the like to flatten the surface.
  • a plasma annealing treatment of N 2 O for example,
  • the upper film 146a is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm.
  • a plasma TEOS-NSG film For the purpose of nitriding the surface of the upper layer film 146a, for example, NO plasma
  • the upper layer film 146a and the interlayer insulating film 146 are processed by lithography and subsequent dry etching until a part of the surface of the first wiring 145 is exposed, for example, to form a via hole 147a having a diameter of about 0.25 m.
  • a W film is formed by the CVD method so as to fill the via hole 147a via the glue film 148.
  • the W film and the glue film 148 are polished using the upper layer film 146a as a stopper to form a plug 147 that fills the via hole 147a with W via the glue film 148.
  • a wiring film 151 and a barrier metal film 152 are deposited on the entire surface by sputtering or the like.
  • the wiring film 152 for example, an A1 alloy film (here, Al—Cu film) is formed to a film thickness of about 550 nm.
  • the noria metal film 152 for example, a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 150 nm) are sequentially formed by sputtering.
  • the structure of the wiring film 151 is the same as that of the logic part other than the FeRAM of the same rule, there is no problem in wiring processing and reliability.
  • the antireflection film, the noria metal film 153, the wiring film 152, and the barrier metal film are formed by lithography and subsequent dry etching.
  • 151 is processed into a wiring shape, and the second wiring 153 is formed into a pattern.
  • the moisture-resistant ring 153a connected to the moisture-resistant ring 145a via the plug 147 is formed in the same structure as the second wiring 153.
  • a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 153.
  • the third wiring 163 and the first conductive pad 160 connected by the second wiring 153 and the plug 155 are formed.
  • the interlayer insulating film 154 and the wiring 153 (and the moisture-resistant ring 153a) are covered so as to cover the wiring 153 (and the moisture-resistant ring 153a). Then, an upper layer film 154a is formed.
  • the interlayer insulating film 154 is formed by depositing a plasma TEOS-NSG film to a film thickness of about 2200 nm and then removing the surface layer by CMP or the like to flatten the surface. Then, for the purpose of nitriding the surface of the interlayer insulating film 154, for example, plasma annealing of N 2 O (for example,
  • the upper film 154a is formed by depositing a plasma TEOS-NSG film to a thickness of about 2600 nm.
  • the upper layer film 154a and the interlayer insulating film 154 are processed by lithography and subsequent dry etching until a part of the surface of the second wiring 153 is exposed to form a via hole 155a.
  • a W film is formed by the CVD method so as to fill the via hole 155a via the glue film 156.
  • the W film and the glue film 156 are polished using the upper layer film 154a as a stopper to form a plug 155 that fills the via hole 155a with W via the glue film 156.
  • a wiring film 161 and a barrier metal film 162 are deposited on the entire surface by, eg, PVD method.
  • the wiring film 161 for example, an A1 alloy film (here, Al—Cu film) is formed to a thickness of about 500 nm.
  • the noria metal film 162 for example, TiN is formed to a film thickness of about 150 nm by sputtering.
  • the structure of the wiring film 161 is the same as that of the logic part other than the FeRAM of the same rule, there is no problem in processing of the wiring and reliability.
  • the antireflection film, the noria metal film 162 and the wiring film 161 are formed into a wiring shape by lithography and subsequent dry etching.
  • the third wiring 163 is patterned by processing.
  • a moisture-resistant ring 163a formed by connecting the moisture-resistant ring 153a and the plug 155 to the same structure as the third wiring 163 is formed.
  • the second wiring 15 has the same structure as the third wiring 63.
  • a first conductive pad 160 connected to 3 through a plug 155 is patterned.
  • the first conductive pad 160 is an inspection pad to be subjected to various tests (probe contact with a probe) in an inspection process to be described later, and is formed in a substantially rectangular shape here.
  • the ferroelectric capacitor structure of FeRAM is a so-called piezoelectric element, and when a pressure is applied in the vicinity of the ferroelectric capacitor structure, the ferroelectric characteristics are significantly deteriorated. In the inspection process, it is inevitable that pressure is applied to the first conductive pad 160 by needle contact. Therefore, in the present embodiment, in order to prevent the deterioration, the first conductive pad 160 is provided at a position where the upper position force of the ferroelectric capacitor structure 130 is separated as much as possible.
  • a passivation film 166 that covers the third wiring 163 (including the moisture-resistant ring 163) and the first conductive pad 160 is formed.
  • a plasma TEOS-NSG film is deposited to a thickness of about lOOnm by a CVD method or the like, and a lower insulating film 164 is formed. Then, for the purpose of nitriding the surface of the lower insulating film 164, for example, plasma annealing with N 2 O (for example, 350 ° C. for 2 minutes) is performed.
  • N 2 O for example, 350 ° C. for 2 minutes
  • a plasma SiN film is deposited to a thickness of about 350 nm on the lower insulating film 164 by a CVD method or the like to form an upper insulating film 165.
  • a passivation film 166 having a two-layer structure in which an upper insulating film 165 is laminated on the lower insulating film 164 is formed.
  • the passivation film 166 is the protective insulating film of the present invention. Note that, in the illustrated example, the surfaces of the lower insulating film 164 and the upper insulating film 165 are shown flat, but actually, the surface is slightly uneven due to the influence of the third wiring 163.
  • an opening 166a is formed in the passivation film 166 as shown in FIG.
  • the passivation film 166 is urged by lithography and dry etching to form an opening 166a that exposes a part of the surface of the first conductive pad 160.
  • FIGS. 21 to 24 plan views showing the first conductive pad 160 and the surroundings are attached.
  • the probe (probe) 158 of the inspection device is brought into contact with the first conductive pad 160 exposed from the opening 166a (needle contact).
  • the contents of the inspection include a test (PT1) to check whether the device is operating normally, and a retention test to determine whether data writing and reading are good ( PT2, PT3) and final confirmation test (PT4) are conducted in sequence.
  • each of the above-described tests PT1 to PT4 is necessary, and the first conductive pad is brought into contact with the surface of the first conductive pad 160 by the probe several times during the respective tests. Often cracks 159, etc. occur in 160.
  • a second conductive pad 170 that is directly connected to the first conductive pad 160 is formed.
  • an A1 alloy film (here Al-Cu film: about 500 nm thick) and a TiN film (about 150 nm thick) are formed on the passivation film 166 by, for example, PVD method. Are laminated. Then, these TiN films and A1 alloy films are patterned by lithography and subsequent dry etching. In this case, the patterning is executed so that the first conductive pad 160 has a substantially rectangular shape that is slightly smaller than the first conductive pad 160 in plan view.
  • the inner wall bottom surface that is, the surface of the first conductive pad 160
  • the inner wall side surface force of the opening 1 66a of the passivation film 166 are also covered over the passivation film 166 and included in the formation region of the first conductive pad 160 in plan view.
  • a second conductive pad 170 is formed. This second conductive pad 170 is an external connection pad to which a bonding wire or the like is connected.
  • an anti-buffer film 171 is formed.
  • photosensitive polyimide is applied to a thickness of about 3 ⁇ m, covers and protects the passivation film 1 66, and exposes only a part of the surface of the second conductive pad 170.
  • An anti-buffer film 171 having la is formed.
  • a resist pattern is formed on the non-photosensitive polyimide, and the non-photosensitive polyimide is dissolved with a dedicated developer.
  • N gas is applied to the buffer film 171 at 310 ° C, for example, in a horizontal furnace.
  • novolac resin may be used instead of polyimide.
  • the surface of the first conductive pad 160 in which cracks 159 and the like are generated by the inspection is covered.
  • Two conductive pads 170 are formed.
  • the second conductive pad 170 is formed in a size included in the first conductive pad 160 at a position aligned with the first conductive pad 160. That is, like the first conductive pad 160, the second conductive pad 170 is separated from the ferroelectric capacitor structure 130 as much as possible. Since the body capacitor structure 130 does not exist, even if a pressure is applied to the second conductive pad 170 when connected to the outside, the ferroelectric capacitor structure 130 is not adversely affected.
  • the second conductive pad 170 is formed so as to cover the inner wall bottom surface and inner wall side force of the opening 166 a of the passivation film 166 over the passivation film 166. Since the inner wall side surface of the opening of the passivation film 166 is the most notable route of moisture 'hydrogen, the bottom surface of the inner wall (that is, the surface of the first conductive pad 160) and the inner wall side surface force are also covered on the passivation film 166. In addition, by forming the second conductive pad 170, the intrusion path is closed as much as possible, for example, during dicing and packaging in the post-process described above. Therefore, the penetration of moisture and hydrogen into the ferroelectric film 125 is suppressed as much as possible, and the high ferroelectric characteristics of the ferroelectric film 125 are sufficiently maintained.
  • the ferroelectric capacitor structure having the ferroelectric film 125 can be reliably prevented from entering hydrogen into the ferroelectric film 125 with a relatively simple configuration. Reliable stack type FeRAM with 130 high performance can be realized
  • Modifications 1 to 3 may be applied.

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Abstract

　第１の導電パッド（６０）に各種試験を施した後、第１の導電パッド（６０）と接続されるように、平面視で第１の導電パッド（６０）よりも若干サイズが小さくなる程度にサイズの外部接続用の第２の導電パッド（７０）を形成する。第２の導電パッド（７０）は、パシベーション膜（６６）の開口（６６ａ）の内壁底面及び内壁側面からパシベーション膜（６６）上にかけて覆い、平面視で第１の導電パッド（６０）の形成領域に包含されるように形成される。この構成により、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜（２５）を有する強誘電体キャパシタ構造（３０）の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、下部電極と上部電極との間に強誘電体力 なるキャパシタ膜が挟持さ れてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。 背景技術
[0002] 近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する 強誘電体メモリ（FeRAM)の開発が進められている。強誘電体メモリは、電源を断つ ても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久 性、及び低消費電力の実現が期待できることから特に注目されている。
[0003] 強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大 きな、例えば 10 CZcm2)〜30 CZcm2)程度の PZT(Pb (Zr, Ti) 0 )膜、 S
3
BT(SrBi Ta O )膜などのべ口ブスカイト結晶構造を有する強誘電体酸ィ匕物が主と
2 2 9
して用いられている。
[0004] 特許文献 1：特開 2004— 296775号公報
特許文献 2：特開 2003 - 92353号公報
特許文献 3：特許第 2917362号公報
発明の開示
[0005] 強誘電体キャパシタ構造では、シリコン酸ィ匕膜などの水との親和性の高い層間絶 縁膜を介して外部力 侵入した水分により、キャパシタ膜の強誘電特性が劣化するこ とが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜やメタル配線成 膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電体膜中に侵入 すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が 低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。 その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシ タ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパ シタ構造に限らず、トランジスタ構造等の性能が劣化することがある。 [0006] この点、強誘電体キャパシタ構造の上層にアルミナ等の水素拡散防止膜を形成す ることにより、水素の浸入を防止する試みがある。この水素拡散防止膜により、ある程 度の水素遮断機能は期待できるのであるが、強誘電体キャパシタ構造の高性能を保 持するに十分であるとは言えない。
[0007] 本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で十分な 水 ·水素の内部侵入を確実に防止し、強誘電体力 なるキャパシタ膜を有するキャパ シタ構造の高性能を保持する信頼性の高い半導体装置及びその製造方法を提供す ることを目的とする。
[0008] 本発明の半導体装置は、半導体基板の上方に形成されており、下部電極と上部電 極とにより強誘電体力 なるキャパシタ膜を挟持してなるキャパシタ構造と、前記キヤ パシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる 配線構造と、下方に前記キャパシタ構造の存しな 、局所的な形成領域で前記配線 構造と電気的に接続されており、検査機器のプローブが直接的に当接することで各 種の試験が施された第 1の導電パッドと、前記第 1の導電パッド及び前記配線構造を 覆い、前記第 1の導電パッドの表面における前記検査の部位のみを露出させる開口 を有する第 1の保護絶縁膜と、前記第 1の保護絶縁膜上から前記開口の内壁面にか けて覆って前記第 1の導電パッドと電気的に接続され、前記第 1の導電パッドの前記 形成領域に整合する位置に形成されており、外部との電気的接続を図る第 2の導電 パッドとを含む。
[0009] 本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極 とにより強誘電体力 なるキャパシタ膜を挟持してなるキャパシタ構造を形成するェ 程と、前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるよう に配線構造を形成する工程と、下方に前記キャパシタ構造の存しな!ヽ局所的な形成 領域において、前記配線構造と電気的に接続されるように第 1の導電パッドを形成す る工程と、前記第 1の導電パッド及び前記配線構造を覆うように第 1の保護絶縁膜を 形成した後、前記第 1の保護絶縁膜に、前記第 1の導電パッドの表面における検査 の部位のみを露出させる開口を形成する工程と、前記開口から、検査機器のプロ一 ブを前記第 1の導電パッドの表面に直接的に当接することにより、各種の試験を行う 工程と、前記第 1の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第 1の 導電パッドと電気的に接続され、前記第 1の導電パッドの前記形成領域に整合する 位置に、外部との電気的接続を図る第 2の導電パッドを形成する工程とを含む。
[0010] 本発明によれば、比較的簡易な構成で十分な水，水素の内部侵入を確実に防止し 、強誘電体力 なるキャパシタ膜を有するキャパシタ構造の高性能を保持する信頼 性の高 、半導体装置を実現することができる。
図面の簡単な説明
[0011] [図 1A]図 1Aは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 1B]図 1Bは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 1C]図 1Cは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 1 D]図 1 Dは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 2A]図 2Aは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 2B]図 2Bは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 2C]図 2Cは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 2D]図 2Dは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 3A]図 3Aは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 3B]図 3Bは、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概 略断面図である。
[図 4]図 4は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
圆 5]図 5は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
圆 6]図 6は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
圆 7]図 7は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
圆 8]図 8は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
[図 9]図 9は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略断 面図である。
[図 10]図 10は、第 1の実施形態によるプレーナ型の FeRAMの製造方法を示す概略 断面図である。
[図 11A]図 11Aは、第 1の実施形態の変形例 1によるプレーナ型の FeRAMの製造 方法を示す概略断面図である。
[図 11B]図 11Bは、第 1の実施形態の変形例 1によるプレーナ型の FeRAMの製造方 法を示す概略断面図である。
[図 11C]図 11Cは、第 1の実施形態の変形例 1によるプレーナ型の FeRAMの製造 方法を示す概略断面図である。
[図 11D]図 11Dは、第 1の実施形態の変形例 1によるプレーナ型の FeRAMの製造 方法を示す概略断面図である。
[図 12A]図 12Aは、第 1の実施形態の変形例 2によるプレーナ型の FeRAMの製造 方法を示す概略断面図である。
[図 12B]図 12Bは、第 1の実施形態の変形例 2によるプレーナ型の FeRAMの製造方 法を示す概略断面図である。
[図 12C]図 12Cは、第 1の実施形態の変形例 2によるプレーナ型の FeRAMの製造 方法を示す概略断面図である。
[図 13A]図 13Aは、第 1の実施形態の変形例 3によるプレーナ型の FeRAMを示す 概略断面図である。
[図 13B]図 13Bは、第 1の実施形態の変形例 3によるプレーナ型の FeRAMを示す概 略断面図である。
[図 14A]図 14Aは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 14B]図 14Bは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 14C]図 14Cは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 14D]図 14Dは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 15A]図 15Aは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 15B]図 15Bは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 15C]図 15Cは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 15D]図 15Dは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 16A]図 16Aは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 16B]図 16Bは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 16C]図 16Cは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 17A]図 17Aは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 17B]図 17Bは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 17C]図 17Cは、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概 略断面図である。
[図 18]図 18は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 19]図 19は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 20]図 20は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 21]図 21は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 22]図 22は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 23]図 23は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
[図 24]図 24は、第 2の実施形態によるスタック型の FeRAMの製造方法を示す概略 断面図である。
発明を実施するための最良の形態
一本発明の基本骨子
FeRAMにおいて、キャパシタ膜の特性劣化は、外部から浸入する水分'水素の影 響が大きい。これら水分 '水素の浸入経路を調査したところ、導電パッドに生じた亀裂 力 装置内部に多量に染み込んでいることが判ってきた。この導電パッドの亀裂は、 検査機器の探針 (プローブ）を用いた FeRAMの各種検査に起因して発生する。即 ち、当該検査は、装置最上層の緩衝防止膜 (ポリイミドゃノポラック樹脂等）に形成さ れた開口力 露出する導電パッドの表面にプローブを直接的に当接させて行われる 。当該検査としては、 FeRAM等の半導体メモリに固有の試験を要する。詳細には、 装置の動作が正常に行われるか否かを調べる試験に加え、データの書き込み及び 読み出しの良否を判定するためのリテンション試験及び最終的な確認試験を行う。そ のため、各試験時におけるプローブによる導電パッドへの複数回の当接により、導電 ノッドに亀裂等が発生することが多 、。
[0013] このように導電パッドに亀裂が生じた状態で後工程へ進むと、例えば、基板のダイシ ング時における水分の影響により、導電パッドの亀裂から水分'水素が浸入する。ま た、ノ ッケージ榭脂を形成する際におけるモールドキュア時に、導電パッドの亀裂か ら水分 '水素が浸入する。これらの水分 '水素の浸入により、キャパシタ膜の強誘電特 性の著し ヽ劣化を惹起すると!/ヽぅ深刻な問題がある。
[0014] この亀裂を修復すベぐ上記の検査を終了した後に亀裂が生じた導電パッドの表 面を導電材料で覆う対処法が考えられる。
この点、特許文献 1, 2には、検査機器のプローブを用いた検査後に、導電パッドを 覆!ヽその上層で延在する再配線を形成し、導電パッドの上方から離間した箇所に、 外部接続用の電極を設ける構成が開示されている。しカゝしながらこの場合、以下に説 明するような問題が新たに発生する。
[0015] 特許文献 1, 2では、共に、プローブを用いた針当てが行われる導電パッドと、外部 接続用の電極とが離間した構成を採る。従って当然に半導体チップの面積が増加し てしまい、近時における微細化の要請に反する結果となる。
[0016] 更にこの場合、 FeRAMに固有の問題がある。 FeRAMの強誘電体キャパシタ構 造は言わば圧電素子であり、強誘電体キャパシタ構造の近傍において圧力印加が なされることにより、強誘電特性の著しい劣化を招く。従って FeRAMの製造時には、 強誘電体キャパシタ構造への圧力印加を可及的に抑えることを要する。そのため、強 誘電体キャパシタ構造の近傍、即ち強誘電体キャパシタ構造の上方箇所では圧力 印加がなされないような工夫が必要となる。この圧力印加の主な態様は、上述の導電 パッドへの針当てを行う各種の試験、及び外部接続時の端子の圧着等である。従つ て、特許文献 1, 2のように、プローブを用いた針当てが行われる導電パッドと外部接 続用の電極とが離間した構成を採れば、配置の関係上、強誘電体キャパシタ構造の 上方箇所或いはこれに近 、箇所に導電パッド或いは外部接続用の電極を配置せざ るを得ない場合があり、強誘電特性の著しい劣化を招くことになる。
[0017] この点、特許文献 3には、その第 2図及び説明箇所に示すように、プローブを用い た針当てが行われて表面に荒れが生じた場合、当該表面に導電材料を堆積する構 成が開示されている。しかしながら、そもそも特許文献 3では、導電パッドを兼ねる配 線層が直下の不純物領域と接続されてなるのみの極めて単純な構成を採る。従って 、 FeRAMのような優れたメモリである反面、新たな課題を抱えた複雑な素子構成に は適用できない。本発明者の鋭意検討により、この技術を FeRAMに適用させて亀 裂の生じた導電パッド上に導電材料を堆積させても、キャパシタ膜における強誘電特 性の劣化を十分に抑えることはできないことが判明した。
[0018] FeRAMにおいては、上記のような導電パッドの亀裂部位のみならず、当該導電パッ ドの周辺も水分含有量の最も多い部位の一つである。即ち導電パッドは、外部との電 気的接続を図るために表面の一部がパシベーシヨン膜に形成された開口から露出す るように形成されており、この開口における絶縁部材力 水分 '水素が容易に内部へ 浸入し、強誘電体膜の劣化を惹起する。
[0019] 本発明者は、水分'水素の内部侵入を可及的に抑止すベぐ導電パッドの亀裂の 問題に加えて、導電パッドの周辺に存する絶縁部材の問題にも着目し、以下で説明 する本発明の基本構成に想到した。
[0020] 本発明では、検査機器のプローブが直接的に当接することで各種の試験が施され る導電パッド (第 1の導電パッド)を形成し、第 1の導電パッド及び配線構造を覆うよう にパッシベーシヨン膜を形成した後、ノ ッシベーシヨン膜に、第 1の導電パッドの表面 における検査の部位のみを露出させる開口を形成する。その後、この開口力も第 1の 導電パッドの表面に各種試験を施す。そして、各種試験を施した後、亀裂等の生じた 第 1の導電パッドに生じた亀裂等を保護すベぐ第 1の導電パッドの表面を覆うように 、第 2の導電パッドを形成する。
[0021] ここで、上記の考察から、半導体メモリの微細化の要請と、圧電素子である強誘電 体キャパシタ構造を擁する FeRAMに固有の要請とを共に満たすには、先ず、第 1の 導電パッドを強誘電体キャパシタ構造の上方箇所から離間させた局所的な領域に形 成することが必須である。そして、第 2の導電パッドが例えば様々なレイアウト上の制 約を受けても強誘電体キャパシタ構造の上方箇所に位置しな 、ようにするには、第 2 の導電パッドを平面視で第 1の導電パッドと整合する位置に形成することが最も確実 な手法である。この場合、更に確実を期すために、平面視で第 1の導電パッドの形成 領域に包含される形状となるように第 2の導電パッドを形成すれば良 ヽ。
[0022] 更に、第 1の導電パッドの周辺に存する絶縁部材からの水分'水素の浸入も防止す ベぐパシベーシヨン膜の開口に整合した位置で、パシベーシヨン膜上から開口の内 壁面にかけて覆い、第 1の導電パッドと電気的に接続されるように第 2の導電パッドを パターン形成する。パシベーシヨン膜の開口の内壁側面が最も顕著な水分'水素の 浸入経路となることから、この内壁底面 (即ち第 1の導電パッドの表面)及び内壁側面 力もパシベーシヨン膜上にかけて覆うように第 2の導電パッドを形成することにより、当 該浸入経路が閉ざされてキャパシタ膜の強誘電特性を十分に保持することができる。
[0023] 本発明を適用した具体的な諸実施形態
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細 に説明する。以下の諸実施形態では、本発明を FeRAMに適用した場合について 例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能 である。
[0024] (第 1の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれ ぞれ導電プラグが形成されて導通がとられる構成の、 V、わゆるプレーナ型の FeRA Mを例示する。
図 1A〜図 10は、第 1の実施形態によるプレーナ型の FeRAMの構成をその製造 方法と共に工程順に示す概略断面図である。
[0025] 先ず、図 1Aに示すように、シリコン半導体基板 10上に選択トランジスタとして機能 する MOSトランジスタ 20を形成する。
詳細には、シリコン半導体基板 10の表層に例えば STI (Shallow Trench Isolation)法により素子分離構造 11を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（B)を例えばドーズ量 3. 0 X 1013/ cm2、加速エネルギー 300keVの条件でイオン注入し、ゥエル 12を形成する。
[0026] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 13を 形成し、ゲート絶縁膜 13上に CVD法により膜厚 180nm程度の多結晶シリコン膜及 び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコ ン膜、及びゲート絶縁膜 13をリソグラフィー及びそれに続くドライエッチングにより電 極形状に加工することにより、ゲート絶縁膜 13上にゲート電極 14をパターン形成す る。このとき同時に、ゲート電極 14上にはシリコン窒化膜からなるキャップ膜 15がパタ ーン形成される。
[0027] 次に、キャップ膜 15をマスクとして素子活性領域に不純物、ここでは砒素 (As)を例 えばドーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、い わゆる LDD領域 16を形成する。
[0028] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックすることにより、ゲート電極 14及びキャップ膜 15の側面のみに シリコン酸ィ匕膜を残してサイドウォール絶縁膜 17を形成する。
[0029] 次に、キャップ膜 15及びサイドウォール絶縁膜 17をマスクとして素子活性領域に不 純物、ここではリン (P)を LDD領域 16よりも高不純物濃度となる条件でイオン注入し 、 LDD領域 16と重畳されるソース Zドレイン領域 18を形成して、 MOSトランジスタ 2 0を完成させる。なお、図 1B以降では、シリコン半導体基板 10、ゥエル 12、素子分離 構造 11、 LDD領域 16、及びソース Zドレイン領域 18の図示を省略する。
[0030] 続いて、図 1Bに示すように、 MOSトランジスタ 10の保護膜 21及び第 1の層間絶縁 膜 22を形成する。
詳細には、 MOSトランジスタ 20を覆うように、保護膜 21及び層間絶縁膜 22を順次 堆積する。ここで、保護膜 21としては、シリコン酸ィ匕膜を材料とし、 CVD法により膜厚 20nm程度に堆積する。層間絶縁膜 22としては、例えばプラズマ SiON膜 (膜厚 200 nm程度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ TEOS— NSG膜 (膜厚 60 Onm程度)を順次成膜した積層構造を形成し、積層後、 CMPにより層間絶縁膜 22の 表層を例えば 200nm程度研磨して平坦ィ匕する。
[0031] 続いて、図 1Cに示すように、層間絶縁膜 22の上層膜 23a及び後述する強誘電体 キャパシタ構造 30の強誘電体特性の劣化を防止するための水素拡散防止膜 23bを 順次形成する。
[0032] 詳細には、先ず、層間絶縁膜 22上にプラズマ TEOS— NSG膜を膜厚 lOOnm程 度に堆積して、上層膜 23aを形成する。その後、例えば Nガスを 30リットル
2 Z分の流 量で供給しながら 650°Cで 30分間程度の脱水処理を TEOS— NSG膜に施す。
[0033] 次に、後述する強誘電体キャパシタ構造 30の強誘電体膜 25の受けるダメージ (強 誘電体膜 25に対する水分 ·水素の浸入等)を抑制するためのものであり、金属酸ィ匕 膜、例えばアルミナ (Al O )を材料として例えばスパッタ法により膜厚 20nm程度に
2 3
堆積し、水素拡散防止膜 23bを形成する。
[0034] 続いて、図 1Dに示すように、下部電極層 24、強誘電体膜 25及び上部電極層 26を 順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が 20nm程度の Ti膜及び膜厚が 150η m程度の Pt膜を順次堆積させ、 Ti膜及び Pt膜の積層構造に下部電極層 24を形成 する。
[0035] 次に、 RFスパッタ法により、下部電極層 24上に強誘電体である例えば PZTからな る強誘電体膜 25を膜厚 200nm程度に堆積する。そして、強誘電体膜 25に RTA処 理を施して当該強誘電体膜 25を結晶化する。
なお、強誘電体膜 25の材料としては、 PZTの代わりに、 Pb La Zr Ti O (0< l -x l -y y 3 xく 1, 0<y< l)、 SrBi (Ta Nb ) O (0<x< 1)、 Bi Ti O 等を用いても良い
2 x l -x 2 9 4 2 12
[0036] 次に、反応性スパッタ法により、強誘電体膜 25上に例えば導電性酸ィ匕物である IrO を材料とする上部電極層 26を膜厚 200nm程度に堆積する。
2
なお、上部電極層 26の材料として、 IrOの代わりに Ir、 Ru、 RuO、 SrRuO、その
2 2 3 他の導電性酸化物やこれらの積層構造としても良い。
[0037] 続いて、図 2Aに示すように、上部電極 31をパターン形成する。
詳細には、上部電極層 26をリソグラフィー及びそれに続くドライエッチングにより複 数の電極形状に加工して、上部電極 31をパターン形成する。
[0038] 続いて、図 2Bに示すように、強誘電体膜 25及び下部電極層 24を加工して強誘電 体キャパシタ構造 30を形成する。
詳細には、先ず強誘電体膜 25を上部電極 31に整合させて若干上部電極 31よりも 大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工す る。
[0039] 次に、下部電極層 24を、加工された強誘電体膜 25に整合させて若干強誘電体膜 25よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングによ り加工し、下部電極 32をパターン形成する。これにより、下部電極 32上に強誘電体 膜 25、上部電極 31が順次積層され、強誘電体膜 25を介して下部電極 32と上部電 極 31とが容量結合する強誘電体キャパシタ構造 30を完成させる。
[0040] 続いて、図 2Cに示すように、層間絶縁膜 33を成膜する。
詳細には、強誘電体キャパシタ構造 30を覆うように、層間絶縁膜 33を形成する。こ こで、層間絶縁膜 33としては、例えばプラズマ TEOS— NSG膜を膜厚 1500nm程 度に堆積した後、 CMPにより膜厚が lOOOnm程度となるまで研磨する。 CMPの後 に、層間絶縁膜 33の表面の窒化を目的として、例えば N Oのプラズマァニール処理
2
(例えば 350°Cで 2分間）を施す。
[0041] 続いて、図 2Dに示すように、強誘電体キャパシタ構造 30のプラグ 34, 35及びトラ ンジスタ構造 20のソース Zドレイン領域 18と接続されるプラグ 36を形成する。
先ず、強誘電体キャパシタ構造 30へのビア孔 34a, 35aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極 31の表 面の一部が露出するまで層間絶縁膜 33に施すカ卩ェと、下部電極 32の表面の一部 が露出するまで層間絶縁膜 33に施す加工とを同時に実行し、それぞれの部位に例 えば約 0. 5 m径のビア孔 34a, 35aを同時形成する。これらビア孔 34a, 35aの形 成時には、上部電極 31及び下部電極 32がそれぞれエッチングストッパーとなる。
[0042] 次に、強誘電体キャパシタ構造 30の形成後の諸工程により強誘電体キャパシタ構 造 30の受けたダメージを回復するためのァニール処理を行う。ここでは、処理温度 5 00°C、酸素雰囲気で 60分間のァニール処理を実行する。
[0043] 次に、トランジスタ構造 10のソース Zドレイン領域 18へのビア孔 36aを形成する。
詳細には、ソース Zドレイン領域 18をエッチングストッパーとして、当該ソース Zドレ イン領域 18の表面の一部が露出するまで第 2の層間絶縁膜 33、水素拡散防止 23b 、上層膜 23a、層間絶縁膜 22、及び保護膜 21をリソグラフィー及びそれに続くドライ エッチングにより加工し、例えば約 0. 3 m径のビア孔 36aを形成する。 [0044] 次に、プラグ 34, 35, 36を形成する。
先ず、通常の酸ィ匕膜のエッチング換算で数 10nm、ここでは lOnm程度に相当する RF前処理を行った後、ビア孔 34a, 35a, 36aの各壁面を覆うように、スパッタ法によ り例えば TiN膜を膜厚 75nm程度に堆積して、下地膜 (グルー膜) 41を形成する。そ して、 CVD法によりグルー膜 41を介してビア孔 34a, 35a, 36aを埋め込むように例 えば W膜を形成する。その後、 CMPにより第 2の層間絶縁膜 33をストッパーとして W 膜及びグルー膜 41を研磨し、ビア孔 34a, 35a, 36a内をグルー膜 41を介して Wで 埋め込むプラグ 34, 35, 36を形成する。
[0045] 続いて、図 3Aに示すように、プラグ 34, 35, 36とそれぞれ接続される第 1の配線 4 5を形成する。
詳細には、先ず、全面に例えば PVD法によりバリアメタル膜 42、配線膜 43及びバ リアメタル膜 44を堆積する。ノリアメタル膜 42としては、スパッタ法により例えば TiN 膜を膜厚 150nm程度に成膜する。配線膜 43としては、例えば A1合金膜 (ここでは A1 — Cu膜)を膜厚 550nm程度に成膜する。ノ リアメタル膜 44としては、スパッタ法によ り例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 150nm程度)を順次成膜する。ここで 、配線膜 43の構造は、同一ルールの FeRAM以外のロジック部と同じ構造とされて V、るため、配線の加工や信頼性上の問題はな!/、。
[0046] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 44 、配線膜 43及びバリアメタル膜 42を配線形状にカ卩ェし、第 1の配線 45をパターン形 成する。ここで、第 1の配線 45と同一構造の耐湿リング 45aも第 1の配線 45と同時に 形成するが、図示の都合上、図 4以降に示す。なお、配線膜 43として A1合金膜を形 成する代わりに、いわゆるダマシン法等を利用して Cu膜 (又は Cu合金膜)を形成し、 第 1の配線 45として Cu配線を形成しても良い。
[0047] 続いて、図 3Bに示すように、強誘電体キャパシタ構造 30の強誘電体特性劣化を防 止するための水素拡散防止膜 46を形成する。
詳細には、第 1の配線 45を覆うように、第 2の層間絶縁膜 33上に保護膜 46を成膜 する。保護膜 46は、強誘電体キャパシタ構造 30を形成した後の多層工程により当該 強誘電体キャパシタ 30の強誘電体膜 25の受けるダメージ (強誘電体膜 25に対する 水分'水素の浸入等)を抑制するためのものであり、金属酸化膜、例えばアルミナ (A1 O )を材料として例えばスパッタ法により膜厚 20nm程度に形成する。
2 3
[0048] 続いて、図 4に示すように、第 1の配線 45とプラグ 48を介して接続される第 2の配線 53を形成する。
詳細には、先ず、水素拡散防止膜 46を介して第 1の配線 45 (及び耐湿リング 45a) を覆うように層間絶縁膜 47及びその上層膜 47aを形成する。
[0049] 層間絶縁膜 47としては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積し た後、その表層を CMP等により除去して表面を平坦ィ匕して形成する。そして、層間 絶縁膜 47の表面の窒化を目的として、例えば N Oのプラズマァニール処理 (例えば
2
350°Cで 4分間）を施す。
[0050] 上層膜 47aとしては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積して形 成する。そして、上層膜 47aの表面の窒化を目的として、例えば N Oのプラズマァ-
2
ール処理 (例えば 350°Cで 2分間）を施す。
[0051] 次に、配線 45と接続されるプラグ 48を形成する。
第 1の配線 45の表面の一部が露出するまで、上層膜 47a、層間絶縁膜 47、及び水 素拡散防止膜 46をリソグラフィー及びそれに続くドライエッチングにより加工して、例 えば約 0. 25 m径のビア孔 48aを形成する。次に、このビア孔 48aの壁面を覆うよう に下地膜 (グルー膜) 49を形成した後、 CVD法によりグルー膜 49を介してビア孔 48 aを埋め込むように W膜を形成する。そして、上層膜 47aをストッパーとして例えば W 膜及びグルー膜 49を研磨し、ビア孔 48a内をグルー膜 49を介して Wで埋め込むプ ラグ 48を形成する。
[0052] 次に、プラグ 48とそれぞれ接続される第 2の配線 53を形成する。
先ず、全面に例えば PVD法により配線膜 51及びバリアメタル膜 52を堆積する。配 線膜 51としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 550nm程度に成膜 する。ノリアメタル膜 52としては、スパッタ法により例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 150nm程度)を順次成膜する。ここで、配線膜 51の構造は、同一ルール の FeRAM以外のロジック部と同じ構造とされて ヽるため、配線の加工や信頼性上の 問題はない。
[0053] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 52 及び配線膜 51を配線形状に加工し、第 2の配線 53をパターン形成する。このとき、 第 2の配線 53と同一構造に、耐湿リング 45aとプラグ 47を介して接続されてなる耐湿 リング 53aを形成する。なお、配線膜 51として A1合金膜を形成する代わりに、いわゆ るダマシン法等を利用して Cu膜 (又は Cu合金膜)を形成し、第 2の配線 53として Cu 配線を形成しても良い。
[0054] 続いて、図 5に示すように、第 2の配線 53とプラグ 55により接続される第 3の配線 63 及び第 1の導電パッド 60を形成する。
詳細には、先ず、配線 53 (及び耐湿リング 53a)を覆うように層間絶縁膜 54及びそ の上層膜 54aを形成する。
[0055] 層間絶縁膜 54としては、プラズマ TEOS— NSG膜を膜厚 2200nm程度に堆積し た後、その表層を CMP等により除去して表面を平坦ィ匕して形成する。そして、層間 絶縁膜 54の表面の窒化を目的として、例えば N Oのプラズマァニール処理 (例えば
2
350°Cで 4分間）を施す。
[0056] 上層膜 54aとしては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積して形 成する。そして、上層膜 54aの表面の窒化を目的として、例えば N Oのプラズマァ-
2
ール処理 (例えば 350°Cで 2分間）を施す。
[0057] 次に、第 2の配線 53と接続されるプラグ 55を形成する。
第 2の配線 53の表面の一部が露出するまで、上層膜 54a及び層間絶縁膜 54をリソ グラフィー及びそれに続くドライエッチングにより加工して、ビア孔 55aを形成する。次 に、このビア孔 55aの壁面を覆うように下地膜 (グルー膜) 56を形成した後、 CVD法 によりグルー膜 56を介してビア孔 55aを埋め込むように W膜を形成する。そして、上 層膜 54aをストッパーとして例えば W膜及びグルー膜 56を研磨し、ビア孔 55a内をグ ルー膜 56を介して Wで埋め込むプラグ 55を形成する。
[0058] 次に、プラグ 55とそれぞれ接続される第 3の配線 63及び第 1の導電パッド 60を形 成する。 先ず、全面に例えば PVD法により配線膜 61及びバリアメタル膜 62を堆積する。配 線膜 61としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 500nm程度に成膜 する。ノリアメタル膜 62としては、スパッタ法により例えば TiNを膜厚 150nm程度に 成膜する。ここで、配線膜 61の構造は、同一ルールの FeRAM以外のロジック部と同 じ構造とされて 、るため、配線の加工や信頼性上の問題はな 、。
[0059] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 62 及び配線膜 61を配線形状に加工し、第 3の配線 63をパターン形成する。このとき、 第 3の配線 63と同一構造に、耐湿リング 53aとプラグ 55を介して接続されてなる耐湿 リング 63aを形成する。
[0060] ここで、第 3の配線 63と同時に、当該第 3の配線 63と同一構造であり第 2の配線 53 とプラグ 55を介して接続されてなる第 1の導電パッド 60をパターン形成する。この第 1 の導電パッド 60は、後述の検査工程における各種試験 (プローブによる針当て）が施 される検査用パッドであり、ここでは略矩形状に形成されている。ところで、 FeRAM の強誘電体キャパシタ構造は言わば圧電素子であり、強誘電体キャパシタ構造の近 傍において圧力印加がなされることにより、強誘電特性の著しい劣化を招く。検査ェ 程では針当てにより第 1の導電パッド 60に圧力が印加されることは避けられない。そ こで本実施形態では、当該劣化を防止するために、強誘電体キャパシタ構造 30の上 方位置力もできるだけ離間させた位置に第 1の導電パッド 60を設ける。
[0061] 続いて、図 6に示すように、第 3の配線 63 (耐湿リング 63を含む)及び第 1の導電パ ッド 60を覆うパシベーシヨン膜 66を形成する。
詳細には、先ず、 CVD法等によりプラズマ TEOS— NSG膜を膜厚 lOOnm程度に 堆積し、下層絶縁膜 64を形成する。そして、下層絶縁膜 64の表面の窒化を目的とし て、例えば N Oのプラズマァニール処理（例えば 350°Cで 2分間）を施す。
2
[0062] 次に、下層絶縁膜 64上に、 CVD法等によりプラズマ SiN膜を膜厚 350nm程度に 堆積し、上層絶縁膜 65を形成する。このとき、下層絶縁膜 64上に上層絶縁膜 65が 積層されてなる 2層構造のパシベーシヨン膜 66が形成される。本実施形態では、パ シベーシヨン膜 66が本発明の保護絶縁膜となる。なお、図示の例では、下層絶縁膜 64及び上層絶縁膜 65の各表面を平坦に示しているが、実際には当該表面は第 3の 配線 63の影響を受けて若干凹凸状となる。
[0063] 続いて、図 7に示すように、パシベーシヨン膜 66に開口 66aを形成する。
詳細には、リソグラフィー及びドライエッチングによりパシベーシヨン膜 66を加工し、 第 1の導電パッド 60の表面の一部を露出させる開口 66aを形成する。なお、図 7〜図
10では、第 1の導電パッド 60及びその周囲の様子を示す平面図を添付する。
[0064] 続いて、図 8に示すように、不図示の検査機器を用い、当該検査機器の探針 (プロ ーブ） 58を開口 66aから露出する第 1の導電パッド 60に当接 (針当て）させて、各種 の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べる試 験 (PT1)、データの書き込み及び読み出しの良否を判定するリテンション試験 (PT2
, PT3)、最終的な確認試験 (PT4)を順次行う。
[0065] FeRAMの場合、上記の PT1〜PT4の各試験が必要であり、各試験時におけるプ ローブによる第 1の導電パッド 60の表面への複数回の当接により、第 1の導電パッド
60に亀裂 59等が発生することが多い。
[0066] 続いて、図 9に示すように、第 1の導電パッド 60と直接的に接続される第 2の導電パ ッド 70を形成する。
詳細には、開口 66aの内壁面を覆うように、例えば PVD法により、パシベーシヨン膜 66上に A1合金膜 (ここでは A1— Cu膜:膜厚 500nm程度)及び TiN膜 (膜厚 150nm 程度)を積層する。そして、これら TiN膜及び A1合金膜をリソグラフィー及びそれに続 くドライエッチングによりパター-ングする。この場合、平面視で第 1の導電パッド 60よ りも若干サイズが小さくなる程度に、第 1の導電パッド 60と同様の略矩形状となるよう に、当該パターユングを実行する。これにより、パシベーシヨン膜 66の開口 66aの内 壁底面 (即ち第 1の導電パッド 60の表面)及び内壁側面力もパシベーシヨン膜 66上 にかけて覆い、平面視で第 1の導電パッド 60の形成領域に包含される第 2の導電パ ッド 70が形成される。この第 2の導電パッド 70は、ボンディングワイヤ等が接続される 外部接続用パッドである。
[0067] 続いて、図 10に示すように、緩衝防止膜 71を形成する。
[0068] 詳細には、例えば感光性ポリイミドを膜厚 3 μ m程度に塗布し、パシベーシヨン膜 6 6上を覆って保護し、第 2の導電パッド 70の表面の一部のみを露出させる開口 71aを 有する緩衝防止膜 71を形成する。ここで、非感光性ポリイミドを用いる場合には、非 感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを 溶解する。その後、例えば横型炉で緩衝防止膜 71に例えば 310°Cで Nガスを 100
2 リットル Z分の流量で 40分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防 止膜 71の材料として、ポリイミドの代わりに例えばノボラック榭脂を用いても良!、。
[0069] し力る後、諸々の後工程を実行する。例えば、シリコン半導体基板 10の背面研磨、 基板のダイシング、ワイヤ'ボンディング等による、開口 71aから露出する第 2の導電 ノ ッド 70の表面への外部接続、ノ ッケージ化、及びパッケージ最終検査等を経て、 本実施形態による FeRAMを完成させる。
[0070] 本実施形態では、第 1の導電パッド 60の表面に針当てして各種試験を行う検査ェ 程の後に、当該検査により亀裂 59等が生じた第 1の導電パッド 60の表面を覆う第 2 の導電パッド 70を形成する。この第 2の導電パッド 70は、第 1の導電パッド 60に整合 した位置で当該第 1の導電パッド 60に包含されるサイズに形成される。即ち、第 2の 導電パッド 70は、第 1の導電パッド 60と同様に、強誘電体キャパシタ構造 30と可及 的に離間しており、第 2の導電パッド 70の下方には強誘電体キャパシタ構造 30が存 しないため、第 2の導電パッド 70に外部との接続時に圧力が印加されても強誘電体 キャパシタ構造 30に悪影響を与えることはない。
[0071] 更に、第 2の導電パッド 70は、パシベーシヨン膜 66の開口 66aの内壁底面及び内 壁側面力もパシベーシヨン膜 66上にかけて覆うように形成される。パシベーシヨン膜 6 6の開口の内壁側面が最も顕著な水分 '水素の浸入経路となることから、この内壁底 面（即ち第 1の導電パッド 60の表面)及び内壁側面力もパシベーシヨン膜 66上にか けて覆うように第 2の導電パッド 70を形成することにより、例えば上記の後工程におけ るダイシング及びパッケージィ匕の際にも、当該浸入経路が可及的に閉ざされて 、る。 従って、強誘電体膜 25への水分 '水素の浸入が可及的に抑止され、強誘電体膜 25 の高 ヽ強誘電特性が十分に保持される。
[0072] 以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水 ·水素の 内部侵入を確実に防止し、強誘電体膜 25を有する強誘電体キャパシタ構造 30の高 性能を保持する信頼性の高い FeRAMを実現することができる。
[0073] (変形例）
以下、第 1の実施形態の緒変形例について説明する。これらの変形例では、第 1の 実施形態と同様にプレーナ型の FeRAMを開示するが、第 2の導電パッドの形態が 若干異なる点で相違する。以下、第 1の実施形態で開示した構成部材等と同様のも のにつ 、ては同符号を付して詳 、説明を省略する。
[0074] [変形例 1]
図 11A〜図 11Dは、第 1の実施形態の変形例 1によるプレーナ型の FeRAMの構 成をその製造方法 (主要工程のみ）と共に工程順に示す概略断面図である。なお、 図 11A〜図 11Dでは、第 1及び第 2の導電パッド及びその周辺のみを示す。
[0075] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4〜図 6の各工程を経て、第 3の配線 63 (耐湿リング 63を含む)及び第 1の導電パ ッド 60を覆う下層絶縁膜 64及び上層絶縁膜 65を積層形成する。
[0076] 続いて、図 11Aに示すように、パシベーシヨン膜 66上に緩衝防止膜 71を塗布形成 する。
詳細には、例えば感光性ポリイミドを膜厚 3 /z m程度に塗布し、上層絶縁膜 65上を 覆うように緩衝防止膜 71を形成する。このとき、パシベーシヨン膜 66 (下層絶縁膜 64 及び上層絶縁膜 65)、及び緩衝防止膜 71が順次積層されてなる 3層構造の保護絶 縁膜が形成される。ここで、非感光性ポリイミドを用いる場合には、非感光性ポリイミド 上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。その後 、例えば横型炉で緩衝防止膜 71に例えば 310°Cで Nガスを 100リットル
2 Z分の流量 で 40分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防止膜 71の材料とし て、ポリイミドの代わりに例えばノボラック榭脂を用いても良 、。
[0077] 続いて、図 11Bに示すように、緩衝防止膜 71及びパシベーシヨン膜 66に開口 72を 形成する。
詳細には、リソグラフィー及びドライエッチングにより緩衝防止膜 71及びパシベーシ ヨン膜 66を加工し、第 1の導電パッド 60の表面の一部を露出させる開口 72を形成す る。 [0078] 続いて、図 11Cに示すように、不図示の検査機器を用い、当該検査機器の探針（ プローブ） 58を開口 72から露出する第 1の導電パッド 60に当接 (針当て）させて、各 種の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べる 試験 (PT1)、データの書き込み及び読み出しの良否を判定するリテンション試験 (P T2, PT3)、最終的な確認試験 (PT4)を順次行う。
[0079] FeRAMの場合、上記の PT1〜PT4の各試験が必要であり、各試験時におけるプ ローブによる第 1の導電パッド 60の表面への複数回の当接により、第 1の導電パッド 60に亀裂 59等が発生することが多い。
[0080] 続いて、図 11Dに示すように、第 1の導電パッド 60と直接的に接続される第 2の導 電パッド 73を形成する。
詳細には、開口 72の内壁面を覆うように、例えば PVD法により、緩衝防止膜 71上 に A1合金膜 (ここでは A1 - Cu膜：膜厚 500nm程度)及び TiN膜 (膜厚 150nm程度 )を積層する。そして、これら TiN膜及び A1合金膜をリソグラフィー及びそれに続くドラ ィエッチングによりパター-ングする。この場合、平面視で第 1の導電パッド 60よりも 若干サイズが小さくなる程度に、第 1の導電パッド 60と同様の略矩形状となるように、 当該パターユングを実行する。これにより、緩衝防止膜 71及びパシベーシヨン膜 66 の開口 72の内壁底面（即ち第 1の導電パッド 60の表面)及び内壁側面力も緩衝防止 膜 71上にかけて覆い、平面視で第 1の導電パッド 60の形成領域に包含される第 2の 導電パッド 73が形成される。この第 2の導電パッド 73は、ボンディングワイヤ等が接 続される外部接続用パッドである。
[0081] し力る後、諸々の後工程を実行する。例えば、シリコン半導体基板 10の背面研磨、 基板のダイシング、ワイヤ'ボンディング等による、開口 72から露出する第 2の導電パ ッド 73の表面への外部接続、ノ ッケージ化、及びパッケージ最終検査等を経て、本 例〖こよる FeRAMを完成させる。
[0082] 本例では、第 1の導電パッド 60の表面に針当てして各種試験を行う検査工程の後 に、当該検査により亀裂 59等が生じた第 1の導電パッド 60の表面を覆う第 2の導電 ノッド 73を形成する。この第 2の導電パッド 73は、第 1の導電パッド 60に整合した位 置で当該第 1の導電パッド 60に包含されるサイズに形成される。即ち、第 2の導電パ ッド 73は、第 1の導電パッド 60と同様に、強誘電体キャパシタ構造 30と可及的に離 間しており、第 2の導電パッド 73の下方には強誘電体キャパシタ構造 30が存しない ため、第 2の導電パッド 73に外部との接続時に圧力が印加されても強誘電体キャパ シタ構造 30に悪影響を与えることはない。
[0083] 更に、第 2の導電パッド 73は、緩衝防止膜 71及びパシベーシヨン膜 66の開口 72 の内壁底面及び内壁側面力も緩衝防止膜 71上にかけて覆うように形成される。パシ ベーシヨン膜 66の開口の内壁側面が最も顕著な水分'水素の浸入経路となることか ら、開口 72の内壁底面 (即ち第 1の導電パッド 60の表面)及び内壁側面力も緩衝防 止膜 71上にかけて覆うように第 2の導電パッド 73を形成することにより、例えば上記 の後工程におけるダイシング及びパッケージィ匕の際にも、当該浸入経路が可及的に 閉ざされている。従って、強誘電体膜 25への水分'水素の浸入が可及的に抑止され 、強誘電体膜 25の高 ヽ強誘電特性が十分に保持される。
[0084] 以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水 ·水素の 内部侵入を確実に防止し、強誘電体膜 25を有する強誘電体キャパシタ構造 30の高 性能を保持する信頼性の高い FeRAMを実現することができる。
[0085] [変形例 2]
図 12A〜図 12Cは、第 1の実施形態の変形例 2によるプレーナ型の FeRAMの構 成をその製造方法 (主要工程のみ）と共に工程順に示す概略断面図である。なお、 図 12A〜図 12Cでは、第 1及び第 2の導電パッド及びその周辺のみを示す。
[0086] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4〜図 9の各工程を経て、第 1の導電パッド 60と直接的に接続される第 2の導電パ ッド 70を形成する。なお本例では、パシベーシヨン膜 66を第 1のパシベーシヨン膜 66 と称する。
[0087] 続いて、図 12Aに示すように、第 2の導電パッド 70を覆うように第 1のパシベーショ ン膜 66上に第 2のパシベーシヨン膜 76を形成する。
詳細には、先ず、第 2の導電パッド 70を覆うように第 1のパシベーシヨン膜 66上に、 CVD法等によりプラズマ TEOS— NSG膜を膜厚 lOOnm程度に堆積し、下層絶縁 膜 74を形成する。そして、下層絶縁膜 74の表面の窒化を目的として、例えば N Oの プラズマァニール処理（例えば 350°Cで 2分間）を施す。
[0088] 次に、下層絶縁膜 74上に、 CVD法等によりプラズマ SiN膜を膜厚 350nm程度に 堆積し、上層絶縁膜 75を形成する。このとき、下層絶縁膜 74上に上層絶縁膜 75が 積層されてなる 2層構造の第 2のパシベーシヨン膜 76が形成される。
[0089] 続いて、図 12Bに示すように、第 2のパシベーシヨン膜 76に開口 76aを形成する。
詳細には、リソグラフィー及びドライエッチングにより第 2のパシベーシヨン膜 76をカロ ェし、第 2の導電パッド 70の表面の一部を露出させる開口 76aを形成する。
[0090] 続いて、図 12Cに示すように、緩衝防止膜 71を形成する。
[0091] 詳細には、例えば感光性ポリイミドを膜厚 3 μ m程度に塗布し、第 2のパシベーショ ン膜 76上を覆って保護し、第 2の導電パッド 70の表面の一部のみを露出させる開口 7 laを有する緩衝防止膜 71を形成する。ここで、非感光性ポリイミドを用いる場合に は、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイ ミドを溶解する。その後、例えば横型炉で緩衝防止膜 71に例えば 310°Cで Nガスを
2
100リットル Z分の流量で 40分間の熱処理を施し、ポリイミドを硬化させる。なお、緩 衝防止膜 71の材料として、ポリイミドの代わりに例えばノボラック榭脂を用いても良!ヽ
[0092] し力る後、諸々の後工程を実行する。例えば、シリコン半導体基板 10の背面研磨、 基板のダイシング、ワイヤ'ボンディング等による、開口 72から露出する第 2の導電パ ッド 70の表面への外部接続、ノ ッケージ化、及びパッケージ最終検査等を経て、本 例〖こよる FeRAMを完成させる。
[0093] 本例では、第 1の導電パッド 60の表面に針当てして各種試験を行う検査工程の後 に、当該検査により亀裂 59等が生じた第 1の導電パッド 60の表面を覆う第 2の導電 ノッド 70を形成する。この第 2の導電パッド 73は、第 1の導電パッド 60に整合した位 置で当該第 1の導電パッド 60に包含されるサイズに形成される。即ち、第 2の導電パ ッド 70は、第 1の導電パッド 60と同様に、強誘電体キャパシタ構造 30と可及的に離 間しており、第 2の導電パッド 70の下方には強誘電体キャパシタ構造 30が存しない ため、第 2の導電パッド 70に外部との接続時に圧力が印加されても強誘電体キャパ シタ構造 30に悪影響を与えることはない。 [0094] 更に、第 2の導電パッド 70は、第 1のパシベーシヨン膜 66の開口 66aの内壁底面及 び内壁側面力も第 1のパシベーシヨン膜 66上にかけて覆うように形成される。第 1の パシベーシヨン膜 66の開口の内壁側面が最も顕著な水分.水素の浸入経路となるこ と力 、開口 66aの内壁底面 (即ち第 1の導電パッド 60の表面)及び内壁側面力も第 1のパシベーシヨン膜 66上にかけて覆うように第 2の導電パッド 70を形成することによ り、例えば上記の後工程におけるダイシング及びパッケージィ匕の際にも、当該浸入経 路が可及的に閉ざされている。更に本例では、第 2の導電パッド 70を形成した後に 再度パシベーシヨン膜として第 2のパシベーシヨン膜 76を形成することにより、更に確 実に当該浸入経路が閉ざされる。従って、強誘電体膜 25への水分'水素の浸入が 可及的に抑止され、強誘電体膜 25の高い強誘電特性が十分に保持される。
[0095] 以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水'水素の 内部侵入を確実に防止し、強誘電体膜 25を有する強誘電体キャパシタ構造 30の高 性能を保持する信頼性の高い FeRAMを実現することができる。
[0096] [変形例 3]
本例では、第 1の実施形態の変形例 2によるプレーナ型の FeRAMの構成に加え、 上層膜 54a以降に形成する上層の所定部位に、水素拡散防止膜を形成する。
[0097] 具体的には、図 13Aに示すように、上層膜 54aと下層絶縁膜 64との間（第 1の導電 ノ^ド 60の端部上力も上層膜 54a上を覆う部分)である第 1の領域 Rl、下層絶縁膜 6 4と上層絶縁膜 65との間（下層絶縁膜 64上)である第 2の領域 R2、上層絶縁膜 65と 下層絶縁膜 74との間（上層絶縁膜 65上)である第 3の領域 R3、下層絶縁膜 74と上 層絶縁膜 75との間（下層絶縁膜 74上)である第 4の領域 R4、及び上層絶縁膜 75と 緩衝防止膜 71との間（上層絶縁膜 75上)である第 5の領域 R5のうちから選ばれた少 なくとも 1つの領域に、アルミナ等の金属酸ィ匕物力 なる水素拡散防止膜を形成する
[0098] ここで、水素拡散防止膜を所望の膜厚に形成し、エッチングストッパー等で削られる ことなく最も水素拡散防止機能を発揮できる領域は R2と R4であると考えられる。本例 では、図 13Bに示すように、領域 R2, R4にそれぞれ水素拡散防止膜 77, 78を形成 する。水素拡散防止膜 77, 78は、膜厚 lOnm以上で水素拡散防止機能を発揮する 力 あまり厚く形成すると、エッチングが困難となる。そこで好ましくは、 40ηπ！〜 60η m程度に形成する。
[0099] 領域 R2については、図 5において、上層膜 54a上に膜厚 50nm程度にアルミナ膜 を成膜して、水素拡散防止膜 77を形成する。
そして、水素拡散防止膜 77、上層膜 54a、及び層間絶縁膜 54に開口したビア孔 5 5aを充填するプラグ 55を形成し、第 1の導電プラグ 60、第 1のパシベーシヨン膜 66を 順次形成する。
[0100] 領域 R4については、第 2の導電パッド 70を覆うように第 1のパシベーシヨン膜 66上 に下層絶縁膜 74を形成した後、下層絶縁膜 74上に膜厚 50nm程度にアルミナ膜を 成膜して、水素拡散防止膜 78を形成する。
そして、水素拡散防止膜 78上に上層絶縁膜 75を形成した後、上層絶縁膜 75、水 素拡散防止膜 78、及び下層絶縁膜 74に開口 76aを形成した後、開口 71aを有する 緩衝防止膜 71を形成する。
[0101] 本例では、第 1の導電パッド 60の表面に針当てして各種試験を行う検査工程の後 に、当該検査により亀裂 59等が生じた第 1の導電パッド 60の表面を覆う第 2の導電 ノッド 70を形成する。この第 2の導電パッド 73は、第 1の導電パッド 60に整合した位 置で当該第 1の導電パッド 60に包含されるサイズに形成される。即ち、第 2の導電パ ッド 70は、第 1の導電パッド 60と同様に、強誘電体キャパシタ構造 30と可及的に離 間しており、第 2の導電パッド 70の下方には強誘電体キャパシタ構造 30が存しない ため、第 2の導電パッド 70に外部との接続時に圧力が印加されても強誘電体キャパ シタ構造 30に悪影響を与えることはない。
[0102] 更に、第 2の導電パッド 70は、第 1のパシベーシヨン膜 66の開口 66aの内壁底面及 び内壁側面力も第 1のパシベーシヨン膜 66上にかけて覆うように形成される。第 1の パシベーシヨン膜 66の開口の内壁側面が最も顕著な水分.水素の浸入経路となるこ と力 、開口 66aの内壁底面 (即ち第 1の導電パッド 60の表面)及び内壁側面力も第 1のパシベーシヨン膜 66上にかけて覆うように第 2の導電パッド 70を形成することによ り、例えば上記の後工程におけるダイシング及びパッケージィ匕の際にも、当該浸入経 路が可及的に閉ざされている。更に本例では、第 2の導電パッド 70を形成した後に 再度パシベーシヨン膜として第 2のパシベーシヨン膜 76を形成することにより、更に確 実に当該浸入経路が閉ざされる。
[0103] 更に本例では、領域 R2及び R4に水素拡散防止膜 77, 78が設けられており、水分
•水素の内部浸入がより確実に抑止される。
従って、強誘電体膜 25への水分 '水素の浸入が可及的に抑止され、強誘電体膜 2
5の高 ヽ強誘電特性が十分に保持される。
[0104] 以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水 ·水素の 内部侵入を確実に防止し、強誘電体膜 25を有する強誘電体キャパシタ構造 30の高 性能を保持する信頼性の高い FeRAMを実現することができる。
[0105] (第 2の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極下及び上部電極上にそれ ぞれ導電プラグが形成されて導通がとられる構成の、 V、わゆるスタック型の FeRAM を例示する。
図 14A〜図 24は、第 2の実施形態によるスタック型の FeRAMの構成をその製造 方法と共に工程順に示す概略断面図である。
[0106] 先ず、図 14Aに示すように、シリコン半導体基板 110上に選択トランジスタとして機 能する MOSトランジスタ 120を形成する。
詳細には、シリコン半導体基板 110の表層に例えば STI (Shallow Trench Isolation)法により素子分離構造 111を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（B)を例えばドーズ量 3. 0 X 1013/ cm2、加速エネルギー 300keVの条件でイオン注入し、ゥエル 112を形成する。
[0107] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 113 を形成し、ゲート絶縁膜 113上に CVD法により膜厚 180nm程度の多結晶シリコン膜 及び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリ コン膜、及びゲート絶縁膜 113をリソグラフィー及びそれに続くドライエッチングにより 電極形状に加工することにより、ゲート絶縁膜 113上にゲート電極 114をパターン形 成する。このとき同時に、ゲート電極 114上にはシリコン窒化膜からなるキャップ膜 11 5がパターン形成される。 [0108] 次に、キャップ膜 115をマスクとして素子活性領域に不純物、ここでは砒素 (As)を 例えばドーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、 Vヽゎゆる LDD領域 116を形成する。
[0109] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックすることにより、ゲート電極 114及びキャップ膜 115の側面のみ にシリコン酸ィ匕膜を残してサイドウォール絶縁膜 117を形成する。
[0110] 次に、キャップ膜 115及びサイドウォール絶縁膜 117をマスクとして素子活性領域 に不純物、ここではリン (P)を LDD領域 116よりも不純物濃度が高くなる条件でィォ ン注入し、 LDD領域 116と重畳されるソース Zドレイン領域 118を形成して、 MOSト ランジスタ 120を完成させる。
[0111] 続いて、図 14Bに示すように、 MOSトランジスタ 120の保護膜 121、層間絶縁膜 12 2、及び上部絶縁膜 123を順次形成する。
詳細には、 MOSトランジスタ 120を覆うように、保護膜 121、層間絶縁膜 122、及び 上部絶縁膜 123を順次形成する。ここで、保護膜 121としては、シリコン酸ィ匕膜を材 料とし、 CVD法により膜厚 20nm程度に堆積する。層間絶縁膜 122としては、例えば プラズマ SiO膜 (膜厚 20nm程度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ T EOS膜 (膜厚 lOOOnm程度)を順次成膜した積層構造を形成し、積層後、 CMPによ り膜厚が 700nm程度となるまで研磨する。上部絶縁膜 123としては、シリコン窒化膜 を材料とし、 CVD法により膜厚 lOOnm程度に堆積する。
[0112] 続いて、図 14Cに示すように、トランジスタ構造 120のソース Zドレイン領域 118と 接続されるプラグ 119を形成する。なお、図 14C以下の各図では、図示の便宜上、 層間絶縁膜 122から上部の構成のみを示し、シリコン半導体基板 110や MOSトラン ジスタ 120等の図示を省略する。
[0113] 詳細には、先ず、ソース Zドレイン領域 118をエッチングストッパーとして、当該ソー ス Zドレイン領域 118の表面の一部が露出するまで上部絶縁膜 223、層間絶縁膜 1 22、及び保護膜 121をリソグラフィー及びそれに続くドライエッチングにより加工し、 例えば約 0. 3 μ m径のビア孔 119aを形成する。
[0114] 次に、ビア孔 119aの壁面を覆うように、スパッタ法により例えば Ti膜及び TiN膜を 膜厚 20nm程度及びに膜厚 50nm程度に順次堆積して、下地膜 (グルー膜） 119bを 形成する。そして、 CVD法によりグルー膜 119bを介してビア孔 119aを埋め込むよう に例えば W膜を形成する。その後、 CMPにより上部絶縁膜 123をストッパーとして W 膜及びグルー膜 119bを研磨し、ビア孔 119a内をグルー膜 119aを介して Wで埋め 込むプラグ 119を形成する。 CMPの後に、例えば N Oのプラズマァニール処理を施
2
す。
[0115] 続いて、図 14Dに示すように、下部電極層 124、強誘電体膜 125及び上部電極層 126を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が 150ηπ！〜 200nm程度に Pt膜を 堆積し、下部電極層 124を形成する。
[0116] 次に、 RFスパッタ法により、下部電極層 124上に強誘電体である例えば PZTから なる強誘電体膜 225を膜厚 ΙΟΟηπ！〜 300nm程度に堆積する。そして、強誘電体膜 125をァニール処理して当該強誘電体膜 125を結晶化する。このァニール処理の条 件としては、 ArZOガスを Arが 1. 98リットル Z分、 Oが 0. 025リットル Z分の流量
2 2
で供給しながら、例えば 550°C〜650°Cで 60秒間〜 120秒間実行する。強誘電体 膜 125の材料としては、 PZTの代わりに、 Pb La Zr Ti O (0<x< 1, 0<v< 1 l -x l -y y 3
)、SrBi (Ta Nb ) O (0<x< 1)、 Bi Ti O 等を用いても良い。
2 x l -x 2 9 4 2 12
[0117] 次に、強誘電体膜 125上に上部電極層 126を堆積形成する。
上部電極層 126としては、先ず反応性スパッタ法により、例えば導電性酸化物であ る IrO膜 126aを膜厚 200nm程度に形成する。その後、 IrO膜 126aをァニール処
2 2
理する。このァニール処理の条件としては、 ArZOガスを Arが 2. 0リットル Z分、 O
2 2 が 0. 02リットル Z分の流量で供給しながら、例えば 650°C〜850°Cで 10秒間〜 60 秒間実行する。そして、 IrO膜 126a上に、当該 IrO膜 126aのキャップ膜として機能
2 2
する貴金属膜、ここでは Pt膜 126bをスパッタ法により膜厚 lOOnm程度に形成する。 IrO膜 126a及び Pt膜 126bから上部電極層 126が構成される。なお、上部電極層 1
2
26において、 IrO膜 126aの代わりに Ir、 Ru、 RuO、 SrRuO、その他の導電性酸
2 2 3
化物やこれらの積層構造としても良い。また、 Pt膜 126bの形成を省略することも可能 である。 [0118] 続いて、図 15Aに示すように、 TiN膜 128及びシリコン酸ィ匕膜 129を形成する。 詳細には、 TiN膜 128については、上部電極層 126上にスパッタ法等により膜厚 2 OOnm程度に堆積形成する。シリコン酸ィ匕膜 129については、 TiN膜 128上に、例え ば TEOSを用いた CVD法により膜厚 lOOOnm程度に堆積形成する。ここで、 TEOS 膜の代わりに HDP膜を形成しても良い。なお、シリコン酸ィ匕膜 129上に更にシリコン 窒化膜を形成しても好適である。
[0119] 続いて、図 15B〖こ示すよう〖こ、レジストマスク 101を形成する。
詳細には、シリコン酸ィ匕膜 129上にレジストを塗布し、このレジストをリソグラフィ一に より電極形状に加工して、レジストマスク 101を形成する。
[0120] 続いて、図 15Cに示すように、シリコン酸ィ匕膜 129を加工する。
詳細には、レジストマスク 101をマスクとしてシリコン酸ィ匕膜 129をドライエッチング する。このとき、レジストマスク 101の電極形状に倣ってシリコン酸化膜 129がパター ユングされ、ハードマスク 129aが形成される。また、レジストマスク 101のエッチングさ れて厚みが減少する。
[0121] 続いて、図 15Dに示すように、 TiN膜 128をカ卩ェする。
詳細には、レジストマスク 101及びハードマスク 129aをマスクとして、 TiN膜 128を ドライエッチングする。このとき、ハードマスク 129aの電極形状に倣って TiN膜 128が パター-ングされる。また、レジストマスク 101は、当該エッチング中に自身がエツチン グされて薄くなる。その後、灰化処理等によりレジストマスク 101を除去する。
[0122] 続いて、図 16Aに示すように、上部電極層 126、強誘電体膜 125、及び下部電極 層 124を加工する。
詳細には、ハードマスク 129a及び TiN膜 128をマスクとし、上部絶縁膜 123をエツ チンダストッパーとして、上部電極層 126、強誘電体膜 125、及び下部電極層 124を ドライエッチングする。このとき、 TiN膜 128の電極形状に倣って、上部電極層 126、 強誘電体膜 125、及び下部電極層 124がパターユングされる。また、ハードマスク 12 9aは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク 1 29aを全面ドライエッチング (エッチバック）によりエッチング除去する。
[0123] 続いて、図 16Bに示すように、強誘電体キャパシタ構造 130を完成させる。 詳細には、マスクとして用いられた TiN膜 128をウエットエッチングにより除去する。 このとき、下部電極 131上に強誘電体膜 125、上部電極 132が順次積層され、強誘 電体膜 125を介して下部電極 131と上部電極 132とが容量結合する強誘電体キャパ シタ構造 130を完成させる。この強誘電体キャパシタ構造 130においては、下部電極 131がプラグ 119と接続され、当該プラグ 119を介してソース Zドレイン 118と下部電 極 131とが電気的に接続される。
[0124] 続いて、図 16Cに示すように、強誘電体膜 125への水素'水の浸入を防止するため の水素拡散防止膜 133及び層間絶縁膜 134を形成する。
詳細には、先ず、強誘電体キャパシタ構造 130の全面を覆うように、金属酸化物、 例えばアルミナ (Al O )を材料として、スパッタ法により膜厚 20nm〜50nm程度に
2 3
堆積し、水素拡散防止膜 133を形成する。その後、水素拡散防止膜 133をァニール 処理する。
[0125] 次に、強誘電体キャパシタ構造 130を水素拡散防止膜 133を介して覆うように、層 間絶縁膜 134を形成する。ここで、層間絶縁膜 134としては、例えば TEOSを用いた プラズマ CVD法により、シリコン酸ィ匕膜を膜厚 1500nm〜2500nm程度に堆積した 後、 CMPにより例えば膜厚が lOOOnm程度となるまで研磨して形成する。 CMPの 後に、層間絶縁膜 134の脱水を目的として、例えば N Oのプラズマァニール処理を
2
施す。
[0126] 続いて、図 17Aに示すように、強誘電体キャパシタ構造 130の上部電極 132への ビア孔 135aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜 134及 び水素拡散防止膜 133をパターユングし、上部電極 132の表面の一部を露出させる ビア孔 135aを形成する。
[0127] 続いて、図 17Bに示すように、強誘電体キャパシタ構造 130の上部電極 132と接続 されるプラグ 135を形成する。
詳細には、先ず、ビア孔 135aの壁面を覆うように、スパッタ法により例えば Ti膜及 び TiN膜を膜厚 20nm程度及びに膜厚 50nm程度に順次堆積して、下地膜 (グルー 膜） 135bを形成する。 [0128] 次に、 CVD法によりグルー膜 135bを介してビア孔 135aを埋め込むように例えば W膜を形成する。その後、 CMPにより層間絶縁膜 134をストッパーとして W膜及びグ ルー膜 135bを研磨し、ビア孔 135a内をグルー膜 135aを介して Wで埋め込むプラグ 135を形成する。 CMPの後に、例えば N Oのプラズマァニール処理を施す。
2
[0129] 続いて、図 17Cに示すように、プラグ 135と接続される第 1の配線 145を形成する。
詳細には、先ず、層間絶縁膜 134上の全面にスパッタ法等によりバリアメタル膜 14 2、配線膜 143及びバリアメタル膜 144を堆積する。ノリアメタル膜 142としては、スパ ッタ法により例えば TiN膜を膜厚 150nm程度に成膜する。配線膜 143としては、例 えば A1合金膜 (ここでは Al— Cu膜)を膜厚 550nm程度に成膜する。ノリアメタル膜 144としては、スパッタ法により例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 150nm 程度）を順次成膜する。ここで、配線膜 143の構造は、同一ルールの FeRAM以外 のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
[0130] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 14 4、配線膜 143及びバリアメタル膜 142を配線形状に加工し、プラグ 135と接続される 第 1の配線 145をパターン形成する。ここで、第 1の配線 145と同一構造の耐湿リング 145aも第 1の配線 145と同時に形成する力 図示の都合上、図 18以降に示す。な お、配線膜 143として A1合金膜を形成する代わりに、いわゆるダマシン法等を利用し て Cu膜 (又は Cu合金膜)を形成し、第 1の配線 145として Cu配線を形成しても良い
[0131] 続いて、図 18に示すように、第 1の配線 145とプラグ 147を介して接続される第 2の 配線 153を形成する。
詳細には、先ず、第 1の配線 145 (及び耐湿リング 145a)を覆うように層間絶縁膜 1
46及びその上層膜 146aを形成する。
[0132] 層間絶縁膜 146としては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積し た後、その表層を CMP等により除去して表面を平坦ィ匕して形成する。そして、層間 絶縁膜 146の表面の窒化を目的として、例えば N Oのプラズマァニール処理 (例え
2
ば 350°Cで 4分間）を施す。 [0133] 上層膜 146aとしては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積して 形成する。そして、上層膜 146aの表面の窒化を目的として、例えば N Oのプラズマ
2
ァニール処理 (例えば 350°Cで 2分間）を施す。
[0134] 次に、第 1の配線 145と接続されるプラグ 147を形成する。
第 1の配線 145の表面の一部が露出するまで、上層膜 146a及び層間絶縁膜 146 をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約 0. 25 m 径のビア孔 147aを形成する。次に、このビア孔 147aの壁面を覆うように下地膜 (グ ルー膜） 148を形成した後、 CVD法によりグルー膜 148を介してビア孔 147aを埋め 込むように W膜を形成する。そして、上層膜 146aをストッパーとして例えば W膜及び グルー膜 148を研磨し、ビア孔 147a内をグルー膜 148を介して Wで埋め込むプラグ 147を形成する。
[0135] 次に、プラグ 147とそれぞれ接続される第 2の配線 153を形成する。
先ず、全面にスパッタ法等により配線膜 151及びバリアメタル膜 152を堆積する。配 線膜 152としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 550nm程度に成膜 する。ノリアメタル膜 152としては、スパッタ法により例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 150nm程度)を順次成膜する。ここで、配線膜 151の構造は、同一ルー ルの FeRAM以外のロジック部と同じ構造とされて ヽるため、配線の加工や信頼性上 の問題はない。
[0136] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 15 3、配線膜 152及びバリアメタル膜 151を配線形状に加工し、第 2の配線 153をパタ ーン形成する。このとき、第 2の配線 153と同一構造に、耐湿リング 145aとプラグ 147 を介して接続されてなる耐湿リング 153aを形成する。なお、配線膜 152として A1合金 膜を形成する代わりに、いわゆるダマシン法等を利用して Cu膜 (又は Cu合金膜)を 形成し、第 2の配線 153として Cu配線を形成しても良い。
[0137] 続いて、図 19に示すように、第 2の配線 153とプラグ 155により接続される第 3の配 線 163及び第 1の導電パッド 160を形成する。
詳細には、先ず、配線 153 (及び耐湿リング 153a)を覆うように層間絶縁膜 154及 びその上層膜 154aを形成する。
[0138] 層間絶縁膜 154としては、プラズマ TEOS— NSG膜を膜厚 2200nm程度に堆積し た後、その表層を CMP等により除去して表面を平坦ィ匕して形成する。そして、層間 絶縁膜 154の表面の窒化を目的として、例えば N Oのプラズマァニール処理 (例え
2
ば 350°Cで 4分間）を施す。
[0139] 上層膜 154aとしては、プラズマ TEOS— NSG膜を膜厚 2600nm程度に堆積して 形成する。そして、上層膜 154aの表面の窒化を目的として、例えば N Oのプラズマ
2
ァニール処理 (例えば 350°Cで 2分間）を施す。
[0140] 次に、第 2の配線 153と接続されるプラグ 155を形成する。
第 2の配線 153の表面の一部が露出するまで、上層膜 154a及び層間絶縁膜 154 をリソグラフィー及びそれに続くドライエッチングにより加工して、ビア孔 155aを形成 する。次に、このビア孔 155aの壁面を覆うように下地膜 (グルー膜） 156を形成した後 、 CVD法によりグルー膜 156を介してビア孔 155aを埋め込むように W膜を形成する 。そして、上層膜 154aをストッパーとして例えば W膜及びグルー膜 156を研磨し、ビ ァ孔 155a内をグルー膜 156を介して Wで埋め込むプラグ 155を形成する。
[0141] 次に、プラグ 155とそれぞれ接続される第 3の配線 163及び第 1の導電パッド 160を 形成する。
先ず、全面に例えば PVD法により配線膜 161及びバリアメタル膜 162を堆積する。 配線膜 161としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 500nm程度に成 膜する。ノリアメタル膜 162としては、スパッタ法により例えば TiNを膜厚 150nm程度 に成膜する。ここで、配線膜 161の構造は、同一ルールの FeRAM以外のロジック部 と同じ構造とされているため、配線の加工や信頼性上の問題はない。
[0142] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 16 2及び配線膜 161を配線形状に加工し、第 3の配線 163をパターン形成する。このと き、第 3の配線 163と同一構造に、耐湿リング 153aとプラグ 155を介して接続されて なる耐湿リング 163aを形成する。
[0143] ここで、第 3の配線 63と同時に、当該第 3の配線 63と同一構造であり第 2の配線 15 3とプラグ 155を介して接続されてなる第 1の導電パッド 160をパターン形成する。こ の第 1の導電パッド 160は、後述の検査工程における各種試験 (プローブによる針当 て）が施される検査用パッドであり、ここでは略矩形状に形成されている。ところで、 F eRAMの強誘電体キャパシタ構造は言わば圧電素子であり、強誘電体キャパシタ構 造の近傍において圧力印加がなされることにより、強誘電特性の著しい劣化を招く。 検査工程では針当てにより第 1の導電パッド 160に圧力が印加されることは避けられ ない。そこで本実施形態では、当該劣化を防止するために、強誘電体キャパシタ構 造 130の上方位置力もできるだけ離間させた位置に第 1の導電パッド 160を設ける。
[0144] 続いて、図 20に示すように、第 3の配線 163 (耐湿リング 163を含む)及び第 1の導 電パッド 160を覆うパシベーシヨン膜 166を形成する。
詳細には、先ず、 CVD法等によりプラズマ TEOS— NSG膜を膜厚 lOOnm程度に 堆積し、下層絶縁膜 164を形成する。そして、下層絶縁膜 164の表面の窒化を目的 として、例えば N Oのプラズマァニール処理（例えば 350°Cで 2分間）を施す。
2
[0145] 次に、下層絶縁膜 164上に、 CVD法等によりプラズマ SiN膜を膜厚 350nm程度 に堆積し、上層絶縁膜 165を形成する。このとき、下層絶縁膜 164上に上層絶縁膜 1 65が積層されてなる 2層構造のパシベーシヨン膜 166が形成される。本実施形態で は、パシベーシヨン膜 166が本発明の保護絶縁膜となる。なお、図示の例では、下層 絶縁膜 164及び上層絶縁膜 165の各表面を平坦に示しているが、実際には当該表 面は第 3の配線 163の影響を受けて若干凹凸状となる。
[0146] 続いて、図 21〖こ示すよう〖こ、パシベーシヨン膜 166に開口 166aを形成する。
詳細には、リソグラフィー及びドライエッチングによりパシベーシヨン膜 166を力卩ェし 、第 1の導電パッド 160の表面の一部を露出させる開口 166aを形成する。なお、図 2 1〜図 24では、第 1の導電パッド 160及びその周囲の様子を示す平面図を添付する
[0147] 続いて、図 22に示すように、不図示の検査機器を用い、当該検査機器の探針 (プ ローブ） 158を開口 166aから露出する第 1の導電パッド 160に当接 (針当て）させて、 各種の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べ る試験 (PT1)、データの書き込み及び読み出しの良否を判定するリテンション試験（ PT2, PT3)、最終的な確認試験 (PT4)を順次行う。
[0148] FeRAMの場合、上記の PT1〜PT4の各試験が必要であり、各試験時におけるプ ローブによる第 1の導電パッド 160の表面への複数回の当接により、第 1の導電パッ ド 160に亀裂 159等が発生することが多い。
[0149] 続いて、図 23に示すように、第 1の導電パッド 160と直接的に接続される第 2の導 電パッド 170を形成する。
詳細には、開口 166aの内壁面を覆うように、例えば PVD法により、パシベーシヨン 膜 166上に A1合金膜 (ここでは Al— Cu膜:膜厚 500nm程度)及び TiN膜 (膜厚 150 nm程度)を積層する。そして、これら TiN膜及び A1合金膜をリソグラフィー及びそれ に続くドライエッチングによりパターユングする。この場合、平面視で第 1の導電パッド 160よりも若干サイズが小さくなる程度に、第 1の導電パッド 160と同様の略矩形状と なるように、当該パターユングを実行する。これにより、パシベーシヨン膜 166の開口 1 66aの内壁底面（即ち第 1の導電パッド 160の表面）及び内壁側面力もパシベーショ ン膜 166上にかけて覆い、平面視で第 1の導電パッド 160の形成領域に包含される 第 2の導電パッド 170が形成される。この第 2の導電パッド 170は、ボンディングワイヤ 等が接続される外部接続用パッドである。
[0150] 続いて、図 24に示すように、緩衝防止膜 171を形成する。
[0151] 詳細には、例えば感光性ポリイミドを膜厚 3 μ m程度に塗布し、パシベーシヨン膜 1 66上を覆って保護し、第 2の導電パッド 170の表面の一部のみを露出させる開口 17 laを有する緩衝防止膜 171を形成する。ここで、非感光性ポリイミドを用いる場合に は、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイ ミドを溶解する。その後、例えば横型炉で緩衝防止膜 171に例えば 310°Cで Nガス
2 を 100リットル Z分の流量で 40分間の熱処理を施し、ポリイミドを硬化させる。なお、 緩衝防止膜 171の材料として、ポリイミドの代わりに例えばノボラック榭脂を用いても 良い。
[0152] し力る後、諸々の後工程を実行する。例えば、シリコン半導体基板 110の背面研磨 、基板のダイシング、ワイヤ'ボンディング等による、開口 171aから露出する第 2の導 電パッド 170の表面への外部接続、パッケージ化、及びパッケージ最終検査等を経 て、本実施形態による FeRAMを完成させる。
[0153] 本実施形態では、第 1の導電パッド 160の表面に針当てして各種試験を行う検査 工程の後に、当該検査により亀裂 159等が生じた第 1の導電パッド 160の表面を覆う 第 2の導電パッド 170を形成する。この第 2の導電パッド 170は、第 1の導電パッド 16 0に整合した位置で当該第 1の導電パッド 160に包含されるサイズに形成される。即 ち、第 2の導電パッド 170は、第 1の導電パッド 160と同様に、強誘電体キャパシタ構 造 130と可及的に離間しており、第 2の導電パッド 170の下方には強誘電体キャパシ タ構造 130が存しな 、ため、第 2の導電パッド 170に外部との接続時に圧力が印加さ れても強誘電体キャパシタ構造 130に悪影響を与えることはない。
[0154] 更に、第 2の導電パッド 170は、パシベーシヨン膜 166の開口 166aの内壁底面及 び内壁側面力もパシベーシヨン膜 166上にかけて覆うように形成される。パシベーシ ヨン膜 166の開口の内壁側面が最も顕著な水分'水素の浸入経路となることから、こ の内壁底面 (即ち第 1の導電パッド 160の表面)及び内壁側面力もパシベーシヨン膜 166上にかけて覆うように第 2の導電パッド 170を形成することにより、例えば上記の 後工程におけるダイシング及びパッケージィ匕の際にも、当該浸入経路が可及的に閉 ざされている。従って、強誘電体膜 125への水分 '水素の浸入が可及的に抑止され、 強誘電体膜 125の高い強誘電特性が十分に保持される。
[0155] 以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水 ·水素の 内部侵入を確実に防止し、強誘電体膜 125を有する強誘電体キャパシタ構造 130の 高性能を保持する信頼性の高い FeRAMを実現することができる。
[0156] 以上説明したように、本実施形態によれば、比較的簡易な構成で水素の強誘電体 膜 125への侵入を確実に防止し、強誘電体膜 125を有する強誘電体キャパシタ構造 130の高性能を保持する信頼性の高いスタック型の FeRAMを実現することができる
[0157] なお、本実施形態でも、第 1の実施形態と同様に、変形例 1〜3 (図 11A〜図 13B) をそれぞれ適用しても良い。
産業上の利用可能性
[0158] 本発明によれば、比較的簡易な構成で十分な水，水素の内部侵入を確実に防止し 、強誘電体力 なるキャパシタ膜を有するキャパシタ構造の高性能を保持する信頼 性の高 、半導体装置を実現することができる。

Claims

請求の範囲
[1] 半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体力 な るキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続 されてなる配線構造と、
下方に前記キャパシタ構造の存しない局所的な形成領域で前記配線構造と電気 的に接続されており、検査機器のプローブが直接的に当接することで各種の試験が 施された第 1の導電パッドと、
前記第 1の導電パッド及び前記配線構造を覆い、前記第 1の導電パッドの表面に おける前記検査の部位のみを露出させる開口を有する第 1の保護絶縁膜と、 前記第 1の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第 1の導電パ ッドと電気的に接続され、前記第 1の導電パッドの前記形成領域に整合する位置に 形成されており、外部との電気的接続を図る第 2の導電パッドと
を含むことを特徴とする半導体装置。
[2] 前記第 2の導電パッドは、前記第 1の導電パッドよりも小さぐ前記第 1の導電パッド の前記形成領域に包含される形状に形成されて ヽることを特徴とする請求項 1に記 載の半導体装置。
[3] 前記第 1の保護絶縁膜は、前記開口を除く前記半導体基板の上方全面を覆うよう に形成されて 、ることを特徴とする請求項 1に記載の半導体装置。
[4] 前記第 1の導電パッド及び前記第 2の導電パッドは、共に同一の導電材料力もなる ことを特徴とする請求項 1に記載の半導体装置。
[5] 前記第 1の導電パッド及び前記第 2の導電パッドは、共に矩形状に形成されてなる ことを特徴とする請求項 1に記載の半導体装置。
[6] 前記第 2の導電パッドは、前記第 1の導電パッドと直接的に接続されていることを特 徴とする請求項 1に記載の半導体装置。
[7] 前記第 1の保護絶縁膜は、酸化膜上に窒化膜が積層されてなる 2層構造に形成さ れて 、ることを特徴とする請求項 1に記載の半導体装置。
[8] 前記第 2の導電パッド及び前記第 1の保護絶縁膜を覆 ヽ、前記第 2の導電パッドの 表面における前記外部との電気的接続の部位のみを露出させる開口を有する緩衝 防止膜を更に含むことを特徴とする請求項 1に記載の半導体装置。
[9] 前記第 1の保護絶縁膜は、酸化膜、窒化膜、及び緩衝防止膜が順次積層されてな る 3層構造に形成されていることを特徴とする請求項 1に記載の半導体装置。
[10] 前記第 2の導電パッド及び前記第 1の保護絶縁膜を覆い、前記第 2の導電パッドの 表面における前記外部との電気的接続の部位のみを露出させる開口を有する第 2の 保護絶縁膜と、
前記第 2の保護絶縁膜を覆い、前記第 2の導電パッドの表面における前記外部との 電気的接続の部位のみを露出させる開口を有する緩衝防止膜と
を更に含むことを特徴とする請求項 1に記載の半導体装置。
[11] 前記第 1の保護絶縁膜及び前記第 2の保護絶縁膜は、共に酸化膜上に窒化膜が 積層されてなる 2層構造に形成されていることを特徴とする請求項 10に記載の半導 体装置。
[12] 前記第 1の保護絶縁膜における前記酸ィ匕膜下である第 1の領域と、
前記第 1の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第 2の 領域と、
前記第 1の保護絶縁膜における前記窒化膜上と、前記第 2の保護絶縁膜における 前記酸化膜下との間である第 3の領域と、
前記第 2の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第 4の 領域と、
前記第 2の保護絶縁膜における前記窒化膜上である第 5の領域と
力 選択された少なくとも 1種の領域を覆うように形成されており、前記キャパシタ膜 への水分及び水素の浸入を防止する水素拡散防止膜を更に含むことを特徴とする 請求項 11に記載の半導体装置。
[13] 前記第 2の領域及び前記第 4の領域にそれぞれ前記水素拡散防止膜が形成され ていることを特徴とする請求項 12に記載の半導体装置。
[14] 半導体基板の上方に、下部電極と上部電極とにより強誘電体力 なるキャパシタ膜 を挟持してなるキャパシタ構造を形成する工程と、 前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配 線構造を形成する工程と、
下方に前記キャパシタ構造の存しな 、局所的な形成領域にぉ 、て、前記配線構造 と電気的に接続されるように第 1の導電パッドを形成する工程と、
前記第 1の導電パッド及び前記配線構造を覆うように第 1の保護絶縁膜を形成した 後、前記第 1の保護絶縁膜に、前記第 1の導電パッドの表面における検査の部位の みを露出させる開口を形成する工程と、
前記開口から、検査機器のプローブを前記第 1の導電パッドの表面に直接的に当 接することにより、各種の試験を行う工程と、
前記第 1の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第 1の導電パ ッドと電気的に接続され、前記第 1の導電パッドの前記形成領域に整合する位置に、 外部との電気的接続を図る第 2の導電パッドを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
[15] 前記第 2の導電パッドを、前記第 1の導電パッドよりも小さぐ前記第 1の導電パッド の前記形成領域に包含される形状に形成することを特徴とする請求項 14に記載の 半導体装置の製造方法。
[16] 前記第 1の保護絶縁膜を、前記開口を除く前記半導体基板の上方全面を覆うよう に形成することを特徴とする請求項 14に記載の半導体装置の製造方法。
[17] 前記第 1の導電パッド及び前記第 2の導電パッドを、共に同一の導電材料力も形成 することを特徴とする請求項 14に記載の半導体装置の製造方法。
[18] 前記第 1の導電パッド及び前記第 2の導電パッドを、共に矩形状に形成することを 特徴とする請求項 14に記載の半導体装置の製造方法。
[19] 前記第 2の導電パッドを、前記第 1の導電パッドと直接的に接続されるように形成す ることを特徴とする請求項 14に記載の半導体装置の製造方法。
[20] 前記第 1の保護絶縁膜を、酸化膜上に窒化膜が積層されてなる 2層構造に形成す ることを特徴とする請求項 14に記載の半導体装置の製造方法。
[21] 前記第 2の導電パッド及び前記第 1の保護絶縁膜を覆うように緩衝防止膜を形成し た後、前記緩衝防止膜に、前記第 2の導電パッドの表面における前記外部との電気 的接続の部位のみを露出させる開口を形成する工程を更に含むことを特徴とする請 求項 14に記載の半導体装置の製造方法。
[22] 前記第 1の保護絶縁膜を、酸化膜、窒化膜、及び緩衝防止膜が順次積層されてな る 3層構造に形成することを特徴とする請求項 14に記載の半導体装置の製造方法。
[23] 前記第 2の導電パッド及び前記第 1の保護絶縁膜を覆うように第 2の保護絶縁膜を 形成した後、前記第 2の保護絶縁膜に、前記第 2の導電パッドの表面における前記 外部との電気的接続の部位のみを露出させる開口を形成する工程と、
前記第 2の保護絶縁膜を覆うように緩衝防止膜を形成した後、前記緩衝防止膜に、 前記第 2の導電パッドの表面における前記外部との電気的接続の部位のみを露出さ せる開口を形成する工程と
を更に含むことを特徴とする請求項 14に記載の半導体装置の製造方法。
[24] 前記第 1の保護絶縁膜及び前記第 2の保護絶縁膜を、共に酸ィ匕膜上に窒化膜を 積層してなる 2層構造に形成することを特徴とする請求項 23に記載の半導体装置の 製造方法。
[25] 前記第 1の保護絶縁膜における前記酸ィ匕膜下である第 1の領域と、
前記第 1の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第 2の 領域と、
前記第 1の保護絶縁膜における前記窒化膜上と、前記第 2の保護絶縁膜における 前記酸化膜下との間である第 3の領域と、
前記第 2の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第 4の 領域と、
前記第 2の保護絶縁膜における前記窒化膜上である第 5の領域と
力 選択された少なくとも 1種の領域を覆うように、前記キャパシタ膜への水分及び 水素の浸入を防止する水素拡散防止膜を形成する工程を更に含むことを特徴とする 請求項 24に記載の半導体装置の製造方法。
[26] 前記第 2の領域及び前記第 4の領域にそれぞれ前記水素拡散防止膜を形成する ことを特徴とする請求項 25に記載の半導体装置の製造方法。
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