JP2016164914A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016164914A
JP2016164914A JP2015044350A JP2015044350A JP2016164914A JP 2016164914 A JP2016164914 A JP 2016164914A JP 2015044350 A JP2015044350 A JP 2015044350A JP 2015044350 A JP2015044350 A JP 2015044350A JP 2016164914 A JP2016164914 A JP 2016164914A
Authority
JP
Japan
Prior art keywords
electrode
pad
drain
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015044350A
Other languages
English (en)
Other versions
JP6478395B2 (ja
Inventor
文生 山田
Fumio Yamada
文生 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2015044350A priority Critical patent/JP6478395B2/ja
Priority to US15/061,067 priority patent/US20160260676A1/en
Publication of JP2016164914A publication Critical patent/JP2016164914A/ja
Application granted granted Critical
Publication of JP6478395B2 publication Critical patent/JP6478395B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】耐湿性が改善された半導体装置を提供する。
【解決手段】半導体装置１Ａは、電界効果トランジスタのための半導体構造を提供する活性領域１１、並びに活性領域１１の周囲に設けられた不活性領域１２を有する半導体層１０と、活性領域１１上に設けられたゲート電極２０と、ゲート電極２０の両側の活性領域１１上に設けられたソース電極４０及びドレイン電極３０と、ドレイン電極３０と電気的に接続されたドレインパッド６０と、ドレイン電極３０及びドレインパッド６０を覆い、ドレインパッド６０上に開口８２ｂを有する絶縁膜８２と、ソース電極４０とドレインパッド６０との間の領域における、不活性領域１２に接して設けられた金属製のガード部９０とを備える。
【選択図】図１

Description

本発明は、半導体装置に関するものである。
特許文献１には、半導体装置に関する技術が記載されている。図１９は、この半導体装置の構成を示す断面図である。図１９に示されるように、この半導体装置１００は、絶縁膜１０２、パッド電極１０４、カバー絶縁膜１０６、及びボンディングワイヤ（ボンディング線）１０８を備える。絶縁膜１０２は、図示しない半導体基板上に設けられている。パッド電極１０４は、絶縁膜１０２上に設けられている。カバー絶縁膜１０６は、絶縁膜１０２及びパッド電極１０４を覆い、パッド電極１０４上に開口１０６ａを有する。ボンディングワイヤ１０８の一端は、パッド電極１０４上において開口１０６ａの全域を塞ぐように設けられている。半導体装置１００は、このような構造を備えることにより、開口１０６ａにおけるパッド電極１０４とカバー絶縁膜１０６との界面への水分の侵入を防ぐことを企図している。
特開平５−１３６１９７号公報
電界効果トランジスタのための構造を含む半導体装置においては、ドレイン電極と外部配線とを電気的に接続するための電極パッド（ドレインパッド）、及び、ソース電極と外部配線とを電気的に接続するための電極パッド（ソースパッド）が設けられる。これらの電極パッドは絶縁膜によって覆われる。そして、電極パッド上の絶縁膜には開口が形成されており、その開口において露出した電極パッド表面にボンディングワイヤの一端が接続される。
ところで、プラスチックパッケージなどの簡易なパッケージを備える半導体装置では、経年使用により、パッケージの内部に水分が侵入し易い。パッケージの内部に侵入した水分が、絶縁膜の開口から、絶縁膜と電極パッドとの界面に侵入し、他の絶縁膜との界面若しくは絶縁膜と半導体層との界面を伝って活性領域内の電極に至る。活性領域内の電極に至った水分は、電極間の電界により電極の金属をイオン化させることでイオンマイグレーションを生じさせ、ドレイン電極若しくはソース電極とゲート電極とをショートさせる。印加電圧が高いほどイオンマイグレーションが進行するので、特に高電圧で動作することの可能なＧａＡｓ系若しくはＧａＮ系の半導体素子において、信頼性を低下させる要因となる。従って、パッケージ内部の半導体素子が十分な耐湿性を有することが重要であり、これによって半導体装置の寿命を改善することができる。
なお、上記の半導体装置１００では、ボンディングワイヤ１０８とカバー絶縁膜１０６との界面から水分が侵入し易く、上記の問題を解決するには不十分であると考えられる。
本発明は、このような問題点に鑑みてなされたものであり、耐湿性が改善された半導体装置を提供することを目的とする。
上述した課題を解決するために、本願発明の一実施形態による半導体装置は、電界効果トランジスタのための半導体構造を提供する活性領域、並びに活性領域の周囲に設けられた不活性領域を有する半導体層と、活性領域上に設けられたゲート電極と、ゲート電極の両側の活性領域上に設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極のうち一方の電極と電気的に接続された電極パッドと、電極パッドを覆い、電極パッド上に開口を有する絶縁膜と、ソース電極及びドレイン電極のうち他方の電極と電極パッドとの間の領域における、不活性領域に接して設けられた金属製のガード部とを備える。
本発明によれば、耐湿性が改善された半導体装置を提供することができる。
図１は、本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図２は、図１のII−II断面を示す断面図である。 図３は、図１のIII−III断面を示す断面図である。 図４は、図１のIV−IV断面を示す断面図である。 図５は、ガード部の作製方法を示す断面図である。 図６は、比較例として、ガード部を備えない半導体装置の構成を示す平面図である。 図７は、水分の移動経路を示す図である。 図８は、一実施形態に係る半導体装置による効果を説明するための図である。 図９は、第１変形例に係る半導体装置の構成を示す平面図である。 図１０は、第２変形例に係る半導体装置の構成を示す平面図である。 図１１は、図１０のXI−XI断面を示す断面図である。 図１２は、図１０のXII−XII断面を示す断面図である。 図１３は、第３変形例に係る半導体装置１Ｅの構成を示す平面図である。 図１４は、第４変形例に係る半導体装置１Ｆの構成を示す平面図である。 図１５（ａ）は、第５変形例に係るガード部の構成を示す断面図である。図１５（ｂ）は、第６変形例に係るガード部の構成を示す断面図である。 図１６は、第７変形例に係る半導体装置の構成を示す平面図である。 図１７は、第８変形例に係るガード部の構成を示す断面図である。 図１８は、第８変形例に係る半導体装置の構成を示す平面図である。 図１９は、特許文献に記載された半導体装置の構成を示す断面図である。
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態による半導体装置は、電界効果トランジスタのための半導体構造を提供する活性領域、並びに活性領域の周囲に設けられた不活性領域を有する半導体層と、活性領域上に設けられたゲート電極と、ゲート電極の両側の活性領域上に設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極のうち一方の電極と電気的に接続された電極パッドと、電極パッドを覆い、電極パッド上に開口を有する絶縁膜と、ソース電極及びドレイン電極のうち他方の電極と電極パッドとの間の領域における、不活性領域に接して設けられた金属製のガード部とを備える。
通常、絶縁膜の開口から電極パッドと絶縁膜との界面に水分が侵入した場合、その水分は、絶縁膜の下面を伝って移動する。上記の半導体装置のように、電極パッドが一方の電極と電気的に接続されている場合、該一方の電極の下に位置する活性領域への水分の移動は、該一方の電極によって妨げられる。しかし、他方の電極の下に位置する活性領域へは、水分が移動し易い。そこで、上記の半導体装置では、他方の電極と電極パッドとの間に金属製ガード部が設けられており、このガード部は不活性領域に接している。これにより、電極パッドと絶縁膜との界面から絶縁膜の下面を伝って移動する水分が他方の電極下の活性領域に到達するためには、ガード部を越えなければならなくなる。従って、ガード部が設けられない場合と比較して水分の移動経路が長くなり、該活性領域に水分を到達しにくくすることができる。故に、上記の半導体装置によれば、耐湿性を改善することができる。
上記の半導体装置では、ガード部が絶縁膜に覆われてもよい。
上記の半導体装置では、ガード部の一部は絶縁膜から露出してもよい。これにより、水分の移動をより効果的に妨げることができる。
上記の半導体装置では、ガード部が、ドレイン電極に電気的に接続された電極パッドとソース電極との間、および、ソース電極に電気的に接続された電極パッドとドレイン電極との間のそれぞれに設けられてもよい。これにより、ソース電極下の活性領域、及びドレイン電極下の活性領域の双方におけるイオン水分の侵入を抑制し、耐湿性を更に高めることができる。
上記の半導体装置では、電極パッドと他方の電極との間の領域に複数のガード部が設けられてもよい。この様な構成により、上記の半導体装置の効果をより顕著に得ることができる。
上記の半導体装置では、ガード部が、電極パッドと電気的に接続されてもよい。
上記の半導体装置では、ガード部が、ゲート電極、ドレイン電極、およびソース電極と電気的に分離されてもよい。これにより、ガード部によって生じる寄生容量を低減することができる。
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本発明の一実施形態に係る半導体装置１Ａの構成を示す平面図である。図２は、図１のII−II断面を示す断面図である。図３は、図１のIII−III断面を示す断面図である。図４は、図１のIV−IV断面を示す断面図である。図１〜図４に示されるように、半導体装置１Ａは、半導体層１０、複数のゲート電極２０、複数のドレイン電極３０、複数のソース電極４０、ゲートパッド５０、ドレインパッド６０、ソースパッド７０、絶縁膜８１及び８２、並びにガード部９０を備えている。
半導体層１０は、例えばＧａＮ系半導体或いはＧａＡｓ系半導体といったIII−Ｖ族化合物系半導体からなる。一例では、半導体層１０は、異種基板（ＳｉＣ基板等）の上にＧａＮ系半導体からなるエピタキシャル層が結晶成長されてなるか、或いはＧａＡｓ基板上にＧａＡｓ系半導体からなるエピタキシャル層が結晶成長されてなる。半導体層１０は、活性領域１１及び不活性領域１２を有する。活性領域１１は、電界効果トランジスタのための半導体構造を提供する領域であって、半導体層１０の表面に沿った或る方向Ａ１を長手方向として半導体層１０の表面に形成されている。活性領域１１は、ドレイン電極３０及びソース電極４０と接触する第１導電型のソース／ドレイン領域と、ゲート電極２０と接触する第２導電型のチャネル領域とを含む。また、不活性領域１２は、活性領域１１の周囲に設けられた領域である。不活性領域１２は、活性領域１１と半導体基板上の他の半導体素子領域とを電気的に分離する。不活性領域１２は、例えば不純物（例えばＡｒ）をイオン注入することにより、半導体層１０を部分的に高抵抗化することによって形成される。あるいは、不活性領域１２は、活性領域１１となる部分を残して半導体層１０をメサエッチングすることにより形成されてもよい。なお、半導体層１０は、電子供給層と、その上に結晶成長されたキャップ層とを含んでもよい。半導体層１０がＧａＮ系半導体からなる場合、電子供給層は例えばＡｌＧａＮによって構成され、キャップ層は例えばＧａＮによって構成される。
複数のゲート電極２０は、活性領域１１のチャネル領域上に設けられた金属膜である。各ゲート電極２０は、絶縁膜８２によって完全に覆われている。各ゲート電極２０は、半導体層１０の表面に沿い方向Ａ１と交差する方向Ａ２に沿って延びる細長形状を呈しており、該方向Ａ２に沿って活性領域１１上を横断している。複数のゲート電極２０の一端は、不活性領域１２上に設けられて方向Ａ１に沿って延びる一本のゲート配線２１に接続されている。一例では、複数のゲート電極２０とゲート配線２１とは一体に形成されている。なお、ゲート配線２１もまた絶縁膜８２によって完全に覆われている。
ゲートパッド５０は、ゲート配線２１に隣接して不活性領域１２上に設けられた金属膜である。ゲートパッド５０は、ゲート配線２１に接続されており、一例ではゲート配線２１と一体に形成されている。ゲートパッド５０は、絶縁膜８２によって覆われており、ゲートパッド５０上に形成された絶縁膜８２の開口８２ａからその一部が露出している。ゲートパッド５０の露出した部分には、ゲート用ボンディングワイヤの一端が接合される。
複数のドレイン電極３０は、活性領域１１のドレイン領域上に設けられた金属膜である。各ドレイン電極３０は、ドレイン領域に接するオーミックコンタクト層３１と、オーミックコンタクト層３１上に形成された金属層３２とを有する。オーミックコンタクト層３１は例えばＴｉからなり、金属層３２は例えばＡｕからなる。なお、図ではオーミックコンタクト層３１が半導体層１０の表面（すなわちキャップ層）に接しているが、オーミックコンタクト層３１は、キャップ層の下の電子供給層に接してもよい。
各ドレイン電極３０は、絶縁膜８２によって完全に覆われている。各ドレイン電極３０は、方向Ａ２に沿って延びる細長形状を呈しており、該方向Ａ２に沿って活性領域１１上を横断している。また、各ドレイン電極３０は、方向Ａ１において各ゲート電極２０と並んで配置されている。複数のドレイン電極３０の一端は、不活性領域１２上にわたって延びており、ドレインパッド６０に接続されている。ドレイン電極３０は、本実施形態における一方の電極に相当する。
ドレインパッド６０は、金属製の電極パッドであって、活性領域１１を挟んでゲートパッド５０とは反対側の不活性領域１２上に設けられ、方向Ａ１に沿って延びている。また、ドレインパッド６０は、不活性領域に接している。一例では、複数のドレイン電極３０とドレインパッド６０とは一体に形成されている。ドレインパッド６０は、絶縁膜８２によって覆われており、ドレインパッド６０上に形成された絶縁膜８２の開口８２ｂからその一部が露出している。ドレインパッド６０の露出した部分には、ドレイン用ボンディングワイヤの一端が接合される。
複数のソース電極４０は、活性領域１１のソース領域上に設けられた金属膜である。各ソース電極４０は、ソース領域に接するオーミックコンタクト層４１と、オーミックコンタクト層４１上に形成された金属層４２とを有する。オーミックコンタクト層４１は例えばＴｉからなり、金属層４２は例えばＡｕからなる。なお、図ではオーミックコンタクト層４１が半導体層１０の表面（すなわちキャップ層）に接しているが、オーミックコンタクト層４１は、キャップ層が部分的に除去されることによりキャップ層から露出した電子供給層に接してもよい。
各ソース電極４０は、絶縁膜８２によって完全に覆われている。各ソース電極４０は、方向Ａ２に沿って延びる細長形状を呈しており、該方向Ａ２に沿って活性領域１１上を横断している。また、各ソース電極４０は、方向Ａ１において、各ゲート電極２０を挟んでドレイン電極３０とは反対側に並んで配置されている。すなわち、ドレイン電極３０及びソース電極４０は、ゲート電極２０の両側にそれぞれ並んで設けられている。なお、本実施形態では、方向Ａ１に沿って、ドレイン電極３０、ゲート電極２０、ソース電極４０、ゲート電極２０、ドレイン電極３０、・・・のようにこれらの電極が繰り返し配置されている。ソース電極４０は、本実施形態における他方の電極に相当する。
複数のソース電極４０の一端は、不活性領域１２上にわたって延びており、ソースパッド７０に接続されている。ソースパッド７０は、金属製の電極パッドであって、ゲートパッド５０と同じ側の不活性領域１２上に設けられ、方向Ａ１に沿って延びている。また、ソースパッド７０は、不活性領域に接している。一例では、複数のソース電極４０とソースパッド７０とは一体に形成されている。ソースパッド７０は、絶縁膜８２によって覆われており、ソースパッド７０上に形成された絶縁膜８２の開口８２ｃからその一部が露出している。ソースパッド７０の露出した部分には、ソース用ボンディングワイヤの一端が接合される。
ガード部９０は、金属製の膜であって、ドレインパッド６０と同じ側の不活性領域１２上において、ソース電極４０とドレインパッド６０との間に設けられ、不活性領域１２に接している。ガード部９０は、方向Ａ１に沿って延びる細長形状を呈している。本実施形態のガード部９０は、ドレイン電極３０及びドレインパッド６０と同一の材料からなり、ドレイン電極３０と一体に形成されることによって、ドレイン電極３０及びドレインパッド６０と電気的に接続されている。具体的には、複数本のガード部９０が複数のドレイン電極３０の間にそれぞれ配置されており、各ガード部９０の両端が、隣り合う２本のドレイン電極３０にそれぞれ連結されている。方向Ａ２におけるガード部９０の幅は、例えば１μｍ〜５０μｍである。このように、ガード部９０がドレイン電極３０及びドレインパッド６０と電気的に接続されることにより、これらを同一プロセスによって形成可能となり、プロセス工程の工数を簡略化することができる。また、ガード部９０とドレイン電極３０及びドレインパッド６０との隙間を低減できるので、水分の侵入を抑制することができる。
絶縁膜８１は、半導体層１０上に設けられ、半導体層１０と接している。図２及び図３に示されるように、絶縁膜８１は、ドレイン電極３０と活性領域１１とを接触させるための開口８１ａ、及び、ソース電極４０と活性領域１１とを接触させるための開口８１ｂを有する。なお、ゲート電極２０は、活性領域１１とショットキ接触しており、その表面は絶縁膜８１によって覆われている。また、図２に示されるように、絶縁膜８１は、ドレインパッド６０と不活性領域１２とを接触させるための開口８１ｃ、ソースパッド７０と不活性領域１２とを接触させるための開口８１ｄ、及び、ガード部９０と不活性領域１２とを接触させるための開口８１ｅを有する。絶縁膜８１の厚さは、例えば５００ｎｍである。
絶縁膜８２は、絶縁膜８１上に設けられた表面保護膜である。絶縁膜８２は、前述したように、ゲート電極２０、ドレイン電極３０、ソース電極４０、ゲートパッド５０、ドレインパッド６０、ソースパッド７０、及びガード部９０を覆う。絶縁膜８１，８２は、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮといったシリコン化合物からなる。絶縁膜８２の厚さは、例えば５００ｎｍである。このように、ガード部９０が絶縁膜８２に覆われていることによって、ガード部９０における外部からの水分の侵入を抑制することができる。
ここで、半導体装置１Ａの作製方法のうち、ドレインパッド６０、ガード部９０及びそれらの周辺構造の作製方法について説明する。図５は、作製方法を示す断面図である。まず、半導体層１０を用意する（図５（ａ））。次に、半導体層１０の活性領域内に電界効果トランジスタのための領域を形成しつつ、その過程で絶縁膜８１を半導体層１０上に形成する（図５（ｂ））。
そして、通常のフォトリソグラフィー技術を用いて絶縁膜８１にエッチング（例えば塩素系ガスを用いたドライエッチング）を施すことにより、絶縁膜８１に開口８１ｃ及び８１ｅを形成する（図５（ｃ））。続いて、開口８１ｃ，８１ｅ内の不活性領域１２上に種メタル（例えばＴｉ／Ａｕ、一例ではＴｉ厚さ１０ｎｍ、Ａｕ厚さ１００ｎｍ）を成膜し、その上に、Ａｕメッキ（例えば厚さ４μｍ）によってドレインパッド６０及びガード部９０を形成する（図５（ｄ））。その後、ドレインパッド６０、ガード部９０、及び露出した絶縁膜８１を覆うように絶縁膜８２を形成する（図５（ｅ））。最後に、通常のフォトリソグラフィー技術を用いて絶縁膜８２にエッチング（例えば塩素系ガスを用いたドライエッチング）を施すことにより、絶縁膜８２に開口８２ｂを形成する（図５（ｆ））。こうして、ドレインパッド６０、ガード部９０及びそれらの周辺構造を好適に作製することができる。
以上に説明した本実施形態による半導体装置１Ａによって得られる効果について説明する。図６は、比較例として、ガード部９０を備えない半導体装置１Ｂの構成を示す平面図である。このような構造では、図７に示すように、絶縁膜８２の開口８２ｂから露出しているドレインパッド６０と絶縁膜８２との界面に水分Ｗが侵入した場合、水分Ｗは、絶縁膜８２と絶縁膜８１との界面を移動し、また、絶縁膜８１と不活性領域１２との界面を移動して、活性領域１１に至る。
そして、前述したように、活性領域１１に浸入した水分Ｗはイオンマイグレーションを生じさせる。ここで、イオンマイグレーションとは、電界及び水分によって引き起こされる腐食現象である。活性領域１１に浸入した水分Ｗは、ドレイン電極３０とゲート電極２０或いはソース電極４０との間に印加された高電界によって、電極金属をイオン化させる。正イオンは負の電極に、負のイオンは正の電極にそれぞれ引き寄せられ、電子の授受が行われる。そのため、電極間でリーク電流が発生する。リーク電流が発生すると、電界効果トランジスタに電圧が正常に印加されなくなるため、電界効果トランジスタの特性が劣化する。更にイオンマイグレーションが続くと、引き寄せられたイオンが再析出されることによって各電極が延伸されて互いに近づく。そして、過度に近づいた電極間に電圧が印加されると、絶縁破壊が起きる。このような現象によって、ドレイン電極３０若しくはソース電極４０とゲート電極２０とがショートしてしまう。
上記の問題に対し、本実施形態の半導体装置１Ａでは、図８に示されるように、ソース電極４０とドレインパッド６０との間にガード部９０が設けられており、このガード部９０は不活性領域１２に接している。ここで、ガード部９０は金属で構成されている。金属と半導体の接触部分は、水分Ｗの侵入を阻止する効果が、絶縁膜と絶縁膜との界面、及び金属と絶縁膜との界面に比べて高い。このため、デバイス内部に侵入した水分Ｗが、ガード部９０と不活性領域１２の界面を通過することが抑制される。一方、デバイス内部に侵入した水分Ｗは、絶縁膜８２と絶縁膜８１との界面を移動するが、途中でガード部９０の上側を越えなければならない。これにより、ガード部９０が設けられない場合と比較して水分Ｗの移動経路が長くなることから、電界効果トランジスタの特性劣化が抑制できる。また、この観点から、絶縁膜８１上におけるガード部９０の厚みは大きいことが望ましい。ドレインパッド６０は、ボンディング衝撃を受け止めるために比較的厚く形成されることから、ガード部９０は、ドレインパッド６０の形成時に併せて形成されることが、製造工程の削減の点からも有利である。
このように、本実施形態の半導体装置１Ａによれば、活性領域１１に水分Ｗを到達しにくくし、或いは水分Ｗを遮断することができる。故に、半導体装置１Ａによれば、耐湿性を改善することができる。
本実施形態のように、ガード部９０がドレインパッド６０とソース電極４０との間に配置されることは、デバイスの信頼性向上に寄与する。通常、ドレイン電極３０に印加される電圧が最も大きく、これに対して、ソース電極４０の電位は接地電位である。電位差が大きいと、イオンマイグレーションが促進されるので、ドレイン電極用のドレインパッド６０とソース電極４０の間にガード部９０を設けることにより、デバイスの耐湿性を効果的に改善することができる。
また、半導体層１０は、本実施形態のようなＧａＮ系半導体の他、ＧａＡｓ系半導体によって構成されていてもよい。ＧａＮ系半導体及びＧａＡｓ系半導体は高電圧デバイスに好適に用いられるが、そのようなデバイスではイオンマイグレーションが顕著に生じる。本実施形態の半導体装置１Ａによれば、そのようなデバイスにおいて、耐湿性を効果的に改善することができる。
（第１変形例）
図９は、上記実施形態の第１変形例に係る半導体装置１Ｃの構成を示す平面図である。半導体装置１Ｃは、上記実施形態の構成に加えて、ガード部９１を更に備える。ガード部９１は、金属製の膜であって、ソースパッド７０と同じ側の不活性領域１２上において、ドレイン電極３０とソースパッド７０との間に設けられ、図２に示されたガード部９０と同様に、不活性領域１２に接している。ガード部９１は、方向Ａ１に沿って延びる細長形状を呈している。本実施形態のガード部９１は、ソース電極４０及びソースパッド７０と同一の材料からなり、ソース電極４０と一体に形成されることによってソースパッド７０と電気的に接続されている。具体的には、複数本のガード部９１が複数対のソース電極４０の間にそれぞれ配置されており、各ガード部９１の両端が、隣り合う２本のソース電極４０にそれぞれ連結されている。
水分の侵入は、ドレインパッド６０だけでなく、ソースパッド７０においても生じる。本変形例のように、ドレイン電極３０とソースパッド７０との間にガード部９１が設けられることにより、ドレイン電極３０の下の活性領域１１への水分の侵入を抑制し、耐湿性を更に高めることができる。なお、半導体装置は、ガード部９０及び９１の双方を備えてもよく、何れか一方のみを備えてもよい。半導体装置がガード部９１のみを備える場合、ソース電極４０が本変形例における一方の電極に相当し、ドレイン電極３０が本変形例における他方の電極に相当する。
（第２変形例）
図１０は、上記実施形態の第２変形例に係る半導体装置１Ｄの構成を示す平面図である。図１１は、図１０のXI−XI断面を示す断面図である。図１２は、図１０のXII−XII断面を示す断面図である。本変形例に係る半導体装置１Ｄと上記実施形態との相違点は、ガード部の構成である。なお、ガード部以外の構成については、上記実施形態と同様であるため詳細な説明を省略する。
本変形例のガード部９２は、金属製の膜であって、ドレインパッド６０と同じ側の不活性領域１２上において、ソース電極４０とドレインパッド６０との間に設けられ、不活性領域１２に接している。また、ガード部９２は、方向Ａ１に沿って延びる細長形状を呈しており、図１２に示されるように、ドレイン電極３０と不活性領域１２との間を通って延びている。一例として、本実施形態のガード部９２は、ゲート電極２０の形成工程において、同時に形成される。この場合、ガード部９２はＮｉ／Ａｕの積層構造を有する。一実施例では、Ｎｉの厚さは５０ｎｍであり、Ａｕの厚さは５００ｎｍである。ゲート電極２０と同じ工程で形成される場合、ガード部９２は、例えば金属の蒸着によって形成される。もちろん、ガード部９２を電極形成工程とは独立した工程により形成することも可能である。
ドレイン電極３０とガード部９２との間には、絶縁膜８１が介在している。本実施例の絶縁膜８１には開口８１ｅが形成されておらず、絶縁膜８１はガード部９２を覆っている。この様な構成は、不活性領域１２上にまずガード部９２が形成され、次に絶縁膜８１が形成されることに起因する。
本変形例によれば、上記実施形態と同様の効果を奏することができる。また、本変形例のように、ガード部９２及びドレインパッド６０が互いに異なる材料からなってもよい。この場合、ガード部９２に適した種々の材料、例えば半導体層１０との密着性が良い材料を選択することができる。また、絶縁膜８１によって、ガード部９２とドレイン電極３０とが厚み方向において電気的に分離される。これにより、ガード部９２は、ゲート電極２０、ソース電極４０、ドレイン電極３０と電気的に分離された状態になる。この構成により、ガード部９２によって生じる寄生容量を低減することができる。
（第３変形例）
図１３は、上記実施形態の第３変形例に係る半導体装置１Ｅの構成を示す平面図である。本変形例と上記実施形態との相違点は、ガード部の形状である。すなわち、本変形例のガード部９３の両端は、ドレイン電極３０と一体に形成されておらず、ドレイン電極３０から平面方向に離間されている。この様な構成であっても、上記実施形態と同様の効果を奏することができる。また、ガード部９３が、ゲート電極２０、ソース電極４０、ドレイン電極３０、及びそれらと接続される各電極パッドと電気的に分離されるので、ガード部９２によって生じる寄生容量を低減することができる。なお、本変形例のガード部９３は、ドレイン電極３０及びドレインパッド６０と同一の材料からなっても良く、異なる材料からなっても良い。
（第４変形例）
図１４は、上記実施形態の第４変形例に係る半導体装置１Ｆの構成を示す平面図である。本変形例と上記実施形態との相違点は、ソース電極４０とドレインパッド６０との間に介在するガード部の本数である。すなわち、本変形例では、ガード部９０が方向Ａ２に沿って複数本（図１４に示される例では２本）並んで配列されている。この様な構成により、上記実施形態の効果をより顕著に得ることができる。
（第５変形例）
図１５（ａ）は、上記実施形態の第５変形例に係るガード部９４の構成を示す断面図である。本変形例のガード部９４は、不活性領域１２に接する第１金属層９４ａと、第１金属層９４ａ上に設けられた第２金属層９４ｂとを含んで構成されている。第１金属層９４ａの構成材料と、第２金属層９４ｂの構成材料とは互いに異なる。一例では、第１金属層９４ａはＴｉからなるが、Ｔｉを含む合金であってもよい。また、第２金属層９４ｂはＡｕからなるが、Ａｕを含む合金であってもよい。このように、本変形例によれば、半導体層１０に対する密着性が良い第１金属層９４ａと、ガード部９４の厚さを確保するための第２金属層９４ｂとを組み合わせることができる。なお、一実施例では、第１金属層９４ａの厚さは例えば１００ｎｍであり、第１金属層９４ａはスパッタにより形成され、第２金属層９４ｂはメッキにより形成される。メッキによる金属の堆積は、厚膜化に好適である。
（第６変形例）
図１５（ｂ）は、上記実施形態の第６変形例に係るガード部９５の構成を示す断面図である。本変形例のガード部９５は、その一部が絶縁膜８２から露出している。本変形例によれば、絶縁膜８２とガード部９５の界面を沿って移動する水分Ｗは、露出部分によってその移動を妨げられる。ガード部９５の露出部分は、新たな水分の侵入を生じさせる場合もあるが、ドレインパッド６０の露出部分（開口８２ｂ）と比べて、その面積は格段に小さい。このため、ガード部９５の露出による耐湿性の低下は無視し得る。なお、本変形例のガード部９５は、ドレイン電極３０及びドレインパッド６０と同一の材料からなっても良く、異なる材料からなっても良い。
（第７変形例）
図１６は、上記実施形態の第７変形例に係る半導体装置１Ｇの構成を示す平面図である。本変形例と上記実施形態との相違点は、ガード部の形状である。すなわち、本変形例では、各ガード部９６の両端部が方向Ａ１に対して傾斜している。例えば本変形例のように、ガード部の平面形状は上記実施形態のような直線状に限らず、様々な形状であることができる。
（第８変形例）
図１７は、上記実施形態の第８変形例に係るガード部９７の構成を示す断面図である。本変形例のガード部９７では、不活性領域１２の表面からの厚さが、上記実施形態のガード部９０よりも薄い。このようなガード部９７であっても、上記実施形態の効果を好適に奏することができる。なお、本変形例のガード部９７は、ドレイン電極３０及びドレインパッド６０と同一の材料からなっても良く、異なる材料からなっても良い。
（第９変形例）
図１８は、上記実施形態の第９変形例に係る半導体装置１Ｈの構成を示す平面図である。本変形例と上記実施形態との相違点は、ガード部の平面形状である。すなわち、本変形例では、半導体装置１Ｈの端縁に最も近いガード部９８において、その一端（ドレイン電極３０と一体に形成された端とは反対側の端）が方向Ａ２に沿って屈曲しており、部分的に活性領域１１に沿っている。このような構成によれば、水分が活性領域１１に更に到達しにくくすることができる。
本発明による半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び各変形例では半導体層がIII−Ｖ族化合物半導体からなる場合を例示したが、本発明は、様々な種類の半導体層を備える半導体装置に適用可能である。
１Ａ〜１Ｈ…半導体装置、１０…半導体層、１１…活性領域、１２…不活性領域、２０…ゲート電極、２１…ゲート配線、３０…ドレイン電極、３１…オーミックコンタクト層、３２…金属層、４０…ソース電極、４１…オーミックコンタクト層、４２…金属層、５０…ゲートパッド、６０…ドレインパッド、７０…ソースパッド、８１，８２…絶縁膜、９０〜９８…ガード部、９４ａ…第１金属層、９４ｂ…第２金属層。

Claims (7)

  1. 電界効果トランジスタのための半導体構造を提供する活性領域、並びに前記活性領域の周囲に設けられた不活性領域を有する半導体層と、
    前記活性領域上に設けられたゲート電極と、
    前記ゲート電極の両側の前記活性領域上に設けられたソース電極及びドレイン電極と、
    前記ソース電極及び前記ドレイン電極のうち一方の電極と電気的に接続された電極パッドと、
    前記電極パッドを覆い、前記電極パッド上に開口を有する絶縁膜と、
    前記ソース電極及び前記ドレイン電極のうち他方の電極と前記電極パッドとの間の領域における、前記不活性領域に接して設けられた金属製のガード部と、
    を備える、半導体装置。
  2. 前記ガード部は前記絶縁膜に覆われている、請求項１に記載の半導体装置。
  3. 前記ガード部の一部は前記絶縁膜から露出している、請求項２に記載の半導体装置。
  4. 前記ガード部は、前記ドレイン電極に電気的に接続された電極パッドと前記ソース電極との間、および、前記ソース電極に電気的に接続された電極パッドと前記ドレイン電極との間のそれぞれに設けられている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記電極パッドと前記他方の電極との間の領域に複数の前記ガード部が設けられている、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ガード部は、前記電極パッドと電気的に接続されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記ガード部は、前記ゲート電極、前記ドレイン電極、および前記ソース電極と電気的に分離されている、請求項１〜６のいずれか一項に記載の半導体装置。
JP2015044350A 2015-03-06 2015-03-06 半導体装置 Active JP6478395B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015044350A JP6478395B2 (ja) 2015-03-06 2015-03-06 半導体装置
US15/061,067 US20160260676A1 (en) 2015-03-06 2016-03-04 Semiconductor device having guard metal that suppress invasion of moisture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015044350A JP6478395B2 (ja) 2015-03-06 2015-03-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2016164914A true JP2016164914A (ja) 2016-09-08
JP6478395B2 JP6478395B2 (ja) 2019-03-06

Family

ID=56850153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015044350A Active JP6478395B2 (ja) 2015-03-06 2015-03-06 半導体装置

Country Status (2)

Country Link
US (1) US20160260676A1 (ja)
JP (1) JP6478395B2 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261613A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 半導体装置およびその製造方法
WO2007116501A1 (ja) * 2006-03-31 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
JP2010177550A (ja) * 2009-01-30 2010-08-12 Sumitomo Electric Device Innovations Inc 半導体装置
JP2013026251A (ja) * 2011-07-15 2013-02-04 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
JP4041660B2 (ja) * 2001-05-31 2008-01-30 ユーディナデバイス株式会社 半導体装置及びその製造方法
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4810072B2 (ja) * 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
US9640649B2 (en) * 2004-12-30 2017-05-02 Infineon Technologies Americas Corp. III-nitride power semiconductor with a field relaxation feature
JP5090696B2 (ja) * 2006-09-12 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
EP2135286B1 (de) * 2007-02-22 2015-09-23 Forschungsverbund Berlin E.V. Halbleiterbauelement mit feldplattenstruktur und verfahren zu dessen herstellung
JP5319084B2 (ja) * 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US8174051B2 (en) * 2007-06-26 2012-05-08 International Rectifier Corporation III-nitride power device
US8791503B2 (en) * 2007-09-18 2014-07-29 International Rectifier Corporation III-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
US7667302B1 (en) * 2008-09-09 2010-02-23 Mediatek Inc. Integrated circuit chip with seal ring structure
US7851856B2 (en) * 2008-12-29 2010-12-14 Alpha & Omega Semiconductor, Ltd True CSP power MOSFET based on bottom-source LDMOS
US8754496B2 (en) * 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US20110049569A1 (en) * 2009-09-02 2011-03-03 International Rectifier Corporation Semiconductor structure including a field modulation body and method for fabricating same
JP5618571B2 (ja) * 2010-03-02 2014-11-05 パナソニック株式会社 電界効果トランジスタ
US8749018B2 (en) * 2010-06-21 2014-06-10 Infineon Technologies Ag Integrated semiconductor device having an insulating structure and a manufacturing method
JP2012084743A (ja) * 2010-10-13 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置及び電源装置
JP5866773B2 (ja) * 2011-02-25 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5874173B2 (ja) * 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
US8901604B2 (en) * 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
JP5739774B2 (ja) * 2011-09-13 2015-06-24 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5908692B2 (ja) * 2011-09-29 2016-04-26 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6014984B2 (ja) * 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法
JP5648658B2 (ja) * 2012-08-02 2015-01-07 トヨタ自動車株式会社 半導体装置の製造方法
JP5830669B2 (ja) * 2013-05-29 2015-12-09 パナソニックＩｐマネジメント株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261613A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 半導体装置およびその製造方法
WO2007116501A1 (ja) * 2006-03-31 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
JP2010177550A (ja) * 2009-01-30 2010-08-12 Sumitomo Electric Device Innovations Inc 半導体装置
JP2013026251A (ja) * 2011-07-15 2013-02-04 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP6478395B2 (ja) 2019-03-06
US20160260676A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
US8748995B2 (en) Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect
JP5526470B2 (ja) 窒化物系化合物半導体装置
US11257938B2 (en) Group III nitride semiconductor device with first and second conductive layers
JP5884094B2 (ja) 窒化物半導体装置
JP2008034438A (ja) 半導体装置
JPWO2018230136A1 (ja) 窒化物半導体装置及びその製造方法
US20170352753A1 (en) Field-effect transistor
JP7464763B2 (ja) 窒化物半導体装置
JP6496149B2 (ja) 半導体装置および半導体装置の製造方法
JP2020198327A (ja) 窒化物半導体装置
US10672876B2 (en) Field-effect transistor having a bypass electrode connected to the gate electrode connection section
JP2018186142A (ja) 半導体装置
US11296193B2 (en) Nitride semiconductor device
JP2014078561A (ja) 窒化物半導体ショットキバリアダイオード
WO2016024387A1 (ja) 半導体装置
JP2019087740A (ja) 半導体装置
JP2017220508A (ja) 半導体装置
JP6478395B2 (ja) 半導体装置
JP6083259B2 (ja) 窒化物半導体装置
JP6432638B2 (ja) 半導体装置の動作方法および設計方法
JP2007208036A (ja) 半導体素子
JP2000340580A (ja) 半導体装置
TW201842583A (zh) 半導體裝置
JP6689424B2 (ja) 半導体装置
JP5765143B2 (ja) 高電子移動度トランジスタとその製造方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20171221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190204

R150 Certificate of patent or registration of utility model

Ref document number: 6478395

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250