KR100723585B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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고우이치 나가이
히토시 사이토
가오루 스가와라
마코토 다카하시
마사히토 구도
가즈히로 아사이
유키마사 미야자키
가츠히로 사토
가오루 사이고
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 수분의 침입에 따른 열화를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
강유전체 커패시터를 형성한 후, 이 강유전체 커패시터에 접속된 Al 배선(30)(도전 패드)을 형성한다. 다음에, Al 배선(30)의 주위에 실리콘 산화막(32) 및 실리콘 질화막(33)을 형성한다. 그리고, 실리콘 산화막(32)으로의 수분의 침입을 억제하는 침입 억제막으로서 Al2O3막(35)을 형성한다.
강유전체 커패시터, 실리콘 산화막, 침입 억제막, 패드부

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1은 본 발명의 실시예에 따른 방법에 의해 제조되는 강유전체 메모리의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2b는 도 2a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2c는 도 2b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2d는 도 2c에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2e는 도 2d에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2f는 도 2e에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2g는 도 2f에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내 는 단면도.
도 2h는 도 2g에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3a는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3b는 도 3a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3c는 도 3b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 5a는 본 발명의 제4 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 5b는 도 5a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 5c는 도 5b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 6a는 본 발명의 제5 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 6b는 도 6a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내 는 단면도.
도 6c는 도 6b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7a는 본 발명의 제6 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7b는 도 7a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7c는 도 7b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7d는 도 7c에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7e는 도 7d에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7f는 도 7e에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7g는 도 7f에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 7h는 도 7g에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8a는 본 발명의 제7 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8b는 도 8a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8c는 도 8b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8d는 도 8c에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8e는 도 8d에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8f는 도 8e에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8g는 도 8f에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8h는 도 8g에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 8i는 도 8h에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9a는 본 발명의 제7 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9b는 도 9a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내 는 단면도.
도 9c는 도 9b에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9d는 도 9c에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9e는 도 9d에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9f는 도 9e에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9g는 도 9f에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9h는 도 9g에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9i는 도 9h에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 9j는 도 9i에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 단면 상의 레이아웃을 나타내는 도면.
도 11은 본 발명의 실시예에 따른 반도체 장치의 세로 구조를 나타내는 단면 도.
도 12는 Al 배선(30)의 일부가 패드로서 사용되는 구조를 나타내는 단면도.
도 13은 Al2O3막(35)을 나타내는 도면.
도 14a는 본 발명의 실시예에 따른 반도체 장치의 레이아웃(다른 칩 포함함)을 나타내는 도면.
도 14b는 Al2O3막(35)의 레이아웃을 나타내는 도면.
도 15a는 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 나타내는 도면.
도 15b는 도 15a 중 파선으로 둘러싸인 영역을 나타내는 확대도.
도 15c는 도 15b에 나타내는 영역에서의 TiN막(41)의 레이아웃을 나타내는 도면.
도 16은 TiN막(41)을 나타내는 도면.
도 17은 내습성 링(220)을 나타내는 도면이다.
도 18a는 내습성 링(220)과 TiN막(41)의 관계를 나타내는 도면.
도 18b는 도 18a 중 파선으로 둘러싸인 영역을 나타내는 확대도.
도 19는 일반적인 논리 회로 또는 강유전체 커패시터를 탑재한 반도체 회로를 나타내는 도면.
도 20은 1칩의 레이아웃을 나타내는 도면.
도 21은 도 20 중 X-Y선에 따른 단면 상의 레이아웃을 나타내는 도면.
도 22는 도 21 중 A-B선에 따른 단면도.
도 23은 도 22에 관한 것으로, 균열이 발생하는 위치를 나타내는 단면도.
도 24는 특허문헌 1(일본국 특개평10-92817호 공보)에 기재된 반도체 장치의 구조를 나타내는 단면도.
도 25는 도 24에 관한 것으로, 균열이 발생하는 위치를 나타내는 단면도.
도 26은 특허문헌 1에 기재된 다른 반도체 장치의 구조를 나타내는 단면도.
도 27a는 특허문헌 2(일본국 특개평6-69270호 공보)에 기재된 반도체 장치의 구조를 나타내는 단면도.
도 27b는 특허문헌 2에 기재된 반도체 장치의 구조를 나타내는 평면도.
도 28은 특허문헌 2에 기재된 반도체 장치에서 상정되는 회로부의 구조를 나타내는 단면도.
도 29는 특허문헌 3(일본국 특허 제3305211호 공보)에 기재된 반도체 장치의 구조를 나타내는 단면도.
도 30은 특허문헌 3에 기재된 반도체 장치에서 상정되는 회로부의 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
9a : 하부 전극
10a : 용량 절연막
11a : 상부 전극
12, 13, 20, 27, 35 : Al2O3막
32 : 실리콘 산화막
33, 61, 62 : 실리콘 질화막
41 : TiN막
101 : 강유전체 커패시터
102 : MOS 트랜지스터
103 : 비트선
104 : 워드선
105 : 플레이트선
본 발명은 강유전체 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 강유전체의 분극 반전을 이용해서 정보를 강유전체 커패시터에 유지하는 강유전체 메모리(FeRAM)의 개발이 진척되고 있다. 강유전체 메모리는 전원을 꺼도 유지된 정보가 소실되지 않는 불휘발성 메모리이며, 고집적화, 구동의 고속화, 내구성의 향상 및 저소비 전력화를 실현할 수 있기 때문에 특히 주목받고 있다.
강유전체 커패시터를 구성하는 강유전체막의 재료로서는, PZT(Pb(Zr, Ti)O3) 및 SBT(SrBi2Ta2O9) 등의 페로부스카이트 결정 구조를 갖는 강유전체 산화물이 주로 사용되고 있다. 이들 재료에서는, 10∼30μC/㎠정도의 큰 잔류 분극량을 얻을 수 있다. 그러나, 이들 강유전체막에 관해서, 실리콘 산화막 등의 물과의 친화성이 높은 층간 절연막을 거쳐서 외부로부터 침입한 수분에 의해 강유전체의 특성이 열화되는 것이 알려져 있다. 외부로부터 강유전체 메모리(반도체 장치)에 침입한 수분은 층간 절연막 및 메탈 배선을 형성할 때의 고온 프로세스 중에 수소와 산소와에 분해된다. 그리고, 강유전체막까지 도달한 수소가 강유전체막의 산소와 반응하여, 강유전체막에 산소 결손이 발생하여, 결정성이 저하되는 것이다.
또한, 강유전체 메모리가 제조된 후에도, 장기간 사용되면, 수소의 침입에 따라 강유전체막의 잔류 분극량 및 유전율이 저하하여, 강유전체 커패시터의 성능이 열화되는 것이 있다. 이러한 성능의 열화는 강유전체 커패시터에 한하지 않고, 다른 트랜지스터 등의 반도체 소자에서도 생기는 경우가 있다.
일반적인 논리 회로 또는 강유전체 커패시터를 탑재한 반도체 회로의 전체도를 도 19에 나타낸다. 이것은 1 샷(shot)으로 복수의 칩이 형성되는 멀티 칩 구성의 것이다. 또한, 도 20에 1 칩을 확대한 것을 나타낸다. 1 칩은 도 20에 나타낸 바와 같이, 칩 외주에 배치되어 있는 PAD부와, 그 안에 배치되어 있는 회로부로 구획된다. 그리고, 혼재품의 경우에는, 회로부가 FeRAM부와 논리부로 더 구획된다. 도 21은 도 20 중의 X-Y선에 따른 단면 상의 레이아웃을 나타내는 도면이다. 이 칩은 X측으로부터 스크라이브부(501), 스크라이브부-PAD 경계부(502), PAD부(503), PAD부-회로 경계부(504), FeRAM부(셀부)(505), 회로-회로 경계부(506), 논리부(507), PAD부-회로 경계부(508), PAD부(509), 스크라이브부-PAD 경계부(510), 및 스크라이브부(511)로 구획된다. 그리고, 스크라이브부(501 및 511)의 더욱 외측은 다른 칩의 영역이다.
도 22는 일반적인 논리 회로 또는 강유전체 커패시터를 탑재한 반도체 회로의 PAD부(A∼B의 단면도)의 구조를 나타내는 단면도이다. 도 22에 나타낸 바와 같이, PAD 배선부(배선부(526))의 상방에는, 패시베이션막으로서 실리콘 산화막(522) 및 실리콘 질화막(523)이 형성되어 있고, 그 상방에 폴리이미드층(PI층)(524)이 형성되어 있다. 또한, PAD 배선부(526)는 배선 컨택트부(525)를 통해서 배선부(521)의 상방에 형성되어 있다. 배선부(521)와 PAD 배선부(526) 사이에는, 실리콘 산화막(527)이 형성되어 있다. 이러한 구조가 일반적인 PAD 구조이지만, 이 PAD 구조는 다음과 같은 문제를 안고 있다.
제1로, 실리콘 산화막(522)은 물 및 수소를 배리어 하는 기능은 없고, 오히려 흡습성을 갖고 있다. 따라서, 실리콘 산화막(522)이 표면에 노출되어 있는 경우에는, 물 및 수소를 내부에 투과시켜버린다.
제2로, 실리콘 질화막(523)은 물을 어느 정도 배리어 하는 기능을 갖지만, 수소는 투과시켜버린다. 단순하게 물을 막는 목적으로 실리콘 질화막(523)을 두껍게 하면, 그에 따라 물에 대한 배리어 성능도 향상한다. 그러나, 실리콘 질화막(523)을 형성하는 과정에서 수소기를 포함하는 가스(예를 들면 암모니아)를 이용하 기 때문에, 그 영향으로 강유전체 커패시터가 열화해버린다. 이 때문에, 실리콘 질화막을 과도하게 두껍게 할 수는 없다.
제3으로, 폴리이미드층(524)에 대해서도, 실리콘 산화막(522)과 마찬가지로 물 및 수소에 대한 배리어성이 전혀 없다.
따라서, 종래의 PAD부 구성 및 회로부 구성에서는 하기와 같은 것이 일어난다.
(A) PAD부에서 물 및 수소가 침입한다.
(B) 회로부에서 수소가 침입함과 동시에, 약간의 물이 침입한다.
즉, 종래의 PAD부 구성에서는, 물 및 수소의 침입을 충분하게 막을 수 없다. 또한, 도 23에 나타낸 바와 같이, 실리콘 질화막(523)에 균열이 생길 우려도 있다.
이들 문제를 개선하기 위해서, 특허문헌 1 및 4에는, 금속막을 이용하여 수분 및 수소의 침입을 방지하고자 하는 기술이 개시되어 있다. 그 주된 구조를 도 24에 나타낸다. 층간 절연막(531) 위에, 금속 배선(532), 절연막(533), 패시베이션막(534) 및 본딩 패드(535)가 형성되어 있다. 이 구조에서는, PAD부 위에 금속 PAD부를 더 형성하여, PAD부 상방의 실리콘 산화막의 노출을 막고 있는 것이 특징이다. 그러나, 이 구조에서도, 하기와 같은 것이 일어난다.
(A) PAD부에서는 물의 침입이 없다. 금속막이기 때문에 수소의 배리어성도 높다. 다만, 현실에는 PAD부 상부의 금속 PAD부는 측벽에 균열이 생기기 쉽다. 또한, 이러한 공지예의 구성을 취할 경우, 금속 PAD부를 두껍게 형성하고 나서 CMP 처리를 해서 평탄하게 하거나, 도금 처리할 필요가 있지만, 그러한 기재가 특허문 헌 1 및 4에는 없다. 따라서, 특허문헌 1 및 4에 기재된 방법으로 형성된 구조는 도 25에 나타낸 바와 같이 된다. 또한, CMP 처리를 실시한 후에 얻어지는 구조로서, 도 26과 같은 것이 개시되어 있으나, 이 구조의 경우, PAD부의 CMP 처리 시에 패시베이션막(실리콘 질화막)(534)에 마이크로 스크래치가 생긴다.
(B) 회로부에서는 약간의 물이 침입, 수소는 그대로 침입한다.
(C) 제 2 금속막 형성 시, 패시베이션막을 H 스토퍼로서 사용하고 있기 때문에, 표면에 요철이 생겨, 그 미세한 요철부에서 수소가 들어오기 쉽다.
특허문헌 2에도, 수분 및 수소의 침입을 방지하고자 하는 기술이 개시되어 있다. 그 주된 구조를 도 27a 및 도 27b에 나타낸다. 반도체 기판(541) 위에, 알루미늄막(542), 층간막(543), 알루미늄막(544) 및 커버막(545)이 형성되고, 알루미늄막(544)에 본딩와이어(546)가 접속되어 있다. 이 구조에서는, PAD부가 완전하게 금속막(알루미늄막(544))으로 피막되어 있지만, 하기의 것이 일어난다.
(A) PAD부에서는 물의 침입이 없다. 알루미늄막(544)의 형성 방법은 기재되어 있지 않지만, 이러한 구조를 취함으로써, PAD부에서만, 물의 침입이 없어지고, 수소의 침입도 적어진다.
(B) 회로부에 관한 기재가 없지만, 당시의 기술 수준을 고려하면, 회로부는 도 28과 같은 구조로 된다고 생각된다. 이러한 구조에서는, 상방으로부터 물 및 수소가 침입해버린다.
특허문헌 3에도, 수분 및 수소의 침입을 방지하고자 하는 기술이 개시되어 있다. 그 주된 구조를 도 29에 나타낸다. 반도체 기판(551) 위에, 층간 절연막 (552), 패드 금속막(553), PSG막(554), 실리콘 질화막(555) 및 금속막(556)이 형성되어 있다. 이 구조에서는, PAD부는 완전하게 금속막(556)으로 피막되어 있지만, 하기의 것이 일어난다.
(A) PAD부는 금속막(556)으로 피막되어 있으므로, 수분의 침입은 없다. 다만, 금속막(556)이 알루미늄 막인 경우, 수소 배리어성은 그다지 높지 않기 때문에, 다소는 수소가 침입한다. 또한, PAD부 측벽의 금속막(556)은 스퍼터링법으로는 두껍게 형성할 수 없기 때문에, 나중에 균열이 생길 가능성이 있다.
(B) 회로부에 관한 기재가 없지만, 당시의 기술 수준을 고려하면, 회로부는 도 30과 같은 구조로 된다고 생각된다. 이러한 구조에서는, 상방으로부터 물 및 수소가 침입해버린다.
이와 같이, 이들 종래 기술을 채용해도, 수분의 침입에 따른 강유전체 커패시터 등의 열화를 충분하게 억제하는 것은 매우 곤란하다.
[특허문헌 1] 일본국 특개평 10-92817호 공보
[특허문헌 2] 일본국 특개평 6-69270호 공보
[특허문헌 3] 일본국 특개평 4-58531호 공보
[특허문헌 4] 일본국 특허 제3305211호 공보
본 발명의 목적은 수분 및 수소의 침입에 따른 열화를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본원 발명자는 상기 과제를 해결하고자 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러가지 형태에 도달했다.
본 발명에 따른 반도체 장치에는, 소자와, 상기 소자에 접속된 도전 패드와, 상기 도전 패드의 주위에 형성된 실리콘 산화막이 설치되어 있다. 또한, 상기 실리콘 산화막으로의 수소 및 수분의 침입을 억제하는 침입 억제막이 설치되어 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 소자를 형성한 후, 상기 소자에 접속된 도전 패드를 형성한다. 다음에, 상기 도전 패드의 주위에 실리콘 산화막을 형성한다. 그리고, 상기 실리콘 산화막으로의 수소 및 수분의 침입을 억제하는 침입 억제막을 형성한다. 침입 억제막은 PAD부 뿐만 아니라, 회로 상 스크라이브 위까지 연장되어 형성되어 있는 것이 바람직하다.
이하, 본 발명의 실시예에 대해서, 첨부의 도면을 참조해서 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조되는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 한 방향으로 뻗는 복수개의 비트선(103), 비트선(103)이 뻗는 방향에 대하여 수직 방향으로 뻗는 복수개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자와 정합(整合)하도록 하여, 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(101) 및 MOS 트랜지스터(스위칭부)(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽의 소스·드레인은 비트선(103)에 접속되고, 다른쪽의 소스·드레인은 강유전체 커패시터(101)의 한쪽 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 뻗는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유되고 있다. 마찬가지로, 각 비트선(103)은 그것이 뻗는 방향과 동일한 방향으로 나열되는 MOS 트랜지스터(102)에 의해 공유되고 있다. 워드선(104) 및 플레이트선(105)이 뻗는 방향, 비트선(103)이 뻗는 방향은 각각 행 방향, 열방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상기의 것에 한정되지 않는다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라 데이터가 기억된다.
(제 1 실시예)
다음에, 본 발명의 제 1 실시예에 관하여 설명한다. 다만, 여기에서는, 편의상 반도체 장치의 단면구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시예에 따른 반도체 장치로서는, 도 10에 나타낸 바와 같이, 좌로부터, 스크라이브부(201), 스크라이브부-PAD부 경계부(202), PAD부(패드부)(203), PAD부-회로부 경계부(204), 논리부(205), 회로-회로간 경계부(206), FeRAM부(강유전체 커패시터부)(207), PAD부-회로부 경계부(208), PAD부(209), 스크라이브부-PAD부 경계 부(210), 및 스크라이브부(211)를 구비한 것을 제조한다.
이하의 설명에서는, FeRAM부(207) 이외의 영역에 대해서는, FeRAM부(207)의 형성 방법으로 대표할 수 있기 때문에, 그 형성 방법의 설명은 생략한다.
또한, 도 11에 나타낸 바와 같이, 반도체 장치의 세로 구조를 분류하면, 반도체 장치는 배선층(301), 강유전체층(302) 및 트랜지스터층(303)으로 구성되어 있다고도 할 수 있다. 트랜지스터층(303)에는, FeRAM 메모리에 사용되는 트랜지스터(도시하지 않음)와, 논리부(205)에 사용되는 트랜지스터(도시하지 않음)가 포함되어 있다. FeRAM부(207)에서는 FeRAM 커패시터의 근방 또는 하측에 트랜지스터가 위치하고, 논리부(205)에서는 논리 회로의 근방 또는 하측에 트랜지스터가 배치되어 있다. 또한, 도면을 간략화하기 위해서, 논리부(205) 내의 트랜지스터는 도면으로부터 생략하고 있다.
본 실시예에서는, 우선 도 2a 및 도 10에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1)의 표면에, 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예를 들면 로코스(LOCOS: Local Oxidation of Silicon)법에 의해 형성한다. 다음에, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에, 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 및 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이 트랜지스터는 도 1 중의 MOS 트랜지스터(102)에 상당한다. 게이트 절연막(3)으로서는, 예를 들면 열산화에 의해 두께 100nm 정도의 SiO2막을 형성한다. 이 어서, 전체 면에, 실리콘 산질화막(7)을 MOSFET를 덮도록 해서 형성하고, 전체 면에 실리콘 산화막(8a)을 더 형성한다. 실리콘 산질화막(7)은 실리콘 산화막(8a)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 실리콘 산화막(8a)으로서는, 예를 들면 CVD법에 의해 두께가 700nm 정도인 TEOS(tetraethylorthosilicate)막을 형성한다.
그 후, N2 분위기 중에서, 650℃, 30분 간의 어닐링 처리를 함으로써, 실리콘 산화막(8a)의 탈가스를 행한다. 다음에, 실리콘 산화막(8a) 위에, 하부 전극 밀착층으로서, 예를 들면 스퍼터링법에 의해 두께가 20nm정도인 Al2O3막(8b)을 형성한다. Al2O3막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)으로서는, 예를 들면 스퍼터링법에 의해 두께가 150nm 정도인 Pt막을 형성한다.
다음에, 도 2a에 나타낸 바와 같이, 하부 전극막(9) 위에 강유전체막(10)을 비정질 상태로 형성한다. 강유전체막(10)으로서는, 예를 들면 PLZT((Pb, La)(Zr, Ti)O3) 타깃을 사용하고, RF 스퍼터링법에 의해 두께가 100nm 내지 200nm 정도인 PLZT막을 형성한다. 이어서, Ar 및 O2를 함유하는 분위기 중에서 650℃ 이하에서의 열처리(RTA: Rapid Thermal Annealing)를 행하고, 산소 분위기 중에서 750℃에서의 RTA를 더 행한다. 이 결과, 강유전체막(10)이 완전하게 결정화됨 동시에, 하부 전극막(9)을 구성하는 Pt막이 치밀화되어, 하부 전극막(9)과 강유전체막(10) 간의 계면 근방에서의 Pt와 O의 상호 확산이 억제된다.
그 후, 도 2a에 나타낸 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다. 상부 전극막(11)의 형성 시에는, 예를 들면 스퍼터링법에 의해 두께가 200nm 내지 300nm 정도인 산화 이리듐막을 형성한다.
계속해서, 상부 전극막(11)을 패터닝함으로써, 도 2b에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음에, 패터닝에 의한 손상 등을 회복시키기 위한 산소를 함유하는 분위기 중에서의 열처리를 행한다. 다음에, 강유전체막(10)의 패터닝을 행함으로써, 도 2b에 나타낸 바와 같이 용량 절연막(10a)을 형성한다. 계속해서, 후에 형성하는 Al2O3막의 벗겨짐 방지용의 산소 어닐링을 행한다. 그 다음에, 도 2b에 나타낸 바와 같이 보호막으로서 Al2O3막(12)을 스퍼터링법으로 전체 면에 형성한다. 그 다음에, 스퍼터링에 의한 손상을 완화하기 위해서, 산소 어닐링을 행한다. 보호막(Al2O3막(12))에 의해, 외부로부터의 수소의 강유전체 커패시터으로의 침입이 방지된다.
그 후, 도 2b에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)의 패터닝 을 행함으로써, 하부 전극(9a)을 형성한다. 계속해서, 후에 형성하는 Al2O3막의 벗겨짐 방지용의 산소 어닐링을 행한다. 하부 전극(9a), 용량 절연막(10a) 및 상부 전극(11a)을 구비한 강유전체 커패시터는 도 1 내의 강유전체 커패시터(101)에 상당한다. 계속해서, 도 2b에 나타낸 바와 같이, 보호막으로서 Al2O3막(13)을 스퍼터링법으로 전체 면에 형성한다. 그 다음에, 커패시터 누설을 줄이기 위해서, 산소 어닐링을 행한다.
다음에, 도 2c에 나타낸 바와 같이, 층간 절연막(14)을 고밀도 플라즈마법에 의해 전체 면에 형성한다. 층간 절연막(14)의 두께는, 예를 들면 1.5㎛ 정도로 한다. 그 다음에, CMP(화학 기계적 연마)법에 의해, 층간 절연막(14)의 평탄화를 행한다. 그 후, N2O 가스를 사용한 플라즈마 처리를 행한다. 이 결과, 층간 절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라즈마 처리는 N 또는 O의 적어도 한쪽이 포함된 가스를 사용하고 있으면 유효적이다.
그 다음에, 도 2d에 나타낸 바와 같이, 트랜지스터의 고농도 확산층(22) 위의 실리사이드층(5)까지 도달하는 구멍을, 층간 절연막(14), Al2O3막(13), Al2O3막(8b), 실리콘 산화막(8a) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속해서 구멍 내에 형성함으로써, 배리어 메탈막(도시하지 않음)을 형성한다. 계속해서, 구멍 내에, CVD(화학 기상 성장)법으로 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(15)를 더 형성한다.
그 후, W 플러그(15)의 산화 방지막으로서 SiON막(도시하지 않음)을, 예를 들면 플라즈마 증속 CVD법에 의해 형성한다. 계속해서, 상부 전극(11a)까지 도달하는 컨택트홀 및 하부 전극(9a)까지 도달하는 컨택트홀을, SiON막, 층간 절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 손상을 회복시키기 위해서, 산소 어닐링을 행한다. 다음에, SiON막(16)을 에치백에 의해 전체 면에 걸쳐 제거 함으로써, W 플러그(15)의 표면을 노출시킨다. 그 다음에, 도 2d에 나타낸 바와 같이, 상부 전극(11a)의 표면의 일부, 하부 전극(9a)의 표면의 일부, 및 W 플러그(15)의 표면이 노출한 상태에서, 배리어 메탈막, Al막 및 배리어 메탈막을 형성하고, 이들의 패터닝을 행함으로써, 배선(17)을 형성한다. 이 때, 예를 들면 W 플러그(15)와 상부 전극(11a)을 배선(17)의 일부에서 서로 접속한다.
그 후, 도 2e에 나타낸 바와 같이, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(19)을 전체 면에 형성하고, 그 표면을 평탄화한다. 그 다음에, 실리콘 산화막(19) 위에, 수소 및 수분의 침입을 방지하는 보호막으로서 Al2O3막(20)을 칩의 전체 면에 형성한다. 또한, Al2O3막(20) 위에, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(23)을 형성한다.
그 후, 도 2e에 나타낸 바와 같이, 칩 전체 면의 실리콘 산화막(23), Al2O3막(20) 및 실리콘 산화막(19)에, 배선(17)까지 도달하는 비어 홀을 형성하고, 그 내부에 W 플러그(24)를 매립한다.
계속해서, 도 2e에 나타낸 바와 같이, 배선(25), 실리콘 산화막(26), 칩 전체면에 Al2O3막(27), 실리콘 산화막(28), W 플러그(29) 및 Al 배선(30)을 형성한다.
다음에, 도 2f에 나타낸 바와 같이, 실리콘 산화막(32) 및 실리콘 질화막(33)을 형성한다. 실리콘 산화막(32)의 형성 시에는, 예를 들면 TEOS(tetraethylorthosilicate)를 원료로서 사용한다. 또한, 실리콘 산화막(32)의 두께는 100nm∼1500nm 정도로 한다. 실리콘 산화막(32)을 형성한 후에, 그의 CMP 를 행할 경우에는, 1200nm 정도 이상으로 하는 것이 바람직하지만, CMP를 행하지 않는 것이라면, 100nm 정도로 해도 좋다. 실리콘 질화막(33)의 두께는 100nm∼1000nm 정도로 한다.
그 다음에, 도 2g에 나타낸 바와 같이, 실리콘 산화막(32) 및 실리콘 질화막(33)에, Al 배선(30)의 일부를 노출하는 개구부(34)를 형성한다. 개구부(34)의 형성 시에는, 예를 들면 레지스트 패턴을 사용한 이방성 에칭을 행한다. 그 후, 수소 및 수분의 실리콘 산화막(32)으로의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 전체 면에 형성한다. Al2O3막(35)의 두께는, 스퍼터링법으로 형성하는 경우에는, 예를 들면 30nm∼100nm 정도로 하는 것이 바람직하고, MO-CVD법으로 형성하는 경우에는, 10nm 이상 형성하면 좋다.
계속해서, 도 2h에 나타낸 바와 같이, Al2O3막(35)에 Al 배선(30)의 일부를 노출하는 개구부(36)를 형성한다. 다음에, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(36)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 36)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 도 12는 Al 배선(30)의 일부가 패드로서 사용되는 구조를 나타내는 단면도이다. 패드의 인출은 Al 배선(30)의 층에서 행하여져도 되고, 아래의 배선층을 이용하여 인출 배선이 형성되어도 된다.
또한, 침입 억제막인 Al2O3막(35)은 도 13 및 도 14b에 나타낸 바와 같이, PAD부 개구부 이외의 영역에 배치되어 있다. 반도체 장치는 상술한 바와 같이 스 크라이브부(211), 스크라이브부-PAD경계부(210), PAD부(209), PAD부-회로부 경계부(208), FeRAM부(셀부)(207), 회로-회로경계부(206), 논리부(205), 및 PAD부-회로부 경계부(204) 등으로 구획할 수 있다. 또한, 배치는 도 14a에 나타낸 바와 같이 되어 있다. 다만, Al2O3막(35)은 PAD부 개구부에는 존재하지 않는다. 또한, PAD(패드) 아래의 배선은 Al-Cu 배선이어도 매립 Cu 배선이어도 상관없다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이와 같이, 본 실시예에 의하면, 실리콘 산화막(32) 및 실리콘 질화막(33)이 Al2O3막(35)에 의해 덮어져 있다. 즉, 패드용 개구부의 측면 뿐만 아니라, 강유전체 메모리의 전체에 걸쳐, 실리콘 질화막(33) 위에 Al2O3막(35)이 형성되어 있다. 이 때문에, 패드용 개구부로부터 침입해 오는 수소 및 수분 뿐만 아니라, 강유전체 메모리의 표면으로부터 침입해 오는 수소 및 수분의 내부로의 확산을 억제할 수 있다. 따라서, 산소 결손 등에 따른 강유전체 커패시터의 특성의 열화를 억제할 수 있다. 또한, 종래의 특허문헌 1∼3에 기재된 구조에서는, 반도체 칩의 표면으로부터 침입해 오는 수소 및 수분을 블록하는 것이 곤란하다.
(제 2 실시예)
다음에, 본 발명의 제 2 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 2 실시예에서는, 우선, 도 3a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, 실리콘 산화막(32) 및 실리콘 질화막(33)의 형성까지의 일련의 처리를 행한다.
다음에, 도 3b에 나타낸 바와 같이, 실리콘 산화막(32) 및 실리콘 질화막(33)에, Al 배선(30)의 일부를 노출하는 개구부(34)를 등방성 에칭에 의해 형성한다. 그 다음에, Ar 분위기 중에서 스팩터 에칭을 행함으로써, 개구부(34)의 상단부를 둥글게 한다. 그 후, 제 1 실시예와 같은 방법으로, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 전체 면에 형성한다.
계속해서, 도 3c에 나타낸 바와 같이, Al2O3막(35)에 Al 배선(30)의 일부를 노출하는 개구부(36)를 형성한다. 다음에, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(36)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 36)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 2 실시예에 의해도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단 면구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 4는 본 발명의 제 3 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 나타내는 단면도이다.
제 3 실시예에서는, 우선, 도 4에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, 실리콘 산화막(32)의 형성까지의 일련의 처리를 행한다. 다음에, CMP법 등에 의해, 실리콘 산화막(32)을 평탄화한다. 그 다음에, 실리콘 산화막(32) 위에 실리콘 질화막(33)을 형성한다.
다음에, 도 4에 나타낸 바와 같이, 실리콘 산화막(32) 및 실리콘 질화막(33)에, Al 배선(30)의 일부를 노출하는 개구부(34)를 형성한다. 그 후, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 전체 면에 형성한다.
계속해서, 도 4에 나타낸 바와 같이, Al2O3막(35)에 Al 배선(30)의 일부를 노출하는 개구부(36)를 형성한다. 다음에, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(36)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 36)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 3 실시예에 의해서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 4 실시예)
다음에 본 발명의 제 4 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 5a 내지 도 5c는 본 발명의 제4 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 4 실시예에서는, 우선, 도 5a에 나타낸 바와 같이, 제 3 실시예와 같은 방법으로, 실리콘 산화막(32)의 평탄화까지의 일련의 처리를 행한다. 다음에, 실리콘 산화막(32)에, Al 배선(30)의 일부를 노출하는 개구부(34a)를 형성한다. 그 다음에, 전체 면에 도전막으로서 TiN막(41)을 형성한다. TiN막(41)의 두께는, 예를 들면 50nm∼200nm 정도로 한다.
그 후, 도 5b에 나타낸 바와 같이, TiN막(41)을 패터닝한다. 이 패터닝에서는, 평면에서 볼 때에, TiN막(41)의 Al 배선(30)로 접하고 있는 부분의 외측 가장자리가 상기 Al 배선(30)의 외측 가장자리보다도 내측에 위치하도록, TiN막(41)의 구획을 행한다. 즉, TiN막(41)의 Al 배선(30)과 접하고 있는 부분이 섬 형상으로 남도록 한다. 또한, 그 외의 부분에 대해서는, 섬 형상으로 남는 부분과의 사이에서 단락이 생기지 않는 범위 내에서 가능한 한 넓게 남기도록 한다.
계속해서, 도 5c에 나타낸 바와 같이, 전체 면에 실리콘 질화막(33)을 형성한다. 다음에, 실리콘 질화막(33)에, TiN막(41)의 Al 배선(30)로 접하고 있는 부분을 노출하는 개구부(34b)를 형성한다. 그 다음에, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(36)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 34b)로부터 노출한 TiN막(41) 및 Al 배선(30)의 적층체의 일부가 패드로서 사용된다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 4 실시예에서는, TiN막(41)이 수소 및 수분의 침입을 블록하는 침입 억제막으로서 기능한다. 즉, TiN막(41)의 Al 배선(30)에 접하고 있는 부분이 패드용의 개구부로부터의 수분 등의 침입을 억제한다. 또한, TiN막(41)의 Al 배선(30)에 접하지 않고 있는 부분이, 강유전체 메모리의 표면으로부터 침입해 오는 수분 등의 내부로의 확산을 억제한다. 따라서, 제 1 실시예와 마찬가지로, 산소 결손 등에 따른 강유전체 커패시터의 특성의 열화를 억제할 수 있다.
즉, 본 실시예에서는 도 15a, 도 15b, 도 15c 및 도 16에 나타낸 바와 같이, TiN막(41)이 PAD부 개구부의 근방을 제외하는 영역에 형성되어 있다. 도 15b는 도 15a 중의 파선으로 둘러싸인 영역을 나타내는 확대도이며, 도 15c는 도 15b에 나타내는 영역에서의 TiN막(41)의 레이아웃을 나타내는 도면이다. 또한, 본 실시예에서는 TiN막(41)이 최표면에서 노출되어 있지만, 이 구성에서는 시험 공정의 침 맞닿음 시에 탐침이 미끄러질 우려가 있다. 이 때문에, TiN막(41) 위에 엷게 Al을 함유하는 막을 형성하는 것이 바람직하다. 또한, TiN막 및 Al 함유막의 적층체를 형성할 수도 있다.
(제 5 실시예)
다음에, 본 발명의 제 5 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 6a 내지 도 6c는 본 발명의 제5 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 5 실시예에서는, 우선, 도 6a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, Al 배선(30)의 형성까지의 일련의 처리를 행한다. 다음에, 실리콘 산화막(32)을 형성한다. 그 다음에, Al 배선(30)이 노출할 때까지 실리콘 산화막(32)의 평탄화를 행한다.
그 후, 도 6b에 나타낸 바와 같이, 실리콘 산화막(32)의 에치백을 행함으로써, 실리콘 산화막(32)의 표면을 Al 배선(30)의 표면보다도 낮게 한다. 계속해서, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 칩 전체 면에 형성한다. 또한, Al2O3막(35) 위에 실리콘 질화막(33)을 형성한다.
다음에, 도 6c에 나타낸 바와 같이, 실리콘 질화막(33) 및 Al2O3막(35)에 Al 배선(30)의 일부를 노출하는 개구부(42)를 형성한다. 그 다음에, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(42)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 42)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 5 실시예에 의해서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
또한, 실리콘 질화막(32)의 에치백은 행하지 않아도 좋지만, 에치백을 행한 경우가 수분 등이 침입하기 더욱 어려워지기 때문에, 바람직하다.
(제 6 실시예)
다음에, 본 발명의 제6 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 7a 내지 도 7h는 본 발명의 제 6 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 6 실시예에서는, 우선, 도 7a에 나타낸 바와 같이, 제 3 실시예와 같은 방법으로, 실리콘 산화막(32)의 평탄화까지의 일련의 처리를 행한다. 다음에, 실리콘 산화막(32) 위에, 평면에서 볼 때에 Al 배선(30)의 일부와 정합하는 개구부를 구비한 레지스트 패턴(51)을 형성한다.
다음에, 도 7b에 나타낸 바와 같이, 레지스트 패턴(51)을 사용해서 실리콘 산화막(32)의 이방성 에칭을 행함으로써, 실리콘 산화막(32)에 Al 배선(30)의 일부를 노출하는 개구부(34a)를 형성한다. 그 다음에, 레지스트 패턴(51)을 제거한다. 그 후, N2 분위기 중에서 실리콘 산화막(32)의 어닐링을 행한다. 이 어닐링에 의해, 실리콘 산화막(32)의 탈수가 이루어짐과 함께, 실리콘 산화막(32)의 표면이 질화되어, 흡습되기 어려워진다. 제 1 ∼ 제 6 실시예에서도, 같은 어닐링을 행하는 것이 바람직하다. 또한, 이 어닐링은 생략해도 좋다.
계속해서, 도 7c에 나타낸 바와 같이, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 칩 전체 면에 형성한다.
다음에, 도 7d에 나타낸 바와 같이, Al2O3막(35) 위에 실리콘 질화막(33)을 형성한다.
그 다음에, 도 7e에 나타낸 바와 같이, 실리콘 질화막(33) 위에, 평면에서 볼 때에, 개구부(34a)의 내측에 형성된 개구부를 구비한 레지스트 패턴(52)을 형성한다.
그 후, 도 7f에 나타낸 바와 같이, 레지스트 패턴(52)을 사용해서 실리콘 질화막(33) 및 Al2O3막(35)의 이방성 에칭을 행함으로써, 실리콘 질화막(33) 및 Al2O3막(35)에, Al 배선(30)의 일부를 노출하는 개구부(42)를 형성한다. 계속해서, 레지스트 패턴(52)을 제거한다.
다음에, 도 7g에 나타낸 바와 같이, 폴리이미드층(37)을 형성한다. 그 다음에, 도 7h에 나타낸 바와 같이, 폴리이미드층(37)에 개구부(42)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 42)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 6 실시예에 의해서도, 제 1 실시예와 동일한 효과를 얻을 수 있다. 또한, 제 2 실시예와 마찬가지로, 개구부(34a)를 등방성 에칭에 의해 형성하고, Ar 분위기 중에서의 스팩터 에칭을 행하여도 좋다.
(제 7 실시예)
다음에, 본 발명의 제 7 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 8a 내지 도 8i는 본 발명의 제 7 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 7 실시예에서는, 우선, 도 8a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, 실리콘 산화막(32)의 형성까지의 일련의 처리를 행한다. 다음에, 도 8b에 나타낸 바와 같이, Al 배선(30)이 노출할 때까지 실리콘 산화막(32)의 평탄화를 행한다.
그 다음에, 도 8c에 나타낸 바와 같이, 실리콘 질화막(61)을 전체 면에 형성한다. 실리콘 질화막(61)의 두께는, 예를 들면 50nm∼300nm 정도로 한다. 그 후에, 도 8d에 나타낸 바와 같이, 실리콘 질화막(61) 위에, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 전체 면에 형성한다.
계속해서, 도 8e에 나타낸 바와 같이,Al2O3막(35) 위에 실리콘 질화막(62)을 형성한다. 실리콘 질화막(62)의 두께는, 예를 들면 100nm∼1000nm 정도로 한다. 다음에, 도 8f에 나타낸 바와 같이, 실리콘 질화막(62) 위에, 평면에서 볼 때에 Al 배선(30)의 일부와 정합하는 개구부를 구비한 레지스트 패턴(63)을 형성한다.
그 다음에, 도 8g에 나타낸 바와 같이, 레지스트 패턴(63)을 사용해서 실리콘 질화막(62), Al2O3막(35) 및 실리콘 질화막(61)의 이방성 에칭을 행함으로써, 실리콘 질화막(62), Al2O3막(35) 및 실리콘 질화막(61)에, Al 배선(30)의 일부를 노출 하는 개구부(64)를 형성한다. 그 후. 레지스트 패턴(63)을 제거한다.
계속해서, 도 8h에 나타낸 바와 같이, 폴리이미드층(37)을 형성한다. 다음에, 도 8i에 나타낸 바와 같이, 폴리이미드층(37)에 개구부(64)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 64)로부터 노출한 Al 배선(30)의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 7 실시예에 의해서도, 제 1 실시예와 동일한 효과를 얻을 수 있다. 또한, 실리콘 질화막(62)의 형성을 생략해도 좋다. 또한, 제 5실시예와 마찬가지로, 실리콘 산화막(32)의 에치백을 행하여도 좋다.
(제 8 실시예)
다음에, 본 발명의 제 8 실시예에 관하여 설명한다. 다만, 여기서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 9a 내지 도 9j는 본 발명의 제8 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
제 8 실시예에서는, 우선, 도 9a에 나타낸 바와 같이, 제 6 실시예와 같은 방법으로, 레지스트 패턴(51)의 형성까지의 일련의 처리를 행한다. 다음에, 도 9b에 나타낸 바와 같이, 레지스트 패턴(51)을 사용해서 실리콘 산화막(32)의 이방성 에칭을 행함으로써, 실리콘 산화막(32)에 Al 배선(30)의 일부를 노출하는 개구부 (34a)를 형성한다. 그 다음에, 레지스트 패턴(51)을 제거한다. 그 후, N2 분위기중에서 실리콘 산화막(32)의 어닐링을 행한다.
계속해서, 도 9c에 나타낸 바와 같이, 제4실시예와 마찬가지로, 전체 면에 도전막으로서 TiN막(41)을 형성한다. 다음에, 도 9d에 나타낸 바와 같이, TiN막(41) 위에 레지스트 패턴(71)을 형성한다. 이 때, 레지스트 패턴(71)으로서는, 평면에서 볼 때에, TiN막(41)의 Al 배선(30)과 접하고 있는 부분의 외측 가장자리가 상기 Al 배선(30)의 외측 가장자리보다도 내측에 위치하도록 개구부가 형성된 것을 사용한다. 즉, 후의 에칭에 의해, TiN막(41)의 Al 배선(30)과 접하고 있는 부분이 섬 형상으로 남도록 한다. 또한, 그 외의 부분에 대해서는, 섬 형상으로 남는 부분과의 사이에서 단락이 생기지 않는 범위 내에서 가능한 한 넓게 TiN막(41)을 덮도록 한다.
그 다음에, 도 9e에 나타낸 바와 같이, 레지스트 패턴(71)을 사용해서 TiN막(41)의 이방성 에칭을 행함으로써, TiN막(41)을 섬 형상의 부분과 실리콘 산화막(32)을 덮는 부분으로 구획한다.
그 후, 도 9f에 나타낸 바와 같이, 수소 및 수분의 침입을 블록하는 침입 억제막으로서 Al2O3막(35)을 전체 면에 형성한다. 계속해서, 도 9g에 나타낸 바와 같이, Al2O3막(35) 위에 실리콘 질화막(33)을 형성한다.
다음에, 도 9h에 나타낸 바와 같이, 실리콘 질화막(33) 위에, 평면에서 볼 때에, 개구부(34a)의 내측에 형성된 개구부를 구비한 레지스트 패턴(72)을 형성한 다. 그 다음에, 도 9i에 나타낸 바와 같이, 레지스트 패턴(72)을 사용해서 실리콘 질화막(33) 및 Al2O3막(35)의 이방성 에칭을 행함으로써, 실리콘 질화막(33) 및 Al2O3막(35)에, TiN막(41)의 Al 배선(30)과 접하고 있는 부분을 노출하는 개구부(73)를 형성한다. 계속해서, 레지스트 패턴(72)을 제거한다.
다음에, 도 9j에 나타낸 바와 같이, 폴리이미드층(37)을 형성하고, 폴리이미드층(37)에 개구부(73)를 노출하는 개구부(38)를 형성한다. 개구부(38 및 73)로부터 노출한 TiN막(41) 및 Al 배선(30)의 적층체의 일부가 패드로서 사용된다. 또한, 본 실시예에서도, 도 13, 도 14a 및 도 14b에 나타낸 바와 같이, Al2O3막(35)은 PAD부 개구부 이외의 영역에 형성되어 있다.
이렇게 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성한다.
이러한 제 7 실시예에 의해도, 제 4 실시예와 동일한 효과를 얻을 수 있다.
또한, 이들 실시예에서는 강유전체 커패시터의 구조를 플래너(planar) 구조로 하고 있지만, 스택(stack) 구조를 채용해도 된다.
또한, 제 1 ∼ 제 8 실시예에서, 스크라이브부(201 및 211)에서 다이싱하면, 실리콘 산화막(32)의 측면이 드러나지만, 보통 스크라이브 라인의 내측에는, 도 17에 나타낸 바와 같이, 수분 보호막으로서 내습성 링(220)이 칩 전체를 둘러싸도록 형성되어 있기 때문에, 다이싱 후에도, 칩의 측벽으로부터 수분이 침입하는 경우는 없다. 도 17에는, 일례로서 제 8 실시예에서의 내습성 링(220)을 나타내고 있다.
또한, 도 18a에 나타낸 바와 같이, 실리콘 산화막(32)의 내습성 링(220)보다 도 외측 부분이 내측 부분과 연결되는 경우에는, 도 18b에 나타낸 바와 같이 TiN막(41)을 사용해서 그 부분을 막아도 좋다. 이러한 구조로 하려면, 예를 들면 다음과 같이 하면 좋다. 즉, PAD를 포함하는 Al 배선(30)을 형성한 후에, 실리콘 산화막(32)을 형성하고, 실리콘 산화막(32)의 PAD 위에 위치하는 부분과 내습성 링(220) 위쪽을 동시에 제거한다. 그 후, TiN막(또는 금속막)을 칩 전체 면에 형성하고, 필요한 부분에만 TiN막(또는 금속막)을 잔존시킨다. 이러한 구성으로 함으로써 다이싱 후의 수분의 침입을 더욱 확실하게 막을 수 있다. 또한, 상부로부터의 물 및 수소의 침입은 TiN막(41)에 의해 막아진다.
또한, 반도체 장치의 종류도 강유전체 메모리에 한정되지 않고, DRAM, SRAM 및 LSI 등에 본 발명을 적용해도 좋다. 강유전체 커패시터를 형성하지 않을 경우에는, 실리콘 산화막을 형성하고 나서 침입 억제막을 형성하기까지의 동안에, 350℃ 이상의 열처리를 행하는 것이 바람직하다. 예를 들면 온도: 360℃, N2 유량: 20리터/분, 시간: 30분 간의 조건에서 열처리를 행한다. 다만, 400℃ 이상의 열처리를 행하면, Al배선 등이 변형될 우려가 있다. 한편, 강유전체 커패시터를 형성할 경우에는, 실리콘 산화막을 형성하고 나서 침입 억제막을 형성하기까지의 동안에, 350 ℃도 이하의 열처리를 행하는 것이 바람직하다.
또한, 침입 억제막으로서, Al2O3막(35) 대신에, 산화물막, 질화물막, 탄화물막 또는 폴리이미드막을 형성할 수도 있다. 산화물막으로서는, 산화티타늄막 및 도포형 산화막(예를 들면, SOG(Spin on glass)막)을 들 수 있다. 질화물막으로서 는, 질화 실리콘막, 산질화 실리콘막 및 질화 붕소막을 들 수 있다. 탄화물막으로서는, 탄화 실리콘막 및 다이아몬드 라이크 카본막을 들 수 있다. 침입 억제막의 두께는, 예를 들면 20nm 이상, 바람직하게는 50nm 이상으로 한다. 또한, 침입 억제막은 100nm 정도이면 충분하다. 금속 산화물막을 형성하는 방법으로서는, 예를 들면 MOCVD법 등의 CVD법 및 스퍼터링법을 들 수 있다. 그리고, 실리콘 산화막에 대하여 열처리를 행하고 있을 경우에는, 열처리 후에 실리콘 산화막을 외기(外氣)에 접촉시키지 않고 다른 챔버 내로 웨이퍼를 이동하여, 거기서 금속 산화물막을 형성하는 것이 바람직하다.
또한, 도전막으로서, TiN막(41) 대신에, Ti막, Al막 또는 산화 이리듐막 등을 형성할 수도 있다.
또한, 배선 재료도 특히 한정되지 않고, Al 배선, Cu 배선 및 Al-Cu 합금 배선 등을 이용할 수도 있다. 특히 Cu배선을 형성할 경우에는, 다마신법을 채용하는 것이 바람직하다. 다만, Cu 배선 또는 Al-Cu 합금 배선을 사용할 경우이더라도, 패드로서는 Al막을 사용하는 것이 바람직하다.
또한, 어느 실시예에서도, 강유전체막으로서는, 예를 들면 PbZr1 - xTixO3막, Pb1-xLaxZr1-yTiyO3막, SrBi2(TaxNb1 -x)2O9막, 또는 Bi4Ti2O12막 등을 사용할 수 있다. 또한, 배선 재료로서, Al 및 Cu 이외에, Al-Cu 합금 등을 이용할 수도 있다.
본원 발명자가 실제로 제 3 실시예에 따른 방법으로 제조한 강유전체 메모리와 종래 방법으로 제조한 강유전체 메모리에 대해서, 672 시간까지의 고온 고습 시 험을 행한 바, 표 1에 나타내는 결과가 얻어졌다.
시료 No. 결함 발생 개소(경과 시간)
168 시간 336 시간 504 시간 672 시간
제 3 실시예에 따른 방법 1 0 0 0 0
2 0 0 0 0
3 0 1 2 2
4 0 0 0 0
5 0 0 0 0
종래 방법 6 19 34 51 72
7 0 3 5 7
8 0 0 0 0
9 0 3 113 811
10 10 106 1690 5184
표 1에 나타낸 바와 같이, 종래 방법에서는 다수의 결함이 생겼지만, 제 3 실시예에 따른 방법에서는 결함이 매우 적은 반도체 장치가 얻어졌다. 즉, 제 3 실시예에 따른 방법에서는, 물 또는 수소에 의한 환원 때문에 생기는 산소 결손 등에 따른 강유전체 커패시터의 특성의 열화가 억제되었다.
이하, 본 발명의 여러가지 형태를 부기로서 일괄하여 기재한다.
(부기 1) 소자와,
상기 소자에 접속된 도전 패드와,
상기 도전 패드의 주위에 형성된 실리콘 산화막과,
상기 실리콘 산화막으로의 수소 및 수분의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 소자는 강유전체 커패시터인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 침입 억제막은 절연막인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 절연막은 산화물막, 질화물막 및 탄화물막으로 이루어지는 군으로부터 선택된 1종의 막인 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 절연막에는, 상기 도전 패드를 노출하는 개구부가 형성되고, 상기 절연막은 상기 실리콘 산화막을 덮고 있는 것을 특징으로 하는 부기 3 또는 4에 기재된 반도체 장치.
(부기 6) 상기 침입 억제막은 도전막인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 7) 상기 도전막은 상기 도전 패드에 접속된 제 1 부분과, 상기 제 1 부분으로부터 이간해서 배치되어 상기 실리콘 산화막을 덮는 제 2 부분을 갖는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8) 상기 제 1 부분의 외측 가장자리는 평면에서 볼 때에 상기 도전 패드의 외측 가장자리의 내측에 위치하는 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9) 상기 침입 억제막 위에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 부기 1 내지 8의 어느 1항에 기재된 반도체 장치.
(부기 10) 상기 침입 억제막과 상기 실리콘 산화막 사이에 형성된 실리콘 질화막을 갖는 것을 특징으로 하는 부기 1 내지 8의 어느 1항에 기재된 반도체 장치.
(부기 11) 소자와,
상기 소자에 접속된 도전 패드와,
상기 도전 패드의 주위에 형성된 실리콘 산화막과,
상기 실리콘 산화막의 상방에 형성되어, 수소 또는 수분의 침입을 방지하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 12) 소자와,
상기 소자에 접속된 도전 패드와,
상기 도전 패드의 주위에 형성된 실리콘 산화막과,
상기 실리콘 산화막의 상면 및 측면을 덮도록 형성되어, 수소 또는 수분의 침입을 방지하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 13) 소자와,
상기 소자에 접속된 도전 패드와,
상기 도전 패드의 주위로부터 소자가 탑재되는 칩의 외주에 걸쳐서 형성된 실리콘 산화막과,
상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 14) 상기 침입 억제막이 도전성을 갖는 막이며, 도전 패드 주위 부분의 상기 침입 억제막이 다른 부분의 상기 침입 억제막으로부터 전기적으로 분리되는 것을 특징으로 하는 부기 13에 기재된 반도체 장치.
(부기 15) 소자를 형성하는 공정과,
상기 소자에 접속된 도전 패드를 형성하는 공정과,
상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막으로의 수소 및 수분의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16) 상기 소자로서, 강유전체 커패시터를 형성하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 침입 억제막으로서, 절연막을 형성하는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 절연막으로서, 산화물막, 질화물막 및 탄화물막으로 이루어지는 군으로부터 선택된 1종의 막을 형성하는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 절연막을, 상기 실리콘 산화막을 덮도록 형성하고,
상기 절연막에, 상기 도전 패드를 노출하는 개구부를 형성하는 공정을 갖는 것을 특징으로 하는 부기 17 또는 18에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 침입 억제막으로서, 도전막을 형성 하는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 21) 상기 도전막을, 상기 도전 패드에 접속된 제 1 부분과, 상기 제 1 부분으로부터 이간해서 배치되어, 상기 실리콘 산화막을 덮는 제 2 부분으로 구획하는 공정을 갖는 것을 특징으로 하는 부기 20에 기재된 반도체 장치의 제조 방법.
(부기 22) 상기 제 1 부분의 외측 가장자리를, 평면에서 볼 때에 상기 도전 패드의 외측 가장자리의 내측에 위치시키는 것을 특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 23) 상기 침입 억제막 위에 실리콘 질화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 15 내지 22의 어느 1항에 기재된 반도체 장치의 제조 방법.
(부기 24) 상기 침입 억제막을 형성하는 공정 전에, 상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 15 내지 22의 어느 1항에 기재된 반도체 장치의 제조 방법.
(부기 25) 소자를 형성하는 공정과,
상기 소자에 접속된 도전 패드를 형성하는 공정과,
상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 상방에, 수소또는 수분의 침입을 방지하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 26) 소자를 형성하는 공정과,
상기 소자에 접속된 도전 패드를 형성하는 공정과,
상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막의 상면 및 측면을 덮도록, 수소 또는 수분의 침입을 방지하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 27) 소자를 형성하는 공정과,
상기 소자에 접속된 도전 패드를 형성하는 공정과,
상기 도전 패드의 주위로부터 소자가 탑재되는 칩의 외주에 걸쳐서 실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 28) 상기 침입 억제막을 도전성을 갖는 막으로 형성하는 동시에, 도전 패드 주위 부분의 상기 침입 억제막이, 다른 부분의 상기 침입 억제막으로부터 전기적으로 분리해서 형성하는 공정을 갖는 것을 특징으로 하는 부기 27에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, 도전 패드 주위의 비교적 수분을 투과시키기 쉬운 실리콘 산화막으로의 수분의 침입을 억제할 수 있으므로, 외부로부터의 수분 침입에 따른 열화를 억제할 수 있다. 또한, PAD부 뿐만 아니라, 회로 상 스크라이브 위까지 침입 억제막이 형성되어 있는 경우에는, 칩 표면으로부터의 물 및 수소의 침입에 따른 열화를 한층 더 억제할 수 있다. 따라서, 내습성을 대폭 향상시킬 수 있다.

Claims (10)

  1. 소자와,
    상기 소자에 접속된 도전 패드와,
    상기 도전 패드의 주위에 형성된 실리콘 산화막과,
    상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 침입 억제막은 절연막인 것을 특징으로 하는 반도체 장치.
  3. 소자와,
    상기 소자에 접속된 도전 패드와,
    상기 도전 패드의 주위에 형성된 실리콘 산화막과,
    상기 실리콘 산화막의 상방에, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
  4. 소자와,
    상기 소자에 접속된 도전 패드와,
    상기 도전 패드의 주위에 형성된 실리콘 산화막과,
    상기 실리콘 산화막의 상면 및 측면에, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
  5. 소자와,
    상기 소자에 접속된 도전 패드와,
    상기 도전 패드의 주위로부터 소자가 탑재되는 칩의 외주(外周)에 걸쳐서 형성된 실리콘 산화막과, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 갖는 것을 특징으로 하는 반도체 장치.
  6. 소자를 형성하는 공정과,
    상기 소자에 접속된 도전 패드를 형성하는 공정과,
    상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 침입 억제막으로서, 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 소자를 형성하는 공정과,
    상기 소자에 접속된 도전 패드를 형성하는 공정과,
    상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 상방에, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 소자를 형성하는 공정과,
    상기 소자에 접속된 도전 패드를 형성하는 공정과,
    상기 도전 패드의 주위에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막의 상면 및 측면에, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 소자를 형성하는 공정과,
    상기 소자에 접속된 도전 패드를 형성하는 공정과,
    상기 도전 패드의 주위로부터 소자가 탑재되는 칩의 외주에 걸쳐서 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막에서의 도전 패드 주위 부분으로부터 칩 외주 부분까지를 덮어, 수분 또는 수소의 침입을 억제하는 침입 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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