JPWO2007116501A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

第１の導電パッド（６０）に各種試験を施した後、第１の導電パッド（６０）と接続されるように、平面視で第１の導電パッド（６０）よりも若干サイズが小さくなる程度にサイズの外部接続用の第２の導電パッド（７０）を形成する。第２の導電パッド（７０）は、パシベーション膜（６６）の開口（６６ａ）の内壁底面及び内壁側面からパシベーション膜（６６）上にかけて覆い、平面視で第１の導電パッド（６０）の形成領域に包含されるように形成される。この構成により、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜（２５）を有する強誘電体キャパシタ構造（３０）の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。

Description

本発明は、下部電極と上部電極との間に強誘電体からなるキャパシタ膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置及びその製造方法に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大きな、例えば１０（μＣ／ｃｍ２）〜３０（μＣ／ｃｍ２）程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。
特開２００４−２９６７７５号公報 特開２００３−９２３５３号公報 特許第２９１７３６２号公報
強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、キャパシタ膜の強誘電特性が劣化することが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ構造等の性能が劣化することがある。
この点、強誘電体キャパシタ構造の上層にアルミナ等の水素拡散防止膜を形成することにより、水素の浸入を防止する試みがある。この水素拡散防止膜により、ある程度の水素遮断機能は期待できるのであるが、強誘電体キャパシタ構造の高性能を保持するに十分であるとは言えない。
本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体からなるキャパシタ膜を有するキャパシタ構造の高性能を保持する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、下方に前記キャパシタ構造の存しない局所的な形成領域で前記配線構造と電気的に接続されており、検査機器のプローブが直接的に当接することで各種の試験が施された第１の導電パッドと、前記第１の導電パッド及び前記配線構造を覆い、前記第１の導電パッドの表面における前記検査の部位のみを露出させる開口を有する第１の保護絶縁膜と、前記第１の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第１の導電パッドと電気的に接続され、前記第１の導電パッドの前記形成領域に整合する位置に形成されており、外部との電気的接続を図る第２の導電パッドとを含む。
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、下方に前記キャパシタ構造の存しない局所的な形成領域において、前記配線構造と電気的に接続されるように第１の導電パッドを形成する工程と、前記第１の導電パッド及び前記配線構造を覆うように第１の保護絶縁膜を形成した後、前記第１の保護絶縁膜に、前記第１の導電パッドの表面における検査の部位のみを露出させる開口を形成する工程と、前記開口から、検査機器のプローブを前記第１の導電パッドの表面に直接的に当接することにより、各種の試験を行う工程と、前記第１の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第１の導電パッドと電気的に接続され、前記第１の導電パッドの前記形成領域に整合する位置に、外部との電気的接続を図る第２の導電パッドを形成する工程とを含む。
本発明によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体からなるキャパシタ膜を有するキャパシタ構造の高性能を保持する信頼性の高い半導体装置を実現することができる。
図１Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１Ｄは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２Ｄは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図３Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図３Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図４は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図５は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図６は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図７は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図８は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図９は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１０は、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１１Ａは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１１Ｂは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１１Ｃは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１１Ｄは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１２Ａは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１２Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１２Ｃは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１３Ａは、第１の実施形態の変形例３によるプレーナ型のＦｅＲＡＭを示す概略断面図である。 図１３Ｂは、第１の実施形態の変形例３によるプレーナ型のＦｅＲＡＭを示す概略断面図である。 図１４Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１４Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１４Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１４Ｄは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１５Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１５Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１５Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１５Ｄは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１６Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１６Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１６Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１７Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１７Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１７Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１８は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図１９は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２０は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２１は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２２は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２３は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。 図２４は、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を示す概略断面図である。
−本発明の基本骨子−
ＦｅＲＡＭにおいて、キャパシタ膜の特性劣化は、外部から浸入する水分・水素の影響が大きい。これら水分・水素の浸入経路を調査したところ、導電パッドに生じた亀裂から装置内部に多量に染み込んでいることが判ってきた。この導電パッドの亀裂は、検査機器の探針（プローブ）を用いたＦｅＲＡＭの各種検査に起因して発生する。即ち、当該検査は、装置最上層の緩衝防止膜（ポリイミドやノボラック樹脂等）に形成された開口から露出する導電パッドの表面にプローブを直接的に当接させて行われる。当該検査としては、ＦｅＲＡＭ等の半導体メモリに固有の試験を要する。詳細には、装置の動作が正常に行われるか否かを調べる試験に加え、データの書き込み及び読み出しの良否を判定するためのリテンション試験及び最終的な確認試験を行う。そのため、各試験時におけるプローブによる導電パッドへの複数回の当接により、導電パッドに亀裂等が発生することが多い。
このように導電パッドに亀裂が生じた状態で後工程へ進むと、例えば、基板のダイシング時における水分の影響により、導電パッドの亀裂から水分・水素が浸入する。また、パッケージ樹脂を形成する際におけるモールドキュア時に、導電パッドの亀裂から水分・水素が浸入する。これらの水分・水素の浸入により、キャパシタ膜の強誘電特性の著しい劣化を惹起するという深刻な問題がある。
この亀裂を修復すべく、上記の検査を終了した後に亀裂が生じた導電パッドの表面を導電材料で覆う対処法が考えられる。
この点、特許文献１，２には、検査機器のプローブを用いた検査後に、導電パッドを覆いその上層で延在する再配線を形成し、導電パッドの上方から離間した箇所に、外部接続用の電極を設ける構成が開示されている。しかしながらこの場合、以下に説明するような問題が新たに発生する。
特許文献１，２では、共に、プローブを用いた針当てが行われる導電パッドと、外部接続用の電極とが離間した構成を採る。従って当然に半導体チップの面積が増加してしまい、近時における微細化の要請に反する結果となる。
更にこの場合、ＦｅＲＡＭに固有の問題がある。ＦｅＲＡＭの強誘電体キャパシタ構造は言わば圧電素子であり、強誘電体キャパシタ構造の近傍において圧力印加がなされることにより、強誘電特性の著しい劣化を招く。従ってＦｅＲＡＭの製造時には、強誘電体キャパシタ構造への圧力印加を可及的に抑えることを要する。そのため、強誘電体キャパシタ構造の近傍、即ち強誘電体キャパシタ構造の上方箇所では圧力印加がなされないような工夫が必要となる。この圧力印加の主な態様は、上述の導電パッドへの針当てを行う各種の試験、及び外部接続時の端子の圧着等である。従って、特許文献１，２のように、プローブを用いた針当てが行われる導電パッドと外部接続用の電極とが離間した構成を採れば、配置の関係上、強誘電体キャパシタ構造の上方箇所或いはこれに近い箇所に導電パッド或いは外部接続用の電極を配置せざるを得ない場合があり、強誘電特性の著しい劣化を招くことになる。
この点、特許文献３には、その第２図及び説明箇所に示すように、プローブを用いた針当てが行われて表面に荒れが生じた場合、当該表面に導電材料を堆積する構成が開示されている。しかしながら、そもそも特許文献３では、導電パッドを兼ねる配線層が直下の不純物領域と接続されてなるのみの極めて単純な構成を採る。従って、ＦｅＲＡＭのような優れたメモリである反面、新たな課題を抱えた複雑な素子構成には適用できない。本発明者の鋭意検討により、この技術をＦｅＲＡＭに適用させて亀裂の生じた導電パッド上に導電材料を堆積させても、キャパシタ膜における強誘電特性の劣化を十分に抑えることはできないことが判明した。
ＦｅＲＡＭにおいては、上記のような導電パッドの亀裂部位のみならず、当該導電パッドの周辺も水分含有量の最も多い部位の一つである。即ち導電パッドは、外部との電気的接続を図るために表面の一部がパシベーション膜に形成された開口から露出するように形成されており、この開口における絶縁部材から水分・水素が容易に内部へ浸入し、強誘電体膜の劣化を惹起する。
本発明者は、水分・水素の内部侵入を可及的に抑止すべく、導電パッドの亀裂の問題に加えて、導電パッドの周辺に存する絶縁部材の問題にも着目し、以下で説明する本発明の基本構成に想到した。
本発明では、検査機器のプローブが直接的に当接することで各種の試験が施される導電パッド（第１の導電パッド）を形成し、第１の導電パッド及び配線構造を覆うようにパッシベーション膜を形成した後、パッシベーション膜に、第１の導電パッドの表面における検査の部位のみを露出させる開口を形成する。その後、この開口から第１の導電パッドの表面に各種試験を施す。そして、各種試験を施した後、亀裂等の生じた第１の導電パッドに生じた亀裂等を保護すべく、第１の導電パッドの表面を覆うように、第２の導電パッドを形成する。
ここで、上記の考察から、半導体メモリの微細化の要請と、圧電素子である強誘電体キャパシタ構造を擁するＦｅＲＡＭに固有の要請とを共に満たすには、先ず、第１の導電パッドを強誘電体キャパシタ構造の上方箇所から離間させた局所的な領域に形成することが必須である。そして、第２の導電パッドが例えば様々なレイアウト上の制約を受けても強誘電体キャパシタ構造の上方箇所に位置しないようにするには、第２の導電パッドを平面視で第１の導電パッドと整合する位置に形成することが最も確実な手法である。この場合、更に確実を期すために、平面視で第１の導電パッドの形成領域に包含される形状となるように第２の導電パッドを形成すれば良い。
更に、第１の導電パッドの周辺に存する絶縁部材からの水分・水素の浸入も防止すべく、パシベーション膜の開口に整合した位置で、パシベーション膜上から開口の内壁面にかけて覆い、第１の導電パッドと電気的に接続されるように第２の導電パッドをパターン形成する。パシベーション膜の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、この内壁底面（即ち第１の導電パッドの表面）及び内壁側面からパシベーション膜上にかけて覆うように第２の導電パッドを形成することにより、当該浸入経路が閉ざされてキャパシタ膜の強誘電特性を十分に保持することができる。
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。
図１Ａ〜図１０は、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、図１Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench
Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１６よりも高不純物濃度となる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。なお、図１Ｂ以降では、シリコン半導体基板１０、ウェル１２、素子分離構造１１、ＬＤＤ領域１６、及びソース／ドレイン領域１８の図示を省略する。
続いて、図１Ｂに示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２としては、例えばプラズマＳｉＯＮ膜(膜厚２００ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ−ＮＳＧ膜(膜厚６００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより層間絶縁膜２２の表層を例えば２００ｎｍ程度研磨して平坦化する。
続いて、図１Ｃに示すように、層間絶縁膜２２の上層膜２３ａ及び後述する強誘電体キャパシタ構造３０の強誘電体特性の劣化を防止するための水素拡散防止膜２３ｂを順次形成する。
詳細には、先ず、層間絶縁膜２２上にプラズマＴＥＯＳ−ＮＳＧ膜を膜厚１００ｎｍ程度に堆積して、上層膜２３ａを形成する。その後、例えばＮ２ガスを３０リットル／分の流量で供給しながら６５０℃で３０分間程度の脱水処理をＴＥＯＳ−ＮＳＧ膜に施す。
次に、後述する強誘電体キャパシタ構造３０の強誘電体膜２５の受けるダメージ（強誘電体膜２５に対する水分・水素の浸入等）を抑制するためのものであり、金属酸化膜、例えばアルミナ（Ａｌ２Ｏ３）を材料として例えばスパッタ法により膜厚２０ｎｍ程度に堆積し、水素拡散防止膜２３ｂを形成する。
続いて、図１Ｄに示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２５にＲＴＡ処理を施して当該強誘電体膜２５を結晶化する。
なお、強誘電体膜２５の材料としては、ＰＺＴの代わりに、Ｐｂ１−ｘＬａｘＺｒ１−ｙＴｉｙＯ３（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２等を用いても良い。
次に、反応性スパッタ法により、強誘電体膜２５上に例えば導電性酸化物であるＩｒＯ２を材料とする上部電極層２６を膜厚２００ｎｍ程度に堆積する。
なお、上部電極層２６の材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。
続いて、図２Ａに示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
続いて、図２Ｂに示すように、強誘電体膜２５及び下部電極層２４を加工して強誘電体キャパシタ構造３０を形成する。
詳細には、先ず強誘電体膜２５を上部電極３１に整合させて若干上部電極３１よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
次に、下部電極層２４を、加工された強誘電体膜２５に整合させて若干強誘電体膜２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
続いて、図２Ｃに示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばプラズマＴＥＯＳ−ＮＳＧ膜を膜厚１５００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、層間絶縁膜３３の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
続いて、図２Ｄに示すように、強誘電体キャパシタ構造３０のプラグ３４，３５及びトランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで層間絶縁膜３３に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３に施す加工とを同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａを同時形成する。これらビア孔３４ａ，３５ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
次に、トランジスタ構造１０のソース／ドレイン領域１８へのビア孔３６ａを形成する。
詳細には、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで第２の層間絶縁膜３３、水素拡散防止２３ｂ、上層膜２３ａ、層間絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
次に、プラグ３４，３５，３６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３４ａ，３５ａ，３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３４ａ，３５ａ，３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３４ａ，３５ａ，３６ａ内をグルー膜４１を介してＷで埋め込むプラグ３４，３５，３６を形成する。
続いて、図３Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、全面に例えばＰＶＤ法によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚１５０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、第１の配線４５をパターン形成する。ここで、第１の配線４５と同一構造の耐湿リング４５ａも第１の配線４５と同時に形成するが、図示の都合上、図４以降に示す。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
続いて、図３Ｂに示すように、強誘電体キャパシタ構造３０の強誘電体特性劣化を防止するための水素拡散防止膜４６を形成する。
詳細には、第１の配線４５を覆うように、第２の層間絶縁膜３３上に保護膜４６を成膜する。保護膜４６は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の強誘電体膜２５の受けるダメージ（強誘電体膜２５に対する水分・水素の浸入等）を抑制するためのものであり、金属酸化膜、例えばアルミナ（Ａｌ２Ｏ３）を材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。
続いて、図４に示すように、第１の配線４５とプラグ４８を介して接続される第２の配線５３を形成する。
詳細には、先ず、水素拡散防止膜４６を介して第１の配線４５（及び耐湿リング４５ａ）を覆うように層間絶縁膜４７及びその上層膜４７ａを形成する。
層間絶縁膜４７としては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積した後、その表層をＣＭＰ等により除去して表面を平坦化して形成する。そして、層間絶縁膜４７の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で４分間）を施す。
上層膜４７ａとしては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積して形成する。そして、上層膜４７ａの表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、配線４５と接続されるプラグ４８を形成する。
第１の配線４５の表面の一部が露出するまで、上層膜４７ａ、層間絶縁膜４７、及び水素拡散防止膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４８ａを形成する。次に、このビア孔４８ａの壁面を覆うように下地膜（グルー膜）４９を形成した後、ＣＶＤ法によりグルー膜４９を介してビア孔４８ａを埋め込むようにＷ膜を形成する。そして、上層膜４７ａをストッパーとして例えばＷ膜及びグルー膜４９を研磨し、ビア孔４８ａ内をグルー膜４９を介してＷで埋め込むプラグ４８を形成する。
次に、プラグ４８とそれぞれ接続される第２の配線５３を形成する。
先ず、全面に例えばＰＶＤ法により配線膜５１及びバリアメタル膜５２を堆積する。配線膜５１としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５５０ｎｍ程度に成膜する。バリアメタル膜５２としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚１５０ｎｍ程度）を順次成膜する。ここで、配線膜５１の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５２及び配線膜５１を配線形状に加工し、第２の配線５３をパターン形成する。このとき、第２の配線５３と同一構造に、耐湿リング４５ａとプラグ４７を介して接続されてなる耐湿リング５３ａを形成する。なお、配線膜５１としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５３としてＣｕ配線を形成しても良い。
続いて、図５に示すように、第２の配線５３とプラグ５５により接続される第３の配線６３及び第１の導電パッド６０を形成する。
詳細には、先ず、配線５３（及び耐湿リング５３ａ）を覆うように層間絶縁膜５４及びその上層膜５４ａを形成する。
層間絶縁膜５４としては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２２００ｎｍ程度に堆積した後、その表層をＣＭＰ等により除去して表面を平坦化して形成する。そして、層間絶縁膜５４の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で４分間）を施す。
上層膜５４ａとしては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積して形成する。そして、上層膜５４ａの表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、第２の配線５３と接続されるプラグ５５を形成する。
第２の配線５３の表面の一部が露出するまで、上層膜５４ａ及び層間絶縁膜５４をリソグラフィー及びそれに続くドライエッチングにより加工して、ビア孔５５ａを形成する。次に、このビア孔５５ａの壁面を覆うように下地膜（グルー膜）５６を形成した後、ＣＶＤ法によりグルー膜５６を介してビア孔５５ａを埋め込むようにＷ膜を形成する。そして、上層膜５４ａをストッパーとして例えばＷ膜及びグルー膜５６を研磨し、ビア孔５５ａ内をグルー膜５６を介してＷで埋め込むプラグ５５を形成する。
次に、プラグ５５とそれぞれ接続される第３の配線６３及び第１の導電パッド６０を形成する。
先ず、全面に例えばＰＶＤ法により配線膜６１及びバリアメタル膜６２を堆積する。配線膜６１としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５００ｎｍ程度に成膜する。バリアメタル膜６２としては、スパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に成膜する。ここで、配線膜６１の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜６２及び配線膜６１を配線形状に加工し、第３の配線６３をパターン形成する。このとき、第３の配線６３と同一構造に、耐湿リング５３ａとプラグ５５を介して接続されてなる耐湿リング６３ａを形成する。
ここで、第３の配線６３と同時に、当該第３の配線６３と同一構造であり第２の配線５３とプラグ５５を介して接続されてなる第１の導電パッド６０をパターン形成する。この第１の導電パッド６０は、後述の検査工程における各種試験（プローブによる針当て）が施される検査用パッドであり、ここでは略矩形状に形成されている。ところで、ＦｅＲＡＭの強誘電体キャパシタ構造は言わば圧電素子であり、強誘電体キャパシタ構造の近傍において圧力印加がなされることにより、強誘電特性の著しい劣化を招く。検査工程では針当てにより第１の導電パッド６０に圧力が印加されることは避けられない。そこで本実施形態では、当該劣化を防止するために、強誘電体キャパシタ構造３０の上方位置からできるだけ離間させた位置に第１の導電パッド６０を設ける。
続いて、図６に示すように、第３の配線６３（耐湿リング６３を含む）及び第１の導電パッド６０を覆うパシベーション膜６６を形成する。
詳細には、先ず、ＣＶＤ法等によりプラズマＴＥＯＳ−ＮＳＧ膜を膜厚１００ｎｍ程度に堆積し、下層絶縁膜６４を形成する。そして、下層絶縁膜６４の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、下層絶縁膜６４上に、ＣＶＤ法等によりプラズマＳｉＮ膜を膜厚３５０ｎｍ程度に堆積し、上層絶縁膜６５を形成する。このとき、下層絶縁膜６４上に上層絶縁膜６５が積層されてなる２層構造のパシベーション膜６６が形成される。本実施形態では、パシベーション膜６６が本発明の保護絶縁膜となる。なお、図示の例では、下層絶縁膜６４及び上層絶縁膜６５の各表面を平坦に示しているが、実際には当該表面は第３の配線６３の影響を受けて若干凹凸状となる。
続いて、図７に示すように、パシベーション膜６６に開口６６ａを形成する。
詳細には、リソグラフィー及びドライエッチングによりパシベーション膜６６を加工し、第１の導電パッド６０の表面の一部を露出させる開口６６ａを形成する。なお、図７〜図１０では、第１の導電パッド６０及びその周囲の様子を示す平面図を添付する。
続いて、図８に示すように、不図示の検査機器を用い、当該検査機器の探針（プローブ）５８を開口６６ａから露出する第１の導電パッド６０に当接（針当て）させて、各種の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べる試験（ＰＴ１）、データの書き込み及び読み出しの良否を判定するリテンション試験（ＰＴ２，ＰＴ３）、最終的な確認試験（ＰＴ４）を順次行う。
ＦｅＲＡＭの場合、上記のＰＴ１〜ＰＴ４の各試験が必要であり、各試験時におけるプローブによる第１の導電パッド６０の表面への複数回の当接により、第１の導電パッド６０に亀裂５９等が発生することが多い。
続いて、図９に示すように、第１の導電パッド６０と直接的に接続される第２の導電パッド７０を形成する。
詳細には、開口６６ａの内壁面を覆うように、例えばＰＶＤ法により、パシベーション膜６６上にＡｌ合金膜（ここではＡｌ−Ｃｕ膜：膜厚５００ｎｍ程度）及びＴｉＮ膜（膜厚１５０ｎｍ程度）を積層する。そして、これらＴｉＮ膜及びＡｌ合金膜をリソグラフィー及びそれに続くドライエッチングによりパターニングする。この場合、平面視で第１の導電パッド６０よりも若干サイズが小さくなる程度に、第１の導電パッド６０と同様の略矩形状となるように、当該パターニングを実行する。これにより、パシベーション膜６６の開口６６ａの内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面からパシベーション膜６６上にかけて覆い、平面視で第１の導電パッド６０の形成領域に包含される第２の導電パッド７０が形成される。この第２の導電パッド７０は、ボンディングワイヤ等が接続される外部接続用パッドである。
続いて、図１０に示すように、緩衝防止膜７１を形成する。
詳細には、例えば感光性ポリイミドを膜厚３μｍ程度に塗布し、パシベーション膜６６上を覆って保護し、第２の導電パッド７０の表面の一部のみを露出させる開口７１ａを有する緩衝防止膜７１を形成する。ここで、非感光性ポリイミドを用いる場合には、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。その後、例えば横型炉で緩衝防止膜７１に例えば３１０℃でＮ２ガスを１００リットル／分の流量で４０分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防止膜７１の材料として、ポリイミドの代わりに例えばノボラック樹脂を用いても良い。
しかる後、諸々の後工程を実行する。例えば、シリコン半導体基板１０の背面研磨、基板のダイシング、ワイヤ・ボンディング等による、開口７１ａから露出する第２の導電パッド７０の表面への外部接続、パッケージ化、及びパッケージ最終検査等を経て、本実施形態によるＦｅＲＡＭを完成させる。
本実施形態では、第１の導電パッド６０の表面に針当てして各種試験を行う検査工程の後に、当該検査により亀裂５９等が生じた第１の導電パッド６０の表面を覆う第２の導電パッド７０を形成する。この第２の導電パッド７０は、第１の導電パッド６０に整合した位置で当該第１の導電パッド６０に包含されるサイズに形成される。即ち、第２の導電パッド７０は、第１の導電パッド６０と同様に、強誘電体キャパシタ構造３０と可及的に離間しており、第２の導電パッド７０の下方には強誘電体キャパシタ構造３０が存しないため、第２の導電パッド７０に外部との接続時に圧力が印加されても強誘電体キャパシタ構造３０に悪影響を与えることはない。
更に、第２の導電パッド７０は、パシベーション膜６６の開口６６ａの内壁底面及び内壁側面からパシベーション膜６６上にかけて覆うように形成される。パシベーション膜６６の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、この内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面からパシベーション膜６６上にかけて覆うように第２の導電パッド７０を形成することにより、例えば上記の後工程におけるダイシング及びパッケージ化の際にも、当該浸入経路が可及的に閉ざされている。従って、強誘電体膜２５への水分・水素の浸入が可及的に抑止され、強誘電体膜２５の高い強誘電特性が十分に保持される。
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜２５を有する強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。
（変形例）
以下、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭを開示するが、第２の導電パッドの形態が若干異なる点で相違する。以下、第１の実施形態で開示した構成部材等と同様のものについては同符号を付して詳しい説明を省略する。
［変形例１］
図１１Ａ〜図１１Ｄは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程のみ）と共に工程順に示す概略断面図である。なお、図１１Ａ〜図１１Ｄでは、第１及び第２の導電パッド及びその周辺のみを示す。
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４〜図６の各工程を経て、第３の配線６３（耐湿リング６３を含む）及び第１の導電パッド６０を覆う下層絶縁膜６４及び上層絶縁膜６５を積層形成する。
続いて、図１１Ａに示すように、パシベーション膜６６上に緩衝防止膜７１を塗布形成する。
詳細には、例えば感光性ポリイミドを膜厚３μｍ程度に塗布し、上層絶縁膜６５上を覆うように緩衝防止膜７１を形成する。このとき、パシベーション膜６６（下層絶縁膜６４及び上層絶縁膜６５）、及び緩衝防止膜７１が順次積層されてなる３層構造の保護絶縁膜が形成される。ここで、非感光性ポリイミドを用いる場合には、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。その後、例えば横型炉で緩衝防止膜７１に例えば３１０℃でＮ２ガスを１００リットル／分の流量で４０分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防止膜７１の材料として、ポリイミドの代わりに例えばノボラック樹脂を用いても良い。
続いて、図１１Ｂに示すように、緩衝防止膜７１及びパシベーション膜６６に開口７２を形成する。
詳細には、リソグラフィー及びドライエッチングにより緩衝防止膜７１及びパシベーション膜６６を加工し、第１の導電パッド６０の表面の一部を露出させる開口７２を形成する。
続いて、図１１Ｃに示すように、不図示の検査機器を用い、当該検査機器の探針（プローブ）５８を開口７２から露出する第１の導電パッド６０に当接（針当て）させて、各種の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べる試験（ＰＴ１）、データの書き込み及び読み出しの良否を判定するリテンション試験（ＰＴ２，ＰＴ３）、最終的な確認試験（ＰＴ４）を順次行う。
ＦｅＲＡＭの場合、上記のＰＴ１〜ＰＴ４の各試験が必要であり、各試験時におけるプローブによる第１の導電パッド６０の表面への複数回の当接により、第１の導電パッド６０に亀裂５９等が発生することが多い。
続いて、図１１Ｄに示すように、第１の導電パッド６０と直接的に接続される第２の導電パッド７３を形成する。
詳細には、開口７２の内壁面を覆うように、例えばＰＶＤ法により、緩衝防止膜７１上にＡｌ合金膜（ここではＡｌ−Ｃｕ膜：膜厚５００ｎｍ程度）及びＴｉＮ膜（膜厚１５０ｎｍ程度）を積層する。そして、これらＴｉＮ膜及びＡｌ合金膜をリソグラフィー及びそれに続くドライエッチングによりパターニングする。この場合、平面視で第１の導電パッド６０よりも若干サイズが小さくなる程度に、第１の導電パッド６０と同様の略矩形状となるように、当該パターニングを実行する。これにより、緩衝防止膜７１及びパシベーション膜６６の開口７２の内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面から緩衝防止膜７１上にかけて覆い、平面視で第１の導電パッド６０の形成領域に包含される第２の導電パッド７３が形成される。この第２の導電パッド７３は、ボンディングワイヤ等が接続される外部接続用パッドである。
しかる後、諸々の後工程を実行する。例えば、シリコン半導体基板１０の背面研磨、基板のダイシング、ワイヤ・ボンディング等による、開口７２から露出する第２の導電パッド７３の表面への外部接続、パッケージ化、及びパッケージ最終検査等を経て、本例によるＦｅＲＡＭを完成させる。
本例では、第１の導電パッド６０の表面に針当てして各種試験を行う検査工程の後に、当該検査により亀裂５９等が生じた第１の導電パッド６０の表面を覆う第２の導電パッド７３を形成する。この第２の導電パッド７３は、第１の導電パッド６０に整合した位置で当該第１の導電パッド６０に包含されるサイズに形成される。即ち、第２の導電パッド７３は、第１の導電パッド６０と同様に、強誘電体キャパシタ構造３０と可及的に離間しており、第２の導電パッド７３の下方には強誘電体キャパシタ構造３０が存しないため、第２の導電パッド７３に外部との接続時に圧力が印加されても強誘電体キャパシタ構造３０に悪影響を与えることはない。
更に、第２の導電パッド７３は、緩衝防止膜７１及びパシベーション膜６６の開口７２の内壁底面及び内壁側面から緩衝防止膜７１上にかけて覆うように形成される。パシベーション膜６６の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、開口７２の内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面から緩衝防止膜７１上にかけて覆うように第２の導電パッド７３を形成することにより、例えば上記の後工程におけるダイシング及びパッケージ化の際にも、当該浸入経路が可及的に閉ざされている。従って、強誘電体膜２５への水分・水素の浸入が可及的に抑止され、強誘電体膜２５の高い強誘電特性が十分に保持される。
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜２５を有する強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。
［変形例２］
図１２Ａ〜図１２Ｃは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程のみ）と共に工程順に示す概略断面図である。なお、図１２Ａ〜図１２Ｃでは、第１及び第２の導電パッド及びその周辺のみを示す。
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４〜図９の各工程を経て、第１の導電パッド６０と直接的に接続される第２の導電パッド７０を形成する。なお本例では、パシベーション膜６６を第１のパシベーション膜６６と称する。
続いて、図１２Ａに示すように、第２の導電パッド７０を覆うように第１のパシベーション膜６６上に第２のパシベーション膜７６を形成する。
詳細には、先ず、第２の導電パッド７０を覆うように第１のパシベーション膜６６上に、ＣＶＤ法等によりプラズマＴＥＯＳ−ＮＳＧ膜を膜厚１００ｎｍ程度に堆積し、下層絶縁膜７４を形成する。そして、下層絶縁膜７４の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、下層絶縁膜７４上に、ＣＶＤ法等によりプラズマＳｉＮ膜を膜厚３５０ｎｍ程度に堆積し、上層絶縁膜７５を形成する。このとき、下層絶縁膜７４上に上層絶縁膜７５が積層されてなる２層構造の第２のパシベーション膜７６が形成される。
続いて、図１２Ｂに示すように、第２のパシベーション膜７６に開口７６ａを形成する。
詳細には、リソグラフィー及びドライエッチングにより第２のパシベーション膜７６を加工し、第２の導電パッド７０の表面の一部を露出させる開口７６ａを形成する。
続いて、図１２Ｃに示すように、緩衝防止膜７１を形成する。
詳細には、例えば感光性ポリイミドを膜厚３μｍ程度に塗布し、第２のパシベーション膜７６上を覆って保護し、第２の導電パッド７０の表面の一部のみを露出させる開口７１ａを有する緩衝防止膜７１を形成する。ここで、非感光性ポリイミドを用いる場合には、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。その後、例えば横型炉で緩衝防止膜７１に例えば３１０℃でＮ２ガスを１００リットル／分の流量で４０分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防止膜７１の材料として、ポリイミドの代わりに例えばノボラック樹脂を用いても良い。
しかる後、諸々の後工程を実行する。例えば、シリコン半導体基板１０の背面研磨、基板のダイシング、ワイヤ・ボンディング等による、開口７２から露出する第２の導電パッド７０の表面への外部接続、パッケージ化、及びパッケージ最終検査等を経て、本例によるＦｅＲＡＭを完成させる。
本例では、第１の導電パッド６０の表面に針当てして各種試験を行う検査工程の後に、当該検査により亀裂５９等が生じた第１の導電パッド６０の表面を覆う第２の導電パッド７０を形成する。この第２の導電パッド７３は、第１の導電パッド６０に整合した位置で当該第１の導電パッド６０に包含されるサイズに形成される。即ち、第２の導電パッド７０は、第１の導電パッド６０と同様に、強誘電体キャパシタ構造３０と可及的に離間しており、第２の導電パッド７０の下方には強誘電体キャパシタ構造３０が存しないため、第２の導電パッド７０に外部との接続時に圧力が印加されても強誘電体キャパシタ構造３０に悪影響を与えることはない。
更に、第２の導電パッド７０は、第１のパシベーション膜６６の開口６６ａの内壁底面及び内壁側面から第１のパシベーション膜６６上にかけて覆うように形成される。第１のパシベーション膜６６の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、開口６６ａの内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面から第１のパシベーション膜６６上にかけて覆うように第２の導電パッド７０を形成することにより、例えば上記の後工程におけるダイシング及びパッケージ化の際にも、当該浸入経路が可及的に閉ざされている。更に本例では、第２の導電パッド７０を形成した後に再度パシベーション膜として第２のパシベーション膜７６を形成することにより、更に確実に当該浸入経路が閉ざされる。従って、強誘電体膜２５への水分・水素の浸入が可及的に抑止され、強誘電体膜２５の高い強誘電特性が十分に保持される。
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜２５を有する強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。
［変形例３］
本例では、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成に加え、上層膜５４ａ以降に形成する上層の所定部位に、水素拡散防止膜を形成する。
具体的には、図１３Ａに示すように、上層膜５４ａと下層絶縁膜６４との間（第１の導電パッド６０の端部上から上層膜５４ａ上を覆う部分）である第１の領域Ｒ１、下層絶縁膜６４と上層絶縁膜６５との間（下層絶縁膜６４上）である第２の領域Ｒ２、上層絶縁膜６５と下層絶縁膜７４との間（上層絶縁膜６５上）である第３の領域Ｒ３、下層絶縁膜７４と上層絶縁膜７５との間（下層絶縁膜７４上）である第４の領域Ｒ４、及び上層絶縁膜７５と緩衝防止膜７１との間（上層絶縁膜７５上）である第５の領域Ｒ５のうちから選ばれた少なくとも１つの領域に、アルミナ等の金属酸化物からなる水素拡散防止膜を形成する。
ここで、水素拡散防止膜を所望の膜厚に形成し、エッチングストッパー等で削られることなく最も水素拡散防止機能を発揮できる領域はＲ２とＲ４であると考えられる。本例では、図１３Ｂに示すように、領域Ｒ２，Ｒ４にそれぞれ水素拡散防止膜７７，７８を形成する。水素拡散防止膜７７，７８は、膜厚１０ｎｍ以上で水素拡散防止機能を発揮するが、あまり厚く形成すると、エッチングが困難となる。そこで好ましくは、４０ｎｍ〜６０ｎｍ程度に形成する。
領域Ｒ２については、図５において、上層膜５４ａ上に膜厚５０ｎｍ程度にアルミナ膜を成膜して、水素拡散防止膜７７を形成する。
そして、水素拡散防止膜７７、上層膜５４ａ、及び層間絶縁膜５４に開口したビア孔５５ａを充填するプラグ５５を形成し、第１の導電プラグ６０、第１のパシベーション膜６６を順次形成する。
領域Ｒ４については、第２の導電パッド７０を覆うように第１のパシベーション膜６６上に下層絶縁膜７４を形成した後、下層絶縁膜７４上に膜厚５０ｎｍ程度にアルミナ膜を成膜して、水素拡散防止膜７８を形成する。
そして、水素拡散防止膜７８上に上層絶縁膜７５を形成した後、上層絶縁膜７５、水素拡散防止膜７８、及び下層絶縁膜７４に開口７６ａを形成した後、開口７１ａを有する緩衝防止膜７１を形成する。
本例では、第１の導電パッド６０の表面に針当てして各種試験を行う検査工程の後に、当該検査により亀裂５９等が生じた第１の導電パッド６０の表面を覆う第２の導電パッド７０を形成する。この第２の導電パッド７３は、第１の導電パッド６０に整合した位置で当該第１の導電パッド６０に包含されるサイズに形成される。即ち、第２の導電パッド７０は、第１の導電パッド６０と同様に、強誘電体キャパシタ構造３０と可及的に離間しており、第２の導電パッド７０の下方には強誘電体キャパシタ構造３０が存しないため、第２の導電パッド７０に外部との接続時に圧力が印加されても強誘電体キャパシタ構造３０に悪影響を与えることはない。
更に、第２の導電パッド７０は、第１のパシベーション膜６６の開口６６ａの内壁底面及び内壁側面から第１のパシベーション膜６６上にかけて覆うように形成される。第１のパシベーション膜６６の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、開口６６ａの内壁底面（即ち第１の導電パッド６０の表面）及び内壁側面から第１のパシベーション膜６６上にかけて覆うように第２の導電パッド７０を形成することにより、例えば上記の後工程におけるダイシング及びパッケージ化の際にも、当該浸入経路が可及的に閉ざされている。更に本例では、第２の導電パッド７０を形成した後に再度パシベーション膜として第２のパシベーション膜７６を形成することにより、更に確実に当該浸入経路が閉ざされる。
更に本例では、領域Ｒ２及びＲ４に水素拡散防止膜７７，７８が設けられており、水分・水素の内部浸入がより確実に抑止される。
従って、強誘電体膜２５への水分・水素の浸入が可及的に抑止され、強誘電体膜２５の高い強誘電特性が十分に保持される。
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜２５を有する強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極下及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるスタック型のＦｅＲＡＭを例示する。
図１４Ａ〜図２４は、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
先ず、図１４Ａに示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench
Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。
続いて、図１４Ｂに示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３を順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３を順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜１２３としては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
続いて、図１４Ｃに示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続されるプラグ１１９を形成する。なお、図１４Ｃ以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０やＭＯＳトランジスタ１２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａを形成する。
次に、ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介してビア孔１１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３をストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、ビア孔１１９ａ内をグルー膜１１９ａを介してＷで埋め込むプラグ１１９を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。
続いて、図１４Ｄに示すように、下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層１２４を形成する。
次に、ＲＦスパッタ法により、下部電極層１２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが１．９８リットル／分、Ｏ２が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ１−ｘＬａｘＺｒ１−ｙＴｉｙＯ３（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２等を用いても良い。
次に、強誘電体膜１２５上に上部電極層１２６を堆積形成する。
上部電極層１２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ２膜１２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ２膜１２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが２．０リットル／分、Ｏ２が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ２膜１２６ａ上に、当該ＩｒＯ２膜１２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜１２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ２膜１２６ａ及びＰｔ膜１２６ｂから上部電極層１２６が構成される。なお、上部電極層１２６において、ＩｒＯ２膜１２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜１２６ｂの形成を省略することも可能である。
続いて、図１５Ａに示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、上部電極層１２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。
続いて、図１５Ｂに示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。
続いて、図１５Ｃに示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１のエッチングされて厚みが減少する。
続いて、図１５Ｄに示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされる。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。
続いて、図１６Ａに示すように、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４を加工する。
詳細には、ハードマスク１２９ａ及びＴｉＮ膜１２８をマスクとし、上部絶縁膜１２３をエッチングストッパーとして、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４をドライエッチングする。このとき、ＴｉＮ膜１２８の電極形状に倣って、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４がパターニングされる。また、ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
続いて、図１６Ｂに示すように、強誘電体キャパシタ構造１３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜１２８をウェットエッチングにより除去する。このとき、下部電極１３１上に強誘電体膜１２５、上部電極１３２が順次積層され、強誘電体膜１２５を介して下部電極１３１と上部電極１３２とが容量結合する強誘電体キャパシタ構造１３０を完成させる。この強誘電体キャパシタ構造１３０においては、下部電極１３１がプラグ１１９と接続され、当該プラグ１１９を介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。
続いて、図１６Ｃに示すように、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１３３及び層間絶縁膜１３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造１３０の全面を覆うように、金属酸化物、例えばアルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、水素拡散防止膜１３３を形成する。その後、水素拡散防止膜１３３をアニール処理する。
次に、強誘電体キャパシタ構造１３０を水素拡散防止膜１３３を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。
続いて、図１７Ａに示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び水素拡散防止膜１３３をパターニングし、上部電極１３２の表面の一部を露出させるビア孔１３５ａを形成する。
続いて、図１７Ｂに示すように、強誘電体キャパシタ構造１３０の上部電極１３２と接続されるプラグ１３５を形成する。
詳細には、先ず、ビア孔１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３５ｂを形成する。
次に、ＣＶＤ法によりグルー膜１３５ｂを介してビア孔１３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３４をストッパーとしてＷ膜及びグルー膜１３５ｂを研磨し、ビア孔１３５ａ内をグルー膜１３５ａを介してＷで埋め込むプラグ１３５を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。
続いて、図１７Ｃに示すように、プラグ１３５と接続される第１の配線１４５を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚１５０ｎｍ程度）を順次成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工し、プラグ１３５と接続される第１の配線１４５をパターン形成する。ここで、第１の配線１４５と同一構造の耐湿リング１４５ａも第１の配線１４５と同時に形成するが、図示の都合上、図１８以降に示す。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。
続いて、図１８に示すように、第１の配線１４５とプラグ１４７を介して接続される第２の配線１５３を形成する。
詳細には、先ず、第１の配線１４５（及び耐湿リング１４５ａ）を覆うように層間絶縁膜１４６及びその上層膜１４６ａを形成する。
層間絶縁膜１４６としては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積した後、その表層をＣＭＰ等により除去して表面を平坦化して形成する。そして、層間絶縁膜１４６の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で４分間）を施す。
上層膜１４６ａとしては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積して形成する。そして、上層膜１４６ａの表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、第１の配線１４５と接続されるプラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、上層膜１４６ａ及び層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、上層膜１４６ａをストッパーとして例えばＷ膜及びグルー膜１４８を研磨し、ビア孔１４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。
次に、プラグ１４７とそれぞれ接続される第２の配線１５３を形成する。
先ず、全面にスパッタ法等により配線膜１５１及びバリアメタル膜１５２を堆積する。配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５５０ｎｍ程度に成膜する。バリアメタル膜１５２としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚１５０ｎｍ程度）を順次成膜する。ここで、配線膜１５１の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５３をパターン形成する。このとき、第２の配線１５３と同一構造に、耐湿リング１４５ａとプラグ１４７を介して接続されてなる耐湿リング１５３ａを形成する。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５３としてＣｕ配線を形成しても良い。
続いて、図１９に示すように、第２の配線１５３とプラグ１５５により接続される第３の配線１６３及び第１の導電パッド１６０を形成する。
詳細には、先ず、配線１５３（及び耐湿リング１５３ａ）を覆うように層間絶縁膜１５４及びその上層膜１５４ａを形成する。
層間絶縁膜１５４としては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２２００ｎｍ程度に堆積した後、その表層をＣＭＰ等により除去して表面を平坦化して形成する。そして、層間絶縁膜１５４の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で４分間）を施す。
上層膜１５４ａとしては、プラズマＴＥＯＳ−ＮＳＧ膜を膜厚２６００ｎｍ程度に堆積して形成する。そして、上層膜１５４ａの表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、第２の配線１５３と接続されるプラグ１５５を形成する。
第２の配線１５３の表面の一部が露出するまで、上層膜１５４ａ及び層間絶縁膜１５４をリソグラフィー及びそれに続くドライエッチングにより加工して、ビア孔１５５ａを形成する。次に、このビア孔１５５ａの壁面を覆うように下地膜（グルー膜）１５６を形成した後、ＣＶＤ法によりグルー膜１５６を介してビア孔１５５ａを埋め込むようにＷ膜を形成する。そして、上層膜１５４ａをストッパーとして例えばＷ膜及びグルー膜１５６を研磨し、ビア孔１５５ａ内をグルー膜１５６を介してＷで埋め込むプラグ１５５を形成する。
次に、プラグ１５５とそれぞれ接続される第３の配線１６３及び第１の導電パッド１６０を形成する。
先ず、全面に例えばＰＶＤ法により配線膜１６１及びバリアメタル膜１６２を堆積する。配線膜１６１としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚５００ｎｍ程度に成膜する。バリアメタル膜１６２としては、スパッタ法により例えばＴｉＮを膜厚１５０ｎｍ程度に成膜する。ここで、配線膜１６１の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１６２及び配線膜１６１を配線形状に加工し、第３の配線１６３をパターン形成する。このとき、第３の配線１６３と同一構造に、耐湿リング１５３ａとプラグ１５５を介して接続されてなる耐湿リング１６３ａを形成する。
ここで、第３の配線６３と同時に、当該第３の配線６３と同一構造であり第２の配線１５３とプラグ１５５を介して接続されてなる第１の導電パッド１６０をパターン形成する。この第１の導電パッド１６０は、後述の検査工程における各種試験（プローブによる針当て）が施される検査用パッドであり、ここでは略矩形状に形成されている。ところで、ＦｅＲＡＭの強誘電体キャパシタ構造は言わば圧電素子であり、強誘電体キャパシタ構造の近傍において圧力印加がなされることにより、強誘電特性の著しい劣化を招く。検査工程では針当てにより第１の導電パッド１６０に圧力が印加されることは避けられない。そこで本実施形態では、当該劣化を防止するために、強誘電体キャパシタ構造１３０の上方位置からできるだけ離間させた位置に第１の導電パッド１６０を設ける。
続いて、図２０に示すように、第３の配線１６３（耐湿リング１６３を含む）及び第１の導電パッド１６０を覆うパシベーション膜１６６を形成する。
詳細には、先ず、ＣＶＤ法等によりプラズマＴＥＯＳ−ＮＳＧ膜を膜厚１００ｎｍ程度に堆積し、下層絶縁膜１６４を形成する。そして、下層絶縁膜１６４の表面の窒化を目的として、例えばＮ２Ｏのプラズマアニール処理（例えば３５０℃で２分間）を施す。
次に、下層絶縁膜１６４上に、ＣＶＤ法等によりプラズマＳｉＮ膜を膜厚３５０ｎｍ程度に堆積し、上層絶縁膜１６５を形成する。このとき、下層絶縁膜１６４上に上層絶縁膜１６５が積層されてなる２層構造のパシベーション膜１６６が形成される。本実施形態では、パシベーション膜１６６が本発明の保護絶縁膜となる。なお、図示の例では、下層絶縁膜１６４及び上層絶縁膜１６５の各表面を平坦に示しているが、実際には当該表面は第３の配線１６３の影響を受けて若干凹凸状となる。
続いて、図２１に示すように、パシベーション膜１６６に開口１６６ａを形成する。
詳細には、リソグラフィー及びドライエッチングによりパシベーション膜１６６を加工し、第１の導電パッド１６０の表面の一部を露出させる開口１６６ａを形成する。なお、図２１〜図２４では、第１の導電パッド１６０及びその周囲の様子を示す平面図を添付する。
続いて、図２２に示すように、不図示の検査機器を用い、当該検査機器の探針（プローブ）１５８を開口１６６ａから露出する第１の導電パッド１６０に当接（針当て）させて、各種の試験を行う。検査内容としては、装置の動作が正常に行われるか否かを調べる試験（ＰＴ１）、データの書き込み及び読み出しの良否を判定するリテンション試験（ＰＴ２，ＰＴ３）、最終的な確認試験（ＰＴ４）を順次行う。
ＦｅＲＡＭの場合、上記のＰＴ１〜ＰＴ４の各試験が必要であり、各試験時におけるプローブによる第１の導電パッド１６０の表面への複数回の当接により、第１の導電パッド１６０に亀裂１５９等が発生することが多い。
続いて、図２３に示すように、第１の導電パッド１６０と直接的に接続される第２の導電パッド１７０を形成する。
詳細には、開口１６６ａの内壁面を覆うように、例えばＰＶＤ法により、パシベーション膜１６６上にＡｌ合金膜（ここではＡｌ−Ｃｕ膜：膜厚５００ｎｍ程度）及びＴｉＮ膜（膜厚１５０ｎｍ程度）を積層する。そして、これらＴｉＮ膜及びＡｌ合金膜をリソグラフィー及びそれに続くドライエッチングによりパターニングする。この場合、平面視で第１の導電パッド１６０よりも若干サイズが小さくなる程度に、第１の導電パッド１６０と同様の略矩形状となるように、当該パターニングを実行する。これにより、パシベーション膜１６６の開口１６６ａの内壁底面（即ち第１の導電パッド１６０の表面）及び内壁側面からパシベーション膜１６６上にかけて覆い、平面視で第１の導電パッド１６０の形成領域に包含される第２の導電パッド１７０が形成される。この第２の導電パッド１７０は、ボンディングワイヤ等が接続される外部接続用パッドである。
続いて、図２４に示すように、緩衝防止膜１７１を形成する。
詳細には、例えば感光性ポリイミドを膜厚３μｍ程度に塗布し、パシベーション膜１６６上を覆って保護し、第２の導電パッド１７０の表面の一部のみを露出させる開口１７１ａを有する緩衝防止膜１７１を形成する。ここで、非感光性ポリイミドを用いる場合には、非感光性ポリイミド上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。その後、例えば横型炉で緩衝防止膜１７１に例えば３１０℃でＮ２ガスを１００リットル／分の流量で４０分間の熱処理を施し、ポリイミドを硬化させる。なお、緩衝防止膜１７１の材料として、ポリイミドの代わりに例えばノボラック樹脂を用いても良い。
しかる後、諸々の後工程を実行する。例えば、シリコン半導体基板１１０の背面研磨、基板のダイシング、ワイヤ・ボンディング等による、開口１７１ａから露出する第２の導電パッド１７０の表面への外部接続、パッケージ化、及びパッケージ最終検査等を経て、本実施形態によるＦｅＲＡＭを完成させる。
本実施形態では、第１の導電パッド１６０の表面に針当てして各種試験を行う検査工程の後に、当該検査により亀裂１５９等が生じた第１の導電パッド１６０の表面を覆う第２の導電パッド１７０を形成する。この第２の導電パッド１７０は、第１の導電パッド１６０に整合した位置で当該第１の導電パッド１６０に包含されるサイズに形成される。即ち、第２の導電パッド１７０は、第１の導電パッド１６０と同様に、強誘電体キャパシタ構造１３０と可及的に離間しており、第２の導電パッド１７０の下方には強誘電体キャパシタ構造１３０が存しないため、第２の導電パッド１７０に外部との接続時に圧力が印加されても強誘電体キャパシタ構造１３０に悪影響を与えることはない。
更に、第２の導電パッド１７０は、パシベーション膜１６６の開口１６６ａの内壁底面及び内壁側面からパシベーション膜１６６上にかけて覆うように形成される。パシベーション膜１６６の開口の内壁側面が最も顕著な水分・水素の浸入経路となることから、この内壁底面（即ち第１の導電パッド１６０の表面）及び内壁側面からパシベーション膜１６６上にかけて覆うように第２の導電パッド１７０を形成することにより、例えば上記の後工程におけるダイシング及びパッケージ化の際にも、当該浸入経路が可及的に閉ざされている。従って、強誘電体膜１２５への水分・水素の浸入が可及的に抑止され、強誘電体膜１２５の高い強誘電特性が十分に保持される。
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体膜１２５を有する強誘電体キャパシタ構造１３０の高性能を保持する信頼性の高いＦｅＲＡＭを実現することができる。
以上説明したように、本実施形態によれば、比較的簡易な構成で水素の強誘電体膜１２５への侵入を確実に防止し、強誘電体膜１２５を有する強誘電体キャパシタ構造１３０の高性能を保持する信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
なお、本実施形態でも、第１の実施形態と同様に、変形例１〜３（図１１Ａ〜図１３Ｂ）をそれぞれ適用しても良い。
本発明によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体からなるキャパシタ膜を有するキャパシタ構造の高性能を保持する信頼性の高い半導体装置を実現することができる。

Claims (26)

  1. 半導体基板の上方に形成されており、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造と、
    前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、
    下方に前記キャパシタ構造の存しない局所的な形成領域で前記配線構造と電気的に接続されており、検査機器のプローブが直接的に当接することで各種の試験が施された第１の導電パッドと、
    前記第１の導電パッド及び前記配線構造を覆い、前記第１の導電パッドの表面における前記検査の部位のみを露出させる開口を有する第１の保護絶縁膜と、
    前記第１の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第１の導電パッドと電気的に接続され、前記第１の導電パッドの前記形成領域に整合する位置に形成されており、外部との電気的接続を図る第２の導電パッドと
    を含むことを特徴とする半導体装置。
  2. 前記第２の導電パッドは、前記第１の導電パッドよりも小さく、前記第１の導電パッドの前記形成領域に包含される形状に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の保護絶縁膜は、前記開口を除く前記半導体基板の上方全面を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の導電パッド及び前記第２の導電パッドは、共に同一の導電材料からなることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の導電パッド及び前記第２の導電パッドは、共に矩形状に形成されてなることを特徴とする請求項１に記載の半導体装置。
  6. 前記第２の導電パッドは、前記第１の導電パッドと直接的に接続されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１の保護絶縁膜は、酸化膜上に窒化膜が積層されてなる２層構造に形成されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記第２の導電パッド及び前記第１の保護絶縁膜を覆い、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を有する緩衝防止膜を更に含むことを特徴とする請求項１に記載の半導体装置。
  9. 前記第１の保護絶縁膜は、酸化膜、窒化膜、及び緩衝防止膜が順次積層されてなる３層構造に形成されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記第２の導電パッド及び前記第１の保護絶縁膜を覆い、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を有する第２の保護絶縁膜と、
    前記第２の保護絶縁膜を覆い、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を有する緩衝防止膜と
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  11. 前記第１の保護絶縁膜及び前記第２の保護絶縁膜は、共に酸化膜上に窒化膜が積層されてなる２層構造に形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の保護絶縁膜における前記酸化膜下である第１の領域と、
    前記第１の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第２の領域と、
    前記第１の保護絶縁膜における前記窒化膜上と、前記第２の保護絶縁膜における前記酸化膜下との間である第３の領域と、
    前記第２の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第４の領域と、
    前記第２の保護絶縁膜における前記窒化膜上である第５の領域と
    から選択された少なくとも１種の領域を覆うように形成されており、前記キャパシタ膜への水分及び水素の浸入を防止する水素拡散防止膜を更に含むことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２の領域及び前記第４の領域にそれぞれ前記水素拡散防止膜が形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 半導体基板の上方に、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、
    前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、
    下方に前記キャパシタ構造の存しない局所的な形成領域において、前記配線構造と電気的に接続されるように第１の導電パッドを形成する工程と、
    前記第１の導電パッド及び前記配線構造を覆うように第１の保護絶縁膜を形成した後、前記第１の保護絶縁膜に、前記第１の導電パッドの表面における検査の部位のみを露出させる開口を形成する工程と、
    前記開口から、検査機器のプローブを前記第１の導電パッドの表面に直接的に当接することにより、各種の試験を行う工程と、
    前記第１の保護絶縁膜上から前記開口の内壁面にかけて覆って前記第１の導電パッドと電気的に接続され、前記第１の導電パッドの前記形成領域に整合する位置に、外部との電気的接続を図る第２の導電パッドを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  15. 前記第２の導電パッドを、前記第１の導電パッドよりも小さく、前記第１の導電パッドの前記形成領域に包含される形状に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第１の保護絶縁膜を、前記開口を除く前記半導体基板の上方全面を覆うように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記第１の導電パッド及び前記第２の導電パッドを、共に同一の導電材料から形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 前記第１の導電パッド及び前記第２の導電パッドを、共に矩形状に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  19. 前記第２の導電パッドを、前記第１の導電パッドと直接的に接続されるように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  20. 前記第１の保護絶縁膜を、酸化膜上に窒化膜が積層されてなる２層構造に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  21. 前記第２の導電パッド及び前記第１の保護絶縁膜を覆うように緩衝防止膜を形成した後、前記緩衝防止膜に、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を形成する工程を更に含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  22. 前記第１の保護絶縁膜を、酸化膜、窒化膜、及び緩衝防止膜が順次積層されてなる３層構造に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  23. 前記第２の導電パッド及び前記第１の保護絶縁膜を覆うように第２の保護絶縁膜を形成した後、前記第２の保護絶縁膜に、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を形成する工程と、
    前記第２の保護絶縁膜を覆うように緩衝防止膜を形成した後、前記緩衝防止膜に、前記第２の導電パッドの表面における前記外部との電気的接続の部位のみを露出させる開口を形成する工程と
    を更に含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  24. 前記第１の保護絶縁膜及び前記第２の保護絶縁膜を、共に酸化膜上に窒化膜を積層してなる２層構造に形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記第１の保護絶縁膜における前記酸化膜下である第１の領域と、
    前記第１の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第２の領域と、
    前記第１の保護絶縁膜における前記窒化膜上と、前記第２の保護絶縁膜における前記酸化膜下との間である第３の領域と、
    前記第２の保護絶縁膜における前記酸化膜上と前記窒化膜下との間である第４の領域と、
    前記第２の保護絶縁膜における前記窒化膜上である第５の領域と
    から選択された少なくとも１種の領域を覆うように、前記キャパシタ膜への水分及び水素の浸入を防止する水素拡散防止膜を形成する工程を更に含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 前記第２の領域及び前記第４の領域にそれぞれ前記水素拡散防止膜を形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
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