WO2007113940A1 - 半導体検査装置 - Google Patents

半導体検査装置 Download PDF

Info

Publication number
WO2007113940A1
WO2007113940A1 PCT/JP2007/051380 JP2007051380W WO2007113940A1 WO 2007113940 A1 WO2007113940 A1 WO 2007113940A1 JP 2007051380 W JP2007051380 W JP 2007051380W WO 2007113940 A1 WO2007113940 A1 WO 2007113940A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
semiconductor
computer
inspected
inspection apparatus
Prior art date
Application number
PCT/JP2007/051380
Other languages
English (en)
French (fr)
Inventor
Keisuke Kodera
Masayuki Motohama
Original Assignee
Panasonic Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corporation filed Critical Panasonic Corporation
Priority to US11/917,273 priority Critical patent/US20090105970A1/en
Priority to JP2007548257A priority patent/JPWO2007113940A1/ja
Publication of WO2007113940A1 publication Critical patent/WO2007113940A1/ja

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages

Definitions

  • the present invention relates to a semiconductor inspection apparatus, and in particular, by combining a semiconductor device to be inspected (hereinafter referred to as LSI) and simulation data on a computer implemented in the design stage, the present invention relates to the related art Is related to a semiconductor inspection device that can easily realize various inspections, evaluations and analyzes that were difficult to realize.
  • LSI semiconductor device to be inspected
  • simulation data on a computer implemented in the design stage
  • SoC System On Chip
  • the conventional LSI tester When performing a functional test of an LSI equipped with these many asynchronous circuits, the conventional LSI tester has many limitations, and therefore, it operates on various products on which the LSI to be tested is mounted. It has become difficult to realize completely.
  • An LSI tester applies an input signal to a test target LSI (hereinafter referred to as DUT: Device Under Test) in order to execute a desired operation.
  • DUT Device Under Test
  • This input signal corresponds to the OZ1 digital data stored in the pattern generator in the waveform mode specified by the format controller and the voltage V and current according to the signal change timing specified by the timing generator.
  • the functional test of the DUT is performed by comparing the output signal from the LSI to which the input signal is applied with the OZ1 expected value pattern stored in the pattern generator. At this time, the output signal from the DUT is determined by the digital comparator at the strobe position specified by the timing generator and whether the OZ1 determination voltage condition set in VOH is satisfied or not.
  • Input signals and output expectation values are generated according to a cycle-based test table called a test pattern (also called a test vector).
  • a test pattern also called a test vector.
  • the test pattern under test execution is stored in the pattern generator or attached pattern memory.
  • LSI testers are called cycle-based test systems, and are defined in various cycles (test rates, timing sets) corresponding to various data forces for generating the input signals and output expectation values. It is done.
  • HDL hardware description language
  • VHDL Verilog or VHDL
  • function description data hereinafter referred to as “higher abstraction level”
  • RTL logic circuit data
  • netlist logic circuit data
  • Test pattern creation uses simulation data used in logic verification performed on the designed RTL and netlist. In the simulation, a test pattern is created by using data input to the designed circuit as an input signal of the test pattern and capturing an output from the designed circuit as an expected value of the test pattern.
  • simulation results for example, VCD: Verilog Value Change Dump
  • WGL waveform generation language
  • STIL standard test interface language
  • the simulation generally performed in the logic verification is an event-driven type as opposed to a cycle-based type such as an LSI tester
  • the simulation is performed as described above. Even if you convert the result, it does not reflect the concept of the LSI tester such as the waveform mode and test rate, and it is difficult to use it directly with the LSI tester. Therefore, it is necessary to convert simulation results into cycle-based format first, convert it to WGL or STIL format, and convert it to test pattern format dedicated to LSI tester.
  • Patent Document 1 proposes an event-type IC test system for the purpose of reducing the enormous number of work steps for creating such a pattern. Treating simulation data in the process of large-scale SoC development as an event file requires a considerable amount of work. The reason is that the actual large-scale SoC simulation environment simulates an environment in which LSI is actually used (hereinafter referred to as a set environment), which is not the test environment with LSI testers.
  • the microcode is transferred from the external flash memory 201 in which the microcode is stored to the SR AM 202 in the SoC 200 through the external memory interface 204, according to the microcode Assuming that the SoC 200 is designed to operate, in the inspection environment, it is necessary to delete the external flash memory 201 and create an event for inputting microcode to the external memory interface 204. Further, in the case of a specification in which the work DRAM 203 is connected to the external memory interface 204, it is necessary to create a data transfer event with the DRAM 203 in the inspection environment.
  • Patent Document 1 JP 2005-525577
  • the maximum operating frequency that can be set by the clock generator is defined. That is, a clock higher than the maximum operating frequency output from the clock generator can not be applied even when the maximum operating frequency of the DUT is higher. Therefore, in testing using an LSI tester, the maximum operating frequency can not be guaranteed.
  • the problem is that even when using an LSI tester that has an output function of a high-speed clock such as 1 GHz, for example, when asynchronous operation becomes complicated, the asynchronous operation is completely reproduced. This is also the case when the maximum operating frequency can not be guaranteed because it is difficult. This is the same even if the maximum operating frequency of the DUT is 1 GHz or less.
  • the timing of the transition point in each cycle is the same if the clock is 1 to the power of 2 with respect to the maximum operating frequency of all input signal strength testers. Therefore, it becomes possible to express with the above-mentioned test pattern, and there is no problem. Of course, it is possible to express similarly for data input synchronized with the clock which is only clocked.
  • simulation data used in test pattern generation is data used in logic verification, in the case of a circuit including many asynchronous circuits, the input and output signals are naturally asynchronous. .
  • simulation uses an event-driven input pattern that is not cycle-based, such as an LSI tester. If data from such asynchronous event-driven simulation is directly converted into test patterns, it will result in high-speed and long patterns, as described above, and patterns that can not be used with LSI testers. There is sex.
  • test patterns created by such cycle-based synchronous simulation tools are different from the conditions for logic verification, and are also different from the conditions under which LSI is actually used, so sufficient quality can be ensured. It is difficult to say that it is a level test pattern.
  • the object of the present invention is, as shown in FIG. 4, to actually use an LSI to be tested by directly diverting data of an event-driven asynchronous simulation used in logic verification to an LSI tester. It is an object of the present invention to provide an LSI tester capable of realizing high-quality inspection with less man-hours, which enables inspection under conditions as much as possible and significantly reduces the number of man-hours for creating test patterns.
  • the HDL test bench used for verification at the LSI design stage is used directly for inspection of manufactured semiconductor devices.
  • an event-driven test bench in which each information of input timing, output timing, input and expected value is described, and a voltage in which power supply voltage and input voltage are described
  • a computer recording a condition table is connected to the computer via an interface circuit, and an event driven test bench and an input signal obtained from the voltage condition table are applied to a semiconductor device to be inspected.
  • the computer is provided with an LSI tester which compares the output signal from which the condition table force can also be obtained, the computer receives the comparison result from the LSI tester via the interface circuit, and receives the comparison result received in the event driven test bench. It is characterized in that the semiconductor device to be inspected is judged to be good or bad in comparison with the described expected value.
  • the present invention relates to the semiconductor inspection apparatus, wherein the event driven test bench is a VCD (Verilog Value Change Dump) outputted as a result of a logic simulation performed using the event driven test bench. It is characterized by
  • the semiconductor inspection apparatus at least one or more external devices are connected to the semiconductor device to be inspected, and the computer is a semiconductor device to be inspected.
  • the semiconductor device according to the present invention is characterized in that the quality of the semiconductor device to be inspected is judged at the time of the system operation in which the operation is linked with the external device.
  • the computer includes at least one virtual device whose operation is to be linked with the semiconductor device to be inspected, and the computer is the inspection object.
  • pass / fail determination of the semiconductor device to be inspected is performed.
  • the semiconductor inspection apparatus at least one or more external devices are connected to the semiconductor device to be inspected, and the computer operates with the semiconductor device to be inspected.
  • the semiconductor device to be inspected in the system operation in which the semiconductor device to be inspected and the external device cooperate with each other.
  • the semiconductor device according to the present invention is characterized in that the quality determination is performed, and the quality determination of the semiconductor device to be inspected at the time of a system operation in which the semiconductor device to be inspected and the virtual device cooperate with each other.
  • the semiconductor inspection apparatus In the semiconductor inspection apparatus according to the present invention, at least one or more external devices are connected to the semiconductor device to be inspected, and the computer is a semiconductor device to be inspected.
  • the semiconductor device according to the present invention is characterized in that the quality of the semiconductor device to be inspected is judged at the time of the system operation in which the operation is linked with the external device.
  • the computer is the inspection target
  • the computer has at least one or more virtual devices whose operation should be linked with the semiconductor device, and the computer performs the inspection at the time of a system operation in which the semiconductor device to be inspected and the virtual device cooperate with each other. It is characterized in that the quality judgment of the target semiconductor device is performed.
  • the semiconductor inspection apparatus at least one or more external devices are connected to the semiconductor device to be inspected, and the computer operates with the semiconductor device to be inspected.
  • the semiconductor device to be inspected in the system operation in which the semiconductor device to be inspected and the external device cooperate with each other.
  • the semiconductor device according to the present invention is characterized in that the quality determination is performed, and the quality determination of the semiconductor device to be inspected at the time of a system operation in which the semiconductor device to be inspected and the virtual device cooperate with each other.
  • the computer compares test results of individual or system tests on defective semiconductor devices having a fault and good semiconductor devices having no fault, A fault location of the non-defective semiconductor device is identified based on the comparison information.
  • the present invention relates to the semiconductor inspection apparatus, wherein the computer is a defective semiconductor device having a failure, design data of a semiconductor device having no failure, and design data stored in the computer.
  • the test results of each single or system test are compared with each other, and a failure point of the non-defective semiconductor device is identified based on the comparison information.
  • the computer includes the defective semiconductor device whose failure point has been identified and design data of the semiconductor device, which is recorded in the computer and identified.
  • a single or system test is performed on design data that reflects failure information of a failure location, and the test results are compared to determine whether the failure information of the defective semiconductor device is correct or not. It features.
  • the computer is the defective semiconductor device whose failure point is identified, design data of the semiconductor device, which is recorded in the computer and identified. Against design data that reflects failure information at the failure point Then, a single or system test is performed, and the test results are compared with each other to determine whether the failure information of the defective semiconductor device is correct or not.
  • the computer may be a single device or a semiconductor device which is processed by a focused ion beam processing and observation apparatus and a semiconductor device which is not subjected to the processing.
  • the system test is performed and the test results are compared with each other to determine the success of the processing applied to the semiconductor device.
  • the semiconductor inspection apparatus a semiconductor device which has been subjected to corrosion by the focused ion beam processing and observation apparatus, and design data of the semiconductor device which is stored in the computer.
  • the semiconductor device is characterized in that a single or system test is performed and the test results are compared with each other to determine success in processing of the semiconductor device.
  • the description portion related to the input to the LSI of the event driven non-synchronous simulation test bench described in HDL is also input to the LSI tester through the interface circuit and the computer power to the DUT. After being converted to the signal input of, it is applied to the DUT, and the HDL test bench used for verification in the LSI design stage is used directly for the inspection of the DUT. After that, the output signal from the responding DUT is input to the LSI tester and compared with the output signal obtained from the voltage condition table to determine the level. The comparison result is input to the computer through the interface circuit, and is compared with the expected value and output waveform data described in the HDL test bench in this computer to determine the quality of the semiconductor device to be inspected. .
  • test bench for event-driven asynchronous simulation described in HDL can be used for inspection in the form as it is, inspection under conditions equivalent to the conditions actually used on the LSI becomes possible. High quality inspection is realized. Also, the number of man-hours for test pattern creation is reduced, so the man-hours for development of the entire LSI are also reduced.
  • the test when testing a DUT, the test is performed in a state where actual external devices such as a microcomputer and a memory are connected to the DUT. Therefore, based on the specification of the product on which the LSI is actually mounted, since the DUT can be inspected in a system in which the external device and the DUT cooperate with each other, data exchange with the external device, etc. It is possible to perform functional inspection as a system of Further, in the present invention, when testing a DUT, the test is performed in a state where an environmental virtual external device model described in HDL is connected to the DUT. Therefore, it is possible to evaluate the performance of the DUT on the assumption that the quality of the linked external device changes.
  • the defective portion of the defective product is determined by comparing and observing the operation of the defective product and the operation in the case where the design data of the defective product described in HDL is subjected to a simulated failure. Is easily identified.
  • the present invention compares and observes the operation of an LSI that has undergone FIB (processing with a focused ion beam processing and observation device) and the operation of design data of that LSI by HDL that has undergone the same correction.
  • FIB processing with a focused ion beam processing and observation device
  • design data of that LSI by HDL that has undergone the same correction.
  • the test bench for event-driven asynchronous simulation described in HDL is used as it is for inspection, so the LSI is actually on the product.
  • inspections can be performed under the same conditions as those used, high quality inspection can be realized, and the number of test pattern creation steps can be reduced, which is effective in reducing the number of development steps for the entire LSI.
  • the present invention in addition to the inspection of a single DUT, it is possible to evaluate the performance of the DUT on the assumption that the quality of an external device linked to the DUT fluctuates.
  • FIG. 1 is a schematic view showing a conventional test pattern generation flow.
  • FIG. 2 is a schematic view showing an example of a product set on which an LSI is mounted.
  • FIG. 3 Fig. 3 (a) is a schematic diagram for explaining that certain three input signals maintain the power-of-two relationship, and Fig. 3 (b) is a schematic diagram showing a state where the relationship is not maintained. (c) is shown in the figure (b) FIG. 10 is a schematic view showing a test pattern which has been cyclized to express certain three input signals in one test cycle.
  • FIG. 4 is a diagram showing the concept of the present invention.
  • FIG. 5 is a block diagram showing a semiconductor inspection apparatus according to the first embodiment of the present invention.
  • FIG. 6 is a block diagram showing a semiconductor inspection apparatus according to a second embodiment of the present invention.
  • FIG. 7 is a block diagram showing a semiconductor inspection apparatus of a third embodiment of the present invention.
  • FIG. 8 is a block diagram showing a semiconductor inspection apparatus according to a fourth embodiment of the present invention.
  • Fig. 9 is a schematic view showing the estimation of the defective portion of the defective product
  • Fig. 9 (b) is a schematic view showing the estimation of the defect content of the defective product
  • Fig. 9 (c) Is a schematic diagram showing judgment of the success of FIB processing of a defective product subjected to FIB processing.
  • FIG. 5 shows the configuration of the semiconductor inspection apparatus in the first embodiment of the present invention.
  • reference numeral 500 denotes a DUT to be tested
  • 510 denotes an LSI tester
  • 520 denotes a computer.
  • the LSI tester 510 and the computer 520 are connected by interface hardware (interface circuit) (not shown). Ru.
  • the DUT 500 has at least one or more pins.
  • the DUT 500 shown in the figure has n terminals, the 1st pin is an input terminal 501, the 2nd pin is an output terminal 502, and the 3rd to the (n-1) th pins are omitted.
  • the pin is an input / output terminal 503.
  • the LSI tester 510 has a pair 513 of a signal generator 511 and a comparator 512 for the terminal 1 pin of the DUT 500.
  • the LSI tester 510 has the aforementioned pair 513 for the total number of terminals of the DUT 500, or at least for the total number of terminals necessary for testing the DUT 500.
  • the calculator 520 has an HDL test bench 521 and an inspection condition table 522.
  • the HDL test bench 521 is created and used for functional verification at the time of logic design. For input signals, it has information on input timing and data change, and for output signals, it has expected values and information on output timing to compare expected values.
  • This HDL test bench 521 is a logic performed using an event-driven test bench. It is a VCD (Verilog Value Change Dump) output as a result of simulation.
  • the inspection condition table 522 has information on the voltage axis of the input signal and the output signal.
  • 0 level value voltage value when "0"
  • 1 level value voltage value when "1”
  • input amplitude for the output signal
  • L threshold value below is L
  • H threshold the upper value is H.
  • the conditions such as the temperature and the test voltage that have been determined can be used in the simulation of the simulation.
  • the input timing is determined from the HDL test bench 521 and the data change content, and the input amplitude is determined from the inspection condition table 522.
  • An input signal is generated by combining two pieces of information. This input signal is applied to the input terminal 501 of the first pin of the DUT through the pin electronics of the LSI tester 510.
  • the DUT 500 receives this input signal, and responds the output signal from the output terminal 502 of the 2nd pin through the internal logic.
  • the comparator 512 connected to the output terminal 502 of the DUT 500 through pin electronics is used to compare the output signal from the DUT 500 with the expected value from the HDL test bench 521 at the same time as the output timing in the test condition table 522.
  • the H judgment is made if it is larger than the H threshold
  • the L judgment if it is smaller than the L threshold
  • the intermediate voltage Z is judged if it is between both thresholds.
  • the computer 520 compares the determination result output from the comparator 512 with the expected value in the HDL test bench 521, and determines that it is PASS if both match, otherwise it is determined as FAIL.
  • the result of judgment of quality is output to a file, or the result of judgment is directly displayed on the display of the computer 520, and then the inspection is finished.
  • FIG. 6 shows the configuration of a semiconductor inspection apparatus according to a second embodiment of the present invention.
  • the present embodiment is characterized by having one or more external devices in addition to the DUT 600 to be tested.
  • This external device is, for example, a microcomputer 601 or a memory 602 as shown in FIG. 6 in this embodiment.
  • the external devices are an external microcomputer 601 and an external memory 602. It is assumed that the data transfer rate of the external microcomputer 601 and the data transfer rate of the external memory 602 are different, and that the two are asynchronous.
  • the DUT 600 After booting from the external microcomputer 601, the DUT 600 receives an input signal from the LSI tester 610, performs computation with the internal logic of the DUT 600, and writes the computation result in the external memory 602.
  • the computer 620 reads out the data written in the external memory 602 via the LSI tester 610, compares expected values, and determines PASSZFAIL. By this inspection, the DUT 600 is guaranteed to operate at the time of writing to the external memory 602.
  • the computer 620 writes data to the external memory 602 in advance.
  • the DU T 600 reads out the data of the external memory 602 and calculates it by the internal logic.
  • the computer 620 reads the operation result through the LSI tester 610 and determines PASS / FAIL. By this inspection, the DUT 600 is guaranteed to operate at the time of reading from the external memory 602.
  • the memory 602 is first non-volatile.
  • FIG. 7 shows the configuration of a semiconductor inspection apparatus according to a third embodiment of the present invention.
  • the present embodiment is characterized by having one or more virtual devices in the computer 720.
  • This virtual device is, for example, a virtual microcomputer 701 and a virtual memory 702 in FIG.
  • the DUT 700 when inspecting the DUT 700, it is possible to inspect the cooperation with the virtual devices 701 and 702 that have not been commercialized at the design stage. Also, although it has already been commercialized, the quality of the external devices 701 and 702 that cooperate with each other in the DUT 700 is improved by simulating failure of a specific part or adding parameters of the manufacturing process to the virtual device. Performance evaluation of the DUT 700 can be performed on the assumption of fluctuations. In cooperation with a general-purpose device such as the memory device 702, which also provides multiple manufacturers, it is possible to match each device even if the performance or characteristics of the device slightly differ from one device to another. Inspection can also be easily realized.
  • a general-purpose device such as the memory device 702 which also provides multiple manufacturers, it is possible to match each device even if the performance or characteristics of the device slightly differ from one device to another. Inspection can also be easily realized.
  • an input signal is applied unilaterally from the LSI tester 710 to the DUT 700 to carry out the test. For example, do not apply an input signal to the DUT 700 in response to a request output signal from the DUT 700, and not asserted in the DUT 700! /, In the case where the virtual microcomputer 711 responds to a request signal from the DUT 700, By creating the data and input timing necessary to control the function, you can implement functional tests that are closer to actual functions.
  • FIG. 8 shows the configuration of a semiconductor inspection apparatus according to the fourth embodiment of the present invention.
  • the present embodiment is characterized in that there are one or more external devices in addition to the DUT, and one or more virtual devices in the computer.
  • the DUT 800 when testing the DUT 800, it is connected to the external device (memory in the figure) 801 that has already been commercialized, and is still in the computer 820.
  • the virtual microcomputer 802 By having the virtual microcomputer 802 as a virtual device that has not been commercialized, it becomes possible to evaluate the function of the entire system without waiting for the commercialization of the virtual device 802 waiting for commercialization.
  • DUT 800 and DUT 800 together by using external device 801 other than DUT 800 and virtual device 802 on a computer. If it is difficult to physically mount the external device 801 on a jig (hereinafter referred to as a tester board) 830 connecting to the LSI tester 810, or if you want to reduce the influence of electromagnetic waves, use the virtual device 802. Can avoid these problems. Another advantage is to reduce the cost of creating the tester board 830 by making effective use of the virtual device 802.
  • the defect estimation part of the defective product 901 which can be identified by the above-mentioned defect analysis, on the design data 902 which is the source of the defective product 901 DUT.
  • the defect condition such as OZ1 degeneracy, disconnection, etc.
  • artificial fault is applied artificially such as OZ1 fixed, short, open.
  • the test for which the defective product 901 fails is the defective product 901 and the defect information.
  • Implement for the added design data 902. If the two inspection results are compared and they match, the content of the defect added to the design data 902 is correct, and the cause of the defect can be determined. This means that it is not necessary to open the defective product 901 and analyze the content of the defect physically.
  • failure analysis under a high load condition close to the actual operation can be performed.
  • the present embodiment makes it possible to determine the success or failure of processing of an LSI using an FIB (focused ion beam processing and observation apparatus). This will be described below.
  • FIB focused ion beam processing and observation apparatus
  • the design data 903 is usually re-verified, the correction content is examined based on the result, and then the LSI 904 package is removed. Open and perform processing by FIB according to the content of correction. Then, the LSI 904 subjected to FIB calories is evaluated by an LSI tester or other evaluation device, and it is judged that the correction content is correct when it is confirmed that no failure phenomenon occurs, and the mask correction is actually performed according to the correction content. I do. However, in this case, if the processing by FIB has failed, it is impossible to judge the correctness of the correction content.
  • the design data 903 reflecting the correction content and the LSI 904 processed by FIB are inspected at least including inspection items that reproduce the failure phenomenon, and the inspection results show that the FIB processing to the LSI is performed. Judge the validity of the content of (the same as the correction content reflected in the design data) and the success of FIB force.
  • the design data before modification and the LSI before FIB addition need to be PASSed for all inspection items except the item that the failure phenomenon reproduces.
  • design data 903 reflecting the contents of correction need to be PASSed for inspection items for which the failure phenomenon appears.
  • the following shows a method of judging the validity of the correction content and the success or failure of FIB processing based on the PASSZ FAIL judgment result for the inspection including at least the inspection item in which the failure phenomenon is reproduced.
  • corrections have no effect on inspection items other than inspections that reproduce the failure phenomenon.
  • the present invention since the present invention directly diverts the data of the event-driven non-synchronous simulation used in logic verification to the LSI tester, the present invention can be used for the actual use of the semiconductor device to be tested. This enables inspection under similar conditions and can significantly reduce the number of steps involved in test pattern creation, making it useful as a semiconductor inspection device capable of realizing high-quality inspection in a small number of steps.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　計算機５２０には、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチ５２１が格納される。このテストベンチ５２１の入力に関わる記述部分は、ＬＳＩテスター５１０に入力され、ＤＵＴ５００への信号入力に変換された後、ＤＵＴ５００に印加される。その後、応答したＤＵＴからの出力信号は、ＬＳＩテスター５１０に入力されて、電圧条件テーブル等から得られる出力信号と比較されて、レベル判定される。この比較結果は、計算機５２０に入力されて、この計算機５２０内で、ＨＤＬテストベンチ５２１に記述されている期待値や出力波形データと比較されて、ＤＵＴ５００の良否判定が行われる。従って、ＬＳＩが実際に製品上で使用される条件と同等の条件において、そのＬＳＩ（ＤＵＴ）の検査を行うことができる。

Description

明 細 書
半導体検査装置
技術分野
[0001] 本発明は、半導体検査装置に関し、特に、検査対象である半導体装置 (以下、 LSI と言う）と、その設計段階で実施される計算機上でのシミュレーションデータとを融合 することにより、従来は実現困難であった様々な検査や評価、解析を容易に実現す ることを可能にする半導体検査装置に関するものである。
背景技術
[0002] LSIの製造プロセスやそのルールは年々微細化が進んでおり、その結果として、動 作の高速ィ匕ゃ小面積ィ匕といった効果が得られている。そして、近年の LSI開発にお いては、より多くの回路を組み込むことにより、高機能化を図り、 System On Chip (以 下 SoCと言う）といった形態で付加価値を高めるという傾向がある。
[0003] SoCと呼ばれる大規模 LSIに組み込まれる回路の規模は年々増加しており、その 回路は様々な機能を持っために、 LSIの設計においては、非同期設計を行うことが 多くなつている。また、回路規模が大幅に増加することにより消費電力の増加が問題 となり、それに対する低消費電力化の技術としても、非同期設計が広く行われている
[0004] これらの多くの非同期回路を搭載する LSIの機能検査を行う際、従来の LSIテスタ 一では、多くの制約があるため、検査対象である LSIが搭載される様々な製品上での 動作を完全に実現することが困難となっている。
[0005] 以下、従来の LSIテスターを使用した LSIの機能検査について説明する。
[0006] LSIテスターは、検査対象となる LSI (以下、 DUT: Device Under Testと言う）に対 して、所望の動作を実行させるために、入力信号を印加する。この入力信号は、バタ ーンジェネレータに格納されている OZlのディジタルデータを、フォーマットコント口 ーラの指定する波形モードにぉ 、て、タイミングジェネレータの指定する信号変化タ イミングに従って、電圧 V及び電流 Iに設定された οζιに対応する電圧条件で印加さ れる。 [0007] また、入力信号が印加された LSIからの出力信号を、パターンジェネレータに格納 されている OZ1期待値パターンと比較することにより、 DUTの機能検査が実行され る。その際、 DUTからの出力信号は、タイミングジェネレータの指定するストローブ位 置で、 VOHに設定された OZ1判定電圧条件を満足するカゝ否かをディジタルコンパ レータで判定する。
[0008] 入力信号及び出力期待値は、テストパターン (テストべクタとも言う）と呼ばれるサイ クルベースのテストテーブルに従って生成される。通常、検査実行中のテストパター ンは、パターンジェネレータ又は付属するパターンメモリに格納されて 、る。
[0009] 従来の LSIテスターは、サイクルベーステストシステムと呼ばれ、前記入力信号や出 力期待値を生成するための様々なデータ力 各々対応するサイクル (テストレート、タ イミングセットと言う）に規定されている。
[0010] 次に、図 1を参照しながら、前記テストパターンの作成方法について説明する。
[0011] LSIの回路設計では、 Verilogや VHDLといったハードウェア記述言語（HDL: Har dware Description Language)による設計手法が広く普及していて、抽象度の高いレ ジスタ転送レベルの機能記述データ（以下、 RTLと言う）を、論理合成技術を用いて 論理回路データ（以下、ネットリストと言う）に変換するという手法が一般的となってい る。
[0012] 一般的なテストパターンの作成では、設計された RTL及びネットリストに対して行う 論理検証で使用されるシミュレーションデータが用いられる。シミュレーションにおい ては、設計された回路に入力されるデータをテストパターンの入力信号として用い、 その設計された回路からの出力をテストパターンの期待値として取り込むことにより、 テストパターンは作成される。
[0013] 具体的には、シミュレーション結果（例えば VCD： Verilog Value Change Dump) (V erilogによるシミュレーション結果のダンプ）をー且 WGL (波形生成言語)や STIL ( 標準テストインターフェース言語)といった形式に変換し、更に、 LSIテスター用のテ ストパターン形式に変換する方法が取られる。
[0014] 但し、一般的に論理検証で実施されるシミュレーションは、 LSIテスターのようなサイ クルベース形式に対して、イベントドリブン形式であるため、前記のようにシミュレーシ ヨン結果の変換を行っても、波形モードやテストレートといった LSIテスターの概念が 反映されず、直接、 LSIテスターで使用することは困難である。そのため、シミュレ一 シヨン結果を先ずサイクルベース形式に変換し、それを WGLや STIL形式に変換し、 更に、 LSIテスター専用のテストパターン形式に変換という多くの作業が必要となる。
[0015] このようなパターン作成のための莫大な作業工数を削減することを目的として、特許 文献 1は、イベント型 ICテストシステムを提案している力 このイベント型 ICテストシス テムにおいても、近年の大規模 SoC開発の過程でのシミュレーションデータをィベン トファイルとして扱うには相当の作業工数を必要とする。その理由は、実際の大規模 S oCのシミュレーション環境は、 LSIテスターでの検査環境ではなぐ実際に LSIが使 用される環境を模したもの（以下、セット環境と言う）だからである。
[0016] 例えば、図 2に示したようなセット環境において、マイクロコードが格納された外部フ ラッシュメモリ 201から、外部メモリインターフェース 204を通じて SoC200内部の SR AM202へマイクロコードを転送し、そのマイクロコードに従って SoC200が動作する 仕様になっているとすると、検査環境では、外部フラッシュメモリ 201を削除し、外部メ モリインターフェース 204に対してマイクロコードを入力するイベントを作成する必要 がある。また、外部メモリインターフェース 204にワーク用 DRAM203を接続するよう な仕様の場合には、検査環境では DRAM203とのデータの受け渡しイベントを作成 する必要がある。
[0017] 勿論、イベント作成の作業自体を工夫することにより、容易に前記イベント型 ICテス トシステムへイベントファイルを入力することも可能だ力 SoC設計時のシミュレーショ ンデータを直接使用できる訳ではな 、。
特許文献 1：特表 2005 - 525577号
発明の開示
発明が解決しょうとする課題
[0018] 多くの非同期回路を搭載する LSIの検査を行う際、従来の LSIテスターでは、非同 期動作を実現することが非常に困難であるため、搭載された非同期回路に対して実 際に製品で使用される条件とは異なる条件での検査しか実行できない。そのため、 L SIテスターを用いた検査以外の検査、例えば BOSTといった別工程の検査が必要 になり、 LSIの製造コストに占める検査コストの増大を招 、てしまう。
[0019] また、従来使用されている LSIテスターにおいては、クロックジェネレータで設定可 能な最高動作周波数が規定される。つまり、クロックジェネレータから出力される最高 動作周波数以上のクロックは、 DUTの最高動作周波数がそれ以上の場合でも印加 することができない。このため、 LSIテスターを使用した検査では、最高動作周波数 の保証ができな 、ことになる。
[0020] 問題となるのは、例えば 1GHzといった高速クロックの出力機能を持っている LSIテ スターを使用していても、非同期動作が複雑になってくると、その非同期動作を完全 に再現させることは困難であるため、やはり最高動作周波数の保証ができない場合 である。これは DUTの最高動作周波数が 1GHz以下の場合でも同様である。
[0021] これらの問題は、従来の LSIテスター力 テストパターンを用いたサイクルベースの 動作を行うことに起因している。
[0022] 図 3 (a)に示したように、全ての入力信号力 テスターの最高動作周波数に対し て 2のべき乗分の 1のクロックであれば、各サイクルでの変化点のタイミングが同じに なるので、前述のテストパターンで表現することが可能となり、問題はない。勿論、クロ ックだけでなぐクロックに同期したデータ入力についても同様に表現可能となる。
[0023] しかし、図 3 (b)に示したように、 LSIテスターの最高動作周波数に対して、 2のべき 乗分の 1のクロックではない非同期のクロックを入力する場合、入力信号の変化点が サイクル毎に変わってしまうため、テストパターンでの表現は困難になる。
[0024] 従来の LSIテスターでも、サイクル毎にタイミングを変化させることは可能である。し かし、近年の 1000ピンを超えるような多ピンの LSIについて、全ピンのタイミングを合 わせ込んだテストプログラムを作成するには莫大な工数を必要とする。
[0025] この対策としては、図 3 (c)に示したように、全クロック周波数の最小公倍数の周波 数に合わせたサイクルをベースにテストパターンを作成することが考えられる。但し、 この場合には、 LSIテスターの出力し得る最高動作周波数を超える可能性があるとい う問題や、テストパターン長が増大するという問題が発生する。
[0026] また、 SoCのような大規模 LSIにおいては、多くの機能を検査する必要があるため、 検査に使用するテストパターン作成に関する工数が増大しており、 LSI全体の開発コ ストも増大する傾向にある。
[0027] テストパターン作成の際に使用されるシミュレーションのデータは、論理検証で用い られるデータであるため、多くの非同期回路を含む回路の場合には、入出力信号は 当然に非同期となっている。通常、シミュレーションでは、 LSIテスターのようなサイク ルベースではなぐイベントドリブン方式の入力パターンを使用する。このような非同 期のイベントドリブン方式シミュレーションのデータをそのままテストパターンに変換す ると、前述した通り、高速且つ長大パターンとなってしまい、 LSIテスターでは使用で きな 、パターンになってしまう可能性がある。
[0028] そのため、論理検証とは別に、テストパターン作成のためのサイクルベース同期シミ ユレーシヨンを別途行う必要があり、そのための工数も発生してしまう。また、そのよう なサイクルベース同期シミュレーションカゝら作成されたテストパターンは、論理検証の 条件とは異なり、また、実際に LSIが使用される条件とも異なっているため、十分に品 質を確保できるレベルのテストパターンであるとは言 、難 、。
[0029] 本発明の目的は、図 4に示したように、論理検証で用いられたイベントドリブン方式 の非同期シミュレーションのデータを直接に LSIテスターに流用することにより、検査 対象となる LSIの実使用に限りなく近 、条件での検査を可能とし、またテストパターン 作成に関する工数を大幅に削減することを可能とした、高品質な検査を少ない工数 で実現できる LSIテスターを提供することにある。
課題を解決するための手段
[0030] 前記目的を達成するために、本発明では、 LSIの設計段階で検証に用いられた H DLテストベンチを、直接、製造された半導体装置の検査に用いることとする。
[0031] 即ち、本発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期 待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧 及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に 対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストべ ンチ及び前記電圧条件テーブル力 得られる入力信号を検査対象である半導体装 置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信 号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧 条件テーブル力も得られる出力信号と比較する LSIテスターとを備え、前記計算機は 、前記 LSIテスターからの比較結果を前記インターフェース回路を介して受け、この 受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比 較して、前記検査対象である半導体装置の良否判定を行うことを特徴とする。
[0032] 本発明は、前記半導体検査装置において、前記イベントドリブン形式のテストベン チは、前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの 結果出力される VCD (Verilog Value Change Dump)であることを特徴とする。
[0033] 本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、 少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対 象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前 記検査対象である半導体装置の良否判定を行うことを特徴とする。
[0034] 本発明は、前記半導体検査装置において、前記計算機は、前記検査対象である 半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計 算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシ ステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とす る。
[0035] 本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、 少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対 象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、 前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連 携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検 查対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時で の前記検査対象である半導体装置の良否判定とを行うことを特徴とする。
[0036] 本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、 少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対 象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前 記検査対象である半導体装置の良否判定を行うことを特徴とする。
[0037] 本発明は、前記半導体検査装置において、前記計算機は、前記検査対象である 半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計 算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシ ステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とす る。
[0038] 本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、 少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対 象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、 前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連 携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検 查対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時で の前記検査対象である半導体装置の良否判定とを行うことを特徴とする。
[0039] 本発明は、前記半導体検査装置において、前記計算機は、故障を持つ不良品の 半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステ ムテストのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装 置の故障箇所を特定することを特徴とする。
[0040] 本発明は、前記半導体検査装置において、前記計算機は、故障を持つ不良品の 半導体装置と、故障を持たな 、半導体装置の設計データであって前記計算機に記 録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比 較し、その比較情報に基づいて前記良品の半導体装置の故障箇所を特定すること を特徴とする。
[0041] 本発明は、前記半導体検査装置において、前記計算機は、故障箇所が特定され た前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機 に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対 して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不 良品の半導体装置の故障情報の正誤を判定することを特徴とする。
[0042] 本発明は、前記半導体検査装置において、前記計算機は、故障箇所が特定され た前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機 に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対 して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不 良品の半導体装置の故障情報の正誤を判定することを特徴とする。
[0043] 本発明は、前記半導体検査装置において、前記計算機は、収束イオンビーム加工 観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対 して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半 導体装置に施した加工の成功を判定することを特徴とする。
[0044] 本発明は、前記半導体検査装置において、収束イオンビーム加工観察装置でカロ ェを施した半導体装置と、この半導体装置の設計データであって前記計算機に記録 された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果 同士を比較して、前記半導体装置に施した加工の成功を判定することを特徴とする。
[0045] 以上により、本発明では、 HDLで記述されたイベントドリブン方式の非同期シミュレ ーシヨン用テストベンチの LSIへの入力に関わる記述部分は、計算機力もインターフ エース回路を通じて LSIテスターに入力され、 DUTへの信号入力に変換された後、 DUTに印加されて、 LSIの設計段階で検証に用いられた HDLテストベンチが直接 に DUTの検査に用いられる。その後、応答した DUTからの出力信号は、 LSIテスタ 一に入力されて、電圧条件テーブル等力 得られる出力信号と比較されて、レベル 判定される。この比較結果は、インターフェース回路を通じて計算機に入力されて、こ の計算機内で、 HDLテストベンチに記述されている期待値や出力波形データと比較 されて、検査対象の半導体装置の良否判定が行われる。従って、 HDLで記述された イベントドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形 式で流用できるので、 LSIが実際に製品上で使用される条件と同等の条件での検査 が可能となり、高品質の検査が実現される。し力も、テストパターン作成の工数が削減 されるので、 LSI全体の開発工数も削減される。
[0046] 特に、本発明では、 DUTの検査を行う際に、マイコンやメモリ等の実際の外部デバ イスが DUTに接続された状態で検査が行われる。従って、実際に LSIが搭載される 製品の仕様に基づ 、た外部デバイスと DUTとが動作を連携したシステムの中で DU Tの検査を行うことができるので、外部デバイスとのデータの受け渡し等のシステムと しての機能検査が可能である。 [0047] また、本発明では、 DUTの検査を行う際に、 HDLで記述された環境上の仮想外部 デバイスモデルが DUTに接続された状態で検査が行われる。従って、連携する外部 デバイスの品質などが変動した場合を想定した DUTの性能評価が実施できる。
[0048] 更に、本発明では、不良品の動作と、 HDLで記述されたその不良品の設計データ に擬似故障をさせた場合の動作とを比較、観測することにより、不良品の不良箇所が 容易に特定される。
[0049] 力！]えて、本発明では、 FIB (集束イオンビーム加工観察装置による加工)を行った L SIの動作と、同様の修正を行った HDLによるその LSIの設計データとの動作とを比 較、観測することにより、その LSIの FIB力卩ェの成否が容易に判断できる。
発明の効果
[0050] 以上説明したように、本発明半導体検査装置によれば、 HDLで記述されたイベント ドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形式で流用 したので、 LSIが実際に製品上で使用される条件と同等の条件での検査を可能とし て、高品質の検査を実現できると共に、テストパターン作成の工数を削減できるので 、 LSI全体の開発工数の削減にも効果がある。
[0051] 特に、本発明によれば、 DUT単体の検査に加えて、実際の製品の仕様に基づい た外部デバイスとの連携も含めたより複雑なシステムとしての検査が可能である。
[0052] また、本発明によれば、 DUT単体の検査に加えて、この DUTに連携する外部デ バイスの品質などが変動した場合を想定した DUTの性能評価が可能である。
[0053] 更に、本発明によれば、実際の動作に近い高負荷な状態での LSIの不良箇所の解 祈が可能である。
[0054] カロえて、本発明によれば、 FIB (集束イオンビームカ卩工観察装置による加工)を行つ た LSIにお!/、て、その FIB加工の成否を容易に判断できる。
図面の簡単な説明
[0055] [図 1]図 1は従来のテストパターン作成フローを示す概略図である。
[図 2]図 2は LSIを搭載する製品セットの一例を示す概略図である。
[図 3]図 3 (a)はある 3つの入力信号が 2のべき乗の関係を保つことを説明する概略図 、同図 (b)はその関係を保ってない状態を表す概略図、同図 (c)は同図 (b)に示した ある 3つの入力信号を 1つのテストサイクルに表現するためにサイクライズしたテストパ ターンを示す概略図である。
[図 4]図 4は本発明の概念を表す図である。
[図 5]図 5は本発明の第 1の実施形態の半導体検査装置を示すブロック構成図である
[図 6]図 6は本発明の第 2の実施形態の半導体検査装置を示すブロック構成図である
[図 7]図 7は本発明の第 3の実施形態の半導体検査装置を示すブロック構成図である
[図 8]図 8は本発明の第 4の実施形態の半導体検査装置を示すブロック構成図である
[図 9]図 9 (a)は不良品の不良箇所を推定することを示した概略図、同図 (b)は不良 品の不具合内容を推定することを示す概略図、同図（c)は FIB加工を施した不良品 のその FIB力卩ェの成功を判断することを示す概略図である。
符号の説明
500 DUT (検査対象である半導体装置)
510 LSIテスター
511 信号発生器
512 比較器
513 信号発生器と比較器のペア
520 計算機
521 HDLテストベンチ
522 検査条件テーブル
600、 700、
800 DUT
601 外部マイコン (外部デバイス）
602、 802 外部メモリ（外部デバイス）
610、 710、 810 LSIテスター
620、 720、
820 計算機
701、 803 仮想マイコン (仮想デバイス）
702 仮想メモリ（仮想デバイス）
900 良品 LSI
901 不良品 LSI
902 設計データ
903 不具合を含む設計データ
904 不具合を含む設計データを元に製造された LSI
発明を実施するための最良の形態
[0057] 以下、本発明の実施形態を図面に基づいて説明する。
[0058] (第 1の実施形態）
図 5は、本発明の第 1の実施形態における半導体検査装置の構成を示す。
[0059] 同図において、 500は検査対象である DUT、 510は LSIテスター、 520は計算機 であり、 LSIテスター 510と計算機 520とはインターフェースハードウェア（インターフ エース回路）（図示せず)で接続される。
[0060] DUT500は、少なくとも 1本以上のピンを持つ。同図に示した DUT500は、 n本の 端子を有し、 1番ピンは入力端子 501とし、 2番ピンは出力端子 502とし、 3番から (n - 1)番ピンは省略し、 n番ピンは入出力端子 503とする。
[0061] 前記 LSIテスター 510は、 DUT500の端子 1ピンに対して、信号発生器 511と比較 器 512とのペア 513を有する。 LSIテスター 510は、前述ペア 513を DUT500の総 端子数分、又は少なくとも DUT500の検査に必要な総端子数分を有する。
[0062] 前記計算機 520は、 HDLテストベンチ 521と、検査条件テーブル 522とを有する。
前記 HDLテストベンチ 521は、論理設計時に機能検証用として作成し、使用したも のである。入力信号に関しては、入力タイミング、データ変化に関する情報を、出力 信号に関しては期待値、期待値を比較する出力タイミングに関する情報を有する。こ の HDLテストベンチ 521は、イベントドリブン形式のテストベンチを用いて行った論理 シミュレーションの結果出力される VCD (Verilog Value Change Dump)である。
[0063] 前記検査条件テーブル 522は、入力信号と出力信号との電圧軸に関する情報を持 つ。入力信号に関しては、 0レベル値（"0"時の電圧値）、 1レベル値（"1"時の電圧 値)又は入力振幅、出力信号に関しては、 L閾値 (下回る値を Lとする）、 H閾値 (上回 る値を Hとする）を定義する。ノ ックァノテーシヨン'シミュレーションの実行において、 決定した温度や検査電圧などの条件が流用可能である。
[0064] 次に、図 5を用いて、検査開始から終了までの信号の流れを説明する。
[0065] DUTの入力端子 501にピンエレクトロニクスを通じて接続される信号発生器 511に おいて、 HDLテストベンチ 521から入力タイミングとデータ変化内容力 また、検査 条件テーブル 522から入力振幅が決定される。 2つの情報を総合して入力信号が生 成される。この入力信号が、 LSIテスター 510のピンエレクトロニクスを通して、 DUT の 1番ピンの入力端子 501に印加される。
[0066] DUT500は、この入力信号を受けて、内部ロジックを通して、 2番ピンの出力端子 5 02から出力信号を応答する。
[0067] DUT500の出力端子 502にピンエレクトロニクスを通じて接続される比較器 512で は、前記 DUT500からの出力信号を、 HDLテストベンチ 521から期待値比較する出 力タイミングと同刻に検査条件テーブル 522内の H閾値、 L閾値と比較して、もし H閾 値より大きければ H判定、 L閾値より小さければ L判定、両閾値の間であれば中間電 圧 Zと判定とする。計算機 520は、比較器 512から出力される判定結果と HDLテスト ベンチ 521にある期待値とを比較し、もし両者が一致してすれば PASS、そうでなけ れば FAILと判定する。その良否判定結果をファイルに出力したり、計算機 520に繋 力 ¾ディスプレイに直接に判定結果を表示したりし、その後、検査を終了する。
[0068] (第 2の実施形態）
図 6は、本発明の第 2の実施形態における半導体検査装置の構成を示す。
[0069] 本実施形態は、検査対象 DUT600以外に、 1つ以上の外部デバイスを持つことが 特徴である。この外部デバイスは、本実施形態では、図 6に示したように、例えば、マ イコン 601やメモリ 602である。
[0070] もし、直接、外部デバイスに入力信号を印力！]したり、出力信号を期待値比較したり する必要がある場合は、信号発生器と比較器のペア（図 5に示した符号 513)が DU T600と外部デバイスの検査に必要な総端子数分が必要となる。
[0071] 例えば、実際の製品において、外部マイコン 601及び外部メモリ 602 (外部デバィ ス）を使用するシステムだとすれば、 DUT600は外部マイコン 601及び外部メモリ 60 2の両方と動作を連携したシステムテストを実施する必要がある。この事例では、外部 デバイスは、外部マイコン 601及び外部メモリ 602である。外部マイコン 601のデータ 転送速度と、外部メモリ 602のデータ転送速度とは異なり、且つこの両者間は非同期 だと仮定する。
[0072] DUT600は、外部マイコン 601からのブートの後、 LSIテスター 610からの入力信 号を受けて、 DUT600内部ロジックで演算し、その演算結果を外部メモリ 602に書き 込む。計算機 620は、外部メモリ 602に書き込まれたデータを LSIテスター 610経由 で読み出して、期待値比較を行って、 PASSZFAILを判定する。この検査により、 D UT600は外部メモリ 602への書き込み時の動作を保証されたことになる。
[0073] また、逆に、計算機 620は、外部メモリ 602に対して事前にデータを書き込む。 DU T600は、外部マイコン 601からのブートの後、外部メモリ 602のデータを読み出し、 内部ロジックで演算する。計算機 620は、 LSIテスター 610を通してその演算結果を 読み出し、 PASS/FAIL判定する。この検査により、 DUT600は外部メモリ 602か らの読み出し時の動作を保証されたことになる。
[0074] 例として挙げた 2つの検査のように、外部デバイスを 1つ以上持つことにより、より実 際に近ぐより複雑なファンクションテストが実施できる。
[0075] また、従来の BOST (Built Out Self Test)を用いて検査する場合、検査を実現する ためにロジック回路が書かれた FPGAなどの外部デバイスや、テストプログラムが書き 込まれた ROMやフラッシュメモリなどの不揮発メモリが必要となる。そして、検査の準 備として、少なくとも検査前にはプログラムを ROMやフラッシュメモリなどに書き込む 作業が必要である。評価や検査のため頻繁にテストプログラムを変更する必要がある 場合は、毎度、メモリを取り外して、メモリに対してテストプログラムを書き込む環境に お 、てテストプログラムを書き換える作業をする力 代替として検査に必要な数のメモ リを準備しておく必要がある。しかし、本実施形態では、メモリ 602が先ず不揮発性で ある必要がなぐ検査前又は検査途中に必要に応じてメモリ 602に所望のテストプロ グラムを書き込むことが可能である。これにより、従来では、複数の BOST装置、又は テストプログラムを書き込んだ不揮発メモリを用意する必要があつたが、検査装置の 組み合わせとしては最小数準備するだけで済むことになる。
[0076] (第 3の実施形態）
図 7は、本発明の第 3の実施形態における半導体検査装置の構成を示す。
[0077] 本実施形態は、計算機 720内に 1つ以上の仮想デバイスを持つことが特徴である。
この仮想デバイスは、図 7では、例えば仮想マイコン 701や仮想メモリ 702である。
[0078] 本実施形態では、 DUT700を検査する時に、設計段階で未だ製品化されて!/ヽな い仮想デバイス 701、 702との連携を検査することが可能である。また、既に製品化 されているが、特定の箇所を擬似的に故障させたり、製造工程のパラメータを仮想デ バイスに加えたりすることにより、 DUT700ではなぐ連携する外部デバイス 701、 70 2の品質が変動した場合を想定した DUT700の性能評価が実施できる。メモリデバ イス 702のように複数のメーカー力も提供される汎用デバイスとの連携にぉ 、ては、メ 一力一毎にデバイスの性能や特性が微妙に異なっていても、各々のデバイスに合わ せた検査も容易に実現することができる。
[0079] 更に、従来の検査においては、 DUT700に対して、 LSIテスター 710から一方的に 入力信号を印加し、検査を行っていた。例えば、 DUT700からのリクエスト出力信号 に応じて DUT700に入力信号を印加しな!、と、 DUT700でアサートされな!/、場合に は、仮想マイコン 711が、 DUT700からのリクエスト信号に応じて、 DUT700の制御 に必要なデータや入力タイミングを作り出せば、より実際の機能に近いファンクション テストが実現できる。
[0080] (第 4の実施形態）
図 8は、本発明の第 4の実施形態における半導体検査装置の構成を示す。
[0081] 本実施形態は、 DUT以外に、 1つ以上の外部デバイスがあり、また、計算機内に 1 つ以上の仮想デバイスを持つことが特徴である。
[0082] 前記第 2及び第 3の実施形態で既述した通り、 DUT800を検査する際に、既に製 品化されている外部デバイス（同図ではメモリ） 801と接続し、計算機 820内に未だ製 品化されていない仮想デバイスとしての仮想マイコン 802を持つことにより、製品化待 ちの仮想デバイス 802の製品化を待たずして、システム全体の機能評価を実施する ことが可能となる。
[0083] 更に、 BOSTのようなボード上に多数のデバイスや部品を実装する必要がある場合 には、 DUT800以外の外部デバイス 801と計算機上の仮想デバイス 802とを併用す ることにより、 DUT800と LSIテスター 810とを接続する冶具 (以下テスターボードと 言う） 830上で、物理的に外部デバイス 801の実装が困難な場合や、電磁波の影響 を削減したい場合には、仮想デバイス 802を使用することにより、それらの問題を回 避することが可能となる。また、仮想デバイス 802を有効活用することにより、テスター ボード 830の作成費用を削減することも利点として挙げられる。
[0084] (第 5の実施形態）
次に、本発明の第 5の実施形態の半導体検査装置を説明する。
[0085] 実際の製品に LSIが搭載された状態において、その LSIの動作に不具合が発生し て不良品と判断された場合には、不良解析を行う必要がある。しかし、不具合の内容 によっては、従来のサイクルベース LSIテスターを用いた特定の機能検査だけでは 不良と判断される不具合症状が再現せず、複数の機能を動作させて、より実際の動 作に近い高負荷な状態でないと発生しない不具合もある。本実施形態では、前記第 1〜第 4の実施形態を利用することにより、より実際の動作に近い高負荷な状態で検 查を実施して、容易に不具合症状を再現させることを可能にする。
[0086] 図 9 (a)に示したように、不良品 901及び良品 900の各々に対して、不良品 901が F AILするテストを実施する。テスト結果が出力されたり、テスト実行時に内部状態によ つては何らかの応答が出力される端子を監視し、また、テスト実行後の内蔵メモリや 内部状態を保持する回路や素子を有する場合は、その内部状態を読み出し、両者 の検査結果を比較することにより、不良品 901の不良箇所を推定する。
[0087] また、図 9 (b)に示したように、前述の不良解析で特定できた不良品 901の不良推 定箇所について、不良品 901の DUTの元になつている設計データ 902上において 、 OZ1縮退、断線などの不良症状に応じて、 OZ1固定、ショート、オープンなど人為 的に擬似故障を施す。不良品 901が FAILするテストを、不良品 901と、不良情報を 追加した設計データ 902とに対して実施する。両者の検査結果を比較し、一致した 場合は、設計データ 902に追加した不良内容が正しいことになり、不良原因が確定 できる。これは、不良品 901を開封して物理的に不具合内容を解析する必要がない ことを意味する。
[0088] 従って、本実施形態では、実際の動作に近い高負荷な状態での不良解析が実施 可能である。
[0089] (第 6の実施形態）
続いて、本発明の第 6の実施形態の半導体検査装置を説明する。
[0090] 本実施形態は、 FIB (集束イオンビーム加工観察装置）を用いた LSIの加工の成否 の判定を可能とするものである。以下、説明する。
[0091] 図 9 (c)に示したように、 LSI904を評価している段階において、製造上の問題では なくて設計データ 903そのものに不具合が発覚したと仮定する。 LSI904の製造に必 要となるマスクの修正費用をできるだけ削減したい観点から、通常は、設計データに 対して再検証を実施し、その結果を元に修正内容を検討し、その後、 LSI904のパッ ケージを開封し、その修正内容に応じて FIBによる加工を実施する。そして、 FIBカロ ェを施した LSI904を LSIテスターやその他の評価装置にて評価し、不具合現象が 発生しないことの確認をもって、修正内容が正しいと判断し、その修正内容に沿って 実際にマスク修正を行う。但し、この際、 FIBによる加工が失敗していた場合には、修 正内容の正誤が判断できなくなる。
[0092] 修正内容を反映させた設計データ 903と、 FIBによる加工を施した LSI904に対し て、少なくとも不具合現象が再現する検査項目を含む検査を実施し、その検査結果 から、 LSIへの FIB加工の内容 (設計データに反映させた修正内容と同等）の妥当性 、及び FIB力卩ェの成功を判断する。尚、前提として、修正前の設計データ及び FIB加 ェを施す前の LSIは、不具合現象が再現する項目を除く全検査項目に関して PASS する必要がある。また、修正内容を反映させた設計データ 903は、不具合現象が再 現する検査項目については PASSする必要がある。
[0093] 但し、設計データ 903に対する修正による影響で既存の検査項目が PASSしな ヽ ことが予測できていた場合には、該当検査項目の FAIL内容を確認しておき、 FIBカロ ェを施した LSIに対して該当検査を実施した際に、 PASSしたり、 FAILした場合でも 、予め確認しておいた FAIL内容と異なる FAIL内容だったときには、 FIB力卩ェが失 敗したと判断する。
[0094] 以下に、少なくとも不具合現象が再現する検査項目を含む検査に対する PASSZ FAIL判定結果を基に、修正内容の妥当性、 FIB加工の成功失敗を判断する方法を 示す。ここでは、不具合現象が再現する検査以外の検査項目に対して、修正の影響 はないものと仮定する。
[0095] 設計データ 903、 FIB力卩ェを施した LSI904の双方に対して、不具合現象の項目を 含む全項目の検査を行い、 PASSすれば、少なくとも不具合現象に対しては修正内 容、及び FIB力卩ェの内容共に正し力つたと言える。
[0096] FIB加工を施した LSI904力 不具合現象の項目に対してのみ FAILした場合には 、設計データ 903の修正内容と、 LSI904に対して施した FIB加工の内容とが同等で なカゝつたと言える。これは、 FIB力卩ェが失敗した場合も含まれる。
[0097] 勿論、 FIB加工を施した LSI904が全項目 PASSしな!/、場合には、 FIBカ卩工作業が 失敗していると判断する。
[0098] 不具合現象の項目にお 、tPASSし、不具合現象以外の項目で両者共に FAILす る場合は、修正内容により不具合現象自体は解消したが、副作用により別の不具合 が発生したカゝ、当初の不具合により隠れていた不具合が露見したと判断する。
産業上の利用可能性
[0099] 以上説明したように、本発明は、論理検証で用いられたイベントドリブン方式の非同 期シミュレーションのデータを直接に LSIテスターに流用したので、検査対象となる半 導体装置の実使用に近い条件での検査を可能とすると共に、テストパターン作成に 関する工数を大幅に削減できるので、高品質な検査を少な 、工数で実現できる半導 体検査装置として有用である。

Claims

請求の範囲
[1] 入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリ ブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テ 一ブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン 形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象 である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装 置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベン チ及び前記電圧条件テーブル力 得られる出力信号と比較する LSIテスターとを備 え、
前記計算機は、前記 LSIテスター力 の比較結果を前記インターフェース回路を介 して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述され た期待値と比較して、前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
[2] 前記請求項 1に記載の半導体検査装置において、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結 果出力される VCD (Verilog Value Change Dump)である
ことを特徴とする半導体検査装置。
[3] 前記請求項 1記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続 されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
[4] 前記請求項 1記載の半導体検査装置において、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一 つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
[5] 前記請求項 1記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続 されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一 つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半 導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象 である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
[6] 前記請求項 2記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続 されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
[7] 前記請求項 2記載の半導体検査装置において、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一 つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
[8] 前記請求項 2記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続 されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一 つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム 動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半 導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象 である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
[9] 前記請求項 1〜8の何れか 1項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する 各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて 前記良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
[10] 前記請求項 1〜8の何れか 1項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データで あって前記計算機に記録された設計データとに対する各々の単体又はシステムテス トのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装置の故 障箇所を特定する
ことを特徴とする半導体検査装置。
[11] 前記請求項 9記載の半導体検査装置において、
前記計算機は、 故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計デー タであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映 した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同 士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
[12] 前記請求項 10記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計デー タであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映 した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同 士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
[13] 前記請求項 1〜8の何れか 1項に記載の半導体検査装置において、
前記計算機は、
収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施して いない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果 同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
[14] 前記請求項 1〜8の何れか 1項に記載の半導体検査装置において、
収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の 設計データであって前記計算機に記録された設計データとに対して、各々、単体又 はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した 加工の成功を判定する
ことを特徴とする半導体検査装置。
PCT/JP2007/051380 2006-04-04 2007-01-29 半導体検査装置 WO2007113940A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/917,273 US20090105970A1 (en) 2006-04-04 2007-01-29 Semiconductor tester
JP2007548257A JPWO2007113940A1 (ja) 2006-04-04 2007-01-29 半導体検査装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-103178 2006-04-04
JP2006103178 2006-04-04

Publications (1)

Publication Number Publication Date
WO2007113940A1 true WO2007113940A1 (ja) 2007-10-11

Family

ID=38563213

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/051380 WO2007113940A1 (ja) 2006-04-04 2007-01-29 半導体検査装置

Country Status (3)

Country Link
US (1) US20090105970A1 (ja)
JP (1) JPWO2007113940A1 (ja)
WO (1) WO2007113940A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011502316A (ja) * 2007-10-30 2011-01-20 テラダイン、 インコーポレイテッド 再構成可能なテスターでのテストのための方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM320674U (en) * 2007-03-29 2007-10-11 Princeton Technology Corp Circuit testing apparatus
US8818741B2 (en) * 2009-04-03 2014-08-26 Raytheon Company Method of detecting changes in integrated circuits using thermally imaged test patterns
US8429581B2 (en) * 2011-08-23 2013-04-23 Apple Inc. Method for verifying functional equivalence between a reference IC design and a modified version of the reference IC design
US9325435B2 (en) * 2012-07-20 2016-04-26 Litepoint Corporation System and method for facilitating comparison of radio frequency (RF) data signals transmitted by a device under test (DUT) and received by a test system
JP5818762B2 (ja) * 2012-09-14 2015-11-18 株式会社東芝 プログラマブルロジックデバイス及びその検証方法
JP7337503B2 (ja) * 2019-01-15 2023-09-04 株式会社アドバンテスト 試験装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08114649A (ja) * 1994-10-18 1996-05-07 Hitachi Ltd 半導体集積回路装置のテスト装置および方法
JPH09181590A (ja) * 1995-12-21 1997-07-11 Hitachi Ltd 論理回路およびこれを用いたデータ処理装置
JP2001067395A (ja) * 1999-06-28 2001-03-16 Advantest Corp イベントベース半導体試験システム及びｌｓｉデバイス設計試験システム
JP2003222659A (ja) * 2002-01-31 2003-08-08 Umc Japan 解析シミュレータ、解析シミュレート方法及び解析シミュレートプログラム
JP2003307543A (ja) * 2002-02-14 2003-10-31 Matsushita Electric Ind Co Ltd Ｌｓｉ検査装置及び検査手法
JP2004252824A (ja) * 2003-02-21 2004-09-09 Hitachi Information Technology Co Ltd 回路検証方法、回路シミュレータ、回路検証プログラム
JP2005043274A (ja) * 2003-07-24 2005-02-17 Matsushita Electric Ind Co Ltd 故障モード特定方法及び故障診断装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637020A (en) * 1983-08-01 1987-01-13 Fairchild Semiconductor Corporation Method and apparatus for monitoring automated testing of electronic circuits
US5332973A (en) * 1992-05-01 1994-07-26 The University Of Manitoba Built-in fault testing of integrated circuits
JP4174167B2 (ja) * 2000-04-04 2008-10-29 株式会社アドバンテスト 半導体集積回路の故障解析方法および故障解析装置
US7251761B2 (en) * 2003-02-13 2007-07-31 Matsushita Electric Industrial Co., Ltd. Assembly for LSI test and method for the test
US7200543B2 (en) * 2004-08-19 2007-04-03 International Truck Intellectual Property Company, Llc Method for fault analysis using simulation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08114649A (ja) * 1994-10-18 1996-05-07 Hitachi Ltd 半導体集積回路装置のテスト装置および方法
JPH09181590A (ja) * 1995-12-21 1997-07-11 Hitachi Ltd 論理回路およびこれを用いたデータ処理装置
JP2001067395A (ja) * 1999-06-28 2001-03-16 Advantest Corp イベントベース半導体試験システム及びｌｓｉデバイス設計試験システム
JP2003222659A (ja) * 2002-01-31 2003-08-08 Umc Japan 解析シミュレータ、解析シミュレート方法及び解析シミュレートプログラム
JP2003307543A (ja) * 2002-02-14 2003-10-31 Matsushita Electric Ind Co Ltd Ｌｓｉ検査装置及び検査手法
JP2004252824A (ja) * 2003-02-21 2004-09-09 Hitachi Information Technology Co Ltd 回路検証方法、回路シミュレータ、回路検証プログラム
JP2005043274A (ja) * 2003-07-24 2005-02-17 Matsushita Electric Ind Co Ltd 故障モード特定方法及び故障診断装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011502316A (ja) * 2007-10-30 2011-01-20 テラダイン、 インコーポレイテッド 再構成可能なテスターでのテストのための方法

Also Published As

Publication number Publication date
JPWO2007113940A1 (ja) 2009-08-13
US20090105970A1 (en) 2009-04-23

Similar Documents

Publication Publication Date Title
JP3447638B2 (ja) 半導体装置のテスト方法及びシステム並びに記録媒体
US6061283A (en) Semiconductor integrated circuit evaluation system
US6370675B1 (en) Semiconductor integrated circuit design and evaluation system using cycle base timing
US7870519B2 (en) Method for determining features associated with fails of integrated circuits
JP2002538465A (ja) 単一のテスターチャンネルを使用して複数のデバイスの同時テストを行うための分散型インターフェース
Polian et al. Exploring the mysteries of system-level test
WO2007113940A1 (ja) 半導体検査装置
JP2005292144A (ja) 集積回路デバイスを試験するための集積回路デバイス試験を検証する方法及び装置
JP2005172549A (ja) 半導体集積回路の検証方法及びテストパターンの作成方法
JPH09318713A (ja) 半導体試験装置
JP4636989B2 (ja) 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体
JP2011248597A (ja) テスタシミュレーション装置、テスタシミュレーションプログラムおよびテスタシミュレーション方法
JP4213306B2 (ja) 半導体試験用プログラムデバッグ装置
US6694495B1 (en) Method of analyzing static current test vectors for semiconductor integrated circuits
US11662383B2 (en) High-speed functional protocol based test and debug
US20100131910A1 (en) Simulating Scan Tests with Reduced Resources
JP2007531191A (ja) 半導体メモリにおける抵抗性開口欠陥検出方法
US6775798B2 (en) Fast sampling test bench
Ungar et al. IEEE-1149. X standards: achievements vs. expectations
Jandhyala et al. Design-for-test analysis of a buffered sdram dimm
JP2008527322A (ja) 回路配置並びにその検査および／または診断方法
JP3162316B2 (ja) 電子回路テスト用システム
JP4067112B2 (ja) 半導体集積回路の検証方法及びテストパターンの作成方法
Rajsuman Extending EDA environment from design to test
CN118069441A (zh) 测试向量文件转化方法、装置、计算机设备和存储介质

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2007548257

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 11917273

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07707611

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07707611

Country of ref document: EP

Kind code of ref document: A1