JP2005292144A

JP2005292144A - 集積回路デバイスを試験するための集積回路デバイス試験を検証する方法及び装置

Info

Publication number: JP2005292144A
Application number: JP2005105678A
Authority: JP
Inventors: Andrew S Hildebrant; アンドリュー・エス・ヒルデブラント
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2004-04-01
Filing date: 2005-04-01
Publication date: 2005-10-20
Also published as: DE102004058753A1; TW200533942A; US20050229121A1; US7137083B2

Abstract

【課題】集積回路デバイスが既知の不良を具備しているかのような集積回路デバイスのシミュレーションを可能にし、試験が実際に不良を捕捉することを検証する。
【解決手段】集積回路デバイスシミュレータ１１０において、集積回路デバイス設計１０４内に１つ又は複数の既知の欠陥１０２を有する損なわれた集積回路デバイス１１０ａをシミュレートするステップと、シミュレートされた損なわれた集積回路デバイス１１０ａの試験１２０ａをシミュレートするステップと、シミュレートされた損なわれた集積回路デバイス１１０ａのシミュレートされた試験１２０ａが、シミュレートされた損なわれた集積回路デバイス１１０ａ内の１つ又は複数の既知の欠陥１０２を発見したかどうかを判定するステップとを含む。
【選択図】図４

Description

本発明は、一般には、電子回路試験、すなわち、集積回路デバイスを試験するための集積回路デバイス試験を検証する方法及び装置に関し、更に詳しくは、既知の集積回路不良を表すシミュレートされた集積回路欠陥による試験シミュレーション及び集積回路デバイスシミュレーションを使用して集積回路デバイス試験の信頼性を検証する方法及び装置（システム）に関するものである。また、本発明は、シミュレートされた障害（欠陥）を有する試験シミュレーション及び集積回路シミュレーションを使用する集積回路試験の検証に関するものである。

あらゆる産業及び経済分野においてコンピュータシステムの活用が促進された結果、システムハードウェアとハードウェア上で稼働する関連プロセスが継続的に改善された。そして、集積回路のプロセスの縮小，密度の増大，及び高速化により、最近のコンピュータ化製品のサイズと能力に大変革がもたらされた一方で、この同じ集積回路の改善によって、この種のデバイスの設計及び試験の費用と複雑さが、劇的に増大している。

現在では、統合型の多機能ＥＡＤ（Electronic Automation Design）ツールを使用して、集積回路デバイスの設計及びシミュレーションを行っている。集積回路デバイスの設計には、デバイス機能とデバイスタイミングの両要件を含むデバイス仕様を満足するように、デバイスコンポーネントを合成することが必要である。そして、通常、この設計を、シミュレーションにより、デバイス仕様に照らして検証する。すなわち、シミュレータ（これは、通常、ＥＡＤツールに内蔵されている）により、その合成された設計結果に対して入力刺激の組を印加し、シミュレートされた出力応答の組を受信及び監視することにより、設計の動作をシミュレートするのである。この入力刺激は、デバイス仕様の要件に照らして、設計の機能及びタイミングを試験するべく設計されている。シミュレータは、シミュレートされた出力応答を予想出力応答値と比較し、設計の動作を検証する。そして、その設計がデバイス仕様を満足していることが検証された場合に、デバイスの物理実装（例：プロトタイプ）を生成し、入力刺激と予想出力応答の個々のペアを含むシミュレーション試験データを使用した試験により、設計に照らして物理デバイスの予想動作を検証することになる。

一般に、シミュレータツールは、入力刺激と予想出力応答の個々のペアを含むシミュレーション試験データを、当産業分野において「イベントベース」のデータフォーマットと呼ばれているものに従ってフォーマットされたファイルに出力する。このイベントベースのデータフォーマットの例には、ＩＥＥＥ規格１３６４−２００１「ＶＣＤ（ＶｅｒｉｌｏｇＣｈａｎｇｅＤｕｍｐ）フォーマット」やＩＥＥＥ規格１４５０−１９９９「ＳＴＩＬ（ＳｔａｎｄａｒｄＴｅｓｔＩｎｔｅｒｆａｃｅＬａｎｇｕａｇｅ）フォーマット」が含まれる。例えば、ＶＣＤイベントベースデータファイルには、通常、ヘッダ情報，変数定義（例：ピン番号又は名称定義），及び使用する時間的尺度が含まれている。これに続いて、ファイルには、通常、ダンプする変数の範囲及びタイプの定義が含まれ、この後に、それぞれのシミュレーション時間増分における実際の値の変化が続いている。なお、リストアップされるのは、時間増分において値が変化した変数のみである。

一方、これとは対照的に、大規模かつ複雑な産業用ＡＴＥ（Automated Test Equipment；自動試験装置）などの集積回路デバイステスタは、通常、「サイクルベース」のデータフォーマットに従ってフォーマットされた入力試験データを必要としている。一般に、サイクルベースのデータフォーマットには、固定デバイスサイクルタイムによって定義されるベクトルの組と波形の組が含まれる。

イベントベースのデータファイルフォーマットとサイクルベースのデータファイルフォーマットは、互換性を有していない。従って、シミュレータによって生成されたシミュレーション試験データを利用してプロトタイプの動作を検証するには、或いは、生産ステップにおいて、製造したデバイスの動作を検証するには、イベントベースのシミュレーション試験データを、物理デバイスを試験することになる特定のＡＴＥと互換性を有するサイクルベースの試験データに変換しなければならない。

このイベントベースのシミュレーション試験データから、プロトタイプ又はＤＵＴ（Device Under Test；被検デバイス）を試験する特定のＡＴＥに適したサイクルベースの試験データへの変換は、通常、トランスレータツールによって実行する。設計プロセスにおいては、設計者は、理想的なテストベンチ（すなわち、テスタシミュレーションが理想的であること）を前提としている。しかしながら、テスタシミュレータによって実行できるのは、実際のテスタの動作のモデル化又は近似のみである。従って、本当の（実際の物理的な）テスタによって、被検物理デバイスにおいてシミュレーション試験データを実行した場合に、試験の動作が、シミュレーションの際のものとは異なるものになる可能性がある。また、イベントベースのデータをトランスレータツールによって環化しなければならないため、試験は、１つの試験データフォーマットから別のフォーマットへの変換を経ることになる。そして、一般には、なんらかの形態の変換を試験に対して実行すると、その試験が大幅に変化してしまう可能性を伴うことになる。すなわち、シミュレーションの際に正しく動作した試験が、実際のテスタにおいて実行された際に、必ずしも正しく動作しない可能性があるのである。そして、この結果、誤解を招く結果が生成されることになる。例えば、シミュレーションの際に、シミュレートされた集積回路デバイスを正しく合格させた試験により、実際のテスタにおいて、集積回路デバイスの物理実装が不合格となった場合にも、そのデバイスが必ずしも損なわれていない可能性がある。すなわち、そのデバイスは、変換問題又は集積回路の設計に使用されたテスタシミュレータの欠陥のいずれかにより、試験自体が損なわれているために、不合格となった可能性があるのである。

生産環境において最も重要なものは、時間である。市場投入時期の観点から、集積回路デバイスの物理実装の製造を待つのは、無駄が多い（しばしば、これを、「最初のシリコン」又は「シリコン」の後続バージョンを待つ、と表現する）。また、テスタの時間は高価であるため、シリコンが到着したら、試験のデバッグを同時に行うことなく、即時に試験を開始することが極めて望ましい。

このため、試験自体を試験及びデバッグするべく、集積回路デバイスの物理実装が到着する以前に、「リシミュレーション」又は「仮想試験」と呼ばれるプロセスをしばしば実行する。リシミュレーションとは、テスタにおいて試験を実際に実行する前に、試験自体の欠陥を検出するべく試みることである。リシミュレーションは、試験対象の物理的な集積回路デバイスの製造と並行して実行可能であり、この結果、集積回路デバイスの物理実装がテスタ上での試験のために提供された時点で、試験が既に準備完了状態にあり、「バグ」がなくなっているという利点を具備している。リシミュレーションにおいては、リシミュレーションツールを使用するが、これは、試験自体の生成に使用されたものと同一の、又はこれとは異なるシミュレータを使用可能であり、その物理的な集積回路デバイスを実際に試験することになる特定のテスタをシミュレート／エミュレートとするＡＴＥ固有のテストベンチに従って刺激を生成すると共にシミュレートされた応答を受信するテスタ固有のライブラリをインポートする。

リシミュレーション、すなわち、「仮想試験」とは、ＩＣデバイスを試験するＡＴＥのソフトウェアシミュレーションを表している。通常、仮想試験は、テスタシミュレーション（本明細書においては、「テストベンチ」とも呼ぶ）と集積回路デバイスシミュレーションという２つの主要部分を具備している。まず、テストベンチにおいては、ＡＴＥをシミュレート又はエミュレートし、シミュレートされた集積回路デバイスに対して刺激を送信すると共に、それから予想結果を受信する。一方、集積回路デバイスシミュレーションにおいては、設計中の、及び／又は、設計プロセスにおいて生成された集積回路設計に基づいて試験中の集積回路デバイスをエミュレートする。

一般に、仮想試験の目的は、シリコンが物理的に提供される前に、ＡＴＥ試験をデバッグすることにある。これは、「潜在的に損なわれた試験、良好な設計、良好なチップ」アプローチを意味している。また、仮想試験は、高価なマスク及び最初のシリコンを製造する前に設計の欠陥を検出すべく、使用されることも多い（これは、「良好な試験、不良な設計、良好なチップ」アプローチに対応するものである）。

試験は、本質的には、（１）「良品を合格させる」、並びに（２）「不良品を不合格とする」という２つの目的を具備していることを理解されたい。但し、現在の試験開発は、この試験の第１の目的に対してのみ、大きく傾斜したものになっている。

リシミュレーションによれば、テスタにおいて試験を実際に実行する前に、試験を検証することができる。しかしながら、試験は、その試験が提供する試験カバレージと同程度に良好であるに過ぎない。試験カバレージは、通常、「障害」と「不良」という観点で議論される。まず、「不良」とは、設計の問題（例：リンクの消失）、製造の問題（例：ビア（バイア；via）又ははんだ接続の変形）、又は外部イベント（例：粒子汚染、デバイスの全て又は一部を破壊する温度変化などの環境変化）から結果的に生じ得る集積回路上の物理的な欠陥のことである。一方、「障害」とは、問題のモデルのことである（例：ビットが、ＨＩＧＨ又はＬＯＷ状態に固定されたり、デバイスの動作電流が、事前に定義されている閾値を上回っている）。例えば、状態の固定という「障害」は、トランジスタのリンクの破断を示している場合があり、この障害を引き起こした「不良」は、トランジスタを構成する金属ラインの誤配置である可能性がある。

試験開発は、２つの実際的な問題点に直面している（但し、これ以外のものも存在する）。この第１の問題点は、実際の不良に比べて、障害の方が、容易に識別可能であり、構造的又は機能的な試験に容易に変換可能であるという点である。そして、第２の問題点は、集積回路デバイスの製造には、費用と時間を所要するという点である。このため、試験の開発においては、識別可能な障害の検出と、その障害を呈していない場合に良品として合格させることに焦点が絞られる傾向にある。これらの目標は、試験開発環境においては、しばしば、良品を不合格にしないことに大きく傾斜した試験開発に姿を変える。そして、このような試験開発プロセスの結果、試験によって良品が不合格にならなくなる。しかしながら、その一方で、これらの基準を満たす際に、試験の第２の目的（すなわち、試験によって不良品が合格しないということ）の検証を見落としていることが非常に多い。

また、試験開発プロセスが障害（欠陥）のモデル化（すなわち、不良自体ではなく、不良の症状の検出）に傾いていることから、試験において、実際に不良自体の検出に失敗し、誤って不良品を合格させてしまう可能性がある。すなわち、試験において、障害の検出を通じて単に不良の症状を検出するのではなく、実際の不良を有するものが不合格となることを検証する技法が求められているのである。

従って、本発明においては、デバイスを単に障害モデル化するのではなく、それが既知の不良を具備しているかのような集積回路デバイスのシミュレーションを可能にし、試験が実際に不良を捕捉することを検証するものである。

本発明は、実際の集積回路デバイステスタにおいて試験を実際に実行する前に、既知の不良を有する不良品を不合格にする集積回路デバイス試験の機能を検証する方法及び装置である。本発明によれば、集積回路の既定の仕様を満足する集積回路デバイス設計と既知の欠陥の組（すなわち、実際の集積回路の不良をモデル化するもの）が与えられた場合に、集積回路デバイスの設計を変更して、既知の不良をモデル化し、損なわれた集積回路デバイス設計を生成する。テスタシミュレータによって、集積回路デバイス試験をシミュレートし、損なわれた集積回路デバイス設計に基づいて、集積回路デバイスシミュレータによって、損なわれた集積回路デバイスをシミュレートする。シミュレートされた試験により、試験刺激を、シミュレートされた損なわれた集積回路デバイスに送信し、損なわれた集積回路デバイスから試験応答を受信する。そして、シミュレートされた試験により、シミュレートされた損なわれた集積回路デバイス内の既知の欠陥が検出され、これにより、正確にシミュレートされた損なわれた集積回路デバイスが不合格となった場合に、その試験は、試験対象の集積回路デバイスと同様に損なわれた物理実装を不合格とするのに好適であると見なされる。

しばしば、製造技術者は、不良チップを生成することになる共通的な集積回路の製造不良の履歴（又は、予想）データを有している。通常の欠陥は、プロセス変動，埃，化学汚染物質，及びその他の要因によって発生する。製造の問題を（「潜在的に損なわれた試験、良好な設計、意図的に不良なチップ」アプローチを使用した）仮想試験においてシミュレートできるようにすることにより、試験開発技術者は、集積回路デバイスの物理実装が実際に提供される前に、共通的に予想される問題点が、自らのＡＴＥ試験によって検出されることを容易に検証することができる。

本発明及びこれに付随する利点の多くに関しては、添付図面との関連で、以下の詳細な説明を参照することにより、容易に明らかとなり、その理解が深まると共に、十分に理解することができよう。なお、これらの添付図面においては、類似の参照符号によって、同一又は類似のコンポーネントを示している。

まず、図面を参照すると、図１は、集積回路デバイス（本明細書においては、「被検デバイス」又は「ＤＵＴ」とも呼ぶ）５０を試験するための従来技術による試験環境１０を示している。この試験環境１０は、シミュレータ２０及びＡＴＥツールなどの集積回路デバイステスタ４０を含んでいる。シミュレータ２０は、スタンドアロンツールであってもよく、或いは、「背景技術」の節において前述したように、多機能ＥＡＤツール内に内蔵されたものであってもよい。又、「背景技術」の節において前述したように、標準的なシミュレータによって生成されたシミュレーション試験データ２２は、通常、ＡＴＥツールが必要とするフォーマットにはなっていないため、試験環境１０は、通常、このシミュレーション試験データ２２を集積回路デバイステスタ４０が使用可能なフォーマット３２に変換するためのトランスレータツール３０を必要としている。すなわち、例えば、シミュレータ２０は、シミュレーション試験データをイベントベースの試験データ（例：ＶＣＤ又はＳＴＩＬフォーマットを有するもの）として生成可能であり、テスタ４０は、サイクルベースの試験データの形態を有する試験データを必要としている。この例においては、トランスレータツール３０は、イベントベースの試験データ２４及び集積回路デバイスの設計仕様のタイミング図２６に基づいてサイクルベースの試験ベクトル３４及びサイクルベースの試験波形３６を生成している。

「背景技術」の節において前述したように、このトランスレータツール３０などのトランスレータツールにより、しばしば、テスタ４０において実行されるシミュレーション試験データ３２内に試験欠陥を導入する。また、試験設計の焦点が、しばしば、良品を合格させることに大きく傾いているため、しばしば、設計によって試験が損なわれ、実際に不良品を不合格にすることに失敗する可能性もある。

本発明に関して述べれば、図２Ａは、実在の集積回路デバイステスタ上で試験を実際に実行する前に、既知の不良を有する不良品を不合格にする集積回路デバイス試験の機能を検証する本発明に従って実装されたリシミュレーションツール１００の第１実施例のブロックダイアグラムである。リシミュレーションツール１００は、集積回路デバイスシミュレータ１１０とテスタシミュレータ１２０を含んでいる。

集積回路デバイスシミュレータ１１０は、意図的に損なわれた集積回路デバイス設計１０６に従って合成された意図的に損なわれた集積回路デバイス１１０ａをシミュレートするメモリ１５４内に保存されたシミュレーションプログラム１５２を実行するプロセッサ１５０を有している。これは、２つの好ましい方法の中の１つに従って実現可能である。すなわち、図２Ａのリシミュレーションツール１００の第１実施例に例示されている第１の方法においては、仮定されている良好な集積回路デバイス設計１０４（すなわち、集積回路デバイスの物理実装は、この設計に従って製造される）を変更し、集積回路デバイスの１つ又は複数の既知の不良をモデル化する既知の集積回路デバイス欠陥１０２の組をこれに含めることにより、損なわれた集積回路デバイス設計１０６を生成する。例えば、次に図３Ａを参照すれば、メタライゼーションレイヤＭ１５２ａ〜５２ｈ及びメタライゼーションレイヤＭ２５４ａ〜５４ｇを有する集積回路デバイス５０の一部が示されている。当技術分野において周知のように、すべての集積回路は、複数のメタライゼーションレイヤによって製造されている。それぞれのメタライゼーションレイヤには、事前設計されたパターンが印刷され、これは、通常、その個々のメタライゼーションレイヤに定義されている軸に平行な直線として形成された複数の金属トレースである。メタライゼーションレイヤは、誘電体レイヤによって挟持され、通常、軸の方向が交互に変化している。例えば、図３Ａに示されているように、メタライゼーションレイヤＭ１は、トレースが所与の軸（例：図示のように、「Ｘ」軸）に平行になるように、レイアウト可能であり、次のメタライゼーションレイヤＭ２は、トレースが、所与の軸に対して垂直の軸（例：図示のように、「Ｙ」軸）に平行になるように、レイアウト可能である。メタライゼーションレイヤ間の相互接続は、図３Ａの丸印によって示されているように、ビアを使用して実装可能である。トランジスタ，ダイオード，抵抗器，コンデンサなどの電子コンポーネント，及びコンポーネント間の相互接続は、適切なメタライゼーションレイヤのレイアウト及び相互接続により、集積回路における周知の設計原理に従って、すべて実装可能である。

この例においては、製造において共通的に検出される不良は、直径が２ミクロンの埃粒子による集積回路デバイスの汚染であると仮定している。更には、このような粒子によって集積回路デバイスが汚染された場合には、粒子のために、その粒子の領域内に製造されるレイヤ内のすべての金属が消失するものと仮定している。この不良をモデル化するには、仮定されている集積回路デバイス設計１０４のレイアウトを変更して、汚染領域内の金属を除去すればよい。図３Ｂは、図３Ａの集積回路デバイス５０の一部を汚染した直径２ミクロンの粒子６０を示している。そして、粒子６０は、図３Ｂに示されているように、トレース５２ｃ及び５２ｄ、並びに、トレース５２ｅの一部を消失させている。

集積回路デバイス設計１０４の実際のレイアウトを（レイアウトツール１４２を使用して）変更し、設計を再合成することにより（すなわち、例えば、設計シンセサイザツール１４４を使用してネットリストを生成することにより）、集積回路デバイス設計から金属を除去可能である。例えば、図３Ｃに示されているように、図３Ａのオリジナルのレイアウトから、Ｍ２メタライゼーションレイヤのトレース５２ｃ及び５２ｄが完全に除去されており、トレース５２ｅの一部も除去されている（なお、当然のことながら、当業者であれば、１つの不良によって複数のメタライゼーションレイヤが影響を受ける可能性があり、この場合には、損なわれた設計において、適切な複数のレイヤが変更されることを理解するであろう）。

或いは、この代わりに、設計ネットリストのどのネットが不良の影響を受けるのかを判定した後に、その影響を受けるネットをネットリストから除去する、或いは、欠陥によって消失されたトランジスタのネットリスト記述を変更する欠陥注入機能１４０により、不良をモデル化することも可能である。ネットリストは、集積回路デバイス設計のレイアウトを抽出したものであり、ＶＨＤＬなどの標準的なハードウェア記述言語を使用してネットリスト内のネットを再定義するだけで変更可能であるため、この方法のほうが簡単である。なお、ネットリストの一例が、ＶｅｒｉｌｏｇＲＴＬネットリストであり、この特性については、当業者に周知である。

以上のプロセスは、不良自体をモデル化せずに不良の症状をモデル化しているに過ぎない従来技術による方式とは、大きく異なるものである。好適な実施例においては、集積回路デバイス設計（並びに、損なわれた集積回路デバイス設計）は、通常、Ｖｅｒｉｌｏｇ規格又はＶＨＤＬ規格（ＩＥＥＥ規格１３６４であり、本引用により、この教示内容のすべてが本明細書に包含される）を使用して記述している。集積回路デバイス（並びに、意図的に損なわれた集積回路デバイス）をシミュレートするのに適したシミュレータ及び集積回路デバイステスタは、一例として、いくつかのものの名前を挙げれば、ＤｉｇｉｔａｌＶｉｒｔｕａｌＴｅｓｔｅｒ（商標）、ＶｉｒｔｕａｌＴｅｓｔＥｍｕｌａｔｏｒ、及びＴｅｓｔＤｅｖｅｌｏｐｍｅｎｔＳｅｒｉｅｓ（ＴＤＳ）試験開発ソフトウェアであり但し、これらに限定されない、これらは、いずれも、カリフォルニア州Ｍｉｌｉｐｉｔａｓに所在するＣｒｅｄｅｎｃｅＣｏｒｐｏｒａｔｉｏｎによって製造されている。

なお、既知の欠陥１０２によって、仮定されている集積回路デバイス設計１０４を変更し、損なわれた集積回路デバイス設計１０６を生成する欠陥注入機能１４２は、試験開発者が手作業で実行することも可能であり、或いは、自動化して、既知の欠陥１０２と、仮定されている集積回路デバイス設計１０４のネットリストを自動的に受信し、どのネットが影響を受けるのかを自動的に判定して、仮定されている集積回路デバイス設計１０４のネットリストからネットを除去し、損なわれた集積回路デバイス設計１０６を生成するコンピュータプロセッサ１７０によって実行される欠陥注入コンピュータプログラム１７２によって実行することも可能であろう。

集積回路デバイスシミュレータ１１０は、損なわれた集積回路デバイス設計１０６を受信し、この損なわれた集積回路デバイス設計１０６に基づいて、損なわれた集積回路デバイス１１０ａをシミュレートする。これを実現するために、シミュレートされた損なわれた集積回路デバイス１１０ａは、テスタシミュレータ１２０がシミュレートするシミュレートされた試験１２０ａから、試験刺激１１２を受信して、試験応答１１４を生成し、これがテスタシミュレータ１２０によって受信されることになる。

テスタシミュレータ１２０は、検証対象であるＡＴＥ用の試験１２２を受信する。このＡＴＥ用試験１２２は、設計シミュレーションにおいて、正しく稼働したものであり、例えば、トランスレータツール（例：図１のトランスレータツール３０）によってＡＴＥ用のフォーマット（例：図１の変換後のシミュレーション試験データ３２）に変換されたシミュレートされた試験（例：図１のシミュレーション試験データ２２）であってよい。或いは、この代わりに、このＡＴＥ用試験１２２は、独立的に開発されたものであってもよいが、この場合には、唯一の要件として、その試験が、既知の不良によって特徴付けられている被検デバイスを正しく検出し、不合格にすることを検証する必要がある。

テスタシミュレータ１２０は、集積回路デバイスの物理実装を試験するべく試験を実際に実行する実際の集積回路デバイステスタをモデル化したシミュレートされた集積回路デバイス試験１２０ａをシミュレートするシミュレータメモリ１６４内に保存されているシミュレーションプログラム１６２を実行するプロセッサ１６０を有している。好適な実施例においては、このテスタシミュレータ１２０は、集積回路デバイスの物理実装を試験する実際のＡＴＥの動作を一般的なシミュレータによってモデル化できるようにするＡＴＥ固有のライブラリ１２４をインポートする一般的なシミュレータである。或いは、この代わりに、テスタシミュレータ１２０は、集積回路デバイスの物理実装を試験する実際のＡＴＥの動作をモデル化したＡＴＥ固有のシミュレータ又はエミュレータであってもよい。この観点において、テスタシミュレータ１２０は、ＡＴＥ用試験１２２を受信し、個別の刺激１１２を送信して、集積回路デバイスシミュレータ１１０がシミュレートするシミュレートされた集積回路デバイス１１０ａから個別の応答１１４を受信するべく、自身を構成する。

試験結果アナライザ１３０は、シミュレートされた試験の結果１２６を処理し、試験１２２が、損なわれた集積回路デバイス内の既知の障害及び／又は不良を正しく検出（並びに、不合格に）するかどうかを判定する。好ましくは、この試験結果アナライザ１３０は、試験が、損なわれた集積回路デバイス内の既知の障害及び／又は不良を正しく検出するかどうかを示す試験結果分析１３２を生成する。なお、この試験分析１３２は、類似の２値タイプの回答を結果的に生成する「ｇｏ／ｎｏ-ｇｏ」，「はい／いいえ」，「１／０」、又はその他のタイプの試験と同様の単純なものであってもよく、或いは、欠陥ごとに欠陥の検出／非検出を生成する更に複雑なものであってもよい。或いは、この代わりに、試験１２２の検証結果は、試験分析１３２から間接的にのみ利用可能なものであってもよく、この場合には、その試験によって既知の欠陥が検出されたかどうかを技術者が試験分析から抽出する必要がある。

意図的に損なわれた集積回路デバイス設計１０６に従って合成された意図的に損なわれた集積回路デバイスをシミュレートする第２の方法は、図２Ｂに示されているリシミュレーションツール２００の第２の実施例に示されている。この実施例においては、仮定されている良好な集積回路デバイス設計１０４と、集積回路デバイスの１つ又は複数の既知の不良をモデル化した既知の集積回路デバイス欠陥の組１０２とを、「スマート（smart）」集積回路デバイスシミュレータ２１０に、それぞれ直接的に入力する。この「スマート」集積回路デバイスシミュレータ２１０は、シミュレーションの際に、仮定されている集積回路デバイス設計１０４に既知の欠陥を導入して、損なわれた集積回路デバイス２１０ａをシミュレートする。

「スマート」集積回路デバイスシミュレータ２１０がテスタシミュレータから試験刺激１１２を受信しテスタシミュレータ１２０によって受信される試験応答１１４を生成することによって、損なわれた集積回路デバイスをシミュレートしているという点において、テスタシミュレータ１２０から見た「スマート」集積回路デバイスシミュレータ２１０の動作は、テスタシミュレータ１２０から見た図２Ａの集積回路デバイスシミュレータ１１０の動作に類似している。

なお、テスタシミュレータ１２０及び試験結果アナライザ１３０、並びに、これらの動作については、図２Ａを参照して説明したものと同一である。

図４は、実在のテスタにおいて実際に実行する前に、集積回路を試験する集積回路デバイス試験を検証する本発明による方法３００を示すフローチャートである。図示のごとく、この方法は、集積回路の既定の仕様を満足する集積回路デバイス設計を生成することで始まる（ステップ３０１参照）。次いで、方法３００は、既知の集積回路デバイス欠陥（すなわち、集積回路不良）をモデル化し（ステップ３０２参照）、集積回路デバイス設計を変更して既知の欠陥を含めることにより、損なわれた集積回路デバイス設計を生成する（ステップ３０３参照）。次いで、本方法は、この損なわれた集積回路デバイス設計に基づいて、損なわれた集積回路をシミュレートする（ステップ３０４）。そして、本方法は、集積回路デバイス試験をシミュレートして、シミュレートされた損なわれた集積回路の試験をシミュレートする（ステップ３０５参照）。次いで、方法３００は、シミュレーションの試験結果を分析し（ステップ３０６参照）、シミュレートされた損なわれた集積回路のシミュレートされた試験が、シミュレートされた損なわれた集積回路デバイス内の既知の欠陥を発見したかどうかを判定する（ステップ３０７参照）。そして、欠陥が発見されている場合には、その試験は、仮定された良好な集積回路デバイス設計に従って実装された実際の集積回路デバイス内の既知の欠陥を発見するという目的に好適であると推定される（ステップ３０８参照）。一方、シミュレートされた損なわれた集積回路のシミュレートされた試験が、シミュレートされた損なわれた集積回路内の既知の欠陥を発見しない場合には、この方法３００は、その集積回路デバイス試験が損なわれていることを示唆（表示）する（ステップ３０９参照）。

以上、詳細に説明したように、本発明においては、不良の症状（障害として現れるもの）ではなく不良自身をモデル化することにより、集積回路デバイステスタにおいて実際に実行する前に、集積回路デバイス試験が、既知の不良（特に、製造において現れる実際の不良）によって損なわれている集積回路デバイスを検出し不合格にすることを検証している。この本発明において説明した不良のモデル化は、障害のモデル化が機能しなくなるにつれて、更に有効なものとなろう。すなわち、集積回路プロセスが縮小し高速化するに伴って、しばしば、集積回路の物理特性も現在未知の方式で変化している。例えば、当産業分野が６５ｎｍ（ナノメートル）プロセスに移行するに伴って、トランジスタのバックグラウンドリークが大きくなるものと想定されるが、トランジスタのリークの許容レベルとして、なにが適当であるかは、まだ判明していない。そして、これらの物理的な変化によって、試験の開発方法の変更を求められる可能性があり、現在、現時点において使用されている試験のいくつかが時代遅れとなる可能性がある。例えば、上述の例においては、バックグラウンドトランジスタリークが増大するために、一般にデバイスの動作電流を計測し動作電流が既定の閾値を上回っている場合にデバイスが不良であることを宣言するべく動作するＩＤＤＱ試験などの試験が、もはや集積回路の健康状態を示さなくなる可能性があるのである（すなわち、高温稼働しているが、正しく稼働しているチップが存在することになる）。

プロセスの縮小と高速化による集積回路デバイスの物理特性の変化のために、不良自体が、更に微細なものになりつつあり、識別可能な障害として不良をモデル化することが益々困難になっている。例えば、プロセスを縮小し高速化した集積回路は、抵抗性の障害を示す可能性があり、この場合には、低速においては、すべてが合格するが、高速においては、すべてが不合格となる。数百万個のトランジスタ及び対応する相互接続ワイヤを有するプロセスの場合には、障害のモデル化は、益々困難になっている。

従って、最終的には、試験の開発が、障害として不良を正確にモデル化することがもはや実際的ではない時点に到達する可能性があるのである。しかしながら、この場合にも、本発明の不良モデル化技法を使用すれば、（障害又は不良の症状をモデル化するのではなく）不良自体をモデル化することにより、試験がデバイス内の不良を実際に検出し、そのデバイスを実際に不合格とすることを検証することができる。

本発明においては、仮定されている良好な集積回路デバイス設計を変更して実際の不良自体をモデル化し、試験が、実際に「本当」のシミュレートされた不良を検出することを検証することにより、これらの問題を解決している。本発明においては、好ましくは、実際の製造データ及び／又は経験から得られた既知の不良を集積回路デバイス設計内に注入して、実際の不良をモデル化した損なわれた集積回路デバイス設計を生成する。次いで、本発明は、シミュレートされた損なわれた集積回路デバイス（損なわれた集積回路デバイス設計に応じて損なわれているもの）に対する試験をシミュレートして、その試験が、欠陥を検出し、それらのものを不合格とするかどうかを判定する。本発明は、集積回路デバイステスタと損なわれた集積回路デバイス自体の両方のシミュレーション−シミュレーションによって、すべてが実行されている。この結果、検証済みの試験を使用して実際のテスタにおいて試験されることになる集積回路デバイスの物理実装の製造と並行して並びに／又は、この提供の前に、試験の検証を実施することができる。従って、本発明は、以上の理由から、現在の試験環境においても、有利であり、かつ、障害のモデル化が更に複雑化し時間を所要するものになるに伴って、将来の試験環境においても、有利である。

以上を要約すると、次の通りである。すなわち、ここでは、自動テスタ（４０）において集積回路デバイス（５０）を試験する集積回路デバイス試験（１２２）を検証する方法及び装置が提示されている。集積回路デバイスシミュレータ（１１０）は、１つ又は複数の既知の欠陥、或いは物理欠陥（６０）をモデル化する損なわれた集積回路デバイス１１０ａを、仮定された良好な集積回路デバイス設計に従ってシミュレートする。試験シミュレータ（１２０）は、シミュレートされた損なわれた集積回路デバイス（１１０ａ）に刺激（１１２）を送り、かつ、シミュレートされた損なわれた集積回路デバイス（１１０ａ）から応答を受信する集積回路デバイス試験（１２０ａ）をシミュレートする。次いで、試験結果アナライザ（１３０）は、シミュレートされた損なわれた集積回路デバイス（１１０ａ）のシミュレートされた試験（１２０ａ）が、シミュレートされた損なわれた集積回路デバイス（１１０ａ）において１つ又は複数の既知の欠陥（１０２）を発見したかどうか、並びに、シミュレートされた損なわれた集積回路デバイス（１１０ａ）を正しく不合格にしたかどうかを判定する。

以上、例示を目的として、本発明の好適な実施例について開示したが、当業者であれば、添付の請求項に開示されている本発明の範囲及び精神を逸脱することなしに、様々な変更、追加、及び置換が可能であることを理解するであろう。例えば、本明細書及び請求項の両方において使用されている「集積回路デバイス」という用語は、集積回路ウエハ，集積回路ダイ，パッケージングされた集積回路，集積回路が搭載されたプリント回路基板，及びその内部にプリント回路基板を有する組み立てられたシステムを含む現在既知の及び将来開発されるであろう集積回路製造のすべてのフェーズから生成される物理実装を含んでいることを理解されたい。同様に、「シミュレート」という用語は、シミュレートされるデバイスの実際の動作をモデル化又は実行するあらゆるプロセスの実行を意味している。そして、「シミュレータ」という用語は、シミュレートされるデバイスの実際の動作をモデル化又は実行するソフトウェア又はハードウェア、或いはソフトウェア及びハードウェアの組み合わせとして実装されたあらゆる装置を意味している。従って、「シミュレータ」という用語には、シミュレートされるデバイスの動作をモデル化するが異なるハードウェア上において実行されるソフトウェアを有するシミュレータと、その上で実際のテスタソフトウェアを実行可能な実際のテスタソフトウェア及び実際のハードウェアを有するエミュレータ（通常、プロセッサ，レジスタ，及びメモリを含んでいるが、実際のテスタ自体の完全な機能は有していない）、或いはこれらの等価物とが含まれている。また、現時点において開示された本発明のその他の利点や使用法が、時間の経過に伴って明らかになる可能性も存在している。

集積回路デバイスを試験する従来技術による試験環境のブロックダイアグラムである。仮想試験を実行する本発明に従って実装されたリシミュレーションツールの第１の模範的な実施例のブロックダイアグラムである。仮想試験を実行する本発明に従って実装されたリシミュレーションツールの第２の模範的な実施例のブロックダイアグラムである。メタライゼーションレイヤＭ１及びＭ２を示す集積回路の一部の平面図である。粒子によって汚染されたメタライゼーションレイヤＭ１及びＭ２を示す図３Ａの集積回路の一部の平面図である。図３Ｂに示されている粒子によって消失したＭ２メタライゼーションレイヤ内のトレースを除去するべく変更された図３Ａの集積回路の一部の平面図である。本発明の方法の模範的な実施例のフローチャートである。

符号の説明

４０集積回路デバイステスタ
５０集積回路デバイス
６０チップ不良
１００集積回路デバイス試験検証装置
１０２既知の欠陥
１０４集積回路デバイス設計
１０６損なわれた集積回路デバイス設計
１１０集積回路デバイスシミュレータ
１１０ａ損なわれた集積回路デバイス
１１２試験刺激
１１４試験応答
１２０試験シミュレータ
１２０ａシミュレートされた試験
１２２集積回路デバイス試験
１３０試験結果アナライザ

Claims

集積回路デバイスを試験するための集積回路デバイス試験を検証する方法であって、
集積回路デバイスシミュレータにおいて、集積回路デバイス設計内に１つ又は複数の既知の欠陥を有する損なわれた集積回路デバイスをシミュレートするステップと、
前記シミュレートされた損なわれた集積回路デバイスの試験をシミュレートするステップと、
前記シミュレートされた損なわれた集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた損なわれた集積回路デバイス内の前記１つ又は複数の既知の欠陥を発見したかどうかを判定するステップと、
を含むことを特徴とする方法。
前記１つ又は複数の既知の欠陥によって１つ又は複数のチップ不良をモデル化するステップを更に含むことを特徴とする請求項１に記載の方法。
前記集積回路デバイス設計を変更して、前記１つ又は複数の既知の欠陥を含めることにより、前記損なわれた集積回路デバイス設計を生成するステップを更に含むことを特徴とする請求項１に記載の方法。
前記集積回路デバイスシミュレータにおいて、前記集積回路デバイス設計の良好な集積回路デバイスをシミュレートするステップと、
前記シミュレートされた試験が、前記生成された集積回路デバイス設計のシミュレートされた良好な集積回路デバイスを合格させることを検証するステップと、
を更に含むことを特徴とする請求項１記載の方法。
前記シミュレートされた損なわれた集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた損なわれた集積回路デバイス内の前記１つ又は複数の既知の欠陥を発見しない場合に、前記試験が損なわれていることを表示するステップを更に有することを特徴とする請求項１乃至４の何れか１項に記載の方法。
集積回路デバイス設計の損なわれた集積回路デバイスをシミュレートする集積回路デバイスシミュレータと、
試験刺激を生成しかつ試験応答を受信する集積回路デバイステスタにおいて実行される試験をシミュレートする試験シミュレータと、
前記シミュレートされた損なわれた集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた損なわれた集積回路デバイス内の前記１つ又は複数の既知の欠陥を発見したかどうかを判定するシミュレートされた試験結果アナライザと、
を備えることを特徴とする集積回路デバイス試験検証装置。
１つ又は複数のチップ不良を前記１つ又は複数の既知の欠陥によってモデル化するようにしたことを特徴とする請求項６に記載の集積回路デバイス試験検証装置。
前記集積回路デバイスシミュレータ（１１０）は、前記集積回路デバイス設計の既知の良好な集積回路デバイスをもシミュレートし、
前記試験シミュレータは、前記集積回路デバイステスタにおいて実行される前記試験をシミュレートし、
前記シミュレートされた試験結果アナライザは、前記シミュレートされた既知の良好な集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた既知の良好な集積回路デバイスを合格させるかどうかを判定すること、
を特徴とする請求項３に記載の集積回路デバイス試験検証装置。
前記シミュレートされた試験結果アナライザは、前記シミュレートされた損なわれた集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた既知の良好な集積回路デバイスを合格させなかった場合に、前記試験が損なわれていると判定することを特徴とする請求項８に記載の集積回路デバイス試験検証装置。
前記シミュレートされた試験結果アナライザは、前記シミュレートされた損なわれた集積回路デバイスの前記シミュレートされた試験が、前記シミュレートされた損なわれた集積回路デバイス内の前記１つ又は複数の既知の欠陥を発見しない場合に、前記試験が損なわれていると判定することを特徴とする請求項６乃至９の何れか１項に記載の集積回路デバイス試験検証装置。