JPH09181590A - 論理回路およびこれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】等価な２個の論理ＬＳＩをマスタ及びチェッカ
として用いる冗長システムにおいて、故障の発生のみな
らず、信号値の一致していない信号線名がわかるように
することで、故障診断を容易にした論理ＬＳＩを提供す
ること。 【解決手段】マスタLSI11は処理結果の信号系列をピン1
12から出力する。該処理結果は、ピン122を通じてチェ
ッカLSI12にも入力される。比較器26は論理回路24の処
理結果と、マスタLSI11の処理結果との一致性を信号毎
に判定し、その結果を記憶回路14に出力する。記憶回路
14はこの比較結果を取り込み保持する。比較器26は一部
にでも不一致を発見すると、その旨を記憶回路14に知ら
せる。また、ピン123を通じて外部に知らせる。記憶回
路14は、不一致の発生していた時の信号線毎の比較結果
（一致／不一致）を保持し続ける。この記憶回路14の内
容をピン１２４を通じて観測する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２個の論理回路をマ
スタ及びチェッカとして用いる冗長システムに適した論
理回路およびこれを用いたデータ処理装置に係わる。

【０００２】

【従来の技術】従来、等価な２個の論理ＬＳＩをマスタ
及びチェッカとして用いる冗長システムとしては、アイ
トリプルイー マイクロ Vol. ４（１９８４）第３４
頁から第４３頁（IEEE MICRO，Vol.４（１９８４）PP.
３４-４３）において論じられている。この従来例を図
１９を用いて説明する。図１９は、上記文献の第３７頁
に掲載された機能的冗長検査（Functional redundancy
checking）を実現する回路である。図１９において、符
号２１、２２の付されているのは論理ＬＳＩ、符号２
３、２４の付されているのは論理回路部、符号２５、２
６の付されているのは比較回路、符号２７、２８の付さ
れているのはトライステートゲート列である。

【０００３】ここでは論理ＬＳＩ２１をマスタ、論理Ｌ
ＳＩ２２をチェッカとして動作させるために、外部入力
ピンまたは内部レジスタを通じて、トライステートゲー
ト列２７への制御信号２７２を“Ｈ”、トライステート
ゲート列２８への制御信号２８２を“L”に設定してい
るものとする。

【０００４】マスタＬＳＩ２１は、外部入力ピン群２１
１から供給された信号を処理し、処理結果の信号系列を
トライステートゲート列２７を介して外部入出力ピン群
２１２から出力する。

【０００５】一方、チェッカＬＳＩ２２は、外部入力ピ
ン群２２１から供給された信号をマスタＬＳＩ２１と同
一タイミングで処理する。そして、処理結果の信号系列
と、外部入出力ピン群２２２から入力されたマスタＬＳ
Ｉ２１の処理結果の信号系列とを、比較回路２６で比較
する。この比較の結果、すべての信号が一致していると
きは“L”の信号を、１つ以上の信号が不一致のときは
“Ｈ”の信号を、外部出力ピン２２３から出力する。従
って、外部出力ピン２２３からの出力をモニターすれ
ば、故障の発生を検出することができる。

【０００６】

【発明が解決しようとする課題】上記従来技術は、故障
の発生の有無を検出するには有効である。しかし、どの
信号で不一致が発生したかが判らないため、故障の原因
を究明することができないという問題があった。

【０００７】本発明の目的は、故障の発生を検出するだ
けではなく、どの信号で不一致が発生したかを検出する
ことの容易な論理回路およびこれを用いたデータ処理装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明では、不一致を起
こした信号線を識別できる情報（さらには、信号系列自
体）を記憶する記憶手段と、その記憶手段の内容を外部
に知らせる手段を設けることで上記目的を達成した。こ
の場合、信号系列自体を記憶している場合には、不一致
が発生した信号線名だけでなく、信号値も知ることがで
きる。故障発生直前の信号系列が判ると故障の診断にと
って有効なことがある。そのため、不一致が発生した時
点の信号系列の他に、不一致が生じる以前の信号系列を
記憶するようにした。

【０００９】以下、本発明をより具体的且つ詳細に述べ
る。

【００１０】本発明の第１の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列（以
下”自系信号系列”という）を出力する論理部と、所定
の信号系列の入力を受け付け、該入力された信号系列
（以下”他系信号系列”という）と上記自系信号系列と
を比較し、当該比較の対象となっていた信号系列を構成
する信号毎の比較結果を出力する比較部と、上記比較部
が不一致を検出した場合における当該比較の対象となっ
ていた信号系列についての当該信号系列を構成する信号
毎の上記比較結果を記憶しこれを外部へ出力する記憶手
段と、を有することを特徴とする論理回路が提供され
る。

【００１１】本発明の第２の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列（以下
“自系信号系列”という）を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列（以下“他
系信号系列”という）と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列と、上記
比較部が不一致を検出した場合における当該比較の対象
となっていた上記他系信号系列と、のうちの少なくとも
二つを記憶しこれを外部へ出力する記憶手段と、を有す
ることを特徴とする論理回路が提供される。

【００１２】本発明の第３の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列（以下
“自系信号系列”という）を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列（以下”他
系信号系列”という）と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列およびそ
れ以前における上記自系信号系列と、上記比較部が不一
致を検出した場合における当該比較の対象となっていた
上記他系信号系列およびそれ以前における上記他系信号
系列と、のうちの少なくとも二つを記憶しこれを外部へ
出力する記憶手段と、を有することを特徴とする論理回
路が提供される。

【００１３】上記第１、第２、第３の態様においては、
さらに以下のような構成を備えてもよい。つまり、上記
比較部は、上記信号系列を構成する信号のうちいずれか
一の信号にでも不一致を検出した場合その旨を示す不一
致検出信号を出力するものであってもよい。

【００１４】上記論理部は、上記演算結果を外部にも出
力可能に構成されていてもよい。

【００１５】さらには、信号の入出力される端子と、動
作モードとして、上記論理部の演算結果を上記端子を通
じて外部に出力させるマスタモードと、上記端子を通じ
ての上記演算結果の外部への出力を抑止するとともに上
記端子を通じて入力される信号系列を上記他系信号系列
として上記比較回路に入力させるチェッカモードとを備
え、別途入力されるモード指定信号に従って上記動作モ
ードを上記マスタモードとチェッカモードとのいずれか
に設定するモード制御手段と、を有してもよい。

【００１６】第１、第２、第３の態様の作用をまとめて
説明する。

【００１７】論理部は、入力されたデータに対し別途定
められた演算処理を行い、その演算結果を示す信号系列
を出力する（場合によっては、この演算結果をそのまま
外部にも出力してもよい）。比較部は、この演算結果を
示す信号系列（自系信号系列）と、別途入力された他系
信号系列と、を比較する。そして、信号系列を構成する
信号毎の比較結果を出力する。なお、比較部は、これに
加えて、信号系列を構成する信号のうちいずれか一の信
号にでも不一致を検出した場合その旨を示す不一致検出
信号を出力するようにしてもよい。

【００１８】記憶手段は、不一致が検出された時点での
信号毎の比較結果と、不一致が検出された自系信号系列
（さらには、それ以前の自系信号系列）と、上記不一致
が検出された他系信号系列（さらには、それ以前の他系
信号系列）と、のうちの少なくとも二つを記憶し、これ
を外部へ出力する。但し、不一致が検出された時点での
信号毎の比較結果については、これだけを単独で記憶し
てもよい。この出力されてくる信号を観測することで故
障診断を行うことができる。

【００１９】複数の動作モードを備えた構成としている
場合、モード制御手段は、モード指定信号に従って動作
モードをマスタモードとチェッカモードとのいずれかに
設定する。マスタモードでは、論理部の演算結果を上記
端子を通じて外部に出力させる。チェッカモードでは、
端子を通じての演算結果の外部への出力を抑止するとと
もに端子を通じて入力される信号系列を比較対象信号系
列として比較回路に入力させる。このようにすることで
一つの論理回路をマスタと、チェッカとに使い分けるこ
とができる。

【００２０】本発明の第４の態様としては、２個の上述
した論理回路と、上記論理回路の動作モードを指定する
モード指定信号を生成し、上記論理回路のうち一方をマ
スタモード、他方をチェッカモードとさせるモード設定
手段と、上記論理回路の双方に上記データを入力するた
めの第１のバス信号線と、上記第１のバス信号線に信号
を供給する入力手段と、上記マスタモードに設定された
論理回路の出力する上記演算結果を、上記チェッカモー
ドに設定された論理回路に入力させる第２のバス信号線
と、上記第２のバス信号線の状態を観測する観測手段
と、を有することを特徴とするデータ処理システムが提
供される。

【００２１】本発明の第５の態様としては、データを入
力される第１の入力端子と、所定の信号系列（以下“他
系信号系列”という）を入力される第２の入力端子と、
上記第１の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列（以下“自系信号系列”という）と上記他系信号系列
とを比較する演算比較手段と、を備え、上記演算比較手
段による比較によって不一致が検出された場合における
当該比較の対象となっていた信号系列についての、当該
信号系列を構成する信号毎の比較結果が出力される第１
の出力端子と、を有する論理回路が提供される。

【００２２】本発明の第６の態様としては、データを入
力される第１の入力端子と、所定の信号系列（以下“他
系信号系列”という）を入力される第２の入力端子と、
上記第１の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列（以下“自系信号系列”という）と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第１の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列の出力
される第２の出力端子と、上記演算比較手段が不一致を
検出した場合における当該比較の対象となっていた上記
他系信号系列の出力される第３の出力端子と、のうちの
少なくとも２つの出力端子を有すること、を特徴とする
論理回路が提供される。

【００２３】本発明の第７の態様としては、データを入
力される第１の入力端子と、所定の信号系列（以下”他
系信号系列”という）を入力される第２の入力端子と、
上記第１の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列（以下”自系信号系列”という）と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第１の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列および
それ以前における上記自系信号系列の出力される第２の
出力端子と、上記演算比較手段が不一致を検出した場合
における当該比較の対象となっていた上記他系信号系列
およびそれ以前における上記他系信号系列の出力される
第３の出力端子と、のうちの少なくとも２つの出力端子
を有すること、を特徴とする論理回路が提供される。

【００２４】上記第５、第６、第７の態様においては、
上記自系信号系列と、上記他系信号系列とが一致してい
なかったことを示す信号が出力される第４の出力端子を
さらに有してもよい。

【００２５】第５、第６、第７の態様の作用を説明す
る。

【００２６】演算比較手段は、第１の入力端子を通じて
入力されたデータに対し所定の演算処理を行う。そし
て、この演算処理結果の信号系列と、第２の入力端子を
通じて入力された信号系列とを比較する。

【００２７】第１の出力端子からは、不一致が検出され
た信号系列を構成する信号毎の比較結果が出力される。
第２の出力端子からは、不一致が検出された自系信号系
列（さらには、それ以前での自系信号系列）が出力され
る。第３の出力端子からは、不一致が検出された他系信
号系列（さらには、それ以前での他系信号系列）が出力
される。第４の出力端子からは、不一致が発生していた
ことを示す信号が出力される。従って、これらの端子か
ら出力される信号を観測することで、故障診断を行うこ
とができる。

【００２８】

【発明の実施の形態】以下、本発明の一実施形態を図１
を用いて説明する。

【００２９】本実施形態は、本発明の論理ＬＳＩを２つ
用いた冗長システムである。

【００３０】この冗長システムは、論理ＬＳＩ１１と論
理ＬＳＩ１２とを備えている。

【００３１】論理ＬＳＩ１１は、論理回路部２３、比較
回路２５、トライステートゲート列２７、記憶回路１
３、外部入力ピン群１１１、外部出力ピン群１１２、外
部出力ピン１２３´、外部出力ピン群１２４´、を備え
ている。

【００３２】同様に、論理ＬＳＩ１２は、論理回路部２
４、比較回路２６、トライステートゲート列２８、記憶
回路１４、外部入力ピン群１２１、外部出力ピン群１２
２、外部出力ピン１２３、外部出力ピン群１２４を備え
ている。

【００３３】比較回路２５，２６は、論理回路部２３，
２４による処理結果の信号系列と、入出力ピン群１１
２，１２２から入力された信号系列とを、比較するもの
である。そして、その比較結果（つまり、両信号系列間
において一致していない信号が一つでもあったか否か）
を外部出力ピン１２３、１２３´から出力するようにな
っている。また、この比較結果は、記憶回路１３，１４
にも出力している。さらに、各信号（あるいは、信号
線）毎の比較結果を記憶回路１３，１４に出力してい
る。

【００３４】記憶回路１３，１４は、それぞれ不一致が
発生した時点での比較回路２５，２６による各信号線毎
の比較結果（一致／不一致）を、記憶するものである。
また、記憶した信号線ごとの比較結果（不一致の発生し
ている位置を示す情報）を、外部出力ピン群１２４、１
２４´から出力する構成となっている。

【００３５】なお、比較回路２５，２６および記憶回路
１３，１４の具体的構成については、後ほどいくつかの
例（図２、図４、図６）を挙げて説明する。

【００３６】外部入出力ピン群１１２，１２２は、論理
回路部２３、２４による処理結果を出力するためのもの
である。但し、後述のチェッカモードにおいては、比較
回路２５、２６における比較対象となる信号系列がこの
外部出力ピン群１１２，１２２から入力されるようにな
っている。

【００３７】論理ＬＳＩ１１と論理ＬＳＩ１２とは、互
いに並列的に配置されている。つまり、外部入力ピン群
１１１と外部入力ピン群１２１とは接続されており、両
論理ＬＳＩには同じ入力データが同じタイミングで入力
されるようになっている。また、外部入出力ピン群１１
２と外部入出力ピン群１２２とは接続されている。これ
により他方論理ＬＳＩ処理結果を、比較対象の信号系列
として入力可能になっている。

【００３８】これらの論理ＬＳＩ１１，１２は、その動
作モードとしてマスタモードとチェッカモードとを備え
ており、いずれかを選択して使用するようになってい
る。動作モードの設定（選択）は、図示していない外部
入力ピン（または内部レジスタ）を通じてトライステー
トゲート列２７，２８へ入力される制御信号２７２，２
８２によって行うようになっている。制御信号２７２，
２８２を”Ｈ”にすれば到来論理ＬＳＩはマスタモード
となり、トライステートゲート列２７，２８は、論理回
路２３，２４の処理結果を外部入出力ピン１１２，１２
２を通じて外部へ出力させる。一方、”Ｌ”にすればチ
ェッカモードとなり、トライステートゲート列２７，２
８は、処理結果が外部へ出力されるのを遮断する。これ
により該チェッカモードでは、外部入出力ピン１１２，
１２２を通じて上述の比較対象となる信号系列を入力可
能にする。各動作モードでの処理動作の違いの詳細は後
ほど説明する。

【００３９】以下、本実施形態における動作を説明す
る。

【００４０】ここでは論理ＬＳＩ１１をマスタモード
で、一方、論理ＬＳＩ１２をチェッカモードで動作させ
ることとする。つまり、制御信号２７２は”Ｈ”に、制
御信号２８２は”Ｌ”にしている。動作モードがこのよ
うに設定されていることを前提として、以下においては
論理ＬＳＩ１１を”マスタＬＳＩ１１”と、一方、論理
ＬＳＩ１２を”チェッカＬＳＩ１２”と呼ぶこととす
る。

【００４１】マスタＬＳＩ１１の論理回路部２３は、外
部入力ピン群１１１から入力された信号を処理し、その
処理結果の信号系列を、トライステートゲート列２７を
介して外部入出力ピン群１１２から出力する。

【００４２】チェッカＬＳＩ１２の論理回路部２４も、
外部入力ピン群１２１から入力された信号をマスタＬＳ
Ｉ１１と同一タイミングで処理し、その処理結果を比較
回路２６へ出力する。さらに、チェッカＬＳＩ１２は、
マスタＬＳＩ１１が外部入力ピン群１１１から出力して
いる信号系列を、外部入力ピン群１２２を通じて入力信
号として受け入れている。なお、チェッカＬＳＩ１２に
おいては、トライステートゲート列２８によって論理回
路部２４の出力は遮断されているため、論理回路部２４
による処理結果が外部出力ピン１２２を通じて外部へ出
力されることはない。

【００４３】チェッカＬＳＩ１２の比較回路２６は、こ
のマスタＬＳＩ１１の処理結果の信号系列と、自らの処
理結果の信号系列とを比較する。比較の結果、すべての
信号が一致している時、比較回路２６は”Ｌ”の信号を
外部出力ピン１２３から出力する。逆に、１つでも一致
しない信号がある時、”Ｈ”の信号を外部出力ピン１２
３から出力する。この外部出力ピン１２３から出力され
る信号と同内容の信号は、記憶回路１４にも入力されて
いる。また、比較回路２６は、信号線毎の比較結果を記
憶回路１４へ出力している。

【００４４】外部出力ピン１２３から”Ｈ”が出力され
た時（すなわち、一致しない信号があった場合）、記憶
回路１４は、比較回路２６の出力している信号毎の比較
結果（一致／不一致）を格納する。そして、格納した比
較結果を外部出力ピン群１２４を通じて外部へ出力す
る。この場合の格納動作は、比較回路２６の出力信号の
立上りのタイミングに同期して、各信号について並列に
行う。

【００４５】比較回路２６及び記憶回路１４の一例を図
２を用いて説明する。

【００４６】図２における回路２６０１は図１の比較回
路２６に、また、図２における回路１４０１は図１の記
憶回路１４に相当する。

【００４７】回路２６０１は、排他的論理和（ＥＯＲ）
素子３０１，３０２，３０３，３０４、論理和（ＯＲ）
素子３０５、記憶素子３０６からなる。

【００４８】排他的論理和（ＥＯＲ）素子３０１，３０
２，３０３，３０４には、マスタＬＳＩ１１の処理結果
と、チェッカＬＳＩ１２の処理結果とが入力されてい
る。このうち、信号線３００１，３００３，３００５，
３００７を通じて入力される信号系列が、入出力ピン群
１２２を通じて入力された、マスタＬＳＩ１１の処理結
果の信号系列である。一方、信号線３００２，３００
４，３００６，３００８を通じて入力される信号系列
が、チェッカＬＳＩ１２の論理回路部２４による処理結
果の信号系列である。当然ながら、排他的論理和（ＥＯ
Ｒ）素子３０１，３０２，３０３，３０４のそれぞれに
入力されているのは、処理結果の信号系列上互いに対応
する信号である。

【００４９】論理和（ＯＲ）素子３０５は、排他的論理
和（ＥＯＲ）素子３０１，３０２，３０３，３０４の出
力を入力している。

【００５０】記憶粒子３０６は、Ｃ端子に入力される信
号の立上りのタイミングでＤ端子に入力されている信号
を取り込んで、これをＱ端子から出力する。該Ｑ端子か
らの出力は、回路１４０１へ入力されている。また、図
１の外部出力端子１２３を通じて外部へ出力されてい
る。記憶素子３０６のＣ端子にはシステムクロックが、
またＤ端子には論理和（ＯＲ）素子３０５の出力が入力
されている。

【００５１】回路１４０１は、記憶素子３０７，３０
８，３０９，３１０からなる。これらは、記憶素子３０
６と同様の素子である。記憶素子３０７，３０８，３０
９，３１０は、１対１の対応関係をもってそれぞれ排他
的論理和（ＥＯＲ）素子３０１〜３０４と対応づけられ
ている。そして各々のＤ端子には、対応する排他的論理
和（ＥＯＲ）素子３０１〜３０４の出力（これが、各信
号毎の比較結果である）が入力されている。また、これ
らのＣ端子には、記憶素子３０６のＱ端子からの出力
（これが、両信号系列間において一致していない信号が
一つでもあったか否かを示す信号である）が入力されて
いる。記憶素子３０７〜３１０のＱ端子は、図１におけ
る外部出力ピン群１２４に接続されている。

【００５２】図２に示した回路２６０１（比較回路２
６）及び回路１４０１（記憶回路１４）の動作を図３の
タイムチャートを用いて説明する。

【００５３】ここでは、信号線３００１の信号と、信号
線３００２の信号とが不一致であったものとする。

【００５４】信号線３００１の信号と信号線３００２の
信号とが、不一致であったとき（４１）、ＥＯＲ素子３
０１の出力は”Ｌ”から”Ｈ”に立上り（４３）、ＯＲ
素子３０５の出力も”Ｌ”から”Ｈ”に立上る。記憶素
子３０６は、ＯＲ素子３０５の出力が”Ｌ”から”Ｈ”
に立上った次のシステムクロックの立上りのタイミング
で、ＯＲ素子３０５の出力している”Ｈ”信号を格納す
る（４４）。そして、該信号をそのまま回路１４０１な
どへ出力する。該出力が、不一致が発生しているか否か
を示す信号である。記憶素子３０６は、ダイナミックハ
ザード（図３においては、符号４２を付した部分）を除
去するために用いている。

【００５５】記憶素子３０７，３０８，３０９，３１０
はそれぞれ、記憶素子３０６の出力の立上り（４４）の
タイミングで、ＥＯＲ素子３０１，３０２，３０３，３
０４の出力信号を格納する。ここでは、記憶素子３０７
には”Ｈ”信号が、他の記憶素子３０８，３０９，３１
０には”Ｌ”が格納されることになる。従って、外部出
力ピン群１２４から出力される信号を観測していれば、
いずれの信号線における信号が不一致であったか（ここ
では、信号線３００１の信号と信号線３００２の信号）
が不一致であったことを知ることができる。

【００５６】記憶回路１４の他の構成例（回路１４０
２）を図４を用いて説明する。

【００５７】回路１４０２は、記憶素子５０７，５０
８，５０９，５１０，５１１、論理積（ＡＮＤ）素子５
１２からなる。

【００５８】記憶素子５１１のＤ端子には、記憶素子３
０６の否定出力が入力されている。また、Ｃ端子にはシ
ステムクロックが入力されている。

【００５９】論理積（ＡＮＤ）素子５１２には、記憶素
子３０６の出力と、記憶素子５１１の出力とが入力され
ている。

【００６０】記憶素子５０７，５０８，５０９，５１０
は、１対１の対応関係をもってそれぞれ排他的論理和
（ＥＯＲ）素子３０１，３０２，３０３，３０４と対応
づけられている。そして各々のＤ端子には、対応する排
他的論理和（ＥＯＲ）素子３０１〜３０４の出力（これ
が、各信号毎の比較結果である）が入力されている。ま
た、これらのＣ端子には、論理積（ＡＮＤ）素子５１２
の出力が入力されている。記憶素子５０７〜５１０のＱ
端子は、図１における外部出力ピン群１２４に接続され
ている。

【００６１】記憶素子５０７，５０８，５０９，５１０
はエッジトリガタイプではなく、レベルセンシティブタ
イプの記憶素子である。レベルセンシティブタイプの記
憶素子は回路が簡単であるため、その分だけ回路規模を
削減することができる。

【００６２】回路１４０２（記憶回路１４）の動作を図
５のタイムチャートを用いて説明する。

【００６３】ここでは、信号線３００１の信号と、信号
線３００２の信号とが不一致であった場合を例にとる。

【００６４】記憶素子３０６の出力までは図２の例と同
様である。

【００６５】記憶素子５１１は、記憶素子３０６の否定
出力をＣ端子に入力されているシステムクロックの立下
りのタイミングで格納する。そして、この格納した否定
出力を、そのまま出力する（６１）。ＡＮＤ素子５１２
は、記憶素子３０６の出力と、記憶素子５１１の出力と
の論理積をとることで、１クロック幅のパルス信号（６
２）を生成する。

【００６６】記憶素子５０７，５０８，５０９，５１０
は、このパルス信号（６２）が入力されると、それぞ
れ、ＥＯＲ素子３０１，３０２，３０３，３０４の出力
信号を格納する。ここでは記憶素子５０７には”Ｈ”信
号が、また、記憶素子５０７，５０８，５０９，５１０
には”Ｌ”信号が格納される。従って、外部出力ピン群
１２４から出力される信号を観測していれば、いずれの
信号線における信号が不一致であったか（ここでは、信
号線３００１の信号と信号線３００２の信号）が不一致
であったことを知ることができる。

【００６７】記憶回路１４のさらに別の例（回路１４０
３）を図６を用いて説明する。

【００６８】この回路１４０３を用いれば、外部出力ピ
ン群１２４はただ１つのピンで済む。回路１４０３と組
み合わせて使用する比較回路２６は、図２の回路２６０
１で構わない。

【００６９】回路１４０３は、記憶素子７１，７２，７
３，７４からなる。

【００７０】記憶素子７１は、スキャン動作用のアクセ
ス端子を備えていない。

【００７１】記憶素子７２，７３，７４は、Ｃ端子，Ｄ
端子，Ｑ端子の他に、スキャン動作用のアクセス端子
（ＳＤ端子，ＳＣ端子）を備えている。記憶素子７２，
７３，７４のＳＣ端子には、信号線７００６を通じて、
スキャン動作用のタイミング信号（スキャンクロック）
が供給されている。また、これらのＳＤ端子は、他の記
憶素子のＱ端子が接続されている。つまり、記憶素子７
２のＳＤ端子は、記憶素子７１のＱ端子と接続されてい
る。また、記憶素子７３のＳＤ端子は、記憶素子７２の
Ｑ端子と接続されている。さらに、記憶素子７４のＳＤ
端子は、記憶素子７３のＱ端子と接続されている。そし
て、記憶素子７４のＱ端子は、信号線７００７を通じ
て、図１における外部出力ピン１２４と接続されてい
る。

【００７２】信号線７００１、７００２、７００３、７
００４は、それぞれ、図２におけるＥＯＲ素子３０１、
３０２、３０３、３０４の出力線と接続されている。ま
た、信号線７００５は、記憶素子３０６のＱ端子と接続
されている。

【００７３】回路１４０３の動作を説明する。

【００７４】図６において、いずれかの信号において不
一致が発生した時に、記憶素子７１，７２，７３，７４
がＥＯＲ素子３０１，３０２，３０３，３０４の出力を
格納するのは前述の例と同様である。但し、この例で
は、記憶素子７１，７２，７３，７４に格納された情報
（各信号毎の比較結果）を外部で観測するには、回路１
４０３を以下のように動作させる。

【００７５】実動作中はスキャンクロックは”Ｌ”に固
定されている。外部出力ピン１２３から出力される信号
に基づいて故障の発生が確認された時には、外部ＬＳＩ
等から信号線７００６を通じてスキャンクロックを入力
する。すると、このスキャンクロックに同期して、記憶
素子７１，７２，７３の内容は、それぞれ、記憶素子７
２，７３，７４に順次シフトされてゆく。従って、スキ
ャンクロック印加のタイミングにあわせて外部出力ピン
１２４の信号をストローブすれば、記憶素子７１，７
２，７３，７４に格納されている情報を観測できる。

【００７６】なお、図６の例ではシフトスキャン構成を
採用していた。しかし、スキャン構成はこれに限定され
ない。例えば、ランダムアクセススキャン（アドレスス
キャン）構成でも構わない。

【００７７】本実施形態の論理ＬＳＩは、信号（信号
線）ごとの比較結果（一致／不一致）を出力するもので
あった。しかし、すべての信号（信号線）についての比
較結果を出力することは必ずしも必要ではない。不一致
の発生していた信号（信号線）を示す情報（例えば、信
号線の番号を示す）のみを出力するようにしてもよい。
これは、記憶回路１４の内容を調査する回路を設けるこ
とで容易に可能である。

【００７８】本実施形態の論理ＬＳＩは、不一致が発生
した時の比較結果を記憶しこれだけを外部に出力可能と
していた。しかし、比較回路２６による信号線毎の比較
結果を常に外部に出力させるようにしても構わない。こ
の場合には、比較結果を記憶させるための記憶回路を論
理素子内に備えていなくても構わない。

【００７９】本発明の第２の実施形態を図７を用いて説
明する。

【００８０】この実施形態は、論理ＬＳＩに設ける外部
出力ピンを削減するため、不一致の発生を出力する外部
出力ピン（図１における外部出力ピン１２３）と、不一
致信号線の情報を観測する外部出力ピン（図１における
外部出力ピン１２４）とを共通化した点を特徴とする。

【００８１】この論理ＬＳＩ８は、図７に示すとおり比
較回路２６、記憶回路１４等に加えて、選択回路８１を
備えている。なお、該論理ＬＳＩ８は、第１の実施形態
と同様に、マスタと組み合わせることで冗長システムを
構成するものであるが、図７にはマスタとして使用する
論理ＬＳＩは示していない。この後示す他の実施形態の
構成図についても同様である。

【００８２】選択回路８１には、不一致の発生を検出す
る信号が比較回路２６から入力されている。また、各信
号毎の比較結果（一致／不一致）を示す信号が、回路１
４０３の信号線７００７から入力されている。そして、
選択回路８１は、両信号のうちのいずれか一方を、別途
入力される選択信号に従って選択し、外部出力ピン８０
１を通じて出力するようになっている。

【００８３】また、この論理ＬＳＩの動作モード（マス
タモード／チェッカモード）を指定するための信号は、
選択回路８１にも入力されている。選択回路８１を切り
替える選択信号は、この動作モードを指定する信号が兼
ねている。

【００８４】選択回路８１は、チェッカモードでは不一
致の発生を検出する信号を外部出力ピン８０１から出力
させる。一方、マスタモードでは、スキャンクロックに
応じて不一致信号線に関する情報（各信号毎の比較結
果）を示す信号７００７を外部出力ピン８０１から出力
させる。

【００８５】なお、比較回路２６には、図２を用いて説
明した回路２６０１を採用可能である。回路１４０３に
ついては、図６を用いて説明したとおりである。

【００８６】本発明の第３の実施形態を図８、図９を用
いて説明する。

【００８７】この実施形態は、どの信号（信号線）で不
一致が発生したかだけでなく、当該不一致の発生した信
号（信号線）の信号値も知ることができる点を特徴とす
る。

【００８８】これを実現するため、本実施形態では、第
１の実施形態（図１参照）と同様の構成に加えて、記憶
回路９１を有した構成となっている。

【００８９】該記憶回路９１は、論理回路部２４の後段
側に配置されており、該論理回路部２４の出力する処理
結果は、該記憶回路９１に一旦格納された後、トライス
テートゲート列２８および比較回路２６に出力されるよ
うになっている。また、記憶回路９１には、比較回路２
６における比較結果（いずれかの信号線で不一致が発生
しているか否かを示す情報）が、信号線９４を通じて入
力されている。また、信号線９３を通じてシステムクロ
ックが入力されている。記憶回路９１は、不一致が生じ
ていない間は、論理回路部２４の出力を、システムクロ
ックの立上りのタイミングで格納しつづけている。しか
し、不一致が発生していたときには、システムクロック
を抑止し、新たな信号を格納しない。つまり、不一致が
発生した時点での内容を保持し続ける。

【００９０】該記憶回路９１の記憶した内容は、トライ
ステートゲート２８を通じて、外部入出力ピン群９０２
から出力可能となっている。該外部入出力ピン群９０２
は、上述した外部入出力ピン群１２２と同様に、マスタ
ＬＳＩの処理結果を入力するのにも用いられる。

【００９１】記憶回路９１の具体例を、図９に回路１０
０１として示した。回路１００１は、記憶素子１０２，
１０３，１０４，１０５と、ＡＮＤ素子１０１とから構
成されている。図９の信号線１００２は、図８の信号線
９２に接続されている。同様に信号線１００３は信号線
９３に、信号線１００４は信号線９４に、信号線１００
５は信号線９５に接続されている。従って、各記憶素子
１０２，１０３，１０４，１０５のＤ端子には、信号線
１００２を通じて、論理回路部２４による処理結果が入
力される。また、これらのＣ端子には、ＡＮＤ素子１０
１の出力信号が入力される。ＡＮＤ素子１０１には、信
号線１００３を通じてシステムクロックが、また、信号
線１００４を通じて不一致発生の有無を示す信号が入力
される。

【００９２】図８において、不一致が発生したとき、信
号線９４の信号が”Ｌ”から”Ｈ”に立上る。すると、
回路１００１のＡＮＤ素子１０１の出力信号が”Ｌ”に
固定される。その結果、記憶素子１０２，１０３，１０
４，１０５は内部状態の更新を行わず、不一致が発生し
たときのチェッカ側の処理信号系列を保持しつづける。

【００９３】不一致が生じたときの処理信号系列を確認
するには、論理ＬＳＩ９の動作モードをマスタモードに
切り替える。すると、記憶回路９１が保持している内容
は、外部入出力ピン群９０２を通じて観測できる。一
方、記憶回路１４の内容は、他の実施形態と同様にして
外部出力ピン群９０１（図１における外部出力ピン群１
２４に相当する）から観測できる。従って、外部出力ピ
ン群９０１から出力される信号系列と、外部入出力ピン
群９０２から観測された信号系列と、を照合することに
より、不一致が生じていた信号名および信号値を得るこ
とができる。

【００９４】この例では、不一致が生じたときの処理信
号系列を観測するために新たに外部ピンを追加する必要
がない。

【００９５】第４の実施形態を図１０，図１１を用いて
説明する。

【００９６】本実施形態の論理ＬＳＩ１１００は、第３
の実施形態と同様、いずれかの信号線での不一致の発生
の有無、信号線毎の比較結果（一致／不一致）、信号線
毎の信号値を得られるようにしたものである。

【００９７】記憶回路１１０１は、マスタＬＳＩとチェ
ッカＬＳＩとの処理結果に不一致が検出された時点での
チェッカＬＳＩの処理結果と、どの信号線において不一
致が発生しているかを示す信号系列（信号線毎の比較結
果）と、を記憶する回路である。該記憶回路１１０１に
は、いずれかの信号線において不一致が発生していたか
否かを示す信号と、信号線毎の比較結果とが、比較回路
２６から入力されている。また、論理回路部２４から
は、直接、その処理結果が入力されている。

【００９８】記憶回路１１０１の一例を図１１に示す。

【００９９】該記憶回路１１０１の基本構成は、上述し
た回路１４０３（図６参照）とほぼ同様である。但し、
該記憶回路１１０１では、記憶すべきデータの信号とし
て、比較回路２６の出力信号が入力されている記憶素子
１２１３〜１２０８と、論理回路部２４の出力信号が入
力されている記憶素子１２０１〜１２０４がある。

【０１００】図１１において、信号線１２０９，１２１
０，１２１１，１２１２は、論理回路部２４の出力信号
を伝播するものである。信号線１２１３，１２１４，１
２１５，１２１６は、比較回路２６のＥＯＲ出力信号
（信号線毎の比較結果）を伝播するものである。従っ
て、不一致が発生した時、記憶素子１２０１，１２０
２，１２０３，１２０４には、チェッカ側の処理信号系
列が格納される。一方、記憶素子１２０５，１２０６，
１２０７，１２０８には、不一致を引き起こした信号線
の位置情報（信号線毎の一致／不一致の結果）が格納さ
れる。

【０１０１】信号線１２１７は、不一致が発生したと
き”Ｈ”になる比較回路２６の出力信号（いずれかの信
号線で不一致が発生していたか否かを示す信号）を伝播
するものである。信号線１２１８は、スキャンクロック
を伝播するものである。

【０１０２】本実施形態においては、スキャンクロック
を入力することで、記憶素子１２０１〜１２０８の保持
している内容を、信号線１２１９を通じて外部出力ピン
１１０３からスキャンアウトさせることができる。

【０１０３】なお、上述した第３の実施形態（図８，図
９），第４の実施形態（図１０）では、チェッカ側の処
理信号系列と、不一致信号線の位置情報と、を記憶して
いた。しかし、マスタ側の処理結果の信号系列と、不一
致信号線の位置情報を記憶してもよい。また、マスタ側
の処理結果の信号系列とチェッカ側の処理信号系列との
両方を記憶してもよい。以下、このような例を図１２，
図１３に、さらにその拡張例を図１５，図１６を用いて
説明する。

【０１０４】図１２は、マスタ側の処理信号系列と、不
一致信号線の位置情報と、を記憶する論理ＬＳＩ１３０
０の例である。図１０の論理ＬＳＩ１１００との違い
は、記憶回路１１０１の入力信号線の一部（信号線１２
０９〜１２１２）を、論理回路部２４の出力信号線では
なく、マスタ側の処理信号系列を伝播する外部出力ピン
群１３０２に接続されている点である。これによりこの
記憶回路１１０１には、マスタ側の処理信号系列が記憶
されることになる。従って、スキャンクロックを記憶回
路１１０１に入力した場合には、外部出力ピン１３０１
（注：これは信号線１２１９に接続されている）から
は、信号線毎の比較結果と、マスタ側の処理信号系列と
が、スキャンアウトされてくることになる。

【０１０５】図１３は、マスタ側の処理信号系列とチェ
ッカ側の処理信号系列との両方を記憶する論理ＬＳＩ１
４００の例である。

【０１０６】記憶回路１４１１は、比較回路２６の前段
側に配置されており、論理回路部２４の処理結果の信号
系列１４１３と、外部入出力端子１４１２を通じて送ら
れてくるマスタ側の処理結果の信号系列１４１４とが入
力されている。該記憶回路１４１１はこれら入力された
信号系列１４１３を記憶するとともに、比較回路２６に
信号系列１４１７として出力している。また、これと並
行して、入力された信号系列１４１４を記憶するととも
に、比較回路２６へ信号系列１４１８として出力してい
る。

【０１０７】記憶回路１４１１には、比較回路２６によ
る比較結果（いずれかの信号線で不一致が発生している
か否か）１４１６が入力されている。記憶回路１４１１
は、不一致が発生していない間は、チェッカ側の処理信
号系列１４１３とマスタ側の処理信号系列１４１４とを
システムクロック１４１５の立上りのタイミングで格納
することで、その記憶内容を順次更新しつづけている。
しかし、不一致が発生すると更新を停止し、その時点で
格納されていた信号を保持し続ける。該記憶回路１４１
１の記憶している内容は、外部出力端子１４２１を通じ
て、スキャンアウトさせることができるようになってい
る。

【０１０８】この記憶回路１４１１の一例を図１４に示
した。図１４において、記憶回路１４１１は、記憶素子
１５０１，１５０２，１５０３，１５０４，１５０５，
１５０６，１５０７，１５０８、ＯＲ素子１５０９から
なる。

【０１０９】記憶素子１５０２，１５０３，１５０４，
１５０５，１５０６，１５０７，１５０８は、スキャン
動作用アクセス端子ＳＤ，ＳＣを備えている。記憶素子
１５０１は、スキャン動作用のアクセス端子を備えてい
なくてもよい。

【０１１０】信号線１５２０は、スキャン動作用のタイ
ミング信号（スキャンクロック）を記憶素子１５０２〜
１５０８に供給するためのものである。

【０１１１】信号線１５１０〜１５１３は、チェッカ側
の処理信号系列１４１３（図１３参照）を記憶素子１５
０１〜１５０４に伝播するものである。

【０１１２】信号線１５１４〜１５１７は、マスタ側の
処理信号系列１４１４（図１３参照）を、記憶素子１５
０５〜１５０８に伝播するものである。

【０１１３】信号線１５１８は、システムクロック１４
１５をＯＲ素子１５０９に伝播するものである。

【０１１４】信号線１５１９は、比較回路２６の出力信
号１４１６を、ＯＲ素子１５０９に伝播するものであ
る。なお、この出力信号１４１６は、不一致の発生時
に”Ｌ”から”Ｈ”に立上る。

【０１１５】記憶素子１５０１〜１５０８のＱ端子から
の出力は、それぞれ、信号線１５２１〜１５２８を通じ
て、比較回路２６へ入力されている。このうち、記憶素
子１５０１〜１５０４の出力（信号線１５２１〜１５２
４）は、チェッカ側の処理結果であり、図１３における
出力信号１４１７に相当する。記憶素子１５０５〜１５
０８の出力（信号線１５２５〜１５２８）は、マスタ側
の処理結果であり、図１３における出力信号１４１８に
相当する。

【０１１６】不一致発生時、出力信号１４１６は”Ｌ”
から”Ｈ”に立上る。すると、システムクロック１４１
５は、記憶素子１５０１〜１５０８に印加されなくな
る。その結果、記憶回路１４１１は不一致発生時点での
チェッカ側の処理信号系列とマスタ側の処理信号系列と
を保持することになる。

【０１１７】不一致を引き起こした信号線およびマスタ
側及びチェッカ側それぞれの信号値の観測は、スキャン
クロックを利用して行う。つまり、不一致発生時のチェ
ッカ側の処理信号系列と、マスタ側の処理信号系列とを
信号線１５２８からスキャンアウトさせる。該信号線１
５２８からスキャンアウトされる信号は、図１３におけ
る信号出力１４２１として外部に出力される。

【０１１８】論理ＬＳＩ１４００（図１３）の拡張例で
ある論理ＬＳＩ１８００を、図１５、図１６を用いて説
明する。

【０１１９】該論理ＬＳＩ１８００は、不一致発生時の
信号系列（マスタ側の処理信号系列，チェッカ側の処理
信号系列）のみならず、不一致発生直前における信号系
列（マスタ側の処理信号系列，チェッカ側の処理信号系
列）をも記憶するものである。

【０１２０】該論理ＬＳＩ１８００の基本構成は、論理
ＬＳＩ１４００（図１３）とほぼ同様である。しかし、
論理ＬＳＩ１８００は、記憶回路１４０１の後段に記憶
回路１９を備えている。そして、記憶回路１４１１の出
力する信号系列１４１７，１４１８は、比較回路２６の
みならず該記憶回路１９にも入力されている。

【０１２１】記憶回路１９は、例えば、図１６に示す回
路構成を持つものとする。該図１６の回路構成は、ほと
んどの点において図１４の回路構成と同じである。但
し、図１４における記憶素子１５０１に代わって、スキ
ャン動作用のアクセス端子ＳＤ，ＳＣを備えた記憶素子
１９０１を採用している。

【０１２２】図１６の信号線１５１０，１５１１，１５
１２，１５１３を通じて入力される信号が、図１５にお
ける記憶回路１９への入力信号１４１７に相当する。図
１６の信号線１５１４，１５１５，１５１６，１５１７
が、図１５における記憶回路１９への入力信号１４１８
に相当する。つまり、図１６の信号線１５１０，１５１
１，１５１２，１５１３，１５１４，１５１５，１５１
６，１５１７は、図１４の信号線１５２１，１５２２，
１５２３，１５２４，１５２５，１５２６，１５２７，
１５２８と接続される。

【０１２３】図１６の信号線１９１０を通じて入力され
る信号が、図１５における記憶回路１９への入力信号１
４１９に相当する。

【０１２４】つまり、記憶回路１４０１として図１４の
構成を採用している場合には、図１６の信号線１９１０
は、図１４の信号線１５２８と接続される。

【０１２５】図１６の信号線１５１８を通じて入力され
る信号が、図１５におけるシステムクロック１４１５に
相当する。図１６の信号線１５１９を通じて入力される
信号が、図１５における不一致検出信号１４１６に相当
する。

【０１２６】信号線１５２０を通じて入力される信号は
スキャンクロックである。

【０１２７】比較回路２６は、信号系列１４１７と信号
系列１４１８とを比較している。該比較の結果不一致を
検出すると、比較回路２６は、不一致検出信号１４１６
を”Ｈ”にする。すると、記憶回路１９の論理素子１５
０９は、システムクロック１４１５が記憶素子１９０
１，１５０２〜１５０８に入力されるのを抑止する。そ
の結果、各記憶素子１９０１，１５０２〜１５０８は、
信号系列１４１７，１４１８を新たに取り込むのを停止
する。同様に、記憶回路１４１１の論理素子１５０９
も、システムクロック１４１５が記憶素子１５０１〜１
５０８に入力されるのを抑止する。その結果、各記憶素
子１５０１〜１５０８は、信号系列１４１３，１４１４
を新たに取り込むのを停止する。以上のように動作した
結果、記憶回路１４１１は不一致が発生した時点のマス
タ側およびチェッカ側の信号系列を保持し、記憶回路１
９は不一致が発生する１サイクル前のマスタ側及びチェ
ッカ側の信号系列を保持することになる。

【０１２８】記憶回路１４１１及び記憶回路１９に格納
されている情報を観測するには、信号線１５２０を通じ
て記憶回路１４１１及び記憶回路１９にスキャンクロッ
クを入力する。すると、記憶素子１９０１，１５０２〜
１５０８に格納されている値は、信号線１５２８を通じ
て順次出力される。この出力信号が、図１５における外
部信号線１８１から出力される信号に相当する。また、
これと並行して、記憶回路１４１１の記憶している値
も、図１４の信号線１５２８を通じて順次出力されてく
る。記憶回路１４１１の信号線１５２８（図１４参照）
は、記憶回路１９の信号線１９１０と接続されているた
め、記憶素子１４１１からスキャンアウトされたこの信
号は、そのまま信号線１９１０を通じて、記憶素子１９
の記憶素子１９１０に入力されてくる。そして、該記憶
素子１９が記憶していた内容が記憶素子１９の信号線１
５２８からスキャンアウトされた後に続いて、該記憶素
子１４１１が記憶していた内容も図１５の信号線１５２
８を通じて順次出力されてくる。

【０１２９】なお、記憶回路１９の出力信号線１９２
１，１５２２〜１５２８に、該記憶回路１９と同様の記
憶回路をさらにつないでゆくことで、さらに以前の処理
結果をも保持できるようにすることができる。

【０１３０】本実施形態によれば、例えばアドレスをイ
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障ＬＳＩを特定することができる。

【０１３１】本発明の第５の実施形態を図１７を用いて
説明する。

【０１３２】本実施形態では不一致が発生したときの不
一致信号位置情報を記憶回路１４に記憶するのみなら
ず、不一致発生時及び不一致発生直前のチェッカ側ＬＳ
Ｉの処理信号系列を、それぞれ、記憶回路１６０１，１
６０２に記憶することを特徴とする。

【０１３３】記憶回路１６０１および記憶回路１６０２
は、例えば図９に示す回路１００１をそのまま利用して
構成することができる。この場合には、図９における信
号線１００３を通じて入力される信号が、記憶回路１６
０１，１６０２へ入力されるシステムクロック１６０３
に相当する。図９における信号線１００４を通じて入力
される信号が、記憶回路１６０１，１６０２への入力信
号１６０４に相当する。同様に、信号線１００２を通じ
て入力される信号が、記憶回路１６０１への入力信号１
６０５、記憶回路１６０２への入力信号１６０６に相当
する。信号線１００５を通じて出力される信号が、記憶
回路１６０１からの出力信号１６０６、記憶回路１６０
２からの出力信号（これは、出力ピン群１６０７を通じ
て論理ＬＳＩ１６００の外部に出力される）に相当す
る。

【０１３４】外部入出力ピン１６０８は図１における外
部入出力ピン群１２２に、また、外部出力ピン１６０９
は外部出力ピン１２３に相当するものである。

【０１３５】不一致が発生していないとき、記憶回路１
６０１は、マスタＬＳＩの処理信号系列と比較中のチェ
ッカＬＳＩの処理信号系列を格納している。一方、記憶
回路１６０２は、１クロックサイクル前に比較されたチ
ェッカＬＳＩの処理信号系列を格納している。

【０１３６】不一致が発生したとき、信号１６０４が”
Ｌ”から”Ｈ”に立上り、記憶回路１４，１６０１，１
６０２を構成する記憶素子に印加するクロック信号を抑
止する。そのため、記憶回路１４，１６０１，１６０２
はいずれもその時の内部状態を保持する。すなわち、記
憶回路１６０１には不一致発生時のチェッカ側ＬＳＩの
処理信号系列が、また、記憶回路１６０２には不一致発
生直前のチェッカ側ＬＳＩの処理信号系列が、それぞれ
保存されている。記憶回路１４には、信号線毎の比較結
果が保持される。

【０１３７】システムクロック１６０３を供給し、記憶
回路１６０１，１６０２に格納されている信号系列を外
部出力ピン群１６０７から出力させることで、故障診断
のための情報（つまり、不一致発生時および 不一致発
生直前におけるチェッカ側ＬＳＩの処理信号系列）を得
ることができる。記憶回路１４の保持している情報も、
外部出力ピン１６１０を通じて出力させることができ
る。

【０１３８】本実施形態によれば、例えばアドレスをイ
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障ＬＳＩを特定することができる。

【０１３９】記憶回路１４，１６０１，１６０２を構成
する記憶素子としてスキャン動作用のアクセス端子を備
えたものを採用し、これらにスキャンチェーンを構成さ
せておけば、外部出力ピン数を低減することもできる。

【０１４０】なお、不一致が発生したときの不一致信号
位置情報に代わって、不一致が発生したときのマスタＬ
ＳＩの処理信号系列を記憶する手段を設けても構わな
い。また、不一致発生時及び不一致発生直前のチェッカ
側ＬＳＩの処理信号系列に代わって、不一致発生時及び
不一致発生直前のマスタ側ＬＳＩの処理信号系列を記憶
するようにしても上記の目的を達成することができる。

【０１４１】本発明の第６の実施形態を図１８を用いて
説明する。

【０１４２】本実施形態は、本発明の論理ＬＳＩ（ここ
では、第１の実施形態における論理ＬＳＩ）を用いて構
築した情報処理システムである。

【０１４３】この情報処理システムは、図１８に示すと
おり、論理ＬＳＩ１１，１２と、外部記憶装置１７０
１、入力装置１７０２、表示装置１７０３、バス信号線
１７０４，１７０５、制御回路１７０６、基板１７０
７、コントローラ１７０８および主メモリ１７１１，１
７１２を備えている。

【０１４４】制御回路１７０６は、論理ＬＳＩ１１及び
論理ＬＳＩ１２の一方をマスタモード、他方をチェッカ
モードに設定するものである。

【０１４５】コントローラ１７０８は、表示装置１７０
３に表示する情報を制御するものである。

【０１４６】論理ＬＳＩ１１，１２、主メモリ１７１
１，１７１２、制御回路１７０６は、基板１７０７に搭
載されている。

【０１４７】この情報処理システムの動作を図１，図１
８を参照して説明する。

【０１４８】あらかじめ、論理ＬＳＩ１１をマスタモー
ド、論理ＬＳＩ１２をチェッカモードとするように制御
回路１７０６を設定しておく。

【０１４９】通常動作では、使用者は表示装置１７０３
を参照しながら入力装置１７０２を用いて所望の処理を
行う。この場合、マスタモードに設定されている論理Ｌ
ＳＩ１１は、バス信号線１７０４を通じて入力される信
号を処理し、その処理結果をバス信号線１７０５に出力
する。

【０１５０】一方、チェッカモードに設定されている論
理ＬＳＩ１２も、バス信号線１７０４を通じて入力され
る信号を処理する。そして、論理ＬＳＩ１２は、自らの
処理結果を、バス信号線１７０５を通じて入力された論
理ＬＳＩ１１の処理結果と比較する。該比較の結果、不
一致が発生していた時には、比較回路２６（図１参照）
は外部出力ピン１２３を通じて出力する信号を”Ｈ”に
する。該信号は記憶回路１４にも出力されており、該信
号が”Ｈ”になると、記憶回路１４は、その時点のビッ
トごとの比較結果を記憶する。

【０１５１】外部出力ピン１２３から出力される信号は
バス信号線１７０５を経由してコントローラ１７０８に
も入力されている。表示装置１７０３は、該信号が”
Ｈ”となった場合には、不一致発生のメッセージを表示
させることで使用者に異常の発生を通知する。

【０１５２】次に異常が発生したとき、その不一致情報
を使用者が観測する方法を説明する。

【０１５３】論理ＬＳＩ１２が図２または図４の回路で
実現されている場合には、信号線１２４を直接プローブ
する事などにより、比較結果を観測できる。

【０１５４】また、論理ＬＳＩ１２が図６の回路で実現
されている場合には、論理ＬＳＩ１２にスキャンクロッ
クを印加する。そして、外部出力ピン１２４から出力さ
れてくる信号をスキャンクロックに同期してプロービン
グすることで不一致情報を観測できる。但し、この場合
には、スキャンクロックを発生し、そのスキャンクロッ
クに同期して信号をプロービングするテスタ装置が別途
必要である。

【０１５５】アドレス指定等することで記憶回路１４の
記憶値をシステムデータバスに出力可能な場合は、論理
ＬＳＩ１２をマスタモードに変更することでバス信号線
１７０５を介して不一致情報を観測することができる。
この場合には、まず、制御回路１７０６によって、論理
ＬＳＩ１２をマスタモードに変更する。この後、入力装
置１７０２を用いて記憶回路１４を指定する。マスタモ
ードとされた論理ＬＳＩ１２は、記憶回路１４が記憶し
ている内容を、バス信号線１７０５に出力する。従っ
て、表示装置１７０３にこの値を表示させることで、比
較結果を観測することができる。

【０１５６】特許請求の範囲において言う”論理部”と
は、例えば図１の論理回路部２４に相当する。”自系信
号系列”とは、例えば図１の論理回路部２４の出力する
処理結果の信号系列に相当する。”他系信号系列”と
は、例えば図１の入出力ピン群１２２から入力される信
号系列に相当する。”比較部”とは、比較回路２６に相
当する。

【０１５７】特許請求の範囲において言う”記憶手段”
とは、例えば図１の記憶回路１４に、また、図７の記憶
回路１４０３に相当する。また、図８の例では、記憶回
路１４及び記憶回路９１に相当する。図１０、図１２の
例では記憶回路１１０１、図１３の例では記憶回路１４
１１、図１５の例では記憶回路１４１１，１９に相当す
る。図１７の例では記憶回路１６０１，１６０２に相当
する。さらには、これらの記憶回路から記憶内容を出力
させるための構成要素、例えば、スキャンクロック等を
発生させる回路、外部出力ピン群１２４等もここで言
う”記憶手段”に含まれる。

【０１５８】特許請求の範囲において言う”不一致検出
信号”とは、比較回路２６が出力する不一致の発生の有
無を示す信号である。

【０１５９】請求項６において言う”端子”とは、例え
ば、入出力端子群１２２に相当する。”モード制御手
段”とは、例えば図１のチェッカに設定されている論理
ＬＳＩ１２について言えばトライステートゲート列２８
に相当する。”モード指定信号”とは、図１における制
御信号２８２に相当する。

【０１６０】特許請求の範囲において言う”モード設定
手段”とは、図１８における制御回路１７０６に相当す
る。”第１のバス信号線”とは、バス信号線１７０４に
相当する。”入力手段”とは、入力装置１７０２に相当
する。”第２のバス信号線”とは、バス信号線１７０５
に相当する。”観測手段”とは、コントローラ１７０８
などに相当する。

【０１６１】特許請求の範囲において言う”第１の入力
端子”とは、入力端子１２１に相当する。

【０１６２】”第２の入力端子”とは、例えば、図１の
例における外部入出力端子１２２、図１５の例における
入出力端子群１４１２に相当する。”演算比較手段”と
は、例えば、図１５の例における演算回路部２４，比較
回路２６に相当する。”第１の出力端子”とは、例え
ば、図１の例における外部出力端子１２４、図８の例に
おける外部出力端子９０１、図１０の例における外部出
力端子群１１０３に相当する。”第２の出力端子”と
は、例えば、図１０の例における外部出力ピン１１０３
に相当する。”第３の出力端子”とは、例えば図１２の
例における外部出力ピン１３０１に相当する。なお、図
１３の例では外部出力ピン１４２１が、また、図１５の
例では外部出力ピン１８１が、ここで言う第２の出力端
子、第３の出力端子を兼ねている。”第４の出力端子”
とは、例えば、図１の例では外部出力ピン１２３に相当
する。

【０１６３】

【発明の効果】本発明の論理ＬＳＩを用いて２重系シス
テムを構成すれば、一方が故障したとき、故障発生を検
出するだけでなく、信号値の一致していない信号線名を
特定することができる。

【０１６４】また、故障発生直前の信号値、パリティ等
により、故障ＬＳＩが特定できるため、誤った信号を出
力した外部出力ピン及びその正常値／故障値が判明す
る。機能テスト等に用いられる故障辞書を参照すること
により、故障診断を行うことができる。

【０１６５】故障位置がアドレス部であるかデータ部で
あるかがわかるため、故障位置に応じてキャッシュメモ
リをパージするなどの適切な復旧処理を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す論理ＬＳＩの構
成とその適用例である。

【図２】比較回路２６及び記憶回路１４の構成の一例
（回路２６０１、回路１４０１）を示す回路図である。

【図３】回路２６０１および回路１４０１の動作を示す
タイムチャートである。

【図４】図１における記憶回路１４の他の構成例（回路
１４０２）を示す図である。

【図５】回路２６０１及び回路１４０２の動作を示すタ
イムチャートである。

【図６】図１における記憶回路１４のさらに別の構成例
（回路１４０３）を示す図である。

【図７】本発明の第２の実施形態である論理ＬＳＩ８の
構成を示すブロック図である。

【図８】本発明の第３の実施形態である論理ＬＳＩ９の
構成を示すブロック図である。

【図９】図８における記憶回路９１の構成例（回路１０
０１）を示す回路図である。

【図１０】本発明の第４の実施形態である論理ＬＳＩ１
１００の構成を示すブロック図である。

【図１１】図１０における記憶回路１１０１の構成例を
示す回路図である。

【図１２】第３の実施形態（図８、図９）および第４の
実施形態（図１０）の変形例である論理ＬＳＩ１３００
の構成を示すブロック図である。

【図１３】第３の実施形態（図８、図９）および第４の
実施形態（図１０）の変形例である論理ＬＳＩ１４００
の構成を示すブロック図である。

【図１４】図１３における記憶回路１４１１の構成例を
示す回路図である。

【図１５】図１３に示した例の拡張例である論理ＬＳＩ
１８００を示すブロック図である。

【図１６】図１５における記憶回路１９の構成例を示す
回路図である。

【図１７】本発明の第５の実施形態である論理ＬＳＩ１
６００の構成を示すブロック図である。

【図１８】本発明の論理ＬＳＩを用いた情報処理システ
ムを示すブロック図である。

【図１９】従来の論理ＬＳＩの構成とその適用例であ
る。

【符号の説明】

１１…論理ＬＳＩ、１２…論理ＬＳＩ、１３…記憶回
路、１４…記憶回路、１９…記憶回路、２３…論理回路
部、２４…論理回路部、２５…比較回路、２６…比較回
路、２７…トライステートゲート列、２８…トライステ
ートゲート列、８１…選択回路、９１…記憶回路、１２
１…外部入力ピン群、１２２…外部入出力ピン群、１２
３…外部出力ピン、１２４外部出力ピン群、１８１…外
部出力ピン、２７２…制御信号、２８２…制御信号、９
０１…外部出力ピン群、９０２…外部入出力ピン群、１
１０１…記憶回路、１１０３…外部出力ピン群、１３０
１…外部出力ピン群、１３０２…外部入出力ピン群、１
４１１…記憶回路、１４１２…外部入出力ピン群、１４
２１…外部出力ピン、１６０１…記憶回路、１６０２…
記憶回路、１６０７…外部出力ピン、１６０８…外部入
出力ピン群、１６１０…外部出力ピン群

フロントページの続き (72)発明者 金川 信康 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】データの入力を受け付け、該入力されたデ
   ータに対し別途定められた演算処理を行い、その演算結
   果を示す信号系列（以下“自系信号系列”という）を出
   力する論理部と、 所定の信号系列の入力を受け付け、該入力された信号系
   列（以下“他系信号系列”という）と上記自系信号系列
   とを比較し、当該比較の対象となっていた信号系列を構
   成する信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
   対象となっていた信号系列についての当該信号系列を構
   成する信号毎の上記比較結果を記憶しこれを外部へ出力
   する記憶手段と、 を有することを特徴とする論理回路。
2. 【請求項２】データの入力を受け付け、該入力されたデ
   ータに対し別途定められた演算処理を行い、その演算結
   果を示す信号系列（以下“自系信号系列”という）を出
   力する論理部と、 信号系列の入力を受け付け、該入力された信号系列（以
   下“他系信号系列”という）と上記自系信号系列とを比
   較し、当該比較の対象となっていた信号系列を構成する
   信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
   対象となっていた信号系列についての当該信号系列を構
   成する信号毎の上記比較結果と、上記比較部が不一致を
   検出した場合における当該比較の対象となっていた上記
   自系信号系列と、上記比較部が不一致を検出した場合に
   おける当該比較の対象となっていた上記他系信号系列
   と、のうちの少なくとも二つを記憶しこれを外部へ出力
   する記憶手段と、 を有することを特徴とする論理回路。
3. 【請求項３】データの入力を受け付け、該入力されたデ
   ータに対し別途定められた演算処理を行い、その演算結
   果を示す信号系列（以下“自系信号系列”という）を出
   力する論理部と、 信号系列の入力を受け付け、該入力された信号系列（以
   下”他系信号系列”という）と上記自系信号系列とを比
   較し、当該比較の対象となっていた信号系列を構成する
   信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
   対象となっていた信号系列についての当該信号系列を構
   成する信号毎の上記比較結果と、上記比較部が不一致を
   検出した場合における当該比較の対象となっていた上記
   自系信号系列およびそれ以前における上記自系信号系列
   と、上記比較部が不一致を検出した場合における当該比
   較の対象となっていた上記他系信号系列およびそれ以前
   における上記他系信号系列と、のうち少なくとも二つを
   記憶しこれを外部へ出力する記憶手段と、 を有することを特徴とする論理回路。
4. 【請求項４】上記比較部は、上記信号系列を構成する信
   号のうちいずれか一の信号にでも不一致を検出した場合
   その旨を示す不一致検出信号を出力するものであるこ
   と、 を特徴とする請求項1、2または3記載の論理回路。
5. 【請求項５】上記論理部は、上記演算結果を外部にも出
   力可能に構成されていること、 を特徴とする請求項1、2、３または4記載の論理回路。
6. 【請求項６】信号の入出力される端子と、 動作モードとして、上記論理部の演算結果を上記端子を
   通じて外部に出力させるマスタモードと、上記端子を通
   じての上記演算結果の外部への出力を抑止するとともに
   上記端子を通じて入力される信号系列を上記他系信号系
   列として上記比較回路に入力させるチェッカモードとを
   備え、別途入力されるモード指定信号に従って上記動作
   モードを上記マスタモードとチェッカモードとのいずれ
   かに設定するモード制御手段と、 を有することを特徴とする請求項5記載の論理回路。
7. 【請求項７】２個の請求項６記載の論理回路と、 上記論理回路の動作モードを指定するモード指定信号を
   生成し、上記論理回路のうち一方をマスタモード、他方
   をチェッカモードとさせるモード設定手段と、 上記論理回路の双方に上記データを入力するための第１
   のバス信号線と、 上記第１のバス信号線に信号を供給する入力手段と、 上記マスタモードに設定された論理回路の出力する上記
   演算結果を、上記チェッカモードに設定された論理回路
   に入力させる第２のバス信号線と、 上記第２のバス信号線の状態を観測する観測手段と、 を有することを特徴とするデータ処理システム。
8. 【請求項８】データを入力される第１の入力端子と、 所定の信号系列（以下“他系信号系列”という）を入力
   される第２の入力端子と、 上記第１の入力端子を通じて入力されたデータに対し所
   定の演算処理を行うとともに、該演算処理結果の信号系
   列（以下“自系信号系列”という）と上記他系信号系列
   とを比較する演算比較手段と、を備え、 上記演算比較手段による比較によって不一致が検出され
   た場合における当該比較の対象となっていた信号系列に
   ついての、当該信号系列を構成する信号毎の比較結果が
   出力される第１の出力端子と、 を有する論理回路。
9. 【請求項９】データを入力される第１の入力端子と、 所定の信号系列（以下“他系信号系列”という）を入力
   される第２の入力端子と、 上記第１の入力端子を通じて入力されたデータに対し所
   定の演算処理を行うとともに、該演算処理結果の信号系
   列（以下“自系信号系列”という）と上記他系信号系列
   とを比較する演算比較手段と、を備え、 さらに、 上記演算比較手段が不一致を検出した場合における当該
   比較の対象となっていた信号系列についての当該信号系
   列を構成する信号毎の上記比較結果が出力される第１の
   出力端子と、上記演算比較手段が不一致を検出した場合
   における当該比較の対象となっていた上記自系信号系列
   の出力される第２の出力端子と、上記演算比較手段が不
   一致を検出した場合における当該比較の対象となってい
   た上記他系信号系列の出力される第３の出力端子と、の
   うちの少なくとも２つの出力端子を有すること、 を特徴とする論理回路。
10. 【請求項１０】データを入力される第１の入力端子と、 所定の信号系列（以下”他系信号系列”という）を入力
    される第２の入力端子と、 上記第１の入力端子を通じて入力されたデータに対し所
    定の演算処理を行うとともに、該演算処理結果の信号系
    列（以下”自系信号系列”という）と上記他系信号系列
    とを比較する演算比較手段と、を備え、 さらに、 上記演算比較手段が不一致を検出した場合における当該
    比較の対象となっていた信号系列についての当該信号系
    列を構成する信号毎の上記比較結果が出力される第１の
    出力端子と、上記演算比較手段が不一致を検出した場合
    における当該比較の対象となっていた上記自系信号系列
    およびそれ以前における上記自系信号系列の出力される
    第２の出力端子と、上記演算比較手段が不一致を検出し
    た場合における当該比較の対象となっていた上記他系信
    号系列およびそれ以前における上記他系信号系列の出力
    される第３の出力端子と、のうちの少なくとも２つの出
    力端子を有すること、 を特徴とする論理回路。
11. 【請求項１１】上記自系信号系列と、上記他系信号系列
    とが一致していなかったことを示す信号が出力される第
    ４の出力端子をさらに有すること、 を特徴とする請求項８、９または１０記載の論理回路。