JPH09181590A - 論理回路およびこれを用いたデータ処理装置 - Google Patents
論理回路およびこれを用いたデータ処理装置Info
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- JPH09181590A JPH09181590A JP7333772A JP33377295A JPH09181590A JP H09181590 A JPH09181590 A JP H09181590A JP 7333772 A JP7333772 A JP 7333772A JP 33377295 A JP33377295 A JP 33377295A JP H09181590 A JPH09181590 A JP H09181590A
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Abstract
(57)【要約】
【課題】等価な2個の論理LSIをマスタ及びチェッカ
として用いる冗長システムにおいて、故障の発生のみな
らず、信号値の一致していない信号線名がわかるように
することで、故障診断を容易にした論理LSIを提供す
ること。 【解決手段】マスタLSI11は処理結果の信号系列をピン1
12から出力する。該処理結果は、ピン122を通じてチェ
ッカLSI12にも入力される。比較器26は論理回路24の処
理結果と、マスタLSI11の処理結果との一致性を信号毎
に判定し、その結果を記憶回路14に出力する。記憶回路
14はこの比較結果を取り込み保持する。比較器26は一部
にでも不一致を発見すると、その旨を記憶回路14に知ら
せる。また、ピン123を通じて外部に知らせる。記憶回
路14は、不一致の発生していた時の信号線毎の比較結果
(一致/不一致)を保持し続ける。この記憶回路14の内
容をピン124を通じて観測する。
として用いる冗長システムにおいて、故障の発生のみな
らず、信号値の一致していない信号線名がわかるように
することで、故障診断を容易にした論理LSIを提供す
ること。 【解決手段】マスタLSI11は処理結果の信号系列をピン1
12から出力する。該処理結果は、ピン122を通じてチェ
ッカLSI12にも入力される。比較器26は論理回路24の処
理結果と、マスタLSI11の処理結果との一致性を信号毎
に判定し、その結果を記憶回路14に出力する。記憶回路
14はこの比較結果を取り込み保持する。比較器26は一部
にでも不一致を発見すると、その旨を記憶回路14に知ら
せる。また、ピン123を通じて外部に知らせる。記憶回
路14は、不一致の発生していた時の信号線毎の比較結果
(一致/不一致)を保持し続ける。この記憶回路14の内
容をピン124を通じて観測する。
Description
【0001】
【発明の属する技術分野】本発明は2個の論理回路をマ
スタ及びチェッカとして用いる冗長システムに適した論
理回路およびこれを用いたデータ処理装置に係わる。
スタ及びチェッカとして用いる冗長システムに適した論
理回路およびこれを用いたデータ処理装置に係わる。
【0002】
【従来の技術】従来、等価な2個の論理LSIをマスタ
及びチェッカとして用いる冗長システムとしては、アイ
トリプルイー マイクロ Vol. 4(1984)第34
頁から第43頁(IEEE MICRO,Vol.4(1984)PP.
34-43)において論じられている。この従来例を図
19を用いて説明する。図19は、上記文献の第37頁
に掲載された機能的冗長検査(Functional redundancy
checking)を実現する回路である。図19において、符
号21、22の付されているのは論理LSI、符号2
3、24の付されているのは論理回路部、符号25、2
6の付されているのは比較回路、符号27、28の付さ
れているのはトライステートゲート列である。
及びチェッカとして用いる冗長システムとしては、アイ
トリプルイー マイクロ Vol. 4(1984)第34
頁から第43頁(IEEE MICRO,Vol.4(1984)PP.
34-43)において論じられている。この従来例を図
19を用いて説明する。図19は、上記文献の第37頁
に掲載された機能的冗長検査(Functional redundancy
checking)を実現する回路である。図19において、符
号21、22の付されているのは論理LSI、符号2
3、24の付されているのは論理回路部、符号25、2
6の付されているのは比較回路、符号27、28の付さ
れているのはトライステートゲート列である。
【0003】ここでは論理LSI21をマスタ、論理L
SI22をチェッカとして動作させるために、外部入力
ピンまたは内部レジスタを通じて、トライステートゲー
ト列27への制御信号272を“H”、トライステート
ゲート列28への制御信号282を“L”に設定してい
るものとする。
SI22をチェッカとして動作させるために、外部入力
ピンまたは内部レジスタを通じて、トライステートゲー
ト列27への制御信号272を“H”、トライステート
ゲート列28への制御信号282を“L”に設定してい
るものとする。
【0004】マスタLSI21は、外部入力ピン群21
1から供給された信号を処理し、処理結果の信号系列を
トライステートゲート列27を介して外部入出力ピン群
212から出力する。
1から供給された信号を処理し、処理結果の信号系列を
トライステートゲート列27を介して外部入出力ピン群
212から出力する。
【0005】一方、チェッカLSI22は、外部入力ピ
ン群221から供給された信号をマスタLSI21と同
一タイミングで処理する。そして、処理結果の信号系列
と、外部入出力ピン群222から入力されたマスタLS
I21の処理結果の信号系列とを、比較回路26で比較
する。この比較の結果、すべての信号が一致していると
きは“L”の信号を、1つ以上の信号が不一致のときは
“H”の信号を、外部出力ピン223から出力する。従
って、外部出力ピン223からの出力をモニターすれ
ば、故障の発生を検出することができる。
ン群221から供給された信号をマスタLSI21と同
一タイミングで処理する。そして、処理結果の信号系列
と、外部入出力ピン群222から入力されたマスタLS
I21の処理結果の信号系列とを、比較回路26で比較
する。この比較の結果、すべての信号が一致していると
きは“L”の信号を、1つ以上の信号が不一致のときは
“H”の信号を、外部出力ピン223から出力する。従
って、外部出力ピン223からの出力をモニターすれ
ば、故障の発生を検出することができる。
【0006】
【発明が解決しようとする課題】上記従来技術は、故障
の発生の有無を検出するには有効である。しかし、どの
信号で不一致が発生したかが判らないため、故障の原因
を究明することができないという問題があった。
の発生の有無を検出するには有効である。しかし、どの
信号で不一致が発生したかが判らないため、故障の原因
を究明することができないという問題があった。
【0007】本発明の目的は、故障の発生を検出するだ
けではなく、どの信号で不一致が発生したかを検出する
ことの容易な論理回路およびこれを用いたデータ処理装
置を提供することを目的とする。
けではなく、どの信号で不一致が発生したかを検出する
ことの容易な論理回路およびこれを用いたデータ処理装
置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明では、不一致を起
こした信号線を識別できる情報(さらには、信号系列自
体)を記憶する記憶手段と、その記憶手段の内容を外部
に知らせる手段を設けることで上記目的を達成した。こ
の場合、信号系列自体を記憶している場合には、不一致
が発生した信号線名だけでなく、信号値も知ることがで
きる。故障発生直前の信号系列が判ると故障の診断にと
って有効なことがある。そのため、不一致が発生した時
点の信号系列の他に、不一致が生じる以前の信号系列を
記憶するようにした。
こした信号線を識別できる情報(さらには、信号系列自
体)を記憶する記憶手段と、その記憶手段の内容を外部
に知らせる手段を設けることで上記目的を達成した。こ
の場合、信号系列自体を記憶している場合には、不一致
が発生した信号線名だけでなく、信号値も知ることがで
きる。故障発生直前の信号系列が判ると故障の診断にと
って有効なことがある。そのため、不一致が発生した時
点の信号系列の他に、不一致が生じる以前の信号系列を
記憶するようにした。
【0009】以下、本発明をより具体的且つ詳細に述べ
る。
る。
【0010】本発明の第1の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以
下”自系信号系列”という)を出力する論理部と、所定
の信号系列の入力を受け付け、該入力された信号系列
(以下”他系信号系列”という)と上記自系信号系列と
を比較し、当該比較の対象となっていた信号系列を構成
する信号毎の比較結果を出力する比較部と、上記比較部
が不一致を検出した場合における当該比較の対象となっ
ていた信号系列についての当該信号系列を構成する信号
毎の上記比較結果を記憶しこれを外部へ出力する記憶手
段と、を有することを特徴とする論理回路が提供され
る。
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以
下”自系信号系列”という)を出力する論理部と、所定
の信号系列の入力を受け付け、該入力された信号系列
(以下”他系信号系列”という)と上記自系信号系列と
を比較し、当該比較の対象となっていた信号系列を構成
する信号毎の比較結果を出力する比較部と、上記比較部
が不一致を検出した場合における当該比較の対象となっ
ていた信号系列についての当該信号系列を構成する信号
毎の上記比較結果を記憶しこれを外部へ出力する記憶手
段と、を有することを特徴とする論理回路が提供され
る。
【0011】本発明の第2の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以下
“自系信号系列”という)を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列(以下“他
系信号系列”という)と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列と、上記
比較部が不一致を検出した場合における当該比較の対象
となっていた上記他系信号系列と、のうちの少なくとも
二つを記憶しこれを外部へ出力する記憶手段と、を有す
ることを特徴とする論理回路が提供される。
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以下
“自系信号系列”という)を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列(以下“他
系信号系列”という)と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列と、上記
比較部が不一致を検出した場合における当該比較の対象
となっていた上記他系信号系列と、のうちの少なくとも
二つを記憶しこれを外部へ出力する記憶手段と、を有す
ることを特徴とする論理回路が提供される。
【0012】本発明の第3の態様としては、データの入
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以下
“自系信号系列”という)を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列(以下”他
系信号系列”という)と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列およびそ
れ以前における上記自系信号系列と、上記比較部が不一
致を検出した場合における当該比較の対象となっていた
上記他系信号系列およびそれ以前における上記他系信号
系列と、のうちの少なくとも二つを記憶しこれを外部へ
出力する記憶手段と、を有することを特徴とする論理回
路が提供される。
力を受け付け、該入力されたデータに対し別途定められ
た演算処理を行い、その演算結果を示す信号系列(以下
“自系信号系列”という)を出力する論理部と、信号系
列の入力を受け付け、該入力された信号系列(以下”他
系信号系列”という)と上記自系信号系列とを比較し、
当該比較の対象となっていた信号系列を構成する信号毎
の比較結果を出力する比較部と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた信号
系列についての当該信号系列を構成する信号毎の上記比
較結果と、上記比較部が不一致を検出した場合における
当該比較の対象となっていた上記自系信号系列およびそ
れ以前における上記自系信号系列と、上記比較部が不一
致を検出した場合における当該比較の対象となっていた
上記他系信号系列およびそれ以前における上記他系信号
系列と、のうちの少なくとも二つを記憶しこれを外部へ
出力する記憶手段と、を有することを特徴とする論理回
路が提供される。
【0013】上記第1、第2、第3の態様においては、
さらに以下のような構成を備えてもよい。つまり、上記
比較部は、上記信号系列を構成する信号のうちいずれか
一の信号にでも不一致を検出した場合その旨を示す不一
致検出信号を出力するものであってもよい。
さらに以下のような構成を備えてもよい。つまり、上記
比較部は、上記信号系列を構成する信号のうちいずれか
一の信号にでも不一致を検出した場合その旨を示す不一
致検出信号を出力するものであってもよい。
【0014】上記論理部は、上記演算結果を外部にも出
力可能に構成されていてもよい。
力可能に構成されていてもよい。
【0015】さらには、信号の入出力される端子と、動
作モードとして、上記論理部の演算結果を上記端子を通
じて外部に出力させるマスタモードと、上記端子を通じ
ての上記演算結果の外部への出力を抑止するとともに上
記端子を通じて入力される信号系列を上記他系信号系列
として上記比較回路に入力させるチェッカモードとを備
え、別途入力されるモード指定信号に従って上記動作モ
ードを上記マスタモードとチェッカモードとのいずれか
に設定するモード制御手段と、を有してもよい。
作モードとして、上記論理部の演算結果を上記端子を通
じて外部に出力させるマスタモードと、上記端子を通じ
ての上記演算結果の外部への出力を抑止するとともに上
記端子を通じて入力される信号系列を上記他系信号系列
として上記比較回路に入力させるチェッカモードとを備
え、別途入力されるモード指定信号に従って上記動作モ
ードを上記マスタモードとチェッカモードとのいずれか
に設定するモード制御手段と、を有してもよい。
【0016】第1、第2、第3の態様の作用をまとめて
説明する。
説明する。
【0017】論理部は、入力されたデータに対し別途定
められた演算処理を行い、その演算結果を示す信号系列
を出力する(場合によっては、この演算結果をそのまま
外部にも出力してもよい)。比較部は、この演算結果を
示す信号系列(自系信号系列)と、別途入力された他系
信号系列と、を比較する。そして、信号系列を構成する
信号毎の比較結果を出力する。なお、比較部は、これに
加えて、信号系列を構成する信号のうちいずれか一の信
号にでも不一致を検出した場合その旨を示す不一致検出
信号を出力するようにしてもよい。
められた演算処理を行い、その演算結果を示す信号系列
を出力する(場合によっては、この演算結果をそのまま
外部にも出力してもよい)。比較部は、この演算結果を
示す信号系列(自系信号系列)と、別途入力された他系
信号系列と、を比較する。そして、信号系列を構成する
信号毎の比較結果を出力する。なお、比較部は、これに
加えて、信号系列を構成する信号のうちいずれか一の信
号にでも不一致を検出した場合その旨を示す不一致検出
信号を出力するようにしてもよい。
【0018】記憶手段は、不一致が検出された時点での
信号毎の比較結果と、不一致が検出された自系信号系列
(さらには、それ以前の自系信号系列)と、上記不一致
が検出された他系信号系列(さらには、それ以前の他系
信号系列)と、のうちの少なくとも二つを記憶し、これ
を外部へ出力する。但し、不一致が検出された時点での
信号毎の比較結果については、これだけを単独で記憶し
てもよい。この出力されてくる信号を観測することで故
障診断を行うことができる。
信号毎の比較結果と、不一致が検出された自系信号系列
(さらには、それ以前の自系信号系列)と、上記不一致
が検出された他系信号系列(さらには、それ以前の他系
信号系列)と、のうちの少なくとも二つを記憶し、これ
を外部へ出力する。但し、不一致が検出された時点での
信号毎の比較結果については、これだけを単独で記憶し
てもよい。この出力されてくる信号を観測することで故
障診断を行うことができる。
【0019】複数の動作モードを備えた構成としている
場合、モード制御手段は、モード指定信号に従って動作
モードをマスタモードとチェッカモードとのいずれかに
設定する。マスタモードでは、論理部の演算結果を上記
端子を通じて外部に出力させる。チェッカモードでは、
端子を通じての演算結果の外部への出力を抑止するとと
もに端子を通じて入力される信号系列を比較対象信号系
列として比較回路に入力させる。このようにすることで
一つの論理回路をマスタと、チェッカとに使い分けるこ
とができる。
場合、モード制御手段は、モード指定信号に従って動作
モードをマスタモードとチェッカモードとのいずれかに
設定する。マスタモードでは、論理部の演算結果を上記
端子を通じて外部に出力させる。チェッカモードでは、
端子を通じての演算結果の外部への出力を抑止するとと
もに端子を通じて入力される信号系列を比較対象信号系
列として比較回路に入力させる。このようにすることで
一つの論理回路をマスタと、チェッカとに使い分けるこ
とができる。
【0020】本発明の第4の態様としては、2個の上述
した論理回路と、上記論理回路の動作モードを指定する
モード指定信号を生成し、上記論理回路のうち一方をマ
スタモード、他方をチェッカモードとさせるモード設定
手段と、上記論理回路の双方に上記データを入力するた
めの第1のバス信号線と、上記第1のバス信号線に信号
を供給する入力手段と、上記マスタモードに設定された
論理回路の出力する上記演算結果を、上記チェッカモー
ドに設定された論理回路に入力させる第2のバス信号線
と、上記第2のバス信号線の状態を観測する観測手段
と、を有することを特徴とするデータ処理システムが提
供される。
した論理回路と、上記論理回路の動作モードを指定する
モード指定信号を生成し、上記論理回路のうち一方をマ
スタモード、他方をチェッカモードとさせるモード設定
手段と、上記論理回路の双方に上記データを入力するた
めの第1のバス信号線と、上記第1のバス信号線に信号
を供給する入力手段と、上記マスタモードに設定された
論理回路の出力する上記演算結果を、上記チェッカモー
ドに設定された論理回路に入力させる第2のバス信号線
と、上記第2のバス信号線の状態を観測する観測手段
と、を有することを特徴とするデータ処理システムが提
供される。
【0021】本発明の第5の態様としては、データを入
力される第1の入力端子と、所定の信号系列(以下“他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、上記演算比較手
段による比較によって不一致が検出された場合における
当該比較の対象となっていた信号系列についての、当該
信号系列を構成する信号毎の比較結果が出力される第1
の出力端子と、を有する論理回路が提供される。
力される第1の入力端子と、所定の信号系列(以下“他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、上記演算比較手
段による比較によって不一致が検出された場合における
当該比較の対象となっていた信号系列についての、当該
信号系列を構成する信号毎の比較結果が出力される第1
の出力端子と、を有する論理回路が提供される。
【0022】本発明の第6の態様としては、データを入
力される第1の入力端子と、所定の信号系列(以下“他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第1の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列の出力
される第2の出力端子と、上記演算比較手段が不一致を
検出した場合における当該比較の対象となっていた上記
他系信号系列の出力される第3の出力端子と、のうちの
少なくとも2つの出力端子を有すること、を特徴とする
論理回路が提供される。
力される第1の入力端子と、所定の信号系列(以下“他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第1の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列の出力
される第2の出力端子と、上記演算比較手段が不一致を
検出した場合における当該比較の対象となっていた上記
他系信号系列の出力される第3の出力端子と、のうちの
少なくとも2つの出力端子を有すること、を特徴とする
論理回路が提供される。
【0023】本発明の第7の態様としては、データを入
力される第1の入力端子と、所定の信号系列(以下”他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下”自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第1の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列および
それ以前における上記自系信号系列の出力される第2の
出力端子と、上記演算比較手段が不一致を検出した場合
における当該比較の対象となっていた上記他系信号系列
およびそれ以前における上記他系信号系列の出力される
第3の出力端子と、のうちの少なくとも2つの出力端子
を有すること、を特徴とする論理回路が提供される。
力される第1の入力端子と、所定の信号系列(以下”他
系信号系列”という)を入力される第2の入力端子と、
上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下”自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、さらに、上記演
算比較手段が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果が出力される第1の出力端
子と、上記演算比較手段が不一致を検出した場合におけ
る当該比較の対象となっていた上記自系信号系列および
それ以前における上記自系信号系列の出力される第2の
出力端子と、上記演算比較手段が不一致を検出した場合
における当該比較の対象となっていた上記他系信号系列
およびそれ以前における上記他系信号系列の出力される
第3の出力端子と、のうちの少なくとも2つの出力端子
を有すること、を特徴とする論理回路が提供される。
【0024】上記第5、第6、第7の態様においては、
上記自系信号系列と、上記他系信号系列とが一致してい
なかったことを示す信号が出力される第4の出力端子を
さらに有してもよい。
上記自系信号系列と、上記他系信号系列とが一致してい
なかったことを示す信号が出力される第4の出力端子を
さらに有してもよい。
【0025】第5、第6、第7の態様の作用を説明す
る。
る。
【0026】演算比較手段は、第1の入力端子を通じて
入力されたデータに対し所定の演算処理を行う。そし
て、この演算処理結果の信号系列と、第2の入力端子を
通じて入力された信号系列とを比較する。
入力されたデータに対し所定の演算処理を行う。そし
て、この演算処理結果の信号系列と、第2の入力端子を
通じて入力された信号系列とを比較する。
【0027】第1の出力端子からは、不一致が検出され
た信号系列を構成する信号毎の比較結果が出力される。
第2の出力端子からは、不一致が検出された自系信号系
列(さらには、それ以前での自系信号系列)が出力され
る。第3の出力端子からは、不一致が検出された他系信
号系列(さらには、それ以前での他系信号系列)が出力
される。第4の出力端子からは、不一致が発生していた
ことを示す信号が出力される。従って、これらの端子か
ら出力される信号を観測することで、故障診断を行うこ
とができる。
た信号系列を構成する信号毎の比較結果が出力される。
第2の出力端子からは、不一致が検出された自系信号系
列(さらには、それ以前での自系信号系列)が出力され
る。第3の出力端子からは、不一致が検出された他系信
号系列(さらには、それ以前での他系信号系列)が出力
される。第4の出力端子からは、不一致が発生していた
ことを示す信号が出力される。従って、これらの端子か
ら出力される信号を観測することで、故障診断を行うこ
とができる。
【0028】
【発明の実施の形態】以下、本発明の一実施形態を図1
を用いて説明する。
を用いて説明する。
【0029】本実施形態は、本発明の論理LSIを2つ
用いた冗長システムである。
用いた冗長システムである。
【0030】この冗長システムは、論理LSI11と論
理LSI12とを備えている。
理LSI12とを備えている。
【0031】論理LSI11は、論理回路部23、比較
回路25、トライステートゲート列27、記憶回路1
3、外部入力ピン群111、外部出力ピン群112、外
部出力ピン123´、外部出力ピン群124´、を備え
ている。
回路25、トライステートゲート列27、記憶回路1
3、外部入力ピン群111、外部出力ピン群112、外
部出力ピン123´、外部出力ピン群124´、を備え
ている。
【0032】同様に、論理LSI12は、論理回路部2
4、比較回路26、トライステートゲート列28、記憶
回路14、外部入力ピン群121、外部出力ピン群12
2、外部出力ピン123、外部出力ピン群124を備え
ている。
4、比較回路26、トライステートゲート列28、記憶
回路14、外部入力ピン群121、外部出力ピン群12
2、外部出力ピン123、外部出力ピン群124を備え
ている。
【0033】比較回路25,26は、論理回路部23,
24による処理結果の信号系列と、入出力ピン群11
2,122から入力された信号系列とを、比較するもの
である。そして、その比較結果(つまり、両信号系列間
において一致していない信号が一つでもあったか否か)
を外部出力ピン123、123´から出力するようにな
っている。また、この比較結果は、記憶回路13,14
にも出力している。さらに、各信号(あるいは、信号
線)毎の比較結果を記憶回路13,14に出力してい
る。
24による処理結果の信号系列と、入出力ピン群11
2,122から入力された信号系列とを、比較するもの
である。そして、その比較結果(つまり、両信号系列間
において一致していない信号が一つでもあったか否か)
を外部出力ピン123、123´から出力するようにな
っている。また、この比較結果は、記憶回路13,14
にも出力している。さらに、各信号(あるいは、信号
線)毎の比較結果を記憶回路13,14に出力してい
る。
【0034】記憶回路13,14は、それぞれ不一致が
発生した時点での比較回路25,26による各信号線毎
の比較結果(一致/不一致)を、記憶するものである。
また、記憶した信号線ごとの比較結果(不一致の発生し
ている位置を示す情報)を、外部出力ピン群124、1
24´から出力する構成となっている。
発生した時点での比較回路25,26による各信号線毎
の比較結果(一致/不一致)を、記憶するものである。
また、記憶した信号線ごとの比較結果(不一致の発生し
ている位置を示す情報)を、外部出力ピン群124、1
24´から出力する構成となっている。
【0035】なお、比較回路25,26および記憶回路
13,14の具体的構成については、後ほどいくつかの
例(図2、図4、図6)を挙げて説明する。
13,14の具体的構成については、後ほどいくつかの
例(図2、図4、図6)を挙げて説明する。
【0036】外部入出力ピン群112,122は、論理
回路部23、24による処理結果を出力するためのもの
である。但し、後述のチェッカモードにおいては、比較
回路25、26における比較対象となる信号系列がこの
外部出力ピン群112,122から入力されるようにな
っている。
回路部23、24による処理結果を出力するためのもの
である。但し、後述のチェッカモードにおいては、比較
回路25、26における比較対象となる信号系列がこの
外部出力ピン群112,122から入力されるようにな
っている。
【0037】論理LSI11と論理LSI12とは、互
いに並列的に配置されている。つまり、外部入力ピン群
111と外部入力ピン群121とは接続されており、両
論理LSIには同じ入力データが同じタイミングで入力
されるようになっている。また、外部入出力ピン群11
2と外部入出力ピン群122とは接続されている。これ
により他方論理LSI処理結果を、比較対象の信号系列
として入力可能になっている。
いに並列的に配置されている。つまり、外部入力ピン群
111と外部入力ピン群121とは接続されており、両
論理LSIには同じ入力データが同じタイミングで入力
されるようになっている。また、外部入出力ピン群11
2と外部入出力ピン群122とは接続されている。これ
により他方論理LSI処理結果を、比較対象の信号系列
として入力可能になっている。
【0038】これらの論理LSI11,12は、その動
作モードとしてマスタモードとチェッカモードとを備え
ており、いずれかを選択して使用するようになってい
る。動作モードの設定(選択)は、図示していない外部
入力ピン(または内部レジスタ)を通じてトライステー
トゲート列27,28へ入力される制御信号272,2
82によって行うようになっている。制御信号272,
282を”H”にすれば到来論理LSIはマスタモード
となり、トライステートゲート列27,28は、論理回
路23,24の処理結果を外部入出力ピン112,12
2を通じて外部へ出力させる。一方、”L”にすればチ
ェッカモードとなり、トライステートゲート列27,2
8は、処理結果が外部へ出力されるのを遮断する。これ
により該チェッカモードでは、外部入出力ピン112,
122を通じて上述の比較対象となる信号系列を入力可
能にする。各動作モードでの処理動作の違いの詳細は後
ほど説明する。
作モードとしてマスタモードとチェッカモードとを備え
ており、いずれかを選択して使用するようになってい
る。動作モードの設定(選択)は、図示していない外部
入力ピン(または内部レジスタ)を通じてトライステー
トゲート列27,28へ入力される制御信号272,2
82によって行うようになっている。制御信号272,
282を”H”にすれば到来論理LSIはマスタモード
となり、トライステートゲート列27,28は、論理回
路23,24の処理結果を外部入出力ピン112,12
2を通じて外部へ出力させる。一方、”L”にすればチ
ェッカモードとなり、トライステートゲート列27,2
8は、処理結果が外部へ出力されるのを遮断する。これ
により該チェッカモードでは、外部入出力ピン112,
122を通じて上述の比較対象となる信号系列を入力可
能にする。各動作モードでの処理動作の違いの詳細は後
ほど説明する。
【0039】以下、本実施形態における動作を説明す
る。
る。
【0040】ここでは論理LSI11をマスタモード
で、一方、論理LSI12をチェッカモードで動作させ
ることとする。つまり、制御信号272は”H”に、制
御信号282は”L”にしている。動作モードがこのよ
うに設定されていることを前提として、以下においては
論理LSI11を”マスタLSI11”と、一方、論理
LSI12を”チェッカLSI12”と呼ぶこととす
る。
で、一方、論理LSI12をチェッカモードで動作させ
ることとする。つまり、制御信号272は”H”に、制
御信号282は”L”にしている。動作モードがこのよ
うに設定されていることを前提として、以下においては
論理LSI11を”マスタLSI11”と、一方、論理
LSI12を”チェッカLSI12”と呼ぶこととす
る。
【0041】マスタLSI11の論理回路部23は、外
部入力ピン群111から入力された信号を処理し、その
処理結果の信号系列を、トライステートゲート列27を
介して外部入出力ピン群112から出力する。
部入力ピン群111から入力された信号を処理し、その
処理結果の信号系列を、トライステートゲート列27を
介して外部入出力ピン群112から出力する。
【0042】チェッカLSI12の論理回路部24も、
外部入力ピン群121から入力された信号をマスタLS
I11と同一タイミングで処理し、その処理結果を比較
回路26へ出力する。さらに、チェッカLSI12は、
マスタLSI11が外部入力ピン群111から出力して
いる信号系列を、外部入力ピン群122を通じて入力信
号として受け入れている。なお、チェッカLSI12に
おいては、トライステートゲート列28によって論理回
路部24の出力は遮断されているため、論理回路部24
による処理結果が外部出力ピン122を通じて外部へ出
力されることはない。
外部入力ピン群121から入力された信号をマスタLS
I11と同一タイミングで処理し、その処理結果を比較
回路26へ出力する。さらに、チェッカLSI12は、
マスタLSI11が外部入力ピン群111から出力して
いる信号系列を、外部入力ピン群122を通じて入力信
号として受け入れている。なお、チェッカLSI12に
おいては、トライステートゲート列28によって論理回
路部24の出力は遮断されているため、論理回路部24
による処理結果が外部出力ピン122を通じて外部へ出
力されることはない。
【0043】チェッカLSI12の比較回路26は、こ
のマスタLSI11の処理結果の信号系列と、自らの処
理結果の信号系列とを比較する。比較の結果、すべての
信号が一致している時、比較回路26は”L”の信号を
外部出力ピン123から出力する。逆に、1つでも一致
しない信号がある時、”H”の信号を外部出力ピン12
3から出力する。この外部出力ピン123から出力され
る信号と同内容の信号は、記憶回路14にも入力されて
いる。また、比較回路26は、信号線毎の比較結果を記
憶回路14へ出力している。
のマスタLSI11の処理結果の信号系列と、自らの処
理結果の信号系列とを比較する。比較の結果、すべての
信号が一致している時、比較回路26は”L”の信号を
外部出力ピン123から出力する。逆に、1つでも一致
しない信号がある時、”H”の信号を外部出力ピン12
3から出力する。この外部出力ピン123から出力され
る信号と同内容の信号は、記憶回路14にも入力されて
いる。また、比較回路26は、信号線毎の比較結果を記
憶回路14へ出力している。
【0044】外部出力ピン123から”H”が出力され
た時(すなわち、一致しない信号があった場合)、記憶
回路14は、比較回路26の出力している信号毎の比較
結果(一致/不一致)を格納する。そして、格納した比
較結果を外部出力ピン群124を通じて外部へ出力す
る。この場合の格納動作は、比較回路26の出力信号の
立上りのタイミングに同期して、各信号について並列に
行う。
た時(すなわち、一致しない信号があった場合)、記憶
回路14は、比較回路26の出力している信号毎の比較
結果(一致/不一致)を格納する。そして、格納した比
較結果を外部出力ピン群124を通じて外部へ出力す
る。この場合の格納動作は、比較回路26の出力信号の
立上りのタイミングに同期して、各信号について並列に
行う。
【0045】比較回路26及び記憶回路14の一例を図
2を用いて説明する。
2を用いて説明する。
【0046】図2における回路2601は図1の比較回
路26に、また、図2における回路1401は図1の記
憶回路14に相当する。
路26に、また、図2における回路1401は図1の記
憶回路14に相当する。
【0047】回路2601は、排他的論理和(EOR)
素子301,302,303,304、論理和(OR)
素子305、記憶素子306からなる。
素子301,302,303,304、論理和(OR)
素子305、記憶素子306からなる。
【0048】排他的論理和(EOR)素子301,30
2,303,304には、マスタLSI11の処理結果
と、チェッカLSI12の処理結果とが入力されてい
る。このうち、信号線3001,3003,3005,
3007を通じて入力される信号系列が、入出力ピン群
122を通じて入力された、マスタLSI11の処理結
果の信号系列である。一方、信号線3002,300
4,3006,3008を通じて入力される信号系列
が、チェッカLSI12の論理回路部24による処理結
果の信号系列である。当然ながら、排他的論理和(EO
R)素子301,302,303,304のそれぞれに
入力されているのは、処理結果の信号系列上互いに対応
する信号である。
2,303,304には、マスタLSI11の処理結果
と、チェッカLSI12の処理結果とが入力されてい
る。このうち、信号線3001,3003,3005,
3007を通じて入力される信号系列が、入出力ピン群
122を通じて入力された、マスタLSI11の処理結
果の信号系列である。一方、信号線3002,300
4,3006,3008を通じて入力される信号系列
が、チェッカLSI12の論理回路部24による処理結
果の信号系列である。当然ながら、排他的論理和(EO
R)素子301,302,303,304のそれぞれに
入力されているのは、処理結果の信号系列上互いに対応
する信号である。
【0049】論理和(OR)素子305は、排他的論理
和(EOR)素子301,302,303,304の出
力を入力している。
和(EOR)素子301,302,303,304の出
力を入力している。
【0050】記憶粒子306は、C端子に入力される信
号の立上りのタイミングでD端子に入力されている信号
を取り込んで、これをQ端子から出力する。該Q端子か
らの出力は、回路1401へ入力されている。また、図
1の外部出力端子123を通じて外部へ出力されてい
る。記憶素子306のC端子にはシステムクロックが、
またD端子には論理和(OR)素子305の出力が入力
されている。
号の立上りのタイミングでD端子に入力されている信号
を取り込んで、これをQ端子から出力する。該Q端子か
らの出力は、回路1401へ入力されている。また、図
1の外部出力端子123を通じて外部へ出力されてい
る。記憶素子306のC端子にはシステムクロックが、
またD端子には論理和(OR)素子305の出力が入力
されている。
【0051】回路1401は、記憶素子307,30
8,309,310からなる。これらは、記憶素子30
6と同様の素子である。記憶素子307,308,30
9,310は、1対1の対応関係をもってそれぞれ排他
的論理和(EOR)素子301〜304と対応づけられ
ている。そして各々のD端子には、対応する排他的論理
和(EOR)素子301〜304の出力(これが、各信
号毎の比較結果である)が入力されている。また、これ
らのC端子には、記憶素子306のQ端子からの出力
(これが、両信号系列間において一致していない信号が
一つでもあったか否かを示す信号である)が入力されて
いる。記憶素子307〜310のQ端子は、図1におけ
る外部出力ピン群124に接続されている。
8,309,310からなる。これらは、記憶素子30
6と同様の素子である。記憶素子307,308,30
9,310は、1対1の対応関係をもってそれぞれ排他
的論理和(EOR)素子301〜304と対応づけられ
ている。そして各々のD端子には、対応する排他的論理
和(EOR)素子301〜304の出力(これが、各信
号毎の比較結果である)が入力されている。また、これ
らのC端子には、記憶素子306のQ端子からの出力
(これが、両信号系列間において一致していない信号が
一つでもあったか否かを示す信号である)が入力されて
いる。記憶素子307〜310のQ端子は、図1におけ
る外部出力ピン群124に接続されている。
【0052】図2に示した回路2601(比較回路2
6)及び回路1401(記憶回路14)の動作を図3の
タイムチャートを用いて説明する。
6)及び回路1401(記憶回路14)の動作を図3の
タイムチャートを用いて説明する。
【0053】ここでは、信号線3001の信号と、信号
線3002の信号とが不一致であったものとする。
線3002の信号とが不一致であったものとする。
【0054】信号線3001の信号と信号線3002の
信号とが、不一致であったとき(41)、EOR素子3
01の出力は”L”から”H”に立上り(43)、OR
素子305の出力も”L”から”H”に立上る。記憶素
子306は、OR素子305の出力が”L”から”H”
に立上った次のシステムクロックの立上りのタイミング
で、OR素子305の出力している”H”信号を格納す
る(44)。そして、該信号をそのまま回路1401な
どへ出力する。該出力が、不一致が発生しているか否か
を示す信号である。記憶素子306は、ダイナミックハ
ザード(図3においては、符号42を付した部分)を除
去するために用いている。
信号とが、不一致であったとき(41)、EOR素子3
01の出力は”L”から”H”に立上り(43)、OR
素子305の出力も”L”から”H”に立上る。記憶素
子306は、OR素子305の出力が”L”から”H”
に立上った次のシステムクロックの立上りのタイミング
で、OR素子305の出力している”H”信号を格納す
る(44)。そして、該信号をそのまま回路1401な
どへ出力する。該出力が、不一致が発生しているか否か
を示す信号である。記憶素子306は、ダイナミックハ
ザード(図3においては、符号42を付した部分)を除
去するために用いている。
【0055】記憶素子307,308,309,310
はそれぞれ、記憶素子306の出力の立上り(44)の
タイミングで、EOR素子301,302,303,3
04の出力信号を格納する。ここでは、記憶素子307
には”H”信号が、他の記憶素子308,309,31
0には”L”が格納されることになる。従って、外部出
力ピン群124から出力される信号を観測していれば、
いずれの信号線における信号が不一致であったか(ここ
では、信号線3001の信号と信号線3002の信号)
が不一致であったことを知ることができる。
はそれぞれ、記憶素子306の出力の立上り(44)の
タイミングで、EOR素子301,302,303,3
04の出力信号を格納する。ここでは、記憶素子307
には”H”信号が、他の記憶素子308,309,31
0には”L”が格納されることになる。従って、外部出
力ピン群124から出力される信号を観測していれば、
いずれの信号線における信号が不一致であったか(ここ
では、信号線3001の信号と信号線3002の信号)
が不一致であったことを知ることができる。
【0056】記憶回路14の他の構成例(回路140
2)を図4を用いて説明する。
2)を図4を用いて説明する。
【0057】回路1402は、記憶素子507,50
8,509,510,511、論理積(AND)素子5
12からなる。
8,509,510,511、論理積(AND)素子5
12からなる。
【0058】記憶素子511のD端子には、記憶素子3
06の否定出力が入力されている。また、C端子にはシ
ステムクロックが入力されている。
06の否定出力が入力されている。また、C端子にはシ
ステムクロックが入力されている。
【0059】論理積(AND)素子512には、記憶素
子306の出力と、記憶素子511の出力とが入力され
ている。
子306の出力と、記憶素子511の出力とが入力され
ている。
【0060】記憶素子507,508,509,510
は、1対1の対応関係をもってそれぞれ排他的論理和
(EOR)素子301,302,303,304と対応
づけられている。そして各々のD端子には、対応する排
他的論理和(EOR)素子301〜304の出力(これ
が、各信号毎の比較結果である)が入力されている。ま
た、これらのC端子には、論理積(AND)素子512
の出力が入力されている。記憶素子507〜510のQ
端子は、図1における外部出力ピン群124に接続され
ている。
は、1対1の対応関係をもってそれぞれ排他的論理和
(EOR)素子301,302,303,304と対応
づけられている。そして各々のD端子には、対応する排
他的論理和(EOR)素子301〜304の出力(これ
が、各信号毎の比較結果である)が入力されている。ま
た、これらのC端子には、論理積(AND)素子512
の出力が入力されている。記憶素子507〜510のQ
端子は、図1における外部出力ピン群124に接続され
ている。
【0061】記憶素子507,508,509,510
はエッジトリガタイプではなく、レベルセンシティブタ
イプの記憶素子である。レベルセンシティブタイプの記
憶素子は回路が簡単であるため、その分だけ回路規模を
削減することができる。
はエッジトリガタイプではなく、レベルセンシティブタ
イプの記憶素子である。レベルセンシティブタイプの記
憶素子は回路が簡単であるため、その分だけ回路規模を
削減することができる。
【0062】回路1402(記憶回路14)の動作を図
5のタイムチャートを用いて説明する。
5のタイムチャートを用いて説明する。
【0063】ここでは、信号線3001の信号と、信号
線3002の信号とが不一致であった場合を例にとる。
線3002の信号とが不一致であった場合を例にとる。
【0064】記憶素子306の出力までは図2の例と同
様である。
様である。
【0065】記憶素子511は、記憶素子306の否定
出力をC端子に入力されているシステムクロックの立下
りのタイミングで格納する。そして、この格納した否定
出力を、そのまま出力する(61)。AND素子512
は、記憶素子306の出力と、記憶素子511の出力と
の論理積をとることで、1クロック幅のパルス信号(6
2)を生成する。
出力をC端子に入力されているシステムクロックの立下
りのタイミングで格納する。そして、この格納した否定
出力を、そのまま出力する(61)。AND素子512
は、記憶素子306の出力と、記憶素子511の出力と
の論理積をとることで、1クロック幅のパルス信号(6
2)を生成する。
【0066】記憶素子507,508,509,510
は、このパルス信号(62)が入力されると、それぞ
れ、EOR素子301,302,303,304の出力
信号を格納する。ここでは記憶素子507には”H”信
号が、また、記憶素子507,508,509,510
には”L”信号が格納される。従って、外部出力ピン群
124から出力される信号を観測していれば、いずれの
信号線における信号が不一致であったか(ここでは、信
号線3001の信号と信号線3002の信号)が不一致
であったことを知ることができる。
は、このパルス信号(62)が入力されると、それぞ
れ、EOR素子301,302,303,304の出力
信号を格納する。ここでは記憶素子507には”H”信
号が、また、記憶素子507,508,509,510
には”L”信号が格納される。従って、外部出力ピン群
124から出力される信号を観測していれば、いずれの
信号線における信号が不一致であったか(ここでは、信
号線3001の信号と信号線3002の信号)が不一致
であったことを知ることができる。
【0067】記憶回路14のさらに別の例(回路140
3)を図6を用いて説明する。
3)を図6を用いて説明する。
【0068】この回路1403を用いれば、外部出力ピ
ン群124はただ1つのピンで済む。回路1403と組
み合わせて使用する比較回路26は、図2の回路260
1で構わない。
ン群124はただ1つのピンで済む。回路1403と組
み合わせて使用する比較回路26は、図2の回路260
1で構わない。
【0069】回路1403は、記憶素子71,72,7
3,74からなる。
3,74からなる。
【0070】記憶素子71は、スキャン動作用のアクセ
ス端子を備えていない。
ス端子を備えていない。
【0071】記憶素子72,73,74は、C端子,D
端子,Q端子の他に、スキャン動作用のアクセス端子
(SD端子,SC端子)を備えている。記憶素子72,
73,74のSC端子には、信号線7006を通じて、
スキャン動作用のタイミング信号(スキャンクロック)
が供給されている。また、これらのSD端子は、他の記
憶素子のQ端子が接続されている。つまり、記憶素子7
2のSD端子は、記憶素子71のQ端子と接続されてい
る。また、記憶素子73のSD端子は、記憶素子72の
Q端子と接続されている。さらに、記憶素子74のSD
端子は、記憶素子73のQ端子と接続されている。そし
て、記憶素子74のQ端子は、信号線7007を通じ
て、図1における外部出力ピン124と接続されてい
る。
端子,Q端子の他に、スキャン動作用のアクセス端子
(SD端子,SC端子)を備えている。記憶素子72,
73,74のSC端子には、信号線7006を通じて、
スキャン動作用のタイミング信号(スキャンクロック)
が供給されている。また、これらのSD端子は、他の記
憶素子のQ端子が接続されている。つまり、記憶素子7
2のSD端子は、記憶素子71のQ端子と接続されてい
る。また、記憶素子73のSD端子は、記憶素子72の
Q端子と接続されている。さらに、記憶素子74のSD
端子は、記憶素子73のQ端子と接続されている。そし
て、記憶素子74のQ端子は、信号線7007を通じ
て、図1における外部出力ピン124と接続されてい
る。
【0072】信号線7001、7002、7003、7
004は、それぞれ、図2におけるEOR素子301、
302、303、304の出力線と接続されている。ま
た、信号線7005は、記憶素子306のQ端子と接続
されている。
004は、それぞれ、図2におけるEOR素子301、
302、303、304の出力線と接続されている。ま
た、信号線7005は、記憶素子306のQ端子と接続
されている。
【0073】回路1403の動作を説明する。
【0074】図6において、いずれかの信号において不
一致が発生した時に、記憶素子71,72,73,74
がEOR素子301,302,303,304の出力を
格納するのは前述の例と同様である。但し、この例で
は、記憶素子71,72,73,74に格納された情報
(各信号毎の比較結果)を外部で観測するには、回路1
403を以下のように動作させる。
一致が発生した時に、記憶素子71,72,73,74
がEOR素子301,302,303,304の出力を
格納するのは前述の例と同様である。但し、この例で
は、記憶素子71,72,73,74に格納された情報
(各信号毎の比較結果)を外部で観測するには、回路1
403を以下のように動作させる。
【0075】実動作中はスキャンクロックは”L”に固
定されている。外部出力ピン123から出力される信号
に基づいて故障の発生が確認された時には、外部LSI
等から信号線7006を通じてスキャンクロックを入力
する。すると、このスキャンクロックに同期して、記憶
素子71,72,73の内容は、それぞれ、記憶素子7
2,73,74に順次シフトされてゆく。従って、スキ
ャンクロック印加のタイミングにあわせて外部出力ピン
124の信号をストローブすれば、記憶素子71,7
2,73,74に格納されている情報を観測できる。
定されている。外部出力ピン123から出力される信号
に基づいて故障の発生が確認された時には、外部LSI
等から信号線7006を通じてスキャンクロックを入力
する。すると、このスキャンクロックに同期して、記憶
素子71,72,73の内容は、それぞれ、記憶素子7
2,73,74に順次シフトされてゆく。従って、スキ
ャンクロック印加のタイミングにあわせて外部出力ピン
124の信号をストローブすれば、記憶素子71,7
2,73,74に格納されている情報を観測できる。
【0076】なお、図6の例ではシフトスキャン構成を
採用していた。しかし、スキャン構成はこれに限定され
ない。例えば、ランダムアクセススキャン(アドレスス
キャン)構成でも構わない。
採用していた。しかし、スキャン構成はこれに限定され
ない。例えば、ランダムアクセススキャン(アドレスス
キャン)構成でも構わない。
【0077】本実施形態の論理LSIは、信号(信号
線)ごとの比較結果(一致/不一致)を出力するもので
あった。しかし、すべての信号(信号線)についての比
較結果を出力することは必ずしも必要ではない。不一致
の発生していた信号(信号線)を示す情報(例えば、信
号線の番号を示す)のみを出力するようにしてもよい。
これは、記憶回路14の内容を調査する回路を設けるこ
とで容易に可能である。
線)ごとの比較結果(一致/不一致)を出力するもので
あった。しかし、すべての信号(信号線)についての比
較結果を出力することは必ずしも必要ではない。不一致
の発生していた信号(信号線)を示す情報(例えば、信
号線の番号を示す)のみを出力するようにしてもよい。
これは、記憶回路14の内容を調査する回路を設けるこ
とで容易に可能である。
【0078】本実施形態の論理LSIは、不一致が発生
した時の比較結果を記憶しこれだけを外部に出力可能と
していた。しかし、比較回路26による信号線毎の比較
結果を常に外部に出力させるようにしても構わない。こ
の場合には、比較結果を記憶させるための記憶回路を論
理素子内に備えていなくても構わない。
した時の比較結果を記憶しこれだけを外部に出力可能と
していた。しかし、比較回路26による信号線毎の比較
結果を常に外部に出力させるようにしても構わない。こ
の場合には、比較結果を記憶させるための記憶回路を論
理素子内に備えていなくても構わない。
【0079】本発明の第2の実施形態を図7を用いて説
明する。
明する。
【0080】この実施形態は、論理LSIに設ける外部
出力ピンを削減するため、不一致の発生を出力する外部
出力ピン(図1における外部出力ピン123)と、不一
致信号線の情報を観測する外部出力ピン(図1における
外部出力ピン124)とを共通化した点を特徴とする。
出力ピンを削減するため、不一致の発生を出力する外部
出力ピン(図1における外部出力ピン123)と、不一
致信号線の情報を観測する外部出力ピン(図1における
外部出力ピン124)とを共通化した点を特徴とする。
【0081】この論理LSI8は、図7に示すとおり比
較回路26、記憶回路14等に加えて、選択回路81を
備えている。なお、該論理LSI8は、第1の実施形態
と同様に、マスタと組み合わせることで冗長システムを
構成するものであるが、図7にはマスタとして使用する
論理LSIは示していない。この後示す他の実施形態の
構成図についても同様である。
較回路26、記憶回路14等に加えて、選択回路81を
備えている。なお、該論理LSI8は、第1の実施形態
と同様に、マスタと組み合わせることで冗長システムを
構成するものであるが、図7にはマスタとして使用する
論理LSIは示していない。この後示す他の実施形態の
構成図についても同様である。
【0082】選択回路81には、不一致の発生を検出す
る信号が比較回路26から入力されている。また、各信
号毎の比較結果(一致/不一致)を示す信号が、回路1
403の信号線7007から入力されている。そして、
選択回路81は、両信号のうちのいずれか一方を、別途
入力される選択信号に従って選択し、外部出力ピン80
1を通じて出力するようになっている。
る信号が比較回路26から入力されている。また、各信
号毎の比較結果(一致/不一致)を示す信号が、回路1
403の信号線7007から入力されている。そして、
選択回路81は、両信号のうちのいずれか一方を、別途
入力される選択信号に従って選択し、外部出力ピン80
1を通じて出力するようになっている。
【0083】また、この論理LSIの動作モード(マス
タモード/チェッカモード)を指定するための信号は、
選択回路81にも入力されている。選択回路81を切り
替える選択信号は、この動作モードを指定する信号が兼
ねている。
タモード/チェッカモード)を指定するための信号は、
選択回路81にも入力されている。選択回路81を切り
替える選択信号は、この動作モードを指定する信号が兼
ねている。
【0084】選択回路81は、チェッカモードでは不一
致の発生を検出する信号を外部出力ピン801から出力
させる。一方、マスタモードでは、スキャンクロックに
応じて不一致信号線に関する情報(各信号毎の比較結
果)を示す信号7007を外部出力ピン801から出力
させる。
致の発生を検出する信号を外部出力ピン801から出力
させる。一方、マスタモードでは、スキャンクロックに
応じて不一致信号線に関する情報(各信号毎の比較結
果)を示す信号7007を外部出力ピン801から出力
させる。
【0085】なお、比較回路26には、図2を用いて説
明した回路2601を採用可能である。回路1403に
ついては、図6を用いて説明したとおりである。
明した回路2601を採用可能である。回路1403に
ついては、図6を用いて説明したとおりである。
【0086】本発明の第3の実施形態を図8、図9を用
いて説明する。
いて説明する。
【0087】この実施形態は、どの信号(信号線)で不
一致が発生したかだけでなく、当該不一致の発生した信
号(信号線)の信号値も知ることができる点を特徴とす
る。
一致が発生したかだけでなく、当該不一致の発生した信
号(信号線)の信号値も知ることができる点を特徴とす
る。
【0088】これを実現するため、本実施形態では、第
1の実施形態(図1参照)と同様の構成に加えて、記憶
回路91を有した構成となっている。
1の実施形態(図1参照)と同様の構成に加えて、記憶
回路91を有した構成となっている。
【0089】該記憶回路91は、論理回路部24の後段
側に配置されており、該論理回路部24の出力する処理
結果は、該記憶回路91に一旦格納された後、トライス
テートゲート列28および比較回路26に出力されるよ
うになっている。また、記憶回路91には、比較回路2
6における比較結果(いずれかの信号線で不一致が発生
しているか否かを示す情報)が、信号線94を通じて入
力されている。また、信号線93を通じてシステムクロ
ックが入力されている。記憶回路91は、不一致が生じ
ていない間は、論理回路部24の出力を、システムクロ
ックの立上りのタイミングで格納しつづけている。しか
し、不一致が発生していたときには、システムクロック
を抑止し、新たな信号を格納しない。つまり、不一致が
発生した時点での内容を保持し続ける。
側に配置されており、該論理回路部24の出力する処理
結果は、該記憶回路91に一旦格納された後、トライス
テートゲート列28および比較回路26に出力されるよ
うになっている。また、記憶回路91には、比較回路2
6における比較結果(いずれかの信号線で不一致が発生
しているか否かを示す情報)が、信号線94を通じて入
力されている。また、信号線93を通じてシステムクロ
ックが入力されている。記憶回路91は、不一致が生じ
ていない間は、論理回路部24の出力を、システムクロ
ックの立上りのタイミングで格納しつづけている。しか
し、不一致が発生していたときには、システムクロック
を抑止し、新たな信号を格納しない。つまり、不一致が
発生した時点での内容を保持し続ける。
【0090】該記憶回路91の記憶した内容は、トライ
ステートゲート28を通じて、外部入出力ピン群902
から出力可能となっている。該外部入出力ピン群902
は、上述した外部入出力ピン群122と同様に、マスタ
LSIの処理結果を入力するのにも用いられる。
ステートゲート28を通じて、外部入出力ピン群902
から出力可能となっている。該外部入出力ピン群902
は、上述した外部入出力ピン群122と同様に、マスタ
LSIの処理結果を入力するのにも用いられる。
【0091】記憶回路91の具体例を、図9に回路10
01として示した。回路1001は、記憶素子102,
103,104,105と、AND素子101とから構
成されている。図9の信号線1002は、図8の信号線
92に接続されている。同様に信号線1003は信号線
93に、信号線1004は信号線94に、信号線100
5は信号線95に接続されている。従って、各記憶素子
102,103,104,105のD端子には、信号線
1002を通じて、論理回路部24による処理結果が入
力される。また、これらのC端子には、AND素子10
1の出力信号が入力される。AND素子101には、信
号線1003を通じてシステムクロックが、また、信号
線1004を通じて不一致発生の有無を示す信号が入力
される。
01として示した。回路1001は、記憶素子102,
103,104,105と、AND素子101とから構
成されている。図9の信号線1002は、図8の信号線
92に接続されている。同様に信号線1003は信号線
93に、信号線1004は信号線94に、信号線100
5は信号線95に接続されている。従って、各記憶素子
102,103,104,105のD端子には、信号線
1002を通じて、論理回路部24による処理結果が入
力される。また、これらのC端子には、AND素子10
1の出力信号が入力される。AND素子101には、信
号線1003を通じてシステムクロックが、また、信号
線1004を通じて不一致発生の有無を示す信号が入力
される。
【0092】図8において、不一致が発生したとき、信
号線94の信号が”L”から”H”に立上る。すると、
回路1001のAND素子101の出力信号が”L”に
固定される。その結果、記憶素子102,103,10
4,105は内部状態の更新を行わず、不一致が発生し
たときのチェッカ側の処理信号系列を保持しつづける。
号線94の信号が”L”から”H”に立上る。すると、
回路1001のAND素子101の出力信号が”L”に
固定される。その結果、記憶素子102,103,10
4,105は内部状態の更新を行わず、不一致が発生し
たときのチェッカ側の処理信号系列を保持しつづける。
【0093】不一致が生じたときの処理信号系列を確認
するには、論理LSI9の動作モードをマスタモードに
切り替える。すると、記憶回路91が保持している内容
は、外部入出力ピン群902を通じて観測できる。一
方、記憶回路14の内容は、他の実施形態と同様にして
外部出力ピン群901(図1における外部出力ピン群1
24に相当する)から観測できる。従って、外部出力ピ
ン群901から出力される信号系列と、外部入出力ピン
群902から観測された信号系列と、を照合することに
より、不一致が生じていた信号名および信号値を得るこ
とができる。
するには、論理LSI9の動作モードをマスタモードに
切り替える。すると、記憶回路91が保持している内容
は、外部入出力ピン群902を通じて観測できる。一
方、記憶回路14の内容は、他の実施形態と同様にして
外部出力ピン群901(図1における外部出力ピン群1
24に相当する)から観測できる。従って、外部出力ピ
ン群901から出力される信号系列と、外部入出力ピン
群902から観測された信号系列と、を照合することに
より、不一致が生じていた信号名および信号値を得るこ
とができる。
【0094】この例では、不一致が生じたときの処理信
号系列を観測するために新たに外部ピンを追加する必要
がない。
号系列を観測するために新たに外部ピンを追加する必要
がない。
【0095】第4の実施形態を図10,図11を用いて
説明する。
説明する。
【0096】本実施形態の論理LSI1100は、第3
の実施形態と同様、いずれかの信号線での不一致の発生
の有無、信号線毎の比較結果(一致/不一致)、信号線
毎の信号値を得られるようにしたものである。
の実施形態と同様、いずれかの信号線での不一致の発生
の有無、信号線毎の比較結果(一致/不一致)、信号線
毎の信号値を得られるようにしたものである。
【0097】記憶回路1101は、マスタLSIとチェ
ッカLSIとの処理結果に不一致が検出された時点での
チェッカLSIの処理結果と、どの信号線において不一
致が発生しているかを示す信号系列(信号線毎の比較結
果)と、を記憶する回路である。該記憶回路1101に
は、いずれかの信号線において不一致が発生していたか
否かを示す信号と、信号線毎の比較結果とが、比較回路
26から入力されている。また、論理回路部24から
は、直接、その処理結果が入力されている。
ッカLSIとの処理結果に不一致が検出された時点での
チェッカLSIの処理結果と、どの信号線において不一
致が発生しているかを示す信号系列(信号線毎の比較結
果)と、を記憶する回路である。該記憶回路1101に
は、いずれかの信号線において不一致が発生していたか
否かを示す信号と、信号線毎の比較結果とが、比較回路
26から入力されている。また、論理回路部24から
は、直接、その処理結果が入力されている。
【0098】記憶回路1101の一例を図11に示す。
【0099】該記憶回路1101の基本構成は、上述し
た回路1403(図6参照)とほぼ同様である。但し、
該記憶回路1101では、記憶すべきデータの信号とし
て、比較回路26の出力信号が入力されている記憶素子
1213〜1208と、論理回路部24の出力信号が入
力されている記憶素子1201〜1204がある。
た回路1403(図6参照)とほぼ同様である。但し、
該記憶回路1101では、記憶すべきデータの信号とし
て、比較回路26の出力信号が入力されている記憶素子
1213〜1208と、論理回路部24の出力信号が入
力されている記憶素子1201〜1204がある。
【0100】図11において、信号線1209,121
0,1211,1212は、論理回路部24の出力信号
を伝播するものである。信号線1213,1214,1
215,1216は、比較回路26のEOR出力信号
(信号線毎の比較結果)を伝播するものである。従っ
て、不一致が発生した時、記憶素子1201,120
2,1203,1204には、チェッカ側の処理信号系
列が格納される。一方、記憶素子1205,1206,
1207,1208には、不一致を引き起こした信号線
の位置情報(信号線毎の一致/不一致の結果)が格納さ
れる。
0,1211,1212は、論理回路部24の出力信号
を伝播するものである。信号線1213,1214,1
215,1216は、比較回路26のEOR出力信号
(信号線毎の比較結果)を伝播するものである。従っ
て、不一致が発生した時、記憶素子1201,120
2,1203,1204には、チェッカ側の処理信号系
列が格納される。一方、記憶素子1205,1206,
1207,1208には、不一致を引き起こした信号線
の位置情報(信号線毎の一致/不一致の結果)が格納さ
れる。
【0101】信号線1217は、不一致が発生したと
き”H”になる比較回路26の出力信号(いずれかの信
号線で不一致が発生していたか否かを示す信号)を伝播
するものである。信号線1218は、スキャンクロック
を伝播するものである。
き”H”になる比較回路26の出力信号(いずれかの信
号線で不一致が発生していたか否かを示す信号)を伝播
するものである。信号線1218は、スキャンクロック
を伝播するものである。
【0102】本実施形態においては、スキャンクロック
を入力することで、記憶素子1201〜1208の保持
している内容を、信号線1219を通じて外部出力ピン
1103からスキャンアウトさせることができる。
を入力することで、記憶素子1201〜1208の保持
している内容を、信号線1219を通じて外部出力ピン
1103からスキャンアウトさせることができる。
【0103】なお、上述した第3の実施形態(図8,図
9),第4の実施形態(図10)では、チェッカ側の処
理信号系列と、不一致信号線の位置情報と、を記憶して
いた。しかし、マスタ側の処理結果の信号系列と、不一
致信号線の位置情報を記憶してもよい。また、マスタ側
の処理結果の信号系列とチェッカ側の処理信号系列との
両方を記憶してもよい。以下、このような例を図12,
図13に、さらにその拡張例を図15,図16を用いて
説明する。
9),第4の実施形態(図10)では、チェッカ側の処
理信号系列と、不一致信号線の位置情報と、を記憶して
いた。しかし、マスタ側の処理結果の信号系列と、不一
致信号線の位置情報を記憶してもよい。また、マスタ側
の処理結果の信号系列とチェッカ側の処理信号系列との
両方を記憶してもよい。以下、このような例を図12,
図13に、さらにその拡張例を図15,図16を用いて
説明する。
【0104】図12は、マスタ側の処理信号系列と、不
一致信号線の位置情報と、を記憶する論理LSI130
0の例である。図10の論理LSI1100との違い
は、記憶回路1101の入力信号線の一部(信号線12
09〜1212)を、論理回路部24の出力信号線では
なく、マスタ側の処理信号系列を伝播する外部出力ピン
群1302に接続されている点である。これによりこの
記憶回路1101には、マスタ側の処理信号系列が記憶
されることになる。従って、スキャンクロックを記憶回
路1101に入力した場合には、外部出力ピン1301
(注:これは信号線1219に接続されている)から
は、信号線毎の比較結果と、マスタ側の処理信号系列と
が、スキャンアウトされてくることになる。
一致信号線の位置情報と、を記憶する論理LSI130
0の例である。図10の論理LSI1100との違い
は、記憶回路1101の入力信号線の一部(信号線12
09〜1212)を、論理回路部24の出力信号線では
なく、マスタ側の処理信号系列を伝播する外部出力ピン
群1302に接続されている点である。これによりこの
記憶回路1101には、マスタ側の処理信号系列が記憶
されることになる。従って、スキャンクロックを記憶回
路1101に入力した場合には、外部出力ピン1301
(注:これは信号線1219に接続されている)から
は、信号線毎の比較結果と、マスタ側の処理信号系列と
が、スキャンアウトされてくることになる。
【0105】図13は、マスタ側の処理信号系列とチェ
ッカ側の処理信号系列との両方を記憶する論理LSI1
400の例である。
ッカ側の処理信号系列との両方を記憶する論理LSI1
400の例である。
【0106】記憶回路1411は、比較回路26の前段
側に配置されており、論理回路部24の処理結果の信号
系列1413と、外部入出力端子1412を通じて送ら
れてくるマスタ側の処理結果の信号系列1414とが入
力されている。該記憶回路1411はこれら入力された
信号系列1413を記憶するとともに、比較回路26に
信号系列1417として出力している。また、これと並
行して、入力された信号系列1414を記憶するととも
に、比較回路26へ信号系列1418として出力してい
る。
側に配置されており、論理回路部24の処理結果の信号
系列1413と、外部入出力端子1412を通じて送ら
れてくるマスタ側の処理結果の信号系列1414とが入
力されている。該記憶回路1411はこれら入力された
信号系列1413を記憶するとともに、比較回路26に
信号系列1417として出力している。また、これと並
行して、入力された信号系列1414を記憶するととも
に、比較回路26へ信号系列1418として出力してい
る。
【0107】記憶回路1411には、比較回路26によ
る比較結果(いずれかの信号線で不一致が発生している
か否か)1416が入力されている。記憶回路1411
は、不一致が発生していない間は、チェッカ側の処理信
号系列1413とマスタ側の処理信号系列1414とを
システムクロック1415の立上りのタイミングで格納
することで、その記憶内容を順次更新しつづけている。
しかし、不一致が発生すると更新を停止し、その時点で
格納されていた信号を保持し続ける。該記憶回路141
1の記憶している内容は、外部出力端子1421を通じ
て、スキャンアウトさせることができるようになってい
る。
る比較結果(いずれかの信号線で不一致が発生している
か否か)1416が入力されている。記憶回路1411
は、不一致が発生していない間は、チェッカ側の処理信
号系列1413とマスタ側の処理信号系列1414とを
システムクロック1415の立上りのタイミングで格納
することで、その記憶内容を順次更新しつづけている。
しかし、不一致が発生すると更新を停止し、その時点で
格納されていた信号を保持し続ける。該記憶回路141
1の記憶している内容は、外部出力端子1421を通じ
て、スキャンアウトさせることができるようになってい
る。
【0108】この記憶回路1411の一例を図14に示
した。図14において、記憶回路1411は、記憶素子
1501,1502,1503,1504,1505,
1506,1507,1508、OR素子1509から
なる。
した。図14において、記憶回路1411は、記憶素子
1501,1502,1503,1504,1505,
1506,1507,1508、OR素子1509から
なる。
【0109】記憶素子1502,1503,1504,
1505,1506,1507,1508は、スキャン
動作用アクセス端子SD,SCを備えている。記憶素子
1501は、スキャン動作用のアクセス端子を備えてい
なくてもよい。
1505,1506,1507,1508は、スキャン
動作用アクセス端子SD,SCを備えている。記憶素子
1501は、スキャン動作用のアクセス端子を備えてい
なくてもよい。
【0110】信号線1520は、スキャン動作用のタイ
ミング信号(スキャンクロック)を記憶素子1502〜
1508に供給するためのものである。
ミング信号(スキャンクロック)を記憶素子1502〜
1508に供給するためのものである。
【0111】信号線1510〜1513は、チェッカ側
の処理信号系列1413(図13参照)を記憶素子15
01〜1504に伝播するものである。
の処理信号系列1413(図13参照)を記憶素子15
01〜1504に伝播するものである。
【0112】信号線1514〜1517は、マスタ側の
処理信号系列1414(図13参照)を、記憶素子15
05〜1508に伝播するものである。
処理信号系列1414(図13参照)を、記憶素子15
05〜1508に伝播するものである。
【0113】信号線1518は、システムクロック14
15をOR素子1509に伝播するものである。
15をOR素子1509に伝播するものである。
【0114】信号線1519は、比較回路26の出力信
号1416を、OR素子1509に伝播するものであ
る。なお、この出力信号1416は、不一致の発生時
に”L”から”H”に立上る。
号1416を、OR素子1509に伝播するものであ
る。なお、この出力信号1416は、不一致の発生時
に”L”から”H”に立上る。
【0115】記憶素子1501〜1508のQ端子から
の出力は、それぞれ、信号線1521〜1528を通じ
て、比較回路26へ入力されている。このうち、記憶素
子1501〜1504の出力(信号線1521〜152
4)は、チェッカ側の処理結果であり、図13における
出力信号1417に相当する。記憶素子1505〜15
08の出力(信号線1525〜1528)は、マスタ側
の処理結果であり、図13における出力信号1418に
相当する。
の出力は、それぞれ、信号線1521〜1528を通じ
て、比較回路26へ入力されている。このうち、記憶素
子1501〜1504の出力(信号線1521〜152
4)は、チェッカ側の処理結果であり、図13における
出力信号1417に相当する。記憶素子1505〜15
08の出力(信号線1525〜1528)は、マスタ側
の処理結果であり、図13における出力信号1418に
相当する。
【0116】不一致発生時、出力信号1416は”L”
から”H”に立上る。すると、システムクロック141
5は、記憶素子1501〜1508に印加されなくな
る。その結果、記憶回路1411は不一致発生時点での
チェッカ側の処理信号系列とマスタ側の処理信号系列と
を保持することになる。
から”H”に立上る。すると、システムクロック141
5は、記憶素子1501〜1508に印加されなくな
る。その結果、記憶回路1411は不一致発生時点での
チェッカ側の処理信号系列とマスタ側の処理信号系列と
を保持することになる。
【0117】不一致を引き起こした信号線およびマスタ
側及びチェッカ側それぞれの信号値の観測は、スキャン
クロックを利用して行う。つまり、不一致発生時のチェ
ッカ側の処理信号系列と、マスタ側の処理信号系列とを
信号線1528からスキャンアウトさせる。該信号線1
528からスキャンアウトされる信号は、図13におけ
る信号出力1421として外部に出力される。
側及びチェッカ側それぞれの信号値の観測は、スキャン
クロックを利用して行う。つまり、不一致発生時のチェ
ッカ側の処理信号系列と、マスタ側の処理信号系列とを
信号線1528からスキャンアウトさせる。該信号線1
528からスキャンアウトされる信号は、図13におけ
る信号出力1421として外部に出力される。
【0118】論理LSI1400(図13)の拡張例で
ある論理LSI1800を、図15、図16を用いて説
明する。
ある論理LSI1800を、図15、図16を用いて説
明する。
【0119】該論理LSI1800は、不一致発生時の
信号系列(マスタ側の処理信号系列,チェッカ側の処理
信号系列)のみならず、不一致発生直前における信号系
列(マスタ側の処理信号系列,チェッカ側の処理信号系
列)をも記憶するものである。
信号系列(マスタ側の処理信号系列,チェッカ側の処理
信号系列)のみならず、不一致発生直前における信号系
列(マスタ側の処理信号系列,チェッカ側の処理信号系
列)をも記憶するものである。
【0120】該論理LSI1800の基本構成は、論理
LSI1400(図13)とほぼ同様である。しかし、
論理LSI1800は、記憶回路1401の後段に記憶
回路19を備えている。そして、記憶回路1411の出
力する信号系列1417,1418は、比較回路26の
みならず該記憶回路19にも入力されている。
LSI1400(図13)とほぼ同様である。しかし、
論理LSI1800は、記憶回路1401の後段に記憶
回路19を備えている。そして、記憶回路1411の出
力する信号系列1417,1418は、比較回路26の
みならず該記憶回路19にも入力されている。
【0121】記憶回路19は、例えば、図16に示す回
路構成を持つものとする。該図16の回路構成は、ほと
んどの点において図14の回路構成と同じである。但
し、図14における記憶素子1501に代わって、スキ
ャン動作用のアクセス端子SD,SCを備えた記憶素子
1901を採用している。
路構成を持つものとする。該図16の回路構成は、ほと
んどの点において図14の回路構成と同じである。但
し、図14における記憶素子1501に代わって、スキ
ャン動作用のアクセス端子SD,SCを備えた記憶素子
1901を採用している。
【0122】図16の信号線1510,1511,15
12,1513を通じて入力される信号が、図15にお
ける記憶回路19への入力信号1417に相当する。図
16の信号線1514,1515,1516,1517
が、図15における記憶回路19への入力信号1418
に相当する。つまり、図16の信号線1510,151
1,1512,1513,1514,1515,151
6,1517は、図14の信号線1521,1522,
1523,1524,1525,1526,1527,
1528と接続される。
12,1513を通じて入力される信号が、図15にお
ける記憶回路19への入力信号1417に相当する。図
16の信号線1514,1515,1516,1517
が、図15における記憶回路19への入力信号1418
に相当する。つまり、図16の信号線1510,151
1,1512,1513,1514,1515,151
6,1517は、図14の信号線1521,1522,
1523,1524,1525,1526,1527,
1528と接続される。
【0123】図16の信号線1910を通じて入力され
る信号が、図15における記憶回路19への入力信号1
419に相当する。
る信号が、図15における記憶回路19への入力信号1
419に相当する。
【0124】つまり、記憶回路1401として図14の
構成を採用している場合には、図16の信号線1910
は、図14の信号線1528と接続される。
構成を採用している場合には、図16の信号線1910
は、図14の信号線1528と接続される。
【0125】図16の信号線1518を通じて入力され
る信号が、図15におけるシステムクロック1415に
相当する。図16の信号線1519を通じて入力される
信号が、図15における不一致検出信号1416に相当
する。
る信号が、図15におけるシステムクロック1415に
相当する。図16の信号線1519を通じて入力される
信号が、図15における不一致検出信号1416に相当
する。
【0126】信号線1520を通じて入力される信号は
スキャンクロックである。
スキャンクロックである。
【0127】比較回路26は、信号系列1417と信号
系列1418とを比較している。該比較の結果不一致を
検出すると、比較回路26は、不一致検出信号1416
を”H”にする。すると、記憶回路19の論理素子15
09は、システムクロック1415が記憶素子190
1,1502〜1508に入力されるのを抑止する。そ
の結果、各記憶素子1901,1502〜1508は、
信号系列1417,1418を新たに取り込むのを停止
する。同様に、記憶回路1411の論理素子1509
も、システムクロック1415が記憶素子1501〜1
508に入力されるのを抑止する。その結果、各記憶素
子1501〜1508は、信号系列1413,1414
を新たに取り込むのを停止する。以上のように動作した
結果、記憶回路1411は不一致が発生した時点のマス
タ側およびチェッカ側の信号系列を保持し、記憶回路1
9は不一致が発生する1サイクル前のマスタ側及びチェ
ッカ側の信号系列を保持することになる。
系列1418とを比較している。該比較の結果不一致を
検出すると、比較回路26は、不一致検出信号1416
を”H”にする。すると、記憶回路19の論理素子15
09は、システムクロック1415が記憶素子190
1,1502〜1508に入力されるのを抑止する。そ
の結果、各記憶素子1901,1502〜1508は、
信号系列1417,1418を新たに取り込むのを停止
する。同様に、記憶回路1411の論理素子1509
も、システムクロック1415が記憶素子1501〜1
508に入力されるのを抑止する。その結果、各記憶素
子1501〜1508は、信号系列1413,1414
を新たに取り込むのを停止する。以上のように動作した
結果、記憶回路1411は不一致が発生した時点のマス
タ側およびチェッカ側の信号系列を保持し、記憶回路1
9は不一致が発生する1サイクル前のマスタ側及びチェ
ッカ側の信号系列を保持することになる。
【0128】記憶回路1411及び記憶回路19に格納
されている情報を観測するには、信号線1520を通じ
て記憶回路1411及び記憶回路19にスキャンクロッ
クを入力する。すると、記憶素子1901,1502〜
1508に格納されている値は、信号線1528を通じ
て順次出力される。この出力信号が、図15における外
部信号線181から出力される信号に相当する。また、
これと並行して、記憶回路1411の記憶している値
も、図14の信号線1528を通じて順次出力されてく
る。記憶回路1411の信号線1528(図14参照)
は、記憶回路19の信号線1910と接続されているた
め、記憶素子1411からスキャンアウトされたこの信
号は、そのまま信号線1910を通じて、記憶素子19
の記憶素子1910に入力されてくる。そして、該記憶
素子19が記憶していた内容が記憶素子19の信号線1
528からスキャンアウトされた後に続いて、該記憶素
子1411が記憶していた内容も図15の信号線152
8を通じて順次出力されてくる。
されている情報を観測するには、信号線1520を通じ
て記憶回路1411及び記憶回路19にスキャンクロッ
クを入力する。すると、記憶素子1901,1502〜
1508に格納されている値は、信号線1528を通じ
て順次出力される。この出力信号が、図15における外
部信号線181から出力される信号に相当する。また、
これと並行して、記憶回路1411の記憶している値
も、図14の信号線1528を通じて順次出力されてく
る。記憶回路1411の信号線1528(図14参照)
は、記憶回路19の信号線1910と接続されているた
め、記憶素子1411からスキャンアウトされたこの信
号は、そのまま信号線1910を通じて、記憶素子19
の記憶素子1910に入力されてくる。そして、該記憶
素子19が記憶していた内容が記憶素子19の信号線1
528からスキャンアウトされた後に続いて、該記憶素
子1411が記憶していた内容も図15の信号線152
8を通じて順次出力されてくる。
【0129】なお、記憶回路19の出力信号線192
1,1522〜1528に、該記憶回路19と同様の記
憶回路をさらにつないでゆくことで、さらに以前の処理
結果をも保持できるようにすることができる。
1,1522〜1528に、該記憶回路19と同様の記
憶回路をさらにつないでゆくことで、さらに以前の処理
結果をも保持できるようにすることができる。
【0130】本実施形態によれば、例えばアドレスをイ
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障LSIを特定することができる。
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障LSIを特定することができる。
【0131】本発明の第5の実施形態を図17を用いて
説明する。
説明する。
【0132】本実施形態では不一致が発生したときの不
一致信号位置情報を記憶回路14に記憶するのみなら
ず、不一致発生時及び不一致発生直前のチェッカ側LS
Iの処理信号系列を、それぞれ、記憶回路1601,1
602に記憶することを特徴とする。
一致信号位置情報を記憶回路14に記憶するのみなら
ず、不一致発生時及び不一致発生直前のチェッカ側LS
Iの処理信号系列を、それぞれ、記憶回路1601,1
602に記憶することを特徴とする。
【0133】記憶回路1601および記憶回路1602
は、例えば図9に示す回路1001をそのまま利用して
構成することができる。この場合には、図9における信
号線1003を通じて入力される信号が、記憶回路16
01,1602へ入力されるシステムクロック1603
に相当する。図9における信号線1004を通じて入力
される信号が、記憶回路1601,1602への入力信
号1604に相当する。同様に、信号線1002を通じ
て入力される信号が、記憶回路1601への入力信号1
605、記憶回路1602への入力信号1606に相当
する。信号線1005を通じて出力される信号が、記憶
回路1601からの出力信号1606、記憶回路160
2からの出力信号(これは、出力ピン群1607を通じ
て論理LSI1600の外部に出力される)に相当す
る。
は、例えば図9に示す回路1001をそのまま利用して
構成することができる。この場合には、図9における信
号線1003を通じて入力される信号が、記憶回路16
01,1602へ入力されるシステムクロック1603
に相当する。図9における信号線1004を通じて入力
される信号が、記憶回路1601,1602への入力信
号1604に相当する。同様に、信号線1002を通じ
て入力される信号が、記憶回路1601への入力信号1
605、記憶回路1602への入力信号1606に相当
する。信号線1005を通じて出力される信号が、記憶
回路1601からの出力信号1606、記憶回路160
2からの出力信号(これは、出力ピン群1607を通じ
て論理LSI1600の外部に出力される)に相当す
る。
【0134】外部入出力ピン1608は図1における外
部入出力ピン群122に、また、外部出力ピン1609
は外部出力ピン123に相当するものである。
部入出力ピン群122に、また、外部出力ピン1609
は外部出力ピン123に相当するものである。
【0135】不一致が発生していないとき、記憶回路1
601は、マスタLSIの処理信号系列と比較中のチェ
ッカLSIの処理信号系列を格納している。一方、記憶
回路1602は、1クロックサイクル前に比較されたチ
ェッカLSIの処理信号系列を格納している。
601は、マスタLSIの処理信号系列と比較中のチェ
ッカLSIの処理信号系列を格納している。一方、記憶
回路1602は、1クロックサイクル前に比較されたチ
ェッカLSIの処理信号系列を格納している。
【0136】不一致が発生したとき、信号1604が”
L”から”H”に立上り、記憶回路14,1601,1
602を構成する記憶素子に印加するクロック信号を抑
止する。そのため、記憶回路14,1601,1602
はいずれもその時の内部状態を保持する。すなわち、記
憶回路1601には不一致発生時のチェッカ側LSIの
処理信号系列が、また、記憶回路1602には不一致発
生直前のチェッカ側LSIの処理信号系列が、それぞれ
保存されている。記憶回路14には、信号線毎の比較結
果が保持される。
L”から”H”に立上り、記憶回路14,1601,1
602を構成する記憶素子に印加するクロック信号を抑
止する。そのため、記憶回路14,1601,1602
はいずれもその時の内部状態を保持する。すなわち、記
憶回路1601には不一致発生時のチェッカ側LSIの
処理信号系列が、また、記憶回路1602には不一致発
生直前のチェッカ側LSIの処理信号系列が、それぞれ
保存されている。記憶回路14には、信号線毎の比較結
果が保持される。
【0137】システムクロック1603を供給し、記憶
回路1601,1602に格納されている信号系列を外
部出力ピン群1607から出力させることで、故障診断
のための情報(つまり、不一致発生時および 不一致発
生直前におけるチェッカ側LSIの処理信号系列)を得
ることができる。記憶回路14の保持している情報も、
外部出力ピン1610を通じて出力させることができ
る。
回路1601,1602に格納されている信号系列を外
部出力ピン群1607から出力させることで、故障診断
のための情報(つまり、不一致発生時および 不一致発
生直前におけるチェッカ側LSIの処理信号系列)を得
ることができる。記憶回路14の保持している情報も、
外部出力ピン1610を通じて出力させることができ
る。
【0138】本実施形態によれば、例えばアドレスをイ
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障LSIを特定することができる。
ンクリメントしているときにアドレスの不一致が発生し
た場合でも、故障LSIを特定することができる。
【0139】記憶回路14,1601,1602を構成
する記憶素子としてスキャン動作用のアクセス端子を備
えたものを採用し、これらにスキャンチェーンを構成さ
せておけば、外部出力ピン数を低減することもできる。
する記憶素子としてスキャン動作用のアクセス端子を備
えたものを採用し、これらにスキャンチェーンを構成さ
せておけば、外部出力ピン数を低減することもできる。
【0140】なお、不一致が発生したときの不一致信号
位置情報に代わって、不一致が発生したときのマスタL
SIの処理信号系列を記憶する手段を設けても構わな
い。また、不一致発生時及び不一致発生直前のチェッカ
側LSIの処理信号系列に代わって、不一致発生時及び
不一致発生直前のマスタ側LSIの処理信号系列を記憶
するようにしても上記の目的を達成することができる。
位置情報に代わって、不一致が発生したときのマスタL
SIの処理信号系列を記憶する手段を設けても構わな
い。また、不一致発生時及び不一致発生直前のチェッカ
側LSIの処理信号系列に代わって、不一致発生時及び
不一致発生直前のマスタ側LSIの処理信号系列を記憶
するようにしても上記の目的を達成することができる。
【0141】本発明の第6の実施形態を図18を用いて
説明する。
説明する。
【0142】本実施形態は、本発明の論理LSI(ここ
では、第1の実施形態における論理LSI)を用いて構
築した情報処理システムである。
では、第1の実施形態における論理LSI)を用いて構
築した情報処理システムである。
【0143】この情報処理システムは、図18に示すと
おり、論理LSI11,12と、外部記憶装置170
1、入力装置1702、表示装置1703、バス信号線
1704,1705、制御回路1706、基板170
7、コントローラ1708および主メモリ1711,1
712を備えている。
おり、論理LSI11,12と、外部記憶装置170
1、入力装置1702、表示装置1703、バス信号線
1704,1705、制御回路1706、基板170
7、コントローラ1708および主メモリ1711,1
712を備えている。
【0144】制御回路1706は、論理LSI11及び
論理LSI12の一方をマスタモード、他方をチェッカ
モードに設定するものである。
論理LSI12の一方をマスタモード、他方をチェッカ
モードに設定するものである。
【0145】コントローラ1708は、表示装置170
3に表示する情報を制御するものである。
3に表示する情報を制御するものである。
【0146】論理LSI11,12、主メモリ171
1,1712、制御回路1706は、基板1707に搭
載されている。
1,1712、制御回路1706は、基板1707に搭
載されている。
【0147】この情報処理システムの動作を図1,図1
8を参照して説明する。
8を参照して説明する。
【0148】あらかじめ、論理LSI11をマスタモー
ド、論理LSI12をチェッカモードとするように制御
回路1706を設定しておく。
ド、論理LSI12をチェッカモードとするように制御
回路1706を設定しておく。
【0149】通常動作では、使用者は表示装置1703
を参照しながら入力装置1702を用いて所望の処理を
行う。この場合、マスタモードに設定されている論理L
SI11は、バス信号線1704を通じて入力される信
号を処理し、その処理結果をバス信号線1705に出力
する。
を参照しながら入力装置1702を用いて所望の処理を
行う。この場合、マスタモードに設定されている論理L
SI11は、バス信号線1704を通じて入力される信
号を処理し、その処理結果をバス信号線1705に出力
する。
【0150】一方、チェッカモードに設定されている論
理LSI12も、バス信号線1704を通じて入力され
る信号を処理する。そして、論理LSI12は、自らの
処理結果を、バス信号線1705を通じて入力された論
理LSI11の処理結果と比較する。該比較の結果、不
一致が発生していた時には、比較回路26(図1参照)
は外部出力ピン123を通じて出力する信号を”H”に
する。該信号は記憶回路14にも出力されており、該信
号が”H”になると、記憶回路14は、その時点のビッ
トごとの比較結果を記憶する。
理LSI12も、バス信号線1704を通じて入力され
る信号を処理する。そして、論理LSI12は、自らの
処理結果を、バス信号線1705を通じて入力された論
理LSI11の処理結果と比較する。該比較の結果、不
一致が発生していた時には、比較回路26(図1参照)
は外部出力ピン123を通じて出力する信号を”H”に
する。該信号は記憶回路14にも出力されており、該信
号が”H”になると、記憶回路14は、その時点のビッ
トごとの比較結果を記憶する。
【0151】外部出力ピン123から出力される信号は
バス信号線1705を経由してコントローラ1708に
も入力されている。表示装置1703は、該信号が”
H”となった場合には、不一致発生のメッセージを表示
させることで使用者に異常の発生を通知する。
バス信号線1705を経由してコントローラ1708に
も入力されている。表示装置1703は、該信号が”
H”となった場合には、不一致発生のメッセージを表示
させることで使用者に異常の発生を通知する。
【0152】次に異常が発生したとき、その不一致情報
を使用者が観測する方法を説明する。
を使用者が観測する方法を説明する。
【0153】論理LSI12が図2または図4の回路で
実現されている場合には、信号線124を直接プローブ
する事などにより、比較結果を観測できる。
実現されている場合には、信号線124を直接プローブ
する事などにより、比較結果を観測できる。
【0154】また、論理LSI12が図6の回路で実現
されている場合には、論理LSI12にスキャンクロッ
クを印加する。そして、外部出力ピン124から出力さ
れてくる信号をスキャンクロックに同期してプロービン
グすることで不一致情報を観測できる。但し、この場合
には、スキャンクロックを発生し、そのスキャンクロッ
クに同期して信号をプロービングするテスタ装置が別途
必要である。
されている場合には、論理LSI12にスキャンクロッ
クを印加する。そして、外部出力ピン124から出力さ
れてくる信号をスキャンクロックに同期してプロービン
グすることで不一致情報を観測できる。但し、この場合
には、スキャンクロックを発生し、そのスキャンクロッ
クに同期して信号をプロービングするテスタ装置が別途
必要である。
【0155】アドレス指定等することで記憶回路14の
記憶値をシステムデータバスに出力可能な場合は、論理
LSI12をマスタモードに変更することでバス信号線
1705を介して不一致情報を観測することができる。
この場合には、まず、制御回路1706によって、論理
LSI12をマスタモードに変更する。この後、入力装
置1702を用いて記憶回路14を指定する。マスタモ
ードとされた論理LSI12は、記憶回路14が記憶し
ている内容を、バス信号線1705に出力する。従っ
て、表示装置1703にこの値を表示させることで、比
較結果を観測することができる。
記憶値をシステムデータバスに出力可能な場合は、論理
LSI12をマスタモードに変更することでバス信号線
1705を介して不一致情報を観測することができる。
この場合には、まず、制御回路1706によって、論理
LSI12をマスタモードに変更する。この後、入力装
置1702を用いて記憶回路14を指定する。マスタモ
ードとされた論理LSI12は、記憶回路14が記憶し
ている内容を、バス信号線1705に出力する。従っ
て、表示装置1703にこの値を表示させることで、比
較結果を観測することができる。
【0156】特許請求の範囲において言う”論理部”と
は、例えば図1の論理回路部24に相当する。”自系信
号系列”とは、例えば図1の論理回路部24の出力する
処理結果の信号系列に相当する。”他系信号系列”と
は、例えば図1の入出力ピン群122から入力される信
号系列に相当する。”比較部”とは、比較回路26に相
当する。
は、例えば図1の論理回路部24に相当する。”自系信
号系列”とは、例えば図1の論理回路部24の出力する
処理結果の信号系列に相当する。”他系信号系列”と
は、例えば図1の入出力ピン群122から入力される信
号系列に相当する。”比較部”とは、比較回路26に相
当する。
【0157】特許請求の範囲において言う”記憶手段”
とは、例えば図1の記憶回路14に、また、図7の記憶
回路1403に相当する。また、図8の例では、記憶回
路14及び記憶回路91に相当する。図10、図12の
例では記憶回路1101、図13の例では記憶回路14
11、図15の例では記憶回路1411,19に相当す
る。図17の例では記憶回路1601,1602に相当
する。さらには、これらの記憶回路から記憶内容を出力
させるための構成要素、例えば、スキャンクロック等を
発生させる回路、外部出力ピン群124等もここで言
う”記憶手段”に含まれる。
とは、例えば図1の記憶回路14に、また、図7の記憶
回路1403に相当する。また、図8の例では、記憶回
路14及び記憶回路91に相当する。図10、図12の
例では記憶回路1101、図13の例では記憶回路14
11、図15の例では記憶回路1411,19に相当す
る。図17の例では記憶回路1601,1602に相当
する。さらには、これらの記憶回路から記憶内容を出力
させるための構成要素、例えば、スキャンクロック等を
発生させる回路、外部出力ピン群124等もここで言
う”記憶手段”に含まれる。
【0158】特許請求の範囲において言う”不一致検出
信号”とは、比較回路26が出力する不一致の発生の有
無を示す信号である。
信号”とは、比較回路26が出力する不一致の発生の有
無を示す信号である。
【0159】請求項6において言う”端子”とは、例え
ば、入出力端子群122に相当する。”モード制御手
段”とは、例えば図1のチェッカに設定されている論理
LSI12について言えばトライステートゲート列28
に相当する。”モード指定信号”とは、図1における制
御信号282に相当する。
ば、入出力端子群122に相当する。”モード制御手
段”とは、例えば図1のチェッカに設定されている論理
LSI12について言えばトライステートゲート列28
に相当する。”モード指定信号”とは、図1における制
御信号282に相当する。
【0160】特許請求の範囲において言う”モード設定
手段”とは、図18における制御回路1706に相当す
る。”第1のバス信号線”とは、バス信号線1704に
相当する。”入力手段”とは、入力装置1702に相当
する。”第2のバス信号線”とは、バス信号線1705
に相当する。”観測手段”とは、コントローラ1708
などに相当する。
手段”とは、図18における制御回路1706に相当す
る。”第1のバス信号線”とは、バス信号線1704に
相当する。”入力手段”とは、入力装置1702に相当
する。”第2のバス信号線”とは、バス信号線1705
に相当する。”観測手段”とは、コントローラ1708
などに相当する。
【0161】特許請求の範囲において言う”第1の入力
端子”とは、入力端子121に相当する。
端子”とは、入力端子121に相当する。
【0162】”第2の入力端子”とは、例えば、図1の
例における外部入出力端子122、図15の例における
入出力端子群1412に相当する。”演算比較手段”と
は、例えば、図15の例における演算回路部24,比較
回路26に相当する。”第1の出力端子”とは、例え
ば、図1の例における外部出力端子124、図8の例に
おける外部出力端子901、図10の例における外部出
力端子群1103に相当する。”第2の出力端子”と
は、例えば、図10の例における外部出力ピン1103
に相当する。”第3の出力端子”とは、例えば図12の
例における外部出力ピン1301に相当する。なお、図
13の例では外部出力ピン1421が、また、図15の
例では外部出力ピン181が、ここで言う第2の出力端
子、第3の出力端子を兼ねている。”第4の出力端子”
とは、例えば、図1の例では外部出力ピン123に相当
する。
例における外部入出力端子122、図15の例における
入出力端子群1412に相当する。”演算比較手段”と
は、例えば、図15の例における演算回路部24,比較
回路26に相当する。”第1の出力端子”とは、例え
ば、図1の例における外部出力端子124、図8の例に
おける外部出力端子901、図10の例における外部出
力端子群1103に相当する。”第2の出力端子”と
は、例えば、図10の例における外部出力ピン1103
に相当する。”第3の出力端子”とは、例えば図12の
例における外部出力ピン1301に相当する。なお、図
13の例では外部出力ピン1421が、また、図15の
例では外部出力ピン181が、ここで言う第2の出力端
子、第3の出力端子を兼ねている。”第4の出力端子”
とは、例えば、図1の例では外部出力ピン123に相当
する。
【0163】
【発明の効果】本発明の論理LSIを用いて2重系シス
テムを構成すれば、一方が故障したとき、故障発生を検
出するだけでなく、信号値の一致していない信号線名を
特定することができる。
テムを構成すれば、一方が故障したとき、故障発生を検
出するだけでなく、信号値の一致していない信号線名を
特定することができる。
【0164】また、故障発生直前の信号値、パリティ等
により、故障LSIが特定できるため、誤った信号を出
力した外部出力ピン及びその正常値/故障値が判明す
る。機能テスト等に用いられる故障辞書を参照すること
により、故障診断を行うことができる。
により、故障LSIが特定できるため、誤った信号を出
力した外部出力ピン及びその正常値/故障値が判明す
る。機能テスト等に用いられる故障辞書を参照すること
により、故障診断を行うことができる。
【0165】故障位置がアドレス部であるかデータ部で
あるかがわかるため、故障位置に応じてキャッシュメモ
リをパージするなどの適切な復旧処理を行うことができ
る。
あるかがわかるため、故障位置に応じてキャッシュメモ
リをパージするなどの適切な復旧処理を行うことができ
る。
【図1】本発明の第1の実施形態を示す論理LSIの構
成とその適用例である。
成とその適用例である。
【図2】比較回路26及び記憶回路14の構成の一例
(回路2601、回路1401)を示す回路図である。
(回路2601、回路1401)を示す回路図である。
【図3】回路2601および回路1401の動作を示す
タイムチャートである。
タイムチャートである。
【図4】図1における記憶回路14の他の構成例(回路
1402)を示す図である。
1402)を示す図である。
【図5】回路2601及び回路1402の動作を示すタ
イムチャートである。
イムチャートである。
【図6】図1における記憶回路14のさらに別の構成例
(回路1403)を示す図である。
(回路1403)を示す図である。
【図7】本発明の第2の実施形態である論理LSI8の
構成を示すブロック図である。
構成を示すブロック図である。
【図8】本発明の第3の実施形態である論理LSI9の
構成を示すブロック図である。
構成を示すブロック図である。
【図9】図8における記憶回路91の構成例(回路10
01)を示す回路図である。
01)を示す回路図である。
【図10】本発明の第4の実施形態である論理LSI1
100の構成を示すブロック図である。
100の構成を示すブロック図である。
【図11】図10における記憶回路1101の構成例を
示す回路図である。
示す回路図である。
【図12】第3の実施形態(図8、図9)および第4の
実施形態(図10)の変形例である論理LSI1300
の構成を示すブロック図である。
実施形態(図10)の変形例である論理LSI1300
の構成を示すブロック図である。
【図13】第3の実施形態(図8、図9)および第4の
実施形態(図10)の変形例である論理LSI1400
の構成を示すブロック図である。
実施形態(図10)の変形例である論理LSI1400
の構成を示すブロック図である。
【図14】図13における記憶回路1411の構成例を
示す回路図である。
示す回路図である。
【図15】図13に示した例の拡張例である論理LSI
1800を示すブロック図である。
1800を示すブロック図である。
【図16】図15における記憶回路19の構成例を示す
回路図である。
回路図である。
【図17】本発明の第5の実施形態である論理LSI1
600の構成を示すブロック図である。
600の構成を示すブロック図である。
【図18】本発明の論理LSIを用いた情報処理システ
ムを示すブロック図である。
ムを示すブロック図である。
【図19】従来の論理LSIの構成とその適用例であ
る。
る。
11…論理LSI、12…論理LSI、13…記憶回
路、14…記憶回路、19…記憶回路、23…論理回路
部、24…論理回路部、25…比較回路、26…比較回
路、27…トライステートゲート列、28…トライステ
ートゲート列、81…選択回路、91…記憶回路、12
1…外部入力ピン群、122…外部入出力ピン群、12
3…外部出力ピン、124外部出力ピン群、181…外
部出力ピン、272…制御信号、282…制御信号、9
01…外部出力ピン群、902…外部入出力ピン群、1
101…記憶回路、1103…外部出力ピン群、130
1…外部出力ピン群、1302…外部入出力ピン群、1
411…記憶回路、1412…外部入出力ピン群、14
21…外部出力ピン、1601…記憶回路、1602…
記憶回路、1607…外部出力ピン、1608…外部入
出力ピン群、1610…外部出力ピン群
路、14…記憶回路、19…記憶回路、23…論理回路
部、24…論理回路部、25…比較回路、26…比較回
路、27…トライステートゲート列、28…トライステ
ートゲート列、81…選択回路、91…記憶回路、12
1…外部入力ピン群、122…外部入出力ピン群、12
3…外部出力ピン、124外部出力ピン群、181…外
部出力ピン、272…制御信号、282…制御信号、9
01…外部出力ピン群、902…外部入出力ピン群、1
101…記憶回路、1103…外部出力ピン群、130
1…外部出力ピン群、1302…外部入出力ピン群、1
411…記憶回路、1412…外部入出力ピン群、14
21…外部出力ピン、1601…記憶回路、1602…
記憶回路、1607…外部出力ピン、1608…外部入
出力ピン群、1610…外部出力ピン群
フロントページの続き (72)発明者 金川 信康 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内
Claims (11)
- 【請求項1】データの入力を受け付け、該入力されたデ
ータに対し別途定められた演算処理を行い、その演算結
果を示す信号系列(以下“自系信号系列”という)を出
力する論理部と、 所定の信号系列の入力を受け付け、該入力された信号系
列(以下“他系信号系列”という)と上記自系信号系列
とを比較し、当該比較の対象となっていた信号系列を構
成する信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果を記憶しこれを外部へ出力
する記憶手段と、 を有することを特徴とする論理回路。 - 【請求項2】データの入力を受け付け、該入力されたデ
ータに対し別途定められた演算処理を行い、その演算結
果を示す信号系列(以下“自系信号系列”という)を出
力する論理部と、 信号系列の入力を受け付け、該入力された信号系列(以
下“他系信号系列”という)と上記自系信号系列とを比
較し、当該比較の対象となっていた信号系列を構成する
信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた上記
自系信号系列と、上記比較部が不一致を検出した場合に
おける当該比較の対象となっていた上記他系信号系列
と、のうちの少なくとも二つを記憶しこれを外部へ出力
する記憶手段と、 を有することを特徴とする論理回路。 - 【請求項3】データの入力を受け付け、該入力されたデ
ータに対し別途定められた演算処理を行い、その演算結
果を示す信号系列(以下“自系信号系列”という)を出
力する論理部と、 信号系列の入力を受け付け、該入力された信号系列(以
下”他系信号系列”という)と上記自系信号系列とを比
較し、当該比較の対象となっていた信号系列を構成する
信号毎の比較結果を出力する比較部と、 上記比較部が不一致を検出した場合における当該比較の
対象となっていた信号系列についての当該信号系列を構
成する信号毎の上記比較結果と、上記比較部が不一致を
検出した場合における当該比較の対象となっていた上記
自系信号系列およびそれ以前における上記自系信号系列
と、上記比較部が不一致を検出した場合における当該比
較の対象となっていた上記他系信号系列およびそれ以前
における上記他系信号系列と、のうち少なくとも二つを
記憶しこれを外部へ出力する記憶手段と、 を有することを特徴とする論理回路。 - 【請求項4】上記比較部は、上記信号系列を構成する信
号のうちいずれか一の信号にでも不一致を検出した場合
その旨を示す不一致検出信号を出力するものであるこ
と、 を特徴とする請求項1、2または3記載の論理回路。 - 【請求項5】上記論理部は、上記演算結果を外部にも出
力可能に構成されていること、 を特徴とする請求項1、2、3または4記載の論理回路。 - 【請求項6】信号の入出力される端子と、 動作モードとして、上記論理部の演算結果を上記端子を
通じて外部に出力させるマスタモードと、上記端子を通
じての上記演算結果の外部への出力を抑止するとともに
上記端子を通じて入力される信号系列を上記他系信号系
列として上記比較回路に入力させるチェッカモードとを
備え、別途入力されるモード指定信号に従って上記動作
モードを上記マスタモードとチェッカモードとのいずれ
かに設定するモード制御手段と、 を有することを特徴とする請求項5記載の論理回路。 - 【請求項7】2個の請求項6記載の論理回路と、 上記論理回路の動作モードを指定するモード指定信号を
生成し、上記論理回路のうち一方をマスタモード、他方
をチェッカモードとさせるモード設定手段と、 上記論理回路の双方に上記データを入力するための第1
のバス信号線と、 上記第1のバス信号線に信号を供給する入力手段と、 上記マスタモードに設定された論理回路の出力する上記
演算結果を、上記チェッカモードに設定された論理回路
に入力させる第2のバス信号線と、 上記第2のバス信号線の状態を観測する観測手段と、 を有することを特徴とするデータ処理システム。 - 【請求項8】データを入力される第1の入力端子と、 所定の信号系列(以下“他系信号系列”という)を入力
される第2の入力端子と、 上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、 上記演算比較手段による比較によって不一致が検出され
た場合における当該比較の対象となっていた信号系列に
ついての、当該信号系列を構成する信号毎の比較結果が
出力される第1の出力端子と、 を有する論理回路。 - 【請求項9】データを入力される第1の入力端子と、 所定の信号系列(以下“他系信号系列”という)を入力
される第2の入力端子と、 上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下“自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、 さらに、 上記演算比較手段が不一致を検出した場合における当該
比較の対象となっていた信号系列についての当該信号系
列を構成する信号毎の上記比較結果が出力される第1の
出力端子と、上記演算比較手段が不一致を検出した場合
における当該比較の対象となっていた上記自系信号系列
の出力される第2の出力端子と、上記演算比較手段が不
一致を検出した場合における当該比較の対象となってい
た上記他系信号系列の出力される第3の出力端子と、の
うちの少なくとも2つの出力端子を有すること、 を特徴とする論理回路。 - 【請求項10】データを入力される第1の入力端子と、 所定の信号系列(以下”他系信号系列”という)を入力
される第2の入力端子と、 上記第1の入力端子を通じて入力されたデータに対し所
定の演算処理を行うとともに、該演算処理結果の信号系
列(以下”自系信号系列”という)と上記他系信号系列
とを比較する演算比較手段と、を備え、 さらに、 上記演算比較手段が不一致を検出した場合における当該
比較の対象となっていた信号系列についての当該信号系
列を構成する信号毎の上記比較結果が出力される第1の
出力端子と、上記演算比較手段が不一致を検出した場合
における当該比較の対象となっていた上記自系信号系列
およびそれ以前における上記自系信号系列の出力される
第2の出力端子と、上記演算比較手段が不一致を検出し
た場合における当該比較の対象となっていた上記他系信
号系列およびそれ以前における上記他系信号系列の出力
される第3の出力端子と、のうちの少なくとも2つの出
力端子を有すること、 を特徴とする論理回路。 - 【請求項11】上記自系信号系列と、上記他系信号系列
とが一致していなかったことを示す信号が出力される第
4の出力端子をさらに有すること、 を特徴とする請求項8、9または10記載の論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7333772A JPH09181590A (ja) | 1995-12-21 | 1995-12-21 | 論理回路およびこれを用いたデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7333772A JPH09181590A (ja) | 1995-12-21 | 1995-12-21 | 論理回路およびこれを用いたデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09181590A true JPH09181590A (ja) | 1997-07-11 |
Family
ID=18269791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7333772A Pending JPH09181590A (ja) | 1995-12-21 | 1995-12-21 | 論理回路およびこれを用いたデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09181590A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007113940A1 (ja) * | 2006-04-04 | 2007-10-11 | Panasonic Corporation | 半導体検査装置 |
JP2008111772A (ja) * | 2006-10-31 | 2008-05-15 | Fujitsu Ltd | 集積回路のタイミング不良改善装置、並びに、集積回路のタイミング不良診断装置および方法、並びに、集積回路 |
WO2010013587A1 (ja) * | 2008-08-01 | 2010-02-04 | 日本電気株式会社 | 半導体集積回路 |
JP2013106056A (ja) * | 2011-11-10 | 2013-05-30 | Hitachi Ltd | 自己診断機能付き装置 |
-
1995
- 1995-12-21 JP JP7333772A patent/JPH09181590A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007113940A1 (ja) * | 2006-04-04 | 2007-10-11 | Panasonic Corporation | 半導体検査装置 |
JP2008111772A (ja) * | 2006-10-31 | 2008-05-15 | Fujitsu Ltd | 集積回路のタイミング不良改善装置、並びに、集積回路のタイミング不良診断装置および方法、並びに、集積回路 |
WO2010013587A1 (ja) * | 2008-08-01 | 2010-02-04 | 日本電気株式会社 | 半導体集積回路 |
JP2013106056A (ja) * | 2011-11-10 | 2013-05-30 | Hitachi Ltd | 自己診断機能付き装置 |
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