JP4213306B2

JP4213306B2 - 半導体試験用プログラムデバッグ装置

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Publication number: JP4213306B2
Application number: JP22848799A
Authority: JP
Inventors: 晋作東; 清福島
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-08-12
Filing date: 1999-08-12
Publication date: 2009-01-21
Anticipated expiration: 2019-08-12
Also published as: JP2001051025A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置をエミュレートして試験用プログラムの検証を行う半導体試験用プログラムデバッグ装置に関する。
【０００２】
【従来の技術】
従来から、出荷前のロジックＩＣや半導体メモリ等の各種の半導体素子に対して直流試験や機能試験等を行うものとして、半導体試験装置が知られている。半導体試験装置が行う試験は大別して、機能試験と直流試験である。機能試験は、被検査用半導体デバイスに所定の試験パターン信号を与え、この試験パターン信号に対して予定通りの動作を被検査用半導体デバイスが行ったか否かを検査するものである。直流試験は、被検査用半導体デバイスの各端子の直流特性が予定した特性を満たしているか否かを検査するものである。例えば、既知の電圧を印加した場合に予定通りの電流が端子から取り出せるか否かを試験する電圧印加電流測定試験、または既知の電流を流したり取り出したりした場合に予定通りの電圧が端子に発生しているか否かを試験する電流印加電圧測定試験などがある。また、機能試験を行う場合でも、ハイレベル時の電圧を正規の電圧値、例えば５ボルトよりも低い値の４ボルトに設定したり、またはローレベル時の電圧を正規の電圧値、例えば０ボルトよりも高い値の０．５ボルトに設定したり、被検査用半導体デバイスに印加される電圧条件や電流条件などを種々変更して行う場合が多い。
【０００３】
機能試験や直流試験を行う場合にどのような項目の試験をどのような条件で行うかの各種の条件は予め半導体試験用プログラムに組み込まれているので、この半導体試験用プログラムを動作させることによって被検査用半導体デバイスの各種試験を行うことができる。しかしながら、半導体試験用プログラムは、試験項目の設定、試験条件の設定、試験の実行、試験結果の判定などといった多岐に渡る動作を制御しなければならず、膨大なステップのプログラムで構築されている。この半導体試験用プログラムは被検査用半導体デバイスの種類が変更になったり、そのロジックが変更になったりした場合、それに併せて種々変更されなければならない。半導体試験用プログラムが新規に作成されたり、変更された場合にそのプログラム自体が正常に動作するものなのか否か、そのプログラムの評価を行わなければならない。その一方法として、実際の半導体試験装置を用いて予め良否の分かっている被検査用半導体デバイスに対して、半導体試験用プログラムを動作させて、そのプログラムの評価を行っていた。しかし、半導体試験装置自体が高価であって導入台数も少ないことから、実際の半導体試験装置を用いて半導体試験用プログラムが正常に動作するか否かの評価を行うことは、半導体試験のラインを停止することになり、好ましくない。そこで、従来は、実際の半導体試験装置を用いて半導体試験用プログラムの評価を行うのではなく、ワークステーション等の汎用コンピュータを用いて半導体試験装置をエミュレートして、その半導体試験用プログラムが正常に動作しているか否かの検証を行っていた。
【０００４】
このように半導体試験装置をエミュレートするものとして、例えば特開平９−１８５５１９号公報に記載されたようなものがある。これは、半導体試験用プログラムが正常に動作するか否かを試験するためのデバッグ装置に関するものである。これは、汎用コンピュータのオペレーティングシステムの下でデバッグ対象となる半導体試験用プログラムを動作させることによって、疑似的な半導体試験装置を構成している。この疑似的な半導体試験装置にインタフェース部を介して仮想被試験素子部、試験条件設定部、試験項目設定部、試験結果格納部などを接続し、この仮想被試験素子部に設定された仮想データを、試験条件設定部に設定された試験条件にしたがって読み込むことによって擬似的な機能試験や直流試験を行っている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来のデバッグ装置は、実際の被検査用半導体デバイスを用いるわけではなく、半導体試験用プログラムによる機能試験を実際の被検査用半導体デバイスを用いた場合と同等に行うことができなかった。このため、半導体試験用プログラムをデバッグしようとした場合に、被検査用半導体デバイスの機能にしたがった論理の遷移と、期待値との一致不一致とを十分に判定することができず、結果として半導体試験用プログラムの内容を的確に検証することができなかった。
【０００６】
この発明は、このような点に鑑みて創作されたものであり、その目的は、実際の被検査用半導体デバイスに対して半導体試験用プログラムを動作させた場合と同様の試験結果を得て、この試験結果に基づいて半導体試験用プログラムの内容を的確に検証することのできる半導体試験用プログラムデバッグ装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述の課題を解決するために、請求項１に記載された半導体試験用プログラムデバッグ装置は、半導体試験用プログラムに基づいて被検査用半導体デバイスに印加される試験信号を疑似的に発生して半導体試験装置の動作をエミュレートするテスタエミュレート手段と、ハードウェア記述言語に基づいて前記被検査用半導体デバイスをシミュレートし、シミュレートされた前記被検査半導体デバイスに前記テスタエミュレート手段から出力される前記試験信号を供給し、この試験信号の供給に応じて前記被検査用半導体デバイスから出力される信号をシミュレートして出力するハードウェア記述言語シミュレート手段と、前記ハードウェア記述言語シミュレート手段によってシミュレートされた前記被検査用半導体デバイスから出力される信号に基づいて前記半導体試験用プログラムのデバッグを行うデバッグ手段とを含んで構成されるものである。
【０００８】
テスタエミュレート手段は、汎用コンピュータのオペレーティングシステムの下でデバッグ対象となる半導体試験用プログラムを動作させ、疑似的に半導体試験装置を構成するものである。ハードウェア記述言語シミュレート手段は、Ｖｅｒｉｌｏｇ−ＨＤＬ又はＶＨＤＬ等のハードウェア記述言語によって記述されたファイルに基づいて半導体デバイスをシミュレートするものである。従って、ハードウェア記述言語シミュレート手段によってシミュレートされた半導体デバイスは、製造による欠陥を含まない被検査用半導体デバイスと全く同じように動作する理想的な半導体デバイスなので、この半導体デバイスに対して試験信号を供給し、試験することによって、理想的な半導体デバイスに対して試験信号を供給し、試験を行うことと等しくなり、半導体試験用プログラムが正常に動作するか否かのデバッグ精度を高めることが可能となる。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体試験用プログラムデバッグ装置の一実施の形態について、図面を参照しながら説明する。図１は、半導体試験用プログラムデバッグ装置の全体構成を示す図である。デバッグ装置１００は、半導体試験装置の動作をエミュレートし、かつ被検査用半導体デバイスの動作をシミュレートすることによって、半導体試験用プログラムが正常に動作するか否かを検証するためのものであり、ワークステーション等の汎用コンピュータによって実現される。
【００１０】
この実施の形態に係るデバッグ装置１００は、実際の半導体試験装置及び被検査用半導体デバイスの動作を模擬するものなので、その詳細な説明を行う前に、模擬される半導体試験装置の構成について説明する。
【００１１】
図２は、実際の半導体試験装置の全体構成を示す図である。同図では、半導体試験装置２００に実際の被検査用半導体デバイス２５０が接続された状態が示されている。半導体試験装置２００は、被検査用半導体デバイス２５０に対して各種の直流試験（ＤＣパラメトリック試験）や機能試験を行うものである。半導体試験装置２００は、テスタ制御部２１０、テスタバス２３０、テスタ本体２４０、被検査用半導体デバイス２５０を搭載するソケット部（図示せず）を含んで構成されている。
【００１２】
テスタ制御部２１０は、テスタ本体２４０の動作を制御するためのものであり、半導体試験用プログラム（デバイステストプログラム）２１２、アプリケーションプログラム２１４、言語解析実行部２１６、テスタライブラリ２１８、テスタバスドライバ２２０を含んで構成されている。
【００１３】
デバイステストプログラム２１２は、ユーザが半導体試験装置２００を用いて、被検査用半導体デバイス２５０に対してどのような試験を行うのか、その手順や方法を記述したものである。一般的にこのデバイステストプログラムは、半導体試験装置２００のユーザによって開発作成されるものである。従って、ユーザは実際の半導体試験装置２００を用いることなく、この実施の形態に係るデバッグ装置１００を用いて自分の作成したデバイステストプログラム２１２が正常に動作するか否かの検証を行い、完成度の高いデバイステストプログラムを作成することができる。言語解析実行部２１６は、デバイステストプログラム２１２の構文解析などを行い、デバイステストプログラム２１２に従って半導体試験装置２００を忠実に動作させる中心的な役割を果たすものである。アプリケーションプログラム２１４は、デバイステストプログラム２１２及び言語解析実行部２１６と連携して動作するものであり、機能試験及び直流試験に対応した実際の試験信号等を被検査用半導体デバイス２５０に印加し、その出力信号を取り込んで被検査用半導体デバイス２５０の良否を判定したり、特性を解析するものである。テスタライブラリ２１８は、言語解析実行部２１６によって構文解析が行われた後のデバイステストプログラム２１２の命令をレジスタレベルの命令（後述するレジスタ２４２へのデータ書き込み命令及びレジスタ２４２からのデータ読み出し命令に関するデータ）に変換して、半導体試験装置２００の動作に必要なデータの作成や設定を行うとともに、テスタ本体２４０に対して測定動作を指示する。テスタバスドライバ２２０は、テスタバス２３０を介して、テスタライブラリ２１８によって作成されたデータをテスタ本体２４０内のレジスタ２４２に転送する。
【００１４】
テスタ本体２４０は、テスタバス２３０を介して取り込まれたテスタ制御部２１０からのデータに基づいて被検査用半導体デバイス２５０に対して各種の試験を行う。テスタ本体２４０は、レジスタ２４２とメモリ２４４と試験実行部２４６とを含んで構成される。レジスタ２４２は、テスタバス２３０を介して取り込まれたテスタライブラリ２１８からのデータを格納する。このレジスタ２４２に格納されたデータは、直接あるいはメモリ２４４を介して試験実行部２４６に出力される。また、レジスタ２４２及びメモリ２４４は、試験実行部２４６からの試験結果に関するデータを格納する試験結果格納領域（図示せず）を有する。
【００１５】
試験実行部２４６は、機能試験実行部２４７およびＤＣパラメトリック試験実行部２４８を備えている。試験実行部２４６は、レジスタ２４２やメモリ２４４に格納されたテスタライブラリ２１８からのデータに基づいて、被検査用半導体デバイス２５０に対して機能試験やＤＣパラメトリック試験を行い、その試験結果のデータをレジスタ２４２やメモリ２４４の試験結果格納領域に格納する。レジスタ２４２及びメモリ２４４に格納された試験結果データは、テスタドライバ２２０によってテスタバス２３０を介して直接テスタライブラリ２１８に取り込まれる。なお、メモリ２４４に格納された試験結果データは、レジスタ２４２を介してテスタライブラリ２１８に取り込まれる。
【００１６】
図１のデバッグ装置１００は上述の半導体試験装置２００の全体動作をエミュレートすると共に被検査用半導体デバイス２５０の動作をシミュレートするものである。従って、半導体試験装置２００用に作成されたデバイステストプログラム１１２を図１のデバッグ装置１００を用いて実行すると、そのデバイステストプログラム１１２の動作がユーザの意図したものと一致するか否かを調べることができる。次に、この実施の形態に係るデバッグ装置１００の構成について説明する。
【００１７】
図１に示すエミュレータ制御部１１０は、デバイステストプログラム１１２、アプリケーションプログラム１１４、言語解析実行部１１６、テスタライブラリ１１８、テスタバスエミュレータ１２０を含んで構成されている。このエミュレータ制御部１１０は、テスタエミュレート部１４０の動作を制御するためのものであり、図２に示した半導体試験装置２００に含まれるテスタ制御部２１０と基本的に同じ動作を行う。
【００１８】
デバイステストプログラム１１２は、半導体試験装置２００を用いて被検査用半導体デバイス２５０に対してどのような試験を行うのか、その手順や方法を記述したものであり、デバッグ装置１００によってデバッグの対象となるプログラムである。従って、図２のデバイステストプログラム２１２がそのままこのデバイステストプログラム１１２として移植され、同様の動作を行うように構成される。アプリケーションプログラム１１４、言語解析実行部１１６及びテスタライブラリ１１８についても同様に、図２のアプリケーションプログラム２１４、言語解析実行部２１６及びテストライブラリ２１８がそのまま移植され、同様の動作を行うように構成される。テスタバスエミュレータ１２０は、エミュレータ制御部１１０とテスタエミュレート部１４０との間を仮想的に接続する仮想テスタバス１３０を駆動し、この仮想テスタバス１３０を介してテスタライブラリ１１８とテスタエミュレート部１４０との間のデータの送受を制御する。
【００１９】
テスタエミュレート部１４０は、図２のテスタ本体２４０の動作をソフトウェアで実現したものであり、エミュレータ制御部１１０内のテスタライブラリ１１８の動作指示に応じてハードウェア記述言語（ＨＤＬ）シミュレータ１５０に対する模擬的な試験を行う。テスタエミュレート部１４０は、仮想レジスタ１４２と仮想メモリ１４４と仮想試験実行部１４６を含んで構成されている。仮想レジスタ１４２は、テスタライブラリ１１８からのデータを格納する。この仮想レジスタ１４２に格納されたデータは、直接あるいは仮想メモリ１４４を介して仮想試験実行部１４６に送られる。また、仮想レジスタ１４２と仮想メモリ１４４は、仮想試験実行部１４６から出力される仮想試験結果データを格納する試験結果格納領域（図示せず）を有する。
【００２０】
仮想試験実行部１４６は、機能試験実行部１４７及びＤＣパラメトリック試験実行部１４８を備えている。この仮想試験実行部１４６は、仮想レジスタ１４２に格納されたテスタライブラリ１１８からのデータに基づいて、ＨＤＬシミュレート部１５０に対して所定の信号を出力して、機能試験実行部１４７による機能試験やＤＣパラメトリック試験実行部１４８によるＤＣパラメトリック試験を行い、その仮想試験結果データを仮想レジスタ１４２や仮想メモリ１４４の試験結果格納領域に格納する。仮想レジスタ１４２及び仮想メモリ１４４に格納された仮想試験結果データは、仮想テスタバス１３０を介してテスタライブラリ１１８に出力される。試験結果解析判定部１６０は、仮想レジスタ１４２や仮想メモリ１４４又はテスタライブラリ１１８に格納されている仮想試験結果データと、予想される試験結果の期待値とを比較検討し、デバイステストプログラム１１２が正常に動作しているか否かの検証を行い、その結果をユーザに表示する。例えば、デバイステストプログラム１１２の実行によって誤った試験結果が得られた場合は、その誤った試験結果の原因となるプログラムの行番号等をモニタ（図示せず）上に表示したり、プリンタ（図示せず）で印字したりする。
【００２１】
次に、テスタエミュレート部１４０の動作について説明する。テスタエミュレート部１４０は、仮想テスタバス１３０から仮想レジスタ１４２へのアクセスが入ると、仮想レジスタ１４２のアドレスをもとにそのアクセスが仮想レジスタ１４２のどの部分へのアクセスかを計算し、その場所にデータを書き込んだり、その場所からデータを読み出したりする。また、テスタエミュレート部１４０は、仮想レジスタ１４２のアクセスを介して仮想メモリ１４４へのアクセスが生じると、固有の仮想メモリ１４４に対してデータを書き込んだり、データを読み出したりする。この場合、一般的に一つの仮想レジスタ１４２だけでは仮想メモリ１４４に対してデータを読み書きするのに十分な情報を得ることはできない。そこで、この実施の形態では、テスタエミュレート部１４０は関連する仮想レジスタ１４２の内容を参照して、仮想メモリ１４４に対するデータの読み書きをも行うようにしている。なお、図２の半導体試験装置２００と同様の処理を行う場合は、仮想メモリ１４４に格納された仮想試験結果データは、仮想レジスタ１４２及び仮想テスタバス１３０を介してテスタライブラリ１１８に出力されることになるが、デバッグ装置１００の場合には、仮想メモリ１４４に格納された仮想試験結果を直接テスタライブラリ１１８に出力するように構成してもよい。
【００２２】
テスタエミュレート部１４０に対して、波形の発生（機能試験）を開始するレジスタがアクセスされた場合、第１のタスクにおいて仮想試験実行部１４６による波形の発生処理を行う。このとき、波形発生に関する必要なデータは仮想レジスタ１４２及び仮想メモリ１４４に予め格納されているので、仮想試験実行部１４６はそれを参照しながら波形を発生する。仮想試験実行部１４６によって発生された波形は、プログラミング言語インターフェイス（ＰＬＩ：Programing Language Interface)１４９，１５１を介してＨＤＬシミュレート部１５０に転送される。ＨＤＬシミュレート部１５０は入力された波形に基づいて実際の被検査用半導体デバイス２５０と全く同じ動作をシミュレートする。ＨＤＬシミュレート部１５０によってシミュレートされた結果の出力ピンデータは再び仮想試験実行部１４６にフィードバックされ、そこで期待値と比較され、その結果が所定の仮想レジスタ１４２及び仮想メモリ１４４に格納される。上述の一連の動作はテスタエミュレート部１４０の動作サイクル毎に実行処理される。
【００２３】
ＨＤＬシミュレート部１５０は、Ｖｅｒｉｌｏｇ−ＨＤＬ又はＶＨＤＬ等のハードウェア記述言語によって記述されたファイルに基づいた半導体デバイスをシミュレートするものである。すなわち、ＨＤＬシミュレート部１５０は、図２に示す実際の被検査用半導体デバイス２５０の設計時におけるＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいて、製品そのものの半導体デバイスをシミュレートしているので、シミュレートされた半導体デバイスは、製造による欠陥を含むことなく、被検査用半導体デバイス２５０と全く同じように動作する理想的な半導体デバイスとなる。従って、テスタエミュレート部１４０は、このような理想的な半導体デバイスに対して試験を行うことになる。なお、ＨＤＬシミュレート部１５０と仮想試験実行部１４６との間は、プログラミング言語インターフェイス１４９，１５１を介して接続され、試験信号及び試験結果のやりとりが行われるようになっている。
【００２４】
なお、テスタエミュレート部１４０はテスタを構成するロジック部品を一つ一つシミュレートすることは行わずに、テスタの性質に着目して、タイミングデータや波形フォーマットをメインに波形データをイベント形式に１サイクル分作り出してＨＤＬシミュレート部１５０に供給している。ＨＤＬシミュレート部１５０はそれを構成するロジック部品をイベント・ドリブン方式により一つ一つシミュレートし、１テスタサイクルが完了するまで実行する。そして、１テスタサイクルが終了した時点でその内部状態を保持したまま、シミュレートを打ち切って、そのサイクル中の出力変化をイベント形式でテスタエミュレート部１４０に転送する。テスタエミュレート部１４０はＨＤＬシミュレート部１５０からの１サイクル分の出力変化を再び解析し、期待値と比較し、パス／フェイルの判定結果を仮想レジスタ１４２や仮想メモリ１４４に格納する。このような動作を行うことによって、テスタエミュレート部１４０の波形発生の効率が良くなる。また、サイクル毎にデータを処理しているのでデータの転送効率が良くなる。また、場合によっては、複数サイクルをまとめて処理してもよい。
【００２５】
上述したエミュレータ制御部１１０及びテスタエミュレート部１４０がテスタエミュレート手段に、ハードウェア記述言語シミュレート部１５０がＨＤＬシミュレート手段に、試験結果解析判定部１６０がデバッグ手段にそれぞれ対応する。
【００２６】
図１のデバッグ装置１００の動作を図面を用いて説明する。図３は、直流試験（ＤＣパラメトリック試験）又は機能試験用のデバイステストプログラム１１２を実行した場合におけるデバッグ装置１００の動作手順を示す流れ図である。このフローは、ユーザがデバイステストプログラム１１２のデバッグ動作を指示することによって処理を開始する。まず、ステップ１００でデバッグ動作の対象となるデバイステストプログラム１１２が実行される。次にステップ１０１でエミュレータ制御部１１０内の言語解析実行部１１６がデバイステストプログラム１１２の構文解析を行う。言語解析実行部１１６によって構文解析が行われた後、ステップ１０２でテスタライブラリ１１８がデバイステストプログラム１１２の命令をレジスタレベルの命令に変換し、それに基づいてデバッグ装置１００の動作に必要なデータを作成し、これらのデータをテスタエミュレート部１４０内の仮想レジスタ１４２に格納する。仮想レジスタ１４２へのデータの格納が終了すると、ステップ１０３でエミュレータ制御部１１０はテスタエミュレート部１４０に対して測定動作を指示する。
【００２７】
エミュレータ制御部１１０から測定動作の指示を受けたテスタエミュレート部１４０は、エミュレータ制御部１１０内のテスタライブラリ１１８の動作指示に応じてＨＤＬシミュレート部１５０に対して擬似的な機能試験又は直流試験（ＤＣパラメトリック試験）を行う。具体的には、ステップ１０４でエミュレータ制御部１１０内のテスタライブラリ１１８の動作指示に応じて、仮想試験実行部１４６内の機能試験実行部１４７又はＤＣパラメトリック試験実行部１４８が、仮想レジスタ１４２に格納されたデータに基づいた所定の試験信号をＨＤＬシミュレート部１５０に出力する。ステップ１０５で、ＨＤＬシミュレート部１５０は、Ｖｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいてシミュレートされた被検査用半導体デバイスに試験信号を印加し、機能試験又は直流試験（ＤＣパラメトリック試験）を行い、その試験結果に対応した測定値を出力する。ＨＤＬシミュレート部１５０から測定値が出力されると、ステップ１０６で、機能試験実行部１４７又はＤＣパラメトリック試験実行部１４８は、この測定値を仮想試験結果データとして、仮想レジスタ１４２や仮想メモリ１４８に格納する。仮想レジスタ１４２や仮想メモリ１４８に格納された仮想試験結果データは、ステップ１０７でエミュレータ制御部１１０内のテスタライブラリ１１８に出力され、テスタライブラリ１１８は、この仮想試験結果データに対応する所定の処理を行う。
【００２８】
なお、デバイステストプログラム１１２には種々の測定結果に対応してどのような動作を行うかが予め記述されているので、仮想試験結果データに対応してテスタライブラリ１１８の行う処理が、プログラム作成者の意図したものであれば、デバイステストプログラム１１２の該当箇所に誤りのないことが検証される。反対に、仮想試験結果データに対応してテスタライブラリ１１８の行う処理が、プログラム作成者の意図したものでなければ、デバイステストプログラム１１２の該当箇所に誤りがあることが検証される。このようにしてデバイステストプログラム１１２のデバッグ動作が行われる。
【００２９】
このように、ＨＤＬシミュレート部１５０は、実際の被検査用半導体デバイス２５０の設計時におけるＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいて半導体デバイスをシミュレートしており、製造誤差や製造欠陥のない理想的な半導体デバイスに対して試験を行うことになるので、実際に製造された良品の被検査用半導体デバイスを用いた場合よりもバラツキが少なく、試験時における動作を的確にエミュレートすることができ、デバイステストプログラム１１２のデバッグの精度を高めることが可能となる。
【００３０】
また、上述した実施の形態では、被検査用半導体デバイス２５０の試験を行うデバイステストプログラムをデバッグするデバッグ装置１００について考えたが、被検査用半導体デバイスの種類としては、Ｖｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルによって特定される半導体メモリ、各種のプロセッサ、ロジック用のＩＣ等、様々なものが考えられる。
【００３１】
なお、上述の実施の形態では、実際の被検査用半導体デバイスの設計時におけるＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいて半導体デバイスをシミュレートする場合について説明したが、半導体試験用プログラムデバック用に特別に作成されたＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルを用いて半導体デバイスをシミュレートするようにしてもよい。
【００３２】
また、上述の実施の形態では、半導体試験用プログラムをデバッグする場合について説明したが、正式な半導体試験用プログラムを用いてＶｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルに基づいてシミュレートされた半導体デバイスを試験することによって、Ｖｅｒｉｌｏｇ−ＨＤＬファイル又はＶＨＤＬファイルをデバッグするようにしてもよい。
【００３３】
【発明の効果】
上述したように本発明によれば、実際の被検査用半導体デバイスに対して半導体試験用プログラムを動作させた場合と同様の試験結果を得て、この試験結果に基づいて半導体試験用プログラムの内容を的確に検証することができるという効果がある。
【図面の簡単な説明】
【図１】本実施形態のデバッグ装置の全体構成を示す図である。
【図２】半導体試験装置の全体構成を示す図である。
【図３】デバイステストプログラムを実行した場合のデバッグ装置の動作手順を示す流れ図である。
【符号の説明】
１００デバッグ装置
１１０エミュレータ制御部
１１２デバイステストプログラム
１４０テスタエミュレート部
１４６仮想試験実行部
１４７機能試験実行部
１４８ＤＣパラメトリック試験実行部
１５０ＨＤＬシミュレート部
１４９，１５１プログラミング言語インターフェイス
１６０試験結果解析判定部

Claims

半導体試験用プログラムに基づいて被検査用半導体デバイスに印加される試験信号を疑似的に発生して半導体試験装置の動作をエミュレートするテスタエミュレート手段と、
ハードウェア記述言語に基づいて前記被検査用半導体デバイスをシミュレートし、シミュレートされた前記被検査半導体デバイスに前記テスタエミュレート手段から出力される前記試験信号を供給し、この試験信号の供給に応じて前記被検査用半導体デバイスから出力される信号をシミュレートして出力するハードウェア記述言語シミュレート手段と、
前記ハードウェア記述言語シミュレート手段によってシミュレートされた前記被検査用半導体デバイスから出力される信号に基づいて前記半導体試験用プログラムのデバッグを行うデバッグ手段と
を含んで構成されることを特徴とする半導体試験用プログラムデバッグ装置。
請求項１において、
前記ハードウェア記述言語シミュレート手段は、前記ハードウェア記述言語としてＶｅｒｉｌｏｇ−ＨＤＬに基づいて前記被検査用半導体デバイスをシミュレートすることを特徴とする半導体試験用プログラムデバッグ装置。
請求項１において、
前記ハードウェア記述言語シミュレート手段は、前記ハードウェア記述言語としてＶＨＤＬに基づいて前記被検査用半導体デバイスをシミュレートすることを特徴とする半導体試験用プログラムデバッグ装置。