JP3162316B2 - 電子回路テスト用システム - Google Patents
電子回路テスト用システムInfo
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Description
【0001】
【発明の属する技術分野】本発明は電子回路テスト用シ
ステムに関する。特に、本発明は、電子回路の電気的特
性、回路故障の有無、論理回路の論理的正当性等を測定
し、又検査し、電子回路の良、不良を判定する論理回路
テストを実施する電子回路テスト用システムに関する。
ステムに関する。特に、本発明は、電子回路の電気的特
性、回路故障の有無、論理回路の論理的正当性等を測定
し、又検査し、電子回路の良、不良を判定する論理回路
テストを実施する電子回路テスト用システムに関する。
【0002】
【従来の技術】電子回路の電気的特性、回路故障の有
無、論理回路の論理的正当性等を測定し又検査し論理回
路の良/不良を判定するテストシステムとして、インサ
ーキットテスタ(ICT)、エルエスアイテスタ(LS
Iテスタ)等が知られている。この種のテストシステム
は、入力値、期待値を含むテーブル形式のテストパター
ンをロードし、テストシステム内のCPU上で検証プロ
グラムを実行し、検証対象回路において入力値に対する
出力値と期待値との間の比較を行う。検証対象回路の出
力値が期待値と一致している場合には検証対象回路は良
品であり、一致しない場合には検証対象回路は不良品と
して判定される。
無、論理回路の論理的正当性等を測定し又検査し論理回
路の良/不良を判定するテストシステムとして、インサ
ーキットテスタ(ICT)、エルエスアイテスタ(LS
Iテスタ)等が知られている。この種のテストシステム
は、入力値、期待値を含むテーブル形式のテストパター
ンをロードし、テストシステム内のCPU上で検証プロ
グラムを実行し、検証対象回路において入力値に対する
出力値と期待値との間の比較を行う。検証対象回路の出
力値が期待値と一致している場合には検証対象回路は良
品であり、一致しない場合には検証対象回路は不良品と
して判定される。
【0003】入出力端子の不整合等により、既存のテス
トシステムを使用した検証対象回路のテストが直接実行
できない場合には、別途テスト用治具が作成され、この
テスト用治具を使用してテストが実行される。
トシステムを使用した検証対象回路のテストが直接実行
できない場合には、別途テスト用治具が作成され、この
テスト用治具を使用してテストが実行される。
【0004】図13は従来技術に係るデジタル回路設
計、特にLSI回路設計の開発過程及び設計された回路
の検証過程を示すフロー図である。電子回路の大規模
化、複雑化に対応する設計手法として、特にLSI回路
設計を中心に抽象度の高い形態であるハードウエア記述
言語(Hardware Description Language、以下、単に
HDLという。)による設計手法が普及し浸透してい
る。HDLによる設計手法は、主として抽象度の高いレ
ジスタ転送レベル機能記述データ(以下、単にRTLと
いう。)を論理回路データ(以下、ネットリストとい
う。)に変換する論理合成技術を用いた回路設計に利用
されている。
計、特にLSI回路設計の開発過程及び設計された回路
の検証過程を示すフロー図である。電子回路の大規模
化、複雑化に対応する設計手法として、特にLSI回路
設計を中心に抽象度の高い形態であるハードウエア記述
言語(Hardware Description Language、以下、単に
HDLという。)による設計手法が普及し浸透してい
る。HDLによる設計手法は、主として抽象度の高いレ
ジスタ転送レベル機能記述データ(以下、単にRTLと
いう。)を論理回路データ(以下、ネットリストとい
う。)に変換する論理合成技術を用いた回路設計に利用
されている。
【0005】図13において、設計された回路の仮想デ
ータ(検証対象データ)132をシミュレーションで検
証するには、回路を動作させる入力値データと、回路動
作の結果出力される出力信号値が正しいことを確認する
ための出力期待値データとを用意する必要がある。一般
的に、これらのデータは決められた周期毎の信号値をテ
ーブル形式で定義したパターンとして記述される。しか
しながら、HDLの機能であるタイミング記述や繰り返
し記述などにより特定のシーケンスを少ない記述量で実
現し、入力値の入力タイミング/出力と期待値の比較タ
イミングを非同期的に自由に設定できる等の利点から、
検証対象回路の周辺回路の動作、機能を記述したHDL
テストベンチ(HDL記述データ)131を作成し、こ
のHDLテストベンチ131によって能動的に入力値の
印加や仮想回路データ132の出力と期待値データの比
較をシミュレートする検証手法を採用するケースが増加
している。
ータ(検証対象データ)132をシミュレーションで検
証するには、回路を動作させる入力値データと、回路動
作の結果出力される出力信号値が正しいことを確認する
ための出力期待値データとを用意する必要がある。一般
的に、これらのデータは決められた周期毎の信号値をテ
ーブル形式で定義したパターンとして記述される。しか
しながら、HDLの機能であるタイミング記述や繰り返
し記述などにより特定のシーケンスを少ない記述量で実
現し、入力値の入力タイミング/出力と期待値の比較タ
イミングを非同期的に自由に設定できる等の利点から、
検証対象回路の周辺回路の動作、機能を記述したHDL
テストベンチ(HDL記述データ)131を作成し、こ
のHDLテストベンチ131によって能動的に入力値の
印加や仮想回路データ132の出力と期待値データの比
較をシミュレートする検証手法を採用するケースが増加
している。
【0006】
【発明が解決しようとする課題】上記HDLテストベン
チ131で検証された仮想回路データ132に基づき実
回路142が製作された後には、この実回路142の電
気的特性及び論理的正当性が検証される。HDLテスト
ベンチ131と同様の検証が実行できるテスト環境が必
要とされるが、現状は下記の問題を抱えている。
チ131で検証された仮想回路データ132に基づき実
回路142が製作された後には、この実回路142の電
気的特性及び論理的正当性が検証される。HDLテスト
ベンチ131と同様の検証が実行できるテスト環境が必
要とされるが、現状は下記の問題を抱えている。
【0007】代表的な汎用電子回路テストシステムであ
るICT/LSIテスタ140は入力値データ及び出力
期待値データの入力により検証対象回路のテストを実施
できる。通常、これらのデータはテーブル形式の入力値
パターン134及び出力期待値パターン135として、
又テストシステム140に内蔵されたCPU139で動
作する検証用プログラム136としてテストシステムに
入力される。入力値パターン134、出力期待値パター
ン135はそれぞれHDLテストベンチ131を使用し
たシミュレーション実行時に使用された入力値データ、
出力期待値データに基づきテーブル形式に変換する手段
が必要である。このテーブル形式の入力値パターン13
4及び出力期待値パターン135の作成において、HD
Lテストベンチ131が繰り返し記述を多く含む場合に
は生成される入力値パターン134及び出力期待値パタ
ーン135が長大になる。このため、テストシステム1
40に付随する入力値データを記憶する入力値メモリ1
37、出力期待値データを記憶する出力期待値メモリ1
38がいずれも不足するという問題がある。この問題の
解決には、入力値パターン134、出力期待値パターン
135のそれぞれを複数に分割し、分割された入力値パ
ターン134、分割された出力期待値パターン135を
それぞれメモリ137及び138に逐次ロードし出力期
待値データによる出力期待値の比較を行うLSIテスタ
の使用が考えられる。しかしながら、このLSIテスタ
においては、各パターン134、135の分割に伴うメ
モリ137、138へのロード処理の増加というオーバ
ーヘッド、すなわち入力値メモリ137に入力値データ
を記憶し出力期待値メモリ138に出力期待値データを
記憶する処理全体に要する時間が増大し、回路検証時間
が長くなるという問題がある。
るICT/LSIテスタ140は入力値データ及び出力
期待値データの入力により検証対象回路のテストを実施
できる。通常、これらのデータはテーブル形式の入力値
パターン134及び出力期待値パターン135として、
又テストシステム140に内蔵されたCPU139で動
作する検証用プログラム136としてテストシステムに
入力される。入力値パターン134、出力期待値パター
ン135はそれぞれHDLテストベンチ131を使用し
たシミュレーション実行時に使用された入力値データ、
出力期待値データに基づきテーブル形式に変換する手段
が必要である。このテーブル形式の入力値パターン13
4及び出力期待値パターン135の作成において、HD
Lテストベンチ131が繰り返し記述を多く含む場合に
は生成される入力値パターン134及び出力期待値パタ
ーン135が長大になる。このため、テストシステム1
40に付随する入力値データを記憶する入力値メモリ1
37、出力期待値データを記憶する出力期待値メモリ1
38がいずれも不足するという問題がある。この問題の
解決には、入力値パターン134、出力期待値パターン
135のそれぞれを複数に分割し、分割された入力値パ
ターン134、分割された出力期待値パターン135を
それぞれメモリ137及び138に逐次ロードし出力期
待値データによる出力期待値の比較を行うLSIテスタ
の使用が考えられる。しかしながら、このLSIテスタ
においては、各パターン134、135の分割に伴うメ
モリ137、138へのロード処理の増加というオーバ
ーヘッド、すなわち入力値メモリ137に入力値データ
を記憶し出力期待値メモリ138に出力期待値データを
記憶する処理全体に要する時間が増大し、回路検証時間
が長くなるという問題がある。
【0008】さらに、前述の検証用プログラム136は
HDLテストベンチ131と同様なものを再作成によっ
て作成したものである。HDLテストベンチ131にお
いては非同期的で自由なタイミング設定が可能である。
しかしながら、ICT/LSIテスタ140において
は、実回路(検証対象回路)142の特定信号(バス信
号等)の変化、周期内の一定相対時刻における入力値の
変化/出力期待値の比較等、タイミング設定が限定され
ているので、HDLテストベンチ131と同等の検証が
必ずしも実施できないという問題がある。この問題を解
決するには、整合性を確保する治具141が作成され
る。しかしながら、治具141は作成に時間がかかるだ
けでなく、製作コストが必要になるという問題がある。
HDLテストベンチ131と同様なものを再作成によっ
て作成したものである。HDLテストベンチ131にお
いては非同期的で自由なタイミング設定が可能である。
しかしながら、ICT/LSIテスタ140において
は、実回路(検証対象回路)142の特定信号(バス信
号等)の変化、周期内の一定相対時刻における入力値の
変化/出力期待値の比較等、タイミング設定が限定され
ているので、HDLテストベンチ131と同等の検証が
必ずしも実施できないという問題がある。この問題を解
決するには、整合性を確保する治具141が作成され
る。しかしながら、治具141は作成に時間がかかるだ
けでなく、製作コストが必要になるという問題がある。
【0009】本発明は上記課題を解決するためになされ
たものである。従って、本発明は、シミュレーションに
おいて仮想回路データの検証に使用した仮想検証環境す
なわちHDLテストベンチを実回路の検証に転用し、実
回路の検証作業の作業量の低減及び作業時間の短縮を図
るとともに、仮想検証環境と同等の柔軟なタイミング設
定機能を有し、検証に要する記憶媒体容量を低減できる
製造検証環境を実現可能な電子回路テスト用システムの
提供を目的とする。
たものである。従って、本発明は、シミュレーションに
おいて仮想回路データの検証に使用した仮想検証環境す
なわちHDLテストベンチを実回路の検証に転用し、実
回路の検証作業の作業量の低減及び作業時間の短縮を図
るとともに、仮想検証環境と同等の柔軟なタイミング設
定機能を有し、検証に要する記憶媒体容量を低減できる
製造検証環境を実現可能な電子回路テスト用システムの
提供を目的とする。
【0010】
【課題を解決するための手段】上記課題を解決するため
に、第1の発明に係る電子回路テスト用システムは、ハ
ードウエア記述言語記述データに基づくシミュレーショ
ンにより検証された仮想電子回路に基づき製作された電
子回路に対して電気的特性、回路故障の有無、論理的正
当性等を測定し又検査することによって当該電子回路の
良、不良を判定する電子回路テスト用システムにおい
て、ハードウエア記述言語記述データから論理合成可能
なデータへの変換を行うデータ変換手段と、前記データ
変換手段の処理結果と機能的に等価なネットリストを作
成する論理合成手段と、前記論理合成手段から出力され
るネットリストに基づきマッピングデータを作成するテ
クノロジマッピング手段と、前記テクノロジマッピング
手段から出力されるマッピングデータに基づきハードウ
エア記述言語記述データと等価な回路を構築するプログ
ラム可能なデバイスと、前記プログラム可能なデバイス
を動作させる基本タイミング信号を生成する基本タイミ
ング生成手段と、前記プログラム可能なデバイスへマッ
ピングデータを書き込むとともに、前記基本タイミング
生成手段の基本タイミング信号の生成動作を制御する制
御手段と、前記プログラム可能なデバイスに接続され、
検証対象の電子回路を接続する製造検証対象回路との接
続部とを備え、前記データ変換手段は、そのまま論理合
成できないデータがハードウエア記述言語記述データに
含まれているときにはそのデータを擬似的に論理合成可
能な形式に変更し、論理合成可能なデータと併合してか
らデータ変換を行うものである。
に、第1の発明に係る電子回路テスト用システムは、ハ
ードウエア記述言語記述データに基づくシミュレーショ
ンにより検証された仮想電子回路に基づき製作された電
子回路に対して電気的特性、回路故障の有無、論理的正
当性等を測定し又検査することによって当該電子回路の
良、不良を判定する電子回路テスト用システムにおい
て、ハードウエア記述言語記述データから論理合成可能
なデータへの変換を行うデータ変換手段と、前記データ
変換手段の処理結果と機能的に等価なネットリストを作
成する論理合成手段と、前記論理合成手段から出力され
るネットリストに基づきマッピングデータを作成するテ
クノロジマッピング手段と、前記テクノロジマッピング
手段から出力されるマッピングデータに基づきハードウ
エア記述言語記述データと等価な回路を構築するプログ
ラム可能なデバイスと、前記プログラム可能なデバイス
を動作させる基本タイミング信号を生成する基本タイミ
ング生成手段と、前記プログラム可能なデバイスへマッ
ピングデータを書き込むとともに、前記基本タイミング
生成手段の基本タイミング信号の生成動作を制御する制
御手段と、前記プログラム可能なデバイスに接続され、
検証対象の電子回路を接続する製造検証対象回路との接
続部とを備え、前記データ変換手段は、そのまま論理合
成できないデータがハードウエア記述言語記述データに
含まれているときにはそのデータを擬似的に論理合成可
能な形式に変更し、論理合成可能なデータと併合してか
らデータ変換を行うものである。
【0011】第2の発明に係る電子回路テスト用システ
ムは、第1の発明において、前記ハードウエア記述言語
記述データに含まれる時間情報及び制御情報を抽出する
時間/制御情報抽出手段と、前記電子回路に入力値デー
タを入力する入力タイミングを調整する入力タイミング
調整手段と、前記電子回路から出力される出力データの
値をサンプリングするためのストローブ信号を生成する
出力ストローブ信号生成手段と、を備えたものである。
ムは、第1の発明において、前記ハードウエア記述言語
記述データに含まれる時間情報及び制御情報を抽出する
時間/制御情報抽出手段と、前記電子回路に入力値デー
タを入力する入力タイミングを調整する入力タイミング
調整手段と、前記電子回路から出力される出力データの
値をサンプリングするためのストローブ信号を生成する
出力ストローブ信号生成手段と、を備えたものである。
【0012】第3の発明に係る電子回路テスト用システ
ムは、第2の発明において、入力値データを入力する入
力タイミング、ストローブ信号の出力タイミング、ブレ
ークポイントのいずれかを人手で設定でき又調整を行え
る手動調整インターフェース手段を備えたものである。
ムは、第2の発明において、入力値データを入力する入
力タイミング、ストローブ信号の出力タイミング、ブレ
ークポイントのいずれかを人手で設定でき又調整を行え
る手動調整インターフェース手段を備えたものである。
【0013】第4の発明に係る電子回路テスト用システ
ムは、第1の発明において、前記ハードウエア記述言語
記述データのデータ内容が前記電子回路の検証に転用可
能か否かを判定する製造検証可能条件の判定手段を備え
たものである。
ムは、第1の発明において、前記ハードウエア記述言語
記述データのデータ内容が前記電子回路の検証に転用可
能か否かを判定する製造検証可能条件の判定手段を備え
たものである。
【0014】第5の発明に係る電子回路テスト用システ
ムは、第1の発明において、前記製造検証対象回路との
接続部に存在する複数の端子にいずれの信号を割り当て
るかを指定するプローブ割り当て情報指示手段を備えた
ものである。
ムは、第1の発明において、前記製造検証対象回路との
接続部に存在する複数の端子にいずれの信号を割り当て
るかを指定するプローブ割り当て情報指示手段を備えた
ものである。
【0015】第6の発明に係る電子回路テスト用システ
ムは、第1の発明において、前記製造検証結果を表示す
る表示手段を備えたものである。
ムは、第1の発明において、前記製造検証結果を表示す
る表示手段を備えたものである。
【0016】
実施の形態1.以下、本発明の実施の形態について説明
する。図1は本発明に係る論理回路向け電子回路テスト
用システムの実施の形態1の全体構成を示すブロック図
である。本実施の形態に係る電子回路テスト用システム
は、大きく分けてHDLテストベンチ1からマッピング
データ11の生成に至る処理を実施する計算機12、テ
ストシステム本体21の2つのユニットを備える。
する。図1は本発明に係る論理回路向け電子回路テスト
用システムの実施の形態1の全体構成を示すブロック図
である。本実施の形態に係る電子回路テスト用システム
は、大きく分けてHDLテストベンチ1からマッピング
データ11の生成に至る処理を実施する計算機12、テ
ストシステム本体21の2つのユニットを備える。
【0017】前記電子回路テスト用システムにおいて、
まず、計算機12の構成及び処理内容について説明す
る。HDLテストベンチ1は製造検証可能条件判定ルー
チン2、論理合成可能なデータへの変換ルーチン3及び
時間/制御情報抽出ルーチン4の3つの処理ルーチンを
包含するHDL解析プログラム5を備える。HDLテス
トベンチ1はこのHDL解析プログラム5によって読み
込まれ、HDLテストベンチ1の解析が行われる。
まず、計算機12の構成及び処理内容について説明す
る。HDLテストベンチ1は製造検証可能条件判定ルー
チン2、論理合成可能なデータへの変換ルーチン3及び
時間/制御情報抽出ルーチン4の3つの処理ルーチンを
包含するHDL解析プログラム5を備える。HDLテス
トベンチ1はこのHDL解析プログラム5によって読み
込まれ、HDLテストベンチ1の解析が行われる。
【0018】以下に、HDL解析プログラム5の各ルー
チンについて説明する。図2は製造検証可能条件判定ル
ーチン2のフローチャートである。製造検証可能条件判
定ルーチン2はHDLテストベンチ1の記述に含まれる
製造検証可否を判定する。製造検証可否判定ステップ3
2によって製造検証不可能と判定された場合、ステップ
33により処理中断若しくは強制的な実行継続のいずれ
かが自動的若しくはオペレータとの対話的指示により選
択される。強制的実行継続の場合には代替処理がステッ
プ34により実施される。製造検証不可能の判定基準及
び強制的に実行継続する場合の例外処理はプログラム内
部あるいは外部ファイルとして存在するルールデータベ
ース31に保管されている。
チンについて説明する。図2は製造検証可能条件判定ル
ーチン2のフローチャートである。製造検証可能条件判
定ルーチン2はHDLテストベンチ1の記述に含まれる
製造検証可否を判定する。製造検証可否判定ステップ3
2によって製造検証不可能と判定された場合、ステップ
33により処理中断若しくは強制的な実行継続のいずれ
かが自動的若しくはオペレータとの対話的指示により選
択される。強制的実行継続の場合には代替処理がステッ
プ34により実施される。製造検証不可能の判定基準及
び強制的に実行継続する場合の例外処理はプログラム内
部あるいは外部ファイルとして存在するルールデータベ
ース31に保管されている。
【0019】図3はHDLテストベンチ1において製造
検証不可能なデータ例を示す図である。図3に示すHD
Lテストベンチ1には、実回路(素子)において測定不
可能な遅延精度と、実回路の外部端子から観測不可能な
内部信号への参照とを示すデータが含まれる。測定不可
能な遅延精度のデータに対して強制的に処理を継続する
場合には、例えば測定不可能な遅延精度を有する数値を
四捨五入し精度を緩和する丸め処理が行われる。また、
測定不可能な遅延精度のデータに対して強制的に処理を
継続する場合には、当該の測定不可能データに関する記
述内容を削除し後続の処理に渡す処理が行われる。
検証不可能なデータ例を示す図である。図3に示すHD
Lテストベンチ1には、実回路(素子)において測定不
可能な遅延精度と、実回路の外部端子から観測不可能な
内部信号への参照とを示すデータが含まれる。測定不可
能な遅延精度のデータに対して強制的に処理を継続する
場合には、例えば測定不可能な遅延精度を有する数値を
四捨五入し精度を緩和する丸め処理が行われる。また、
測定不可能な遅延精度のデータに対して強制的に処理を
継続する場合には、当該の測定不可能データに関する記
述内容を削除し後続の処理に渡す処理が行われる。
【0020】HDLテストベンチ1には、論理合成可能
なRTL記述とハードウエアの動作を高位の概念で記述
した動作記述とが混在するのが一般的である。動作記述
は、そのままでは論理合成ができずテストシステム本体
21のプログラム可能なデバイス13に回路を構築でき
ないので、擬似的にRTL化を行う。
なRTL記述とハードウエアの動作を高位の概念で記述
した動作記述とが混在するのが一般的である。動作記述
は、そのままでは論理合成ができずテストシステム本体
21のプログラム可能なデバイス13に回路を構築でき
ないので、擬似的にRTL化を行う。
【0021】図4は擬似疑似RTL化を行う手法を示す
図である。HDLテストベンチ1のデータ41には65
ナノ秒と25ナノ秒の2つの相対遅延データが記述され
ている。このデータ41は波形44として示される。擬
似RTL化は、基準タイミング信号42を用意し、波形
44における変化点から遡って最初の基準タイミング信
号42の有効変化点で同期的に変化する中間信号43を
生成し、基準タイミング信号42の有効変化点から波形
44の変化点の差分に相当する遅延45及び46を中間
信号43に挿入することにより実現される。
図である。HDLテストベンチ1のデータ41には65
ナノ秒と25ナノ秒の2つの相対遅延データが記述され
ている。このデータ41は波形44として示される。擬
似RTL化は、基準タイミング信号42を用意し、波形
44における変化点から遡って最初の基準タイミング信
号42の有効変化点で同期的に変化する中間信号43を
生成し、基準タイミング信号42の有効変化点から波形
44の変化点の差分に相当する遅延45及び46を中間
信号43に挿入することにより実現される。
【0022】前記RTL化の処理は図1に示す論理合成
可能なデータヘの変換ルーチン3により行われる。論理
合成可能なデータヘの変換ルーチン3においては、擬似
RTL化されたデータと、もともとHDLテストベンチ
1に含まれる論理合成可能なRTLとを併合し、HDL
テストベンチ1に含まれるテスト終了、ブレークポイン
ト、エラー発生時のメッセージ出力等の制御を制御部1
9に指示するための制御信号を出力する付加回路を備え
る。
可能なデータヘの変換ルーチン3により行われる。論理
合成可能なデータヘの変換ルーチン3においては、擬似
RTL化されたデータと、もともとHDLテストベンチ
1に含まれる論理合成可能なRTLとを併合し、HDL
テストベンチ1に含まれるテスト終了、ブレークポイン
ト、エラー発生時のメッセージ出力等の制御を制御部1
9に指示するための制御信号を出力する付加回路を備え
る。
【0023】非同期タイミングの処理は時間/制御情報
抽出ルーチン4により行われ、時間/制御情報抽出ルー
チン4は時間情報7を抽出する。また、HDLテストベ
ンチ1に含まれる制御情報、及びプローブ割り当て情報
指示手段9から入力される検証対象回路との接続部15
の端子と検証対象回路との間の結線情報は、前記時間/
制御情報抽出ルーチン4により制御情報6として抽出さ
れる。この制御情報6は制御部19にメッセージ出力の
制御等、具体的な内容を指示する情報として生成され
る。
抽出ルーチン4により行われ、時間/制御情報抽出ルー
チン4は時間情報7を抽出する。また、HDLテストベ
ンチ1に含まれる制御情報、及びプローブ割り当て情報
指示手段9から入力される検証対象回路との接続部15
の端子と検証対象回路との間の結線情報は、前記時間/
制御情報抽出ルーチン4により制御情報6として抽出さ
れる。この制御情報6は制御部19にメッセージ出力の
制御等、具体的な内容を指示する情報として生成され
る。
【0024】前記論理合成可能なデータヘの変換ルーチ
ン3から出力されたRTLデータは論理合成部8及びテ
クノロジマッピング部10によってプログラム可能なデ
バイス13に対するマッピングデータ11に変換され
る。図6はマッピングデータ11の変換処理を示すフロ
ーチャートである。HDLテストベンチ1の記述内容に
は検証対象回路の呼び出しを行う構造記述データ51が
含まれる。図5は構造記述データ51の一例を示す図で
ある。この構造記述データ51は、図6に示すように、
論理合成対象外であるために検証対象回路指定ステップ
61により指定され、ブラックボックスとして扱われ
る。論理合成部8及びテクノロジマッピング部10には
既知の技術が便用され、この既知の技術によりマッピン
グデータ11が生成される。すなわち、プログラム可能
なデバイス13の内部セルの論理、動作速度、ドライブ
強度、負荷容量等のテクノロジ情報63と、ユーザによ
って与えられる設計制約情報64とに基づき、所望の回
路を実現するマッピングデータ11が生成される。この
マッピングデータ11の生成に際して、プログラム可能
なデバイス13の端子と検証対象回路との接続部15の
端子との間は1対1対応で結線されるので、検証対象回
路の端子とプログラム可能なデバイス13のインタフェ
ース信号がユーザ所望の接続関係となる様に、プローブ
割り当て情報指示手段9によって与えられる検証対象回
路との接続部15の信号割り当て情報62をもとにプロ
グラム可能なデバイス13の入力/出力信号の特定の端
子にデバイス13の外部インタフェース信号を固定的に
割付ける条件が使用される。
ン3から出力されたRTLデータは論理合成部8及びテ
クノロジマッピング部10によってプログラム可能なデ
バイス13に対するマッピングデータ11に変換され
る。図6はマッピングデータ11の変換処理を示すフロ
ーチャートである。HDLテストベンチ1の記述内容に
は検証対象回路の呼び出しを行う構造記述データ51が
含まれる。図5は構造記述データ51の一例を示す図で
ある。この構造記述データ51は、図6に示すように、
論理合成対象外であるために検証対象回路指定ステップ
61により指定され、ブラックボックスとして扱われ
る。論理合成部8及びテクノロジマッピング部10には
既知の技術が便用され、この既知の技術によりマッピン
グデータ11が生成される。すなわち、プログラム可能
なデバイス13の内部セルの論理、動作速度、ドライブ
強度、負荷容量等のテクノロジ情報63と、ユーザによ
って与えられる設計制約情報64とに基づき、所望の回
路を実現するマッピングデータ11が生成される。この
マッピングデータ11の生成に際して、プログラム可能
なデバイス13の端子と検証対象回路との接続部15の
端子との間は1対1対応で結線されるので、検証対象回
路の端子とプログラム可能なデバイス13のインタフェ
ース信号がユーザ所望の接続関係となる様に、プローブ
割り当て情報指示手段9によって与えられる検証対象回
路との接続部15の信号割り当て情報62をもとにプロ
グラム可能なデバイス13の入力/出力信号の特定の端
子にデバイス13の外部インタフェース信号を固定的に
割付ける条件が使用される。
【0025】次に、前記電子回路テスト用システムのテ
ストシステム本体21の構成及び動作について説明す
る。基本タイミング生成部16はプログラム可能なデバ
イス13、入力タイミング生成部14、出力ストローブ
信号生成部20のそれぞれに動作の基準となる複数のタ
イミング信号を供給する。検証対象回路との接続部15
には電子回路テスト用システムの用途に応じて用意され
る既知の接続手段が使用される。すなわち、既知の接続
手段には、テストプローブ、コネクタ、LSIソケット
等が使用される。この検証対象回路との接続部15は端
子のオープン、回路の故障をチェックするための電流又
は電圧を測定する電流/電圧測定回路(図示しない)を
内蔵し、この電流/電圧測定回路は制御部19に対して
測定結果の情報を供給する。
ストシステム本体21の構成及び動作について説明す
る。基本タイミング生成部16はプログラム可能なデバ
イス13、入力タイミング生成部14、出力ストローブ
信号生成部20のそれぞれに動作の基準となる複数のタ
イミング信号を供給する。検証対象回路との接続部15
には電子回路テスト用システムの用途に応じて用意され
る既知の接続手段が使用される。すなわち、既知の接続
手段には、テストプローブ、コネクタ、LSIソケット
等が使用される。この検証対象回路との接続部15は端
子のオープン、回路の故障をチェックするための電流又
は電圧を測定する電流/電圧測定回路(図示しない)を
内蔵し、この電流/電圧測定回路は制御部19に対して
測定結果の情報を供給する。
【0026】図7はプログラム可能なデバイス13の詳
細なブロック構成図である。プログラム可能なデバイス
13はマッピングデータ11が書き込まれることにより
入力値印加部71、出力期待値比較部72、制御信号処
理部73が構築される。入力値印加部71、出力期待値
比較部72、制御信号処理部73のそれぞれは基本タイ
ミング生成部16から供給される基本タイミング信号を
クロックとして動作する。入力値印加部71から出力さ
れる入力値データは入力タイミング調整部14を経由し
て検証対象回路との接続部15に供給され、この入力値
データは検証対象回路との接続部15に接続される検査
対象回路に供給される。検査対象回路の出力は検証対象
回路との接続部15から出力期待値比較部72に直接供
給される。入力値印加部71と検証対象回路との接続部
15との間、出力期待値比較部72と検証対象回路との
接続部15との間はいずれも1対1対応において結線さ
れる。また、出力期待値比較部72には出力ストローブ
信号生成部20からストローブ信号が供給される。
細なブロック構成図である。プログラム可能なデバイス
13はマッピングデータ11が書き込まれることにより
入力値印加部71、出力期待値比較部72、制御信号処
理部73が構築される。入力値印加部71、出力期待値
比較部72、制御信号処理部73のそれぞれは基本タイ
ミング生成部16から供給される基本タイミング信号を
クロックとして動作する。入力値印加部71から出力さ
れる入力値データは入力タイミング調整部14を経由し
て検証対象回路との接続部15に供給され、この入力値
データは検証対象回路との接続部15に接続される検査
対象回路に供給される。検査対象回路の出力は検証対象
回路との接続部15から出力期待値比較部72に直接供
給される。入力値印加部71と検証対象回路との接続部
15との間、出力期待値比較部72と検証対象回路との
接続部15との間はいずれも1対1対応において結線さ
れる。また、出力期待値比較部72には出力ストローブ
信号生成部20からストローブ信号が供給される。
【0027】図8は入力タイミング調整部14のブロッ
ク構成図である。入力タイミング調整部14は、前述の
図1に示す時間情報7を記憶するメモリ83、メモリ8
3に記憶された時間情報7の読み出しに必要なアドレス
を生成するアドレス生成部82及び遅延時間が調整でき
る遅延回路84を含むサブ回路81を検証対象回路への
入力信号毎に備える。前記遅延回路84を動作させるタ
イミング信号はプログラム可能なデバイス13のタイミ
ング信号より高速に設定され、遅延回路84はHDLテ
ストベンチ1の遅延精度において動作する。時間情報7
はメモリ83に書き込まれ、この書き込まれた時間情報
7はアドレス生成部82により生成されるメモリアドレ
スに従って読み出され、この読み出された時間情報7に
従い遅延回路84は動的に遅延時間を調整する。入力タ
イミング調整部14の出力である検証対象回路への各入
力信号に変化があった際に、当該信号のメモリアドレス
が更新される。通常は1ずつ加算されるが、繰り返し文
の末端の処理が完了した時には、繰り返し文の先頭に位
置する時間情報までメモリアドレスを戻す必要があるの
で、時間情報7にはアドレス制御情報86として報知す
べき戻り先アドレス情報も含まれる。
ク構成図である。入力タイミング調整部14は、前述の
図1に示す時間情報7を記憶するメモリ83、メモリ8
3に記憶された時間情報7の読み出しに必要なアドレス
を生成するアドレス生成部82及び遅延時間が調整でき
る遅延回路84を含むサブ回路81を検証対象回路への
入力信号毎に備える。前記遅延回路84を動作させるタ
イミング信号はプログラム可能なデバイス13のタイミ
ング信号より高速に設定され、遅延回路84はHDLテ
ストベンチ1の遅延精度において動作する。時間情報7
はメモリ83に書き込まれ、この書き込まれた時間情報
7はアドレス生成部82により生成されるメモリアドレ
スに従って読み出され、この読み出された時間情報7に
従い遅延回路84は動的に遅延時間を調整する。入力タ
イミング調整部14の出力である検証対象回路への各入
力信号に変化があった際に、当該信号のメモリアドレス
が更新される。通常は1ずつ加算されるが、繰り返し文
の末端の処理が完了した時には、繰り返し文の先頭に位
置する時間情報までメモリアドレスを戻す必要があるの
で、時間情報7にはアドレス制御情報86として報知す
べき戻り先アドレス情報も含まれる。
【0028】図9は出力ストローブ信号生成部20のブ
ロック構成図である。出力ストローブ信号生成部20
は、時間情報7を記憶するメモリ93、メモリ93に記
憶された時間情報7の読み出しに必要なアドレスを生成
するアドレス生成部92、遅延時間が調整できる遅延回
路94及びパルス発生器95を含むサブ回路91を検証
対象回路への各出力信号毎に備える。つまり、出力スト
ローブ信号生成部20は入力タイミング調整部14のサ
ブ回路81にパルス発生器95を付加した構成のサブ回
路91により構築される。メモリアドレスの制御動作は
入力タイミング調整部14の制御動作と同様である。メ
モリ93から読み出された時間情報7を受け、パルス発
生器95はストローブ信号としてパルスを発生し、この
パルスにより遅延回路94は所望のタイミングでパルス
波形のストローブ信号を出力する。
ロック構成図である。出力ストローブ信号生成部20
は、時間情報7を記憶するメモリ93、メモリ93に記
憶された時間情報7の読み出しに必要なアドレスを生成
するアドレス生成部92、遅延時間が調整できる遅延回
路94及びパルス発生器95を含むサブ回路91を検証
対象回路への各出力信号毎に備える。つまり、出力スト
ローブ信号生成部20は入力タイミング調整部14のサ
ブ回路81にパルス発生器95を付加した構成のサブ回
路91により構築される。メモリアドレスの制御動作は
入力タイミング調整部14の制御動作と同様である。メ
モリ93から読み出された時間情報7を受け、パルス発
生器95はストローブ信号としてパルスを発生し、この
パルスにより遅延回路94は所望のタイミングでパルス
波形のストローブ信号を出力する。
【0029】図10はストローブ信号の具体的な波形を
示す図である。図10において、HDLテストベンチ1
のデータ101は信号out1の期待値比較を行ってお
り、65ナノ秒と25ナノ秒の2つの相対遅延データが
記述されている。この遅延記述データに対するストロー
ブ信号はパルス形状の波形104として示される。基準
タイミング信号102によりパルス発生器95を動作さ
せ、波形104における変化点から遡って最初の基準タ
イミング信号102の有効変化点で同期的に変化する中
間信号103を生成し、基準タイミング信号102の有
効変化点から波形104の変化点の差分に相当する遅延
105及び106を遅延回路94により中間信号103
に挿入することによりストローブ信号が生成される。
示す図である。図10において、HDLテストベンチ1
のデータ101は信号out1の期待値比較を行ってお
り、65ナノ秒と25ナノ秒の2つの相対遅延データが
記述されている。この遅延記述データに対するストロー
ブ信号はパルス形状の波形104として示される。基準
タイミング信号102によりパルス発生器95を動作さ
せ、波形104における変化点から遡って最初の基準タ
イミング信号102の有効変化点で同期的に変化する中
間信号103を生成し、基準タイミング信号102の有
効変化点から波形104の変化点の差分に相当する遅延
105及び106を遅延回路94により中間信号103
に挿入することによりストローブ信号が生成される。
【0030】プログラム可能なデバイス13の出力期待
値比較部72はこのパルス形状のストローブ信号を出力
期待値データとして比較を行い、この比較の結果は制御
信号処理部73において処理され、この処理結果は制御
部19に報知される。
値比較部72はこのパルス形状のストローブ信号を出力
期待値データとして比較を行い、この比較の結果は制御
信号処理部73において処理され、この処理結果は制御
部19に報知される。
【0031】前記図1に示す手動調整インタフェース部
18は、既存テストシステムに存在する電流、電圧等の
調整手段、HDLテストベンチ1によって与えられた入
力値タイミング情報、出力期待値比較タイミング情報を
信号毎に変更する手段を備える。ここで、HDLテスト
ベンチ1により与えられるタイミング情報は制御部19
で処理され、入力タイミング調整部14及び出力ストロ
ーブ信号生成部20の動作を調整する。例えば、制御部
19においては、非同期的に設定されるストローブポイ
ントを既存のLSIテスタと同様に一定のタイミングに
調整して測定する等の操作が実施できる。
18は、既存テストシステムに存在する電流、電圧等の
調整手段、HDLテストベンチ1によって与えられた入
力値タイミング情報、出力期待値比較タイミング情報を
信号毎に変更する手段を備える。ここで、HDLテスト
ベンチ1により与えられるタイミング情報は制御部19
で処理され、入力タイミング調整部14及び出力ストロ
ーブ信号生成部20の動作を調整する。例えば、制御部
19においては、非同期的に設定されるストローブポイ
ントを既存のLSIテスタと同様に一定のタイミングに
調整して測定する等の操作が実施できる。
【0032】制御部19は前述の図1に示す制御情報6
に基づきテストシステム本体21の全体を制御する。プ
ログラム可能なデバイス13に対して、制御部19はマ
ッピングデータ11の書き込みを行い、又制御部19は
制御信号処理部73の情報受信処理の制御を行う。検証
対象回路との接続部15に対して、制御部19は電流情
報、電圧情報の受信処理を行う。入力タイミング調整部
14及び出力ストローブ信号生成部20に対して、制御
部19はテスト開始後においてアドレス生成部82、9
2のメモリアドレス制御、手動調整インタフェース部1
8の指示に基づいた出力タイミングの調整を行う。
に基づきテストシステム本体21の全体を制御する。プ
ログラム可能なデバイス13に対して、制御部19はマ
ッピングデータ11の書き込みを行い、又制御部19は
制御信号処理部73の情報受信処理の制御を行う。検証
対象回路との接続部15に対して、制御部19は電流情
報、電圧情報の受信処理を行う。入力タイミング調整部
14及び出力ストローブ信号生成部20に対して、制御
部19はテスト開始後においてアドレス生成部82、9
2のメモリアドレス制御、手動調整インタフェース部1
8の指示に基づいた出力タイミングの調整を行う。
【0033】前記制御部19において処理された制御内
容は必要に応じて前述の図1に示す表示部17に表示さ
れる。表示部17には、電流情報、電圧情報、手動調整
インタフェース18において設定されたタイミング設
定、プログラム可能なデバイス13の制御信号処理部7
3から報知された期待値比較エラー情報、HDLテスト
ベンチ1に記述される画面表示を指示するステートメン
トの実行結果等の内容が表示される。前記期待値比較エ
ラー情報には、例えば、出力期待値データ、実際の検証
対象回路からの出力データ、この出力データの発生時刻
等の情報が含まれる。
容は必要に応じて前述の図1に示す表示部17に表示さ
れる。表示部17には、電流情報、電圧情報、手動調整
インタフェース18において設定されたタイミング設
定、プログラム可能なデバイス13の制御信号処理部7
3から報知された期待値比較エラー情報、HDLテスト
ベンチ1に記述される画面表示を指示するステートメン
トの実行結果等の内容が表示される。前記期待値比較エ
ラー情報には、例えば、出力期待値データ、実際の検証
対象回路からの出力データ、この出力データの発生時刻
等の情報が含まれる。
【0034】前記画面表示を指示するステートメントを
含むHDLテストベンチ1の製造検証用回路化の具体的
内容について説明する。図11(A)は製造検証用回路
化を説明するためのブロック構成図、図11(B)は画
面表示を指示するステートメントを含むHDLテストベ
ンチ1の一例を示す図である。前述の図1に示す計算機
12の時間/制御情報抽出ルーチン4によりHDLテス
トベンチ1のデータ101に記述された時間情報111
A、111B及び111Cは時間情報7として抽出さ
れ、画面表示を指示するステートメントの内容は制御情
報6として抽出される。出力期待値比較動作のデータ1
12A、112Bはプログラム可能なデバイス13内の
出力期待値比較部72に期待値供給部114及び比較器
115として実装され、出力ストローブ信号生成部20
から出力されるストローブ信号発行時に期待値供給部1
14から逐次出力される出力期待値データと検証対象回
路の出力データとの比較が比較器115において実施さ
れる。この比較結果は制御信号処理部73に出力され
る。制御信号処理部73は、比較結果が偽であった場
合、HDLメッセージ出力要求116及びメッセージ種
別117の2つの制御信号を制御部19に出力する。制
御部19は制御情報6を読み込むことによりメッセージ
種別117に対する表示内容の対応表を備え、HDLメ
ッセージ出力要求116の発行時に適切なメッセージが
選択される。この選択されたメッセージは表示部17に
出力され、表示部17の表示画面には選択されたメッセ
ージが表示される。
含むHDLテストベンチ1の製造検証用回路化の具体的
内容について説明する。図11(A)は製造検証用回路
化を説明するためのブロック構成図、図11(B)は画
面表示を指示するステートメントを含むHDLテストベ
ンチ1の一例を示す図である。前述の図1に示す計算機
12の時間/制御情報抽出ルーチン4によりHDLテス
トベンチ1のデータ101に記述された時間情報111
A、111B及び111Cは時間情報7として抽出さ
れ、画面表示を指示するステートメントの内容は制御情
報6として抽出される。出力期待値比較動作のデータ1
12A、112Bはプログラム可能なデバイス13内の
出力期待値比較部72に期待値供給部114及び比較器
115として実装され、出力ストローブ信号生成部20
から出力されるストローブ信号発行時に期待値供給部1
14から逐次出力される出力期待値データと検証対象回
路の出力データとの比較が比較器115において実施さ
れる。この比較結果は制御信号処理部73に出力され
る。制御信号処理部73は、比較結果が偽であった場
合、HDLメッセージ出力要求116及びメッセージ種
別117の2つの制御信号を制御部19に出力する。制
御部19は制御情報6を読み込むことによりメッセージ
種別117に対する表示内容の対応表を備え、HDLメ
ッセージ出力要求116の発行時に適切なメッセージが
選択される。この選択されたメッセージは表示部17に
出力され、表示部17の表示画面には選択されたメッセ
ージが表示される。
【0035】実施の形態2.前述の図1に示す電子回路
テスト用システムにおいては、プログラム可能なデバイ
ス13、入力タイミング調整部14、出力ストローブ信
号生成部20は相互に独立化し、プログラム可能なデバ
イス13の基本タイミングの周期が大きく設定される。
一般にプログラム可能なデバイス13は動作周波数が低
く、HDLテストベンチ1において前提とする遅延精度
が満足できないことを考慮した設定である。
テスト用システムにおいては、プログラム可能なデバイ
ス13、入力タイミング調整部14、出力ストローブ信
号生成部20は相互に独立化し、プログラム可能なデバ
イス13の基本タイミングの周期が大きく設定される。
一般にプログラム可能なデバイス13は動作周波数が低
く、HDLテストベンチ1において前提とする遅延精度
が満足できないことを考慮した設定である。
【0036】図12は本発明に係る電子回路テスト用シ
ステムの実施の形態2において信号波形を示す図であ
る。本実施の形態に係る電子回路テスト用システムは、
遅延精度と等しい周期により動作する基準タイミング信
号121がプログラム可能なデバイス13の基準タイミ
ング信号として使用される。カウンタにより基準タイミ
ング信号121の有効エッジが計数され、この計数に基
づき、前述の図4に示す中間信号43及び図10に示す
中間信号103を生成することなく、所望の入力信号4
4及びストローブ信号104が生成できる。この場合、
入力タイミング調整部14及び出力ストローブ信号生成
部20はプログラム可能なデバイス13中に取り込め
る。
ステムの実施の形態2において信号波形を示す図であ
る。本実施の形態に係る電子回路テスト用システムは、
遅延精度と等しい周期により動作する基準タイミング信
号121がプログラム可能なデバイス13の基準タイミ
ング信号として使用される。カウンタにより基準タイミ
ング信号121の有効エッジが計数され、この計数に基
づき、前述の図4に示す中間信号43及び図10に示す
中間信号103を生成することなく、所望の入力信号4
4及びストローブ信号104が生成できる。この場合、
入力タイミング調整部14及び出力ストローブ信号生成
部20はプログラム可能なデバイス13中に取り込め
る。
【0037】
【発明の効果】以上説明したように、本発明に係る電子
回路テスト用システムにおいては、HDLテストベンチ
による仮想の論理回路検証環境が僅かな人手作業により
実環境に流用できる。また、繰り返し記述が多用される
HDLテストベンチについては、テーブル形式のテスト
パターンをロードする従来のテストシステムに比べて記
憶媒体の容量が削減できる。
回路テスト用システムにおいては、HDLテストベンチ
による仮想の論理回路検証環境が僅かな人手作業により
実環境に流用できる。また、繰り返し記述が多用される
HDLテストベンチについては、テーブル形式のテスト
パターンをロードする従来のテストシステムに比べて記
憶媒体の容量が削減できる。
【0038】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、HDLテストベンチの時間情報及び
制御情報を抽出しHDLテストベンチと同様のテストを
行う機能を備えたので、非同期タイミングにおいて入力
値印加、出力期待値比較が実施でき、HDLテストベン
チと等価な実環境が実現できる。
ステムにおいては、HDLテストベンチの時間情報及び
制御情報を抽出しHDLテストベンチと同様のテストを
行う機能を備えたので、非同期タイミングにおいて入力
値印加、出力期待値比較が実施でき、HDLテストベン
チと等価な実環境が実現できる。
【0039】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、手動調整インタフェース部による人
手調整機能により、HDLテストベンチを変更すること
なく、信号入力タイミング若しくは出力期待値比較タイ
ミングが調整でき、効率的なかつ柔軟なテスト環境が実
現できる。
ステムにおいては、手動調整インタフェース部による人
手調整機能により、HDLテストベンチを変更すること
なく、信号入力タイミング若しくは出力期待値比較タイ
ミングが調整でき、効率的なかつ柔軟なテスト環境が実
現できる。
【0040】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、製造検証可能条件の判定により、実
回路において物理的に検証不可能な検証内容を事前に検
出し、それ以降の処理に関する判断をユーザに決定させ
る判定情報が提供できる。
ステムにおいては、製造検証可能条件の判定により、実
回路において物理的に検証不可能な検証内容を事前に検
出し、それ以降の処理に関する判断をユーザに決定させ
る判定情報が提供できる。
【0041】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、検証対象回路との接続端子に任意の
信号を割り当てる機能を備え、コネクタ、LSIソケッ
ト等の形状が固定された接続手段を通じて自由に検証対
象回路の入力信号、出力信号のそれぞれの接続が実現で
きる。
ステムにおいては、検証対象回路との接続端子に任意の
信号を割り当てる機能を備え、コネクタ、LSIソケッ
ト等の形状が固定された接続手段を通じて自由に検証対
象回路の入力信号、出力信号のそれぞれの接続が実現で
きる。
【図1】 本発明に係る論理回路向け電子回路テスト用
システムの実施の形態1の全体構成を示すブロック図で
ある。
システムの実施の形態1の全体構成を示すブロック図で
ある。
【図2】 前記電子回路テスト用システムの製造検証可
能条件判定ルーチンのフローチャートである。
能条件判定ルーチンのフローチャートである。
【図3】 前記電子回路テスト用システムにおいて製造
検証不可能なHDLテストベンチのデータ例を示す図で
ある。
検証不可能なHDLテストベンチのデータ例を示す図で
ある。
【図4】 前記電子回路テスト用システムにおいて擬似
RTL化を行う手法を示す図である。
RTL化を行う手法を示す図である。
【図5】 前記電子回路テスト用システムにおいて構造
記述データのデータを示す図である。
記述データのデータを示す図である。
【図6】 前記電子回路テスト用システムにおいてマッ
ピングデータの変換処理を示すフローチャートである。
ピングデータの変換処理を示すフローチャートである。
【図7】 前記電子回路テスト用システムにおいてプロ
グラム可能なデバイスの詳細なブロック構成図である。
グラム可能なデバイスの詳細なブロック構成図である。
【図8】 前記電子回路テスト用システムにおいて入力
タイミング調整部のブロック構成図である。
タイミング調整部のブロック構成図である。
【図9】 前記電子回路テスト用システムにおいて出力
ストローブ信号生成部20のブロック構成図である。
ストローブ信号生成部20のブロック構成図である。
【図10】 前記電子回路テスト用システムにおいてス
トローブ信号の具体的な波形を示す図である。
トローブ信号の具体的な波形を示す図である。
【図11】(A)は前記電子回路テスト用システムにお
いて製造検証化を説明するためのブロック構成図、
(B)は画面表示を指示するステートメントを含むHD
Lテストベンチの一例を示す図である。
いて製造検証化を説明するためのブロック構成図、
(B)は画面表示を指示するステートメントを含むHD
Lテストベンチの一例を示す図である。
【図12】 本発明に係る電子回路テスト用システムの
実施の形態2において信号波形を示す図である。
実施の形態2において信号波形を示す図である。
【図13】 従来技術に係る回路設計の開発過程及び設
計された回路の検証過程を示すフロー図である。
計された回路の検証過程を示すフロー図である。
1 HDLテストベンチ、2 製造検証可能条件判定ル
ーチン、3 論理合成可能なデータへの変換ルーチン、
4 時間/制御情報抽出ルーチン、5 HDL解析プロ
グラム、6 制御情報、7 時間情報、8 論理合成
部、9 プローブ割り当て情報指示手段、10 テクノ
ロジマッピング部、11 マッピングデータ、12 計
算機、13 プログラム可能なデバイス、14 入力タ
イミング調整部、15 検証対象回路との接続部、16
基本タイミング生成部、19 制御部、20 出力ス
トローブ信号生成部、21 テストシステム本体、63
テクノロジ情報、64 設計制約情報、71 入力値
印加部、72 出力期待値比較部、73 制御信号処理
部、81,91 サブ回路、82,92 アドレス生成
部、83,93 メモリ、84,94 遅延回路、95
パルス発生器、114 期待値供給部、115 比較
器。
ーチン、3 論理合成可能なデータへの変換ルーチン、
4 時間/制御情報抽出ルーチン、5 HDL解析プロ
グラム、6 制御情報、7 時間情報、8 論理合成
部、9 プローブ割り当て情報指示手段、10 テクノ
ロジマッピング部、11 マッピングデータ、12 計
算機、13 プログラム可能なデバイス、14 入力タ
イミング調整部、15 検証対象回路との接続部、16
基本タイミング生成部、19 制御部、20 出力ス
トローブ信号生成部、21 テストシステム本体、63
テクノロジ情報、64 設計制約情報、71 入力値
印加部、72 出力期待値比較部、73 制御信号処理
部、81,91 サブ回路、82,92 アドレス生成
部、83,93 メモリ、84,94 遅延回路、95
パルス発生器、114 期待値供給部、115 比較
器。
Claims (6)
- 【請求項1】 ハードウエア記述言語記述データに基づ
くシミュレーションにより検証された仮想電子回路に基
づき製作された電子回路に対して電気的特性、回路故障
の有無、論理的正当性等を測定し又検査することによっ
て当該電子回路の良、不良を判定する電子回路テスト用
システムにおいて、 ハードウエア記述言語記述データから論理合成可能なデ
ータへの変換を行うデータ変換手段と、 前記データ変換手段の処理結果と機能的に等価なネット
リストを作成する論理合成手段と、 前記論理合成手段から出力されるネットリストに基づき
マッピングデータを作成するテクノロジマッピング手段
と、 前記テクノロジマッピング手段から出力されるマッピン
グデータに基づきハードウエア記述言語記述データと等
価な回路を構築するプログラム可能なデバイスと、 前記プログラム可能なデバイスを動作させる基本タイミ
ング信号を生成する基本タイミング生成手段と、 前記プログラム可能なデバイスへマッピングデータを書
き込むとともに、前記基本タイミング生成手段の基本タ
イミング信号の生成動作を制御する制御手段と、 前記プログラム可能なデバイスに接続され、検証対象の
電子回路を接続する製造検証対象回路との接続部と、 を備え、 前記データ変換手段は、そのまま論理合成できないデー
タがハードウエア記述言語記述データに含まれていると
きにはそのデータを擬似的に論理合成可能な形式に変更
し、論理合成可能なデータと併合してからデータ変換を
行うことを特徴とする電子回路テスト用システム。 - 【請求項2】 前記ハードウエア記述言語記述データに
含まれる時間情報及び制御情報を抽出する時間/制御情
報抽出手段と、 前記電子回路に入力値データを入力する入力タイミング
を調整する入力タイミング調整手段と、 前記電子回路から出力される出力データの値をサンプリ
ングするためのストローブ信号を生成する出力ストロー
ブ信号生成手段と、 を備えたことを特徴とする請求項1に記載の電子回路テ
スト用システム。 - 【請求項3】 前記入力値データを入力する入力タイミ
ング、ストローブ信号の出力タイミング、ブレークポイ
ントのいずれかを人手で設定でき又調整を行える手動調
整インターフェース手段を備えたことを特徴とする請求
項2に記載の電子回路テスト用システム。 - 【請求項4】 前記ハードウエア記述言語記述データの
データ内容が前記電子回路の検証に転用可能か否かを判
定する製造検証可能条件の判定手段を備えたことを特徴
とする請求項1に記載の電子回路テスト用システム。 - 【請求項5】 前記製造検証対象回路との接続部に存在
する複数の端子にいずれの信号を割り当てるかを指定す
るプローブ割り当て情報指示手段を備えたことを特徴と
する請求項1に記載の電子回路テスト用システム。 - 【請求項6】 前記製造検証結果を表示する表示手段を
備えたことを特徴とする請求項1に記載の電子回路テス
ト用システム。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05443297A JP3162316B2 (ja) | 1997-03-10 | 1997-03-10 | 電子回路テスト用システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05443297A JP3162316B2 (ja) | 1997-03-10 | 1997-03-10 | 電子回路テスト用システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10254915A JPH10254915A (ja) | 1998-09-25 |
JP3162316B2 true JP3162316B2 (ja) | 2001-04-25 |
Family
ID=12970566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05443297A Expired - Fee Related JP3162316B2 (ja) | 1997-03-10 | 1997-03-10 | 電子回路テスト用システム |
Country Status (1)
Country | Link |
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JP (1) | JP3162316B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006268606A (ja) * | 2005-03-25 | 2006-10-05 | Yamaha Corp | シミュレーション装置 |
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-
1997
- 1997-03-10 JP JP05443297A patent/JP3162316B2/ja not_active Expired - Fee Related
Cited By (2)
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JP2006268606A (ja) * | 2005-03-25 | 2006-10-05 | Yamaha Corp | シミュレーション装置 |
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JPH10254915A (ja) | 1998-09-25 |
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