JP5818762B2 - プログラマブルロジックデバイス及びその検証方法 - Google Patents
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Description
本発明は、テキストデータからなるハードウェア記述言語に従いロジック回路をハードウェアに実装させたプログラマブルロジックデバイス及びその検証方法に関する。
原子力発電プラントの安全系制御基板に実装されるようなFPGA(Field-Programmable Gate Array)は、一般にPLD(Programmable Logic Device)に分類されるもののなかでも、大規模なロジック回路がハードウェア上に実装されている。
ハードウェア記述言語(HDL:Hardware Description Language)からハードウェアへのロジック回路の実装プロセスは、ブラックボックスである変換ツールを一度ないし複数経由することにより行われる。
ハードウェア記述言語(HDL:Hardware Description Language)からハードウェアへのロジック回路の実装プロセスは、ブラックボックスである変換ツールを一度ないし複数経由することにより行われる。
よって、ハードウェア記述言語(HDL)による論理プログラムとこの論理プログラムに基づき実装されたFPGAとの論理動作が、等価である必要がある。
このように両者が等価であることを検証するための公知技術としては、HDLで記載された論理プログラム及びFPGAのそれぞれに、共通のテストパターンを入力し、得られた出力結果の一致・不一致を確認する方法が知られている(例えば、特許文献1,2)
このように両者が等価であることを検証するための公知技術としては、HDLで記載された論理プログラム及びFPGAのそれぞれに、共通のテストパターンを入力し、得られた出力結果の一致・不一致を確認する方法が知られている(例えば、特許文献1,2)
しかしロジック回路にフリップ・フロップのような順序回路が含まれる場合は、複数のフリップ・フロップのそれぞれが示す内部状態も考慮したうえで、等価性を検証することは困難である。
本発明はこのような事情を考慮してなされたもので、順序回路が示す内部状態が、ハードウェア記述言語(HDL)による論理プログラムと等価に遷移するかについて、効率的に検証することができるプログラマブルロジックデバイス及びその検証方法を提供することを目的とする。
プログラマブルロジックデバイスにおいて、実装されるロジックエレメント及び外部に対しデジタル信号の出入力を実行するI/O部と、前記ロジックエレメントの群を区分けした部分領域に含まれる順序回路の内部状態信号を取得してこの部分領域を単位としてその状態情報を生成する生成部と、各々の前記部分領域から前記状態情報を取得して選択的に外部出力させる選択出力部と、を備えることを特徴とする。
本発明により、順序回路が示す内部状態が、ハードウェア記述言語(HDL)による論理プログラムと等価に遷移するかについて、効率的に検証することができるプログラマブルロジックデバイス及びその検証方法が提供される。
(第1実施形態)
以下、本発明の実施形態を添付図面に基づいて説明する。
図1に示すように第1実施形態に係るプログラマブルロジックデバイス10(以下、単にFPGAとも言う)は、実装されるロジックエレメント(図示略)及び外部に対しデジタル信号の出入力を実行するI/O部17と、ロジックエレメントの群を区分けした部分領域11(11a,11b,11c,11d)に含まれる順序回路の内部状態信号を取得してこの部分領域11を単位としてその状態情報13(13a,13b,13c,13d)を生成する生成部12(12a,12b,12c,12d)と、各々の部分領域11から状態情報13を取得して選択的に外部出力させる選択出力部14と、を備えている。
以下、本発明の実施形態を添付図面に基づいて説明する。
図1に示すように第1実施形態に係るプログラマブルロジックデバイス10(以下、単にFPGAとも言う)は、実装されるロジックエレメント(図示略)及び外部に対しデジタル信号の出入力を実行するI/O部17と、ロジックエレメントの群を区分けした部分領域11(11a,11b,11c,11d)に含まれる順序回路の内部状態信号を取得してこの部分領域11を単位としてその状態情報13(13a,13b,13c,13d)を生成する生成部12(12a,12b,12c,12d)と、各々の部分領域11から状態情報13を取得して選択的に外部出力させる選択出力部14と、を備えている。
プログラマブルロジックデバイス10は、さらに部分領域11が取り得る状態情報13のパターンを予め登録し、このパターンから外れる状態情報13が生成された場合にエラー信号を出力するエラー判定部15を、備えている。
FPGAは、プログラム可能な比較的小規模のロジックエレメントを格子状に配置し、それらの間に縦方向と横方向に配線路を設けた構造を基本としたLSIである。
そしてロジックエレメントは、この配線路に設けられたスイッチ・マトリックスによって任意の組み合わせによる接続が可能になっている。
そしてロジックエレメントは、この配線路に設けられたスイッチ・マトリックスによって任意の組み合わせによる接続が可能になっている。
そして、FPGAは、I/O部17、メモリブロック、その他の専用機能ロジックがさらに実装されて、外付けの専用機能LSIやICを必要とすることなく、1チップでシステムが実現されるよう構成される。
市販されているFPGAは、数百個から数百万個のロジックエレメントが配置されており、その動作仕様がテキストベースで表されたハードウェア記述言語(HDL:Hardware Description Language)に基づいて、これらロジックエレメントを組み合わせ接続することにより大規模な回路が実現される。
市販されているFPGAは、数百個から数百万個のロジックエレメントが配置されており、その動作仕様がテキストベースで表されたハードウェア記述言語(HDL:Hardware Description Language)に基づいて、これらロジックエレメントを組み合わせ接続することにより大規模な回路が実現される。
このハードウェア記述言語(HDL)は、モジュールという単位で記述がなされ、各部品をモジュールとして記述し、このモジュールを繋ぎ合わせることで全体が構成される。
このために、FPGAの設計は、過去に記述したモジュールを再利用したり市販のモジュールを活用したりすることで、大規模のシステムを効率よく開発することができる。
このために、FPGAの設計は、過去に記述したモジュールを再利用したり市販のモジュールを活用したりすることで、大規模のシステムを効率よく開発することができる。
ロジックエレメントの各々は、組み合わせ論理を実現するためのLUT(Lookup Table)と、順序論理を実現するためのフリップ・フロップとを組み合わせて構成されるのが一般的である。
LUTは、N入力1出力の真理値表を回路として実現する機能で、具体的には、Nビットアドレスを持つメモリを用いて、出力値を記憶素子(SRAM)に書き込むことで、任意のN入力組み合わせ論理が定義される。
フリップ・フロップは、相互接続されるロジックエレメントにおいて、ペアを組むLUTの同期出力を得たり、順序回路を構成したりすることに用いられる。
LUTは、N入力1出力の真理値表を回路として実現する機能で、具体的には、Nビットアドレスを持つメモリを用いて、出力値を記憶素子(SRAM)に書き込むことで、任意のN入力組み合わせ論理が定義される。
フリップ・フロップは、相互接続されるロジックエレメントにおいて、ペアを組むLUTの同期出力を得たり、順序回路を構成したりすることに用いられる。
部分領域11(11a,11b,11c,11d)は、ハードウェア記述言語(HDL)の基本構造であるモジュールに対応するように、ロジックエレメントの群を区分けしたものである。しかし、この区分けの方式については特に限定はない。
それぞれの部分領域11は、組み合わせ回路(例えば、AND,OR,NOT,XOR等の論理ゲート)として構成されたロジックエレメントや、順序回路(例えば、フリップ・フロップ,カウンタ等)として構成されたロジックエレメントが、それぞれ複数配置されている。
それぞれの部分領域11は、組み合わせ回路(例えば、AND,OR,NOT,XOR等の論理ゲート)として構成されたロジックエレメントや、順序回路(例えば、フリップ・フロップ,カウンタ等)として構成されたロジックエレメントが、それぞれ複数配置されている。
ここで、組み合わせ回路とは取得した入力の組み合わせにより出力が一意に決定されるものを指し、順序回路とは取得した入力及びその内部状態により出力が決定されるものを指す。
なお、順序回路の内部状態は、FPGA内の配線路を介して内部状態信号として取り出すことができる。
なお、順序回路の内部状態は、FPGA内の配線路を介して内部状態信号として取り出すことができる。
生成部12(12a,12b,12c,12d)は、それぞれに対応する部分領域11(11a,11b,11c,11d)に含まれる順序回路の内部状態信号を取得する。
ここで各々の生成部12で取得される内部状態信号の組み合わせパターンは、順序回路の個数をnとして内部状態の数をpとすれば、最大でpn通りと見積もられる。
しかし、現実には、モジュール単位で表される部分領域11に含まれる全ての順序回路が取り得る内部状態のパターンは、前記した最大見積もりよりも格段に少ない。
ここで各々の生成部12で取得される内部状態信号の組み合わせパターンは、順序回路の個数をnとして内部状態の数をpとすれば、最大でpn通りと見積もられる。
しかし、現実には、モジュール単位で表される部分領域11に含まれる全ての順序回路が取り得る内部状態のパターンは、前記した最大見積もりよりも格段に少ない。
生成部12(12a,12b,12c,12d)は、取得した複数の順序回路の内部状態信号に基づいて、対応する部分領域11(11a,11b,11c,11d)を単位としてその内部状態を示す状態情報13(13a,13b,13c,13d)を生成し、選択出力部14に出力する。
図1において、部分領域11aは、status 1,status 2,status 3の3パターンの内部状態を取り得ることが示されており、対応する状態情報13aが3種類あることになる。部分領域11bは、status 4,status 5,status 6,status 7の4パターンの内部状態を取り得ることが示されており、対応する状態情報13bが4種類あることになる。
なお、部分領域11c,11dにおいても、同様に複数パターンの内部状態を取り得るが記載を省略している。
図1において、部分領域11aは、status 1,status 2,status 3の3パターンの内部状態を取り得ることが示されており、対応する状態情報13aが3種類あることになる。部分領域11bは、status 4,status 5,status 6,status 7の4パターンの内部状態を取り得ることが示されており、対応する状態情報13bが4種類あることになる。
なお、部分領域11c,11dにおいても、同様に複数パターンの内部状態を取り得るが記載を省略している。
I/O部17には、検証対象となる部分領域11の内部状態を矢示するように遷移させるテストパターンが、連続的に入力する。そして、この内部状態の遷移に伴って、対応する状態情報13の種類が、生成部12から出力される。
状態情報13は、部分領域11が取り得る状態情報13の種類の数に応じたビット数で表現されることが望ましい。つまり、図示される状態情報13aは3ビット、状態情報13bは4ビットで表される。これにより、出力にハザードを発生させずに高速の応答が可能になる。
状態情報13は、部分領域11が取り得る状態情報13の種類の数に応じたビット数で表現されることが望ましい。つまり、図示される状態情報13aは3ビット、状態情報13bは4ビットで表される。これにより、出力にハザードを発生させずに高速の応答が可能になる。
選択出力部14は、部分領域11の生成部12(12a,12b,12c,12d)の全てから状態情報13(13a,13b,13c,13d)を並列に取得する。そして、検証対象となる部分領域11の内部状態を反映した状態情報13を選択的に外部出力する。
なお、この選択出力部14における選択動作は、外部CPUからレジスタ16を経由する命令に基づいたり、ロータリスイッチ(図示略)を設定したりすることにより実行される。
なお、この選択出力部14における選択動作は、外部CPUからレジスタ16を経由する命令に基づいたり、ロータリスイッチ(図示略)を設定したりすることにより実行される。
状態情報13(13a,13b,13c,13d)の全てをFPGAから外部出力することも考えられるが、状態情報13の外部出力に割ける空きピンの数は限定されている。
そこで検証対象となる部分領域11の内部状態を反映した状態情報13のみを外部出力することにより使用するピンを節減することができる。
そこで検証対象となる部分領域11の内部状態を反映した状態情報13のみを外部出力することにより使用するピンを節減することができる。
エラー判定部15には、テストパターンに応じて部分領域11が取るべき状態情報13のパターンを予め登録されている。そして、このパターンに合致する状態情報13が入力されたときはそのままスルーして外部出力され、このパターンから外れる状態情報13が入力されたときはエラー信号に変換して外部出力される。
なお、エラー判定部15の設置位置及び個数は、特に限定されず、部分領域11(11a,11b,11c,11d)毎に設けられる場合もある。
なお、エラー判定部15の設置位置及び個数は、特に限定されず、部分領域11(11a,11b,11c,11d)毎に設けられる場合もある。
レジスタ16は、CPU等からの外部アクセスにより、FPGA内の各モジュールの動作モード等を設定したり、各モジュールの内部状態を外部からリードしたりするときに使用する。このように、外部からレジスタ16にアクセスすることで、FPGAの各モジュールを個別に制御することもできる。
なお、エラー判定部15は、FPGAと別の装置で構成してもよい。この場合、選択出力部14から状態情報13を受信可能に外部のエラー判定部15を接続し、エラー判定を行う。
なお、エラー判定部15は、FPGAと別の装置で構成してもよい。この場合、選択出力部14から状態情報13を受信可能に外部のエラー判定部15を接続し、エラー判定を行う。
(第2実施形態)
次に図2に基づいて本発明の第2実施形態を説明する。なお、図2において図1と共通の構成又は機能を有する部分は、同一符号で示し、重複する説明を省略する。
図2に示すように第2実施形態に係るプログラマブルロジックデバイス10は、部分領域11の入力端に入力させるデジタル信号のテストパターンを保持するテストパターン保持部21を、さらに備えている。
次に図2に基づいて本発明の第2実施形態を説明する。なお、図2において図1と共通の構成又は機能を有する部分は、同一符号で示し、重複する説明を省略する。
図2に示すように第2実施形態に係るプログラマブルロジックデバイス10は、部分領域11の入力端に入力させるデジタル信号のテストパターンを保持するテストパターン保持部21を、さらに備えている。
このテストパターンは、検証対象となる部分領域11(11a,11b,11c,11d)毎に設定され、テストパターン保持部21に保持されている。
このテストパターンは、検証対象となる部分領域11から出力され得る全ての状態情報13が順番に遷移するように、ハードウェア記述言語のシミュレータを用いて作成する。
このテストパターンは、検証対象となる部分領域11から出力され得る全ての状態情報13が順番に遷移するように、ハードウェア記述言語のシミュレータを用いて作成する。
テストパターンは、I/O部17から切替部22を介して外部から保持部21に保持され、この保持されたテストパターンは、切替部22を介して部分領域11の入力端に入力される。
なお、それぞれの部分領域11を検証対象とした異なるテストパターンを順番に出力するために、保持部21は、その動作がレジスタ16により制御され、選択出力部14における選択動作との同期がとられる。
そして、FPGAの通常動作時は、切替部22は、I/O部17と部分領域11の入力端とを接続して、外部とのデータ入出力を実行する。
さらに、選択出力部14に、エラー判定部15を接続し、入力されるテストパターンの順にエラー判定することができる。
なお、それぞれの部分領域11を検証対象とした異なるテストパターンを順番に出力するために、保持部21は、その動作がレジスタ16により制御され、選択出力部14における選択動作との同期がとられる。
そして、FPGAの通常動作時は、切替部22は、I/O部17と部分領域11の入力端とを接続して、外部とのデータ入出力を実行する。
さらに、選択出力部14に、エラー判定部15を接続し、入力されるテストパターンの順にエラー判定することができる。
(第3実施形態)
次に図3に基づいて本発明の第3実施形態を説明する。なお、図3において図1と共通の構成又は機能を有する部分は、同一符号で示し、重複する説明を省略する。
図3に示すように第3実施形態に係るプログラマブルロジックデバイス10は、複数のビット数で表現される状態情報13を1ビットずつ外部出力させるシリアル変換部31を、さらに備えている。
これにより、少なくとも2ビットで表現される状態情報13を、シリアルデータに変換することにより外部出力に必要なピンを1本に節減することができる。
次に図3に基づいて本発明の第3実施形態を説明する。なお、図3において図1と共通の構成又は機能を有する部分は、同一符号で示し、重複する説明を省略する。
図3に示すように第3実施形態に係るプログラマブルロジックデバイス10は、複数のビット数で表現される状態情報13を1ビットずつ外部出力させるシリアル変換部31を、さらに備えている。
これにより、少なくとも2ビットで表現される状態情報13を、シリアルデータに変換することにより外部出力に必要なピンを1本に節減することができる。
このようなシリアル変換部31は、例えば、選択出力部14の後段にFIFO(First In First Out)を実装し、さらにこのFIFOにデータライトするためのライト回路を実装し、さらにこのFIFOに書かれたデータをシリアル出力するためのシリアル変換回路を実装して構成される。
図4のフローチャートは、プログラマブルロジックデバイスの作成工程の全般を示し、図5のフローチャートは、各実施形態に係るプログラマブルロジックデバイスの検証工程を示している。
プログラマは、記述レベルをRTL(Register Transfer Level)としてハードウェア記述言語(HDL)による論理プログラムの記述を行う(S11)。
次に、この論理プログラムをANDやOR等のゲートレベルの回路情報(ネットリスト)に変換する論理合成を行い(S12)、変換された回路情報をFPGAのロジックエレメントに割り付ける配置配線を行い(S13)、FPGAに書き込むためのビットストリームを生成する。以上は、通常、汎用コンピュータ上で行われる作業である。
プログラマは、記述レベルをRTL(Register Transfer Level)としてハードウェア記述言語(HDL)による論理プログラムの記述を行う(S11)。
次に、この論理プログラムをANDやOR等のゲートレベルの回路情報(ネットリスト)に変換する論理合成を行い(S12)、変換された回路情報をFPGAのロジックエレメントに割り付ける配置配線を行い(S13)、FPGAに書き込むためのビットストリームを生成する。以上は、通常、汎用コンピュータ上で行われる作業である。
次に、この汎用コンピュータとFPGAとを接続し、生成したビットストリームを送信し、FPGAにロジック回路の書き込みを行う(S14)。
また、この作業と並行又は前後して、前記した汎用コンピュータ上において、ハードウェア記述言語で作成された論理プログラムに基づくシミュレーションにより、テストパターンを作成し(S15)、このテストパターンをモジュールに入力した場合に遷移する状態情報を生成する(S16)。
また、この作業と並行又は前後して、前記した汎用コンピュータ上において、ハードウェア記述言語で作成された論理プログラムに基づくシミュレーションにより、テストパターンを作成し(S15)、このテストパターンをモジュールに入力した場合に遷移する状態情報を生成する(S16)。
取得したテストパターン及びこのテストパターンの入力によりシミュレートされる状態情報の遷移に基づいて、FPGAの等価性の検証を行う(S20(図5))。
まず、FPGAにおいて検証対象となる部分領域11を選択し(S21)、この部分領域11が取り得る状態情報のパターンを登録するとともに、その部分領域11の入力端に対応するテストパターンを入力する(S22)。
まず、FPGAにおいて検証対象となる部分領域11を選択し(S21)、この部分領域11が取り得る状態情報のパターンを登録するとともに、その部分領域11の入力端に対応するテストパターンを入力する(S22)。
そして、この検証対象となる部分領域11に含まれる順序回路の内部状態信号を生成部12が取得して(S23)、この部分領域11の状態情報13が生成される(S24)。
この生成した状態情報13が登録されているパターンに合致していない場合は(S25No)、HDLで記述された論理プログラムとFPGAの論理動作とが等価でないと判定されエラーが出力される(S26)。
この生成した状態情報13が登録されているパターンに合致していない場合は(S25No)、HDLで記述された論理プログラムとFPGAの論理動作とが等価でないと判定されエラーが出力される(S26)。
一方、この生成した状態情報13が登録されているパターンに合致している場合は(S25Yes)、この状態情報13を外部出力してその遷移を観察する(S27)。
そして、この(S22)から(S27)のフローを、全ての部分領域11について実行し、HDLで記述された論理プログラムとFPGAの論理動作との等価性を検証する(S28)。
そして、この(S22)から(S27)のフローを、全ての部分領域11について実行し、HDLで記述された論理プログラムとFPGAの論理動作との等価性を検証する(S28)。
そして、外部出力される状態情報13の遷移と、論理プログラムからシミュレーションされる状態情報の遷移とが一致していれば(S17Yes:図4)、HDLで記述された論理プログラムとFPGAの論理動作とが等価であると判定され検証作業が終了する。
一方、外部出力される状態情報13の遷移と、論理プログラムからシミュレーションされる状態情報の遷移とが不一致であれば(S17No)、エラー判定がなされ(S18)、デバック作業を行うために(S11)に戻る(S19)。
一方、外部出力される状態情報13の遷移と、論理プログラムからシミュレーションされる状態情報の遷移とが不一致であれば(S17No)、エラー判定がなされ(S18)、デバック作業を行うために(S11)に戻る(S19)。
以上述べた少なくともひとつの実施形態のプログラマブルロジックデバイスによれば、ロジックエレメントの群を区分けした部分領域を単位としてその状態情報の遷移を観察することにより、その論理動作がハードウェア記述言語(HDL)による論理プログラムと等価であるか否かの検証が容易となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…プログラマブルロジックデバイス(FPGA)、11(11a,11b,11c,11d)…部分領域、12…生成部、13(13a,13b,13c,13d)…状態情報、14…選択出力部、15…エラー判定部、16…レジスタ、17…I/O部、21…テストパターン保持部(保持部)、22…切替部、31…シリアル変換部。
Claims (6)
- 実装されるロジックエレメント及び外部に対しデジタル信号の出入力を実行するI/O部と、
前記ロジックエレメントの群を区分けした部分領域に含まれる順序回路の内部状態信号を取得して前記部分領域を単位としてその状態情報を生成する生成部と、
各々の前記部分領域から前記状態情報を取得して選択的に外部出力させる選択出力部と、を備えることを特徴とするプログラマブルロジックデバイス。 - 前記部分領域が取り得る前記状態情報のパターンを予め登録し、このパターンから外れる状態情報が生成された場合にエラー信号を出力するエラー判定部を、さらに備えることを特徴とする請求項1に記載のプログラマブルロジックデバイス。
- 前記状態情報は、前記部分領域が取り得るこの状態情報の種類の数に応じたビット数で表現されることを特徴とする請求項1又は請求項2に記載のプログラマブルロジックデバイス。
- 前記部分領域の入力端に入力させる前記デジタル信号のテストパターンを保持するテストパターン保持部を、さらに備えることを特徴とする請求項1から請求項3のいずれか1項に記載のプログラマブルロジックデバイス。
- 複数のビット数で表現される前記状態情報を1ビットずつ外部出力させるシリアル変換部を、さらに備えることを特徴とする請求項1から請求項4のいずれか1項に記載のプログラマブルロジックデバイス。
- ハードウェア記述言語で作成された論理プログラムに基づくシミュレーションにより、テストパターン及びこのテストパターンの入力により遷移する前記状態情報を取得するステップと、
請求項1から請求項5のいずれか1項に記載のプログラマブルロジックデバイスにおける前記部分領域の入力端に前記テストパターンを入力するステップと、
前記プログラマブルロジックデバイスから前記部分領域を単位としてその状態情報を外部出力するステップと、
前記論理プログラムからシミュレーションされた前記状態情報の遷移情報と前記プログラマブルロジックデバイスから外部出力される前記状態情報の遷移情報とを対比するステップと、を含むことを特徴とするプログラマブルロジックデバイスの検証方法。
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