WO2002021775A1 - Système de partage de données mémoire de plusieurs stations - Google Patents

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WO2002021775A1
WO2002021775A1 PCT/JP2001/007483 JP0107483W WO0221775A1 WO 2002021775 A1 WO2002021775 A1 WO 2002021775A1 JP 0107483 W JP0107483 W JP 0107483W WO 0221775 A1 WO0221775 A1 WO 0221775A1
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WO
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station
memory
time
data
packet
Prior art date
Application number
PCT/JP2001/007483
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English (en)
French (fr)
Inventor
Tomihiro Mugitani
Toshiki Natsui
Original Assignee
Koyo Electronics Industries Co., Ltd.
Step Technica Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
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    • H04L12/407—Bus networks with decentralised control
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    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0652—Synchronisation among time division multiple access [TDMA] nodes, e.g. time triggered protocol [TTP]
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/28—Timers or timing mechanisms used in protocols

Definitions

  • the present invention relates to a multi-station memory data sharing system that enables all stations to share the same memory data.
  • This electronic wiring system includes N terminal devices 2, a central device 1 that controls those terminal devices 2, and a common communication path 3 that connects them.
  • the data of the input port 21 and the data of the output port 22 of each terminal device 2 are stored in the memory 38 in the central unit 1 by using the packet circulating to each terminal device. Stored in memory location.
  • the transmission and reception of data is performed only by hardware called a state machine, so that the speed is greatly increased as compared with conventional communication control by program control using a microprocessor. It became something.
  • the central device 1 is capable of transmitting the data of the input / output port of any terminal in substantially real time. Can read / write.
  • the central unit 1 can also read and write the data of the input / output port of the terminal of ⁇ , but the terminal device reads the data of the input / output port of another terminal device, and There was a problem that data could not be written there.
  • One terminal device reads data from another terminal device and writes data to it, as in the case of a system such as a humanoid robot in which a terminal device is placed at each joint. Each other It is needed when the entire system must operate due to the Further, in the case of the electronic wiring system, if the central unit 1 does not operate, packets cannot be transmitted or received, so that there is a problem that the function of the entire system is stopped.
  • the present invention solves such a problem of the conventional electronic wiring system, so that stations can transmit and receive data mutually, and even if a station stops functioning, The station does not stop functioning, and the system aims to provide a memory-sharing system that continues to function.
  • a memory data sharing system of the present invention is a multi-station memory sharing system for transmitting and receiving buckets between a plurality of stations connected by a communication path,
  • Each station has a memory, a user interface enabling access to the memory from outside the station, a transmission state machine for transmitting packets, a reception state machine for receiving packets, an internal clock,
  • a memory type station device comprising: a time error determination circuit; and an arbitration circuit for arbitrating competition between access from the transmission state machine and the reception state machine and access from the user interface.
  • a unique station address value of 0, 0, 1, ..., ON is set for each station, and the time required for transmitting a bucket to the communication path and the time required for transmitting the packet on the communication path are set. Is defined as one unit time of the time of the internal clock, and each time ( ⁇ ., ⁇ 0 1 ,..., ⁇ 0 ⁇ ) is associated with each station address value,
  • the internal clocks in the stations in the system all indicate the same time, and time ⁇ . . Orbit from ⁇ ⁇ to
  • the data in the memory at the memory address position corresponding to the station address value of the certain station is transmitted via the arbitration circuit. Read and embed the data in the packet Transmitting the packet to the communication path,
  • the allowable time error determination circuit compares the correct time of the internal clock of the own station calculated from the one unit time with the time indicated by the internal clock, and when the difference exceeds the allowable value, Forcibly adjusting the time of the internal clock to the correct time,
  • each station has a unique station address value of 0 0, 0 1,..., ON
  • the internal clock in every station has a unique station address value of 0 0, 0
  • the sum of the time required to transmit a packet to the communication path and the time required to transmit the packet on the communication path is defined as one unit of the time of the internal clock. That is, every time this one unit time elapses, the internal clock advances the time to the next time. When the time indicated by the internal clock reaches the upper limit time ⁇ ⁇ , the next time returns to the time corresponding to 00, and the internal clock is time ⁇ . .
  • Orbit around ⁇ ⁇ When the internal clock indicates the time corresponding to the station address value of a station, the data in the memory at the memory address position corresponding to the station address value of the station is read out via the arbitration circuit, The data is embedded in a packet, and the packet is transmitted to the communication path. When the packet is received normally, the source is recognized from the received packet, and the data in the received packet is written to the memory location corresponding to the source station address value via the arbitration circuit. It is. This process is called time ⁇ .
  • the allowable time error judgment circuit compares the correct time of the internal clock of the own station calculated from one unit of this time with the time indicated by the internal clock, and the difference between them indicates the allowable value. If it exceeds, the internal clock time is forcibly calibrated to the correct time. This ensures that all stations maintain the same time within the allowed range.
  • IZ ⁇ terminal output port I / O terminal input port, output address setting circuit, output port data holding circuit, transmission state machine for transmitting packets, reception state machine for receiving packets, internal
  • a station comprising an IZO type station device having a clock and an allowable time error determination circuit is further added to the communication path;
  • the output port data holding circuit stores the data in the received packet.
  • the multi-station data sharing system as described above, wherein the data is held and the data in the received packet is retrieved at the IZO terminal output port.
  • a memory-type station device that can read / write the memory in the station by a single operation of the user through a user interface such as a microprocessor, 1 1 terminal output port, I / O terminal input port and output
  • a user interface such as a microprocessor
  • 1 1 terminal output port 1 1 terminal output port
  • I / O terminal input port I / O terminal input port
  • An I ⁇ station device with an address setting circuit and output port data holding circuit is connected.
  • the memory data in the memory type station device can be read and written from this IZO type station device.
  • the data length in the packet is fixed, and the memory type station device has a packet transmission count determining circuit, and the packet is transmitted from the time corresponding to the own station address value.
  • the memory address width of a plurality of stations can be occupied by one memory-type station device by continuously transmitting the number of times set in the bucket transmission number determination circuit.
  • the internal clock indicates the time corresponding to the station address value of the own station
  • data is read from the memory address position corresponding to the station address value of the own station, embedded in a packet, and transmitted.
  • the internal clock points to the next time, data is read from the memory address position corresponding to the next station address value of the own station, embedded in a packet, and transmitted.
  • the packet transmission is performed the number of times set in the packet transmission number determination circuit, the amount of data to be written to the memory of another station in one round of the internal clock is set by the packet transmission number determination circuit. Can be increased by the same number of times.
  • the data length in the bucket is variable, and information of the data length is also added in the bucket.
  • the memory type station device has a station address occupied width determining circuit, and from the time corresponding to the own station address value. By transmitting a packet having the data length set in the station address occupation width determining circuit, the memory address width of a plurality of stations can be occupied by one memory type station device.
  • the station address occupied width determination circuit is set from the position starting with the memory address corresponding to the local station address value.
  • the data up to the memory address corresponding to the station address value obtained by adding the added values is read out at once and embedded in the packet for transmission.
  • the size of the data that increased set Dress occupied width determining circuit value content it is possible to written to the memory of the other stations at once.
  • a reception type management register that adds reception completion information from another station to the packet and manages the eight-shake state or the state of the communication path for each rotation of the internal clock based on the reception completion information is a memory type station.
  • the memory type station device or the IZO type station device of the above-mentioned multi-station memory data sharing system is constituted by a semiconductor integrated circuit, the system configuration becomes compact and the economical efficiency is improved.
  • FIG. 1 is a diagram showing a configuration of a conventional electronic wiring system.
  • FIG. 2 is a diagram showing the configuration of the memory sharing system according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a configuration of a memory type station device used in each station of the first embodiment.
  • FIG. 4 shows a packet used in the system of the first embodiment.
  • FIGS. 5 to 7 are diagrams for explaining the operation of the memory sharing system of the first embodiment.
  • FIG. 8 is a diagram showing a configuration of a memory sharing system according to a second embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of an IZO type station apparatus used in the station of the second embodiment.
  • FIG. 10 is a diagram showing a configuration of a memory type station device used in a third embodiment of the present invention.
  • FIG. 11 is a diagram showing a configuration of a memory sharing system according to a third embodiment.
  • FIG. 12 is a diagram for explaining the operation of the memory sharing system according to the third embodiment.
  • FIG. 13 is a diagram showing a configuration of a memory type station device used in the fourth embodiment of the present invention.
  • FIG. 14 is a diagram showing the configuration of the memory sharing system of the fourth embodiment.
  • FIG. 15 is a diagram for explaining the operation of the memory sharing system according to the fourth embodiment.
  • FIG. 16 shows a packet used in the fourth embodiment.
  • FIG. 17 shows a packet used in the fourth embodiment.
  • FIG. 18 is a diagram showing a configuration of a memory type station device used in the fifth embodiment of the present invention.
  • FIG. 19 shows a packet used in the fifth embodiment.
  • FIGS. 20 to 22 are diagrams illustrating the operation of the memory sharing system according to the fifth embodiment.
  • the multi-station memory data sharing system of the first embodiment is a system in which each station is constituted only by the memory type station device 31 (FIG. 2).
  • Each memory type station device 31 is composed of a semiconductor integrated circuit, and as shown in FIG. 3, a user interface 32, an allowable time error determination circuit 34, a reception state machine 35, a transmission state machine 3 6. It has an arbitration circuit 37, a memory 38, and an internal clock 39, all of which are composed of digital circuits that operate on a circuit drive clock from a clock source.
  • the internal clock 39 is composed of an addition counter circuit whose value increases from "0".
  • the internal clock 39 reaches the upper limit time "" ⁇ "which is uniquely defined in the system, it returns to the value of" 0 "and circulates the time.
  • a transmission start is issued to the transmission state machine 36.
  • the transmission state machine 36 issues a memory address corresponding to the station address value and a read command RD to the arbitration circuit 37, and acquires the data to be embedded in the packet from the memory 38 via the arbitration circuit 37. Sends a bucket.
  • the receiving state machine 35 When receiving a packet from another station, the receiving state machine 35 recognizes the transmission source from the received packet, and stores the memory address corresponding to the source station address value, the data in the reception packet, and the write command. WR is instructed to the arbitration circuit 37 to complete the writing to the memory 38 via the arbitration circuit 37.
  • the reception state machine 35 also gives the permissible time error determination circuit 34 the reception station address value from the received packet and the reception completion timing with the reception completion signal.
  • the permissible time error determination circuit 34 compares the calculated correct time of the internal clock of the own station with the time indicated by the internal clock 39, and when the difference exceeds the permissible value, the internal clock 39 Force time calibration to the correct time.
  • the memory-type station device 31 has a user interface 32 that enables data transfer between a computer device connected to the memory-type station device 31 and a memory in the own station.
  • the user input interface 32 processes an address bus, a data bus, a read control signal RD, and a write control signal WR.
  • the arbitration circuit 37 is used for reading and writing access to the memory 38 inside the memory type station device 31 via the user interface 32 by the user. Allow access to 8 without conflict with access to 8.
  • the packet used in this embodiment is shown in FIG.
  • the format of this packet consists of a start pattern 41, source station address value 42, 4-byte data 43, and test code 44.
  • FIGS. 5 to 7 taking a system including four memory type station devices 31 as an example. As shown in FIG. 2, these memory-type station devices 31 are connected to a communication path 33, and are assigned unique station address values of 00 to 03, respectively. 5 to 7 show the data contents in the memory 38 of each of the station address values 00 to 03 for each time indicated by the internal clock.
  • the relationship between the memory address of the memory 38 and the station address value of the system is shown in FIG.
  • the memory address position of the memory corresponding to the station address value 00 indicated as the station address value 00 area is defined by the memory addresses 0 to 3.
  • the memory address position of the memory corresponding to the station address value 01 indicated as the station address value 01 area is defined by the memory addresses 4 to 7.
  • It corresponds to the station address value 03 by address 8 to address B.
  • the memories of all the memory type station devices 31 are assigned unique memory addresses, and each memory can hold the data in all the memories in the system.
  • Time T is the internal clock of the memory type station device with a station address value of 0. .
  • the memory type station device having the station address value 00 embeds the data at the memory addresses 0 to 3 in a packet and transmits it to the communication channel 33.
  • the internal clock is indicated by the allowable time error determination circuit 34 for the three memory type station devices having the station address values 01 to 03 that have received the packet transmitted from the memory type station device having the station address value 00. If the time determined by adding the required time and the required transmission time to the bucket of the received station address value and the time required for transmission do not fall within the allowable error, the internal clock 39 in the own station is forcibly calibrated. . By calibrating the internal clocks, as shown in FIG. 6, the internal clocks 39 of all the stations show the same time T 01 that coincides within the error time.
  • Calibrated internal clock all stations with the time at T 0 1, data of the memory address 4-7 address is embedded in the packet from the memory-type station device of station address value 0 1, is transmitted to the communication channel 3 3.
  • data of memory address 8 ⁇ : address B is embedded in a packet from the memory type station with station address 0 2 and transmitted.
  • station address value 0 3 of the memory-type station instrumentation placed et the memory address C ⁇ F address data is embedded in the packet, is transmitted to the communication channel 3 3.
  • the time indicated by the internal clock is T. . From time T. It always goes around 3 Time tau 0 3 in the case of this first embodiment, generally, the solid for each system as the upper limit time T Micromax It is stipulated. As shown in Fig. 7, the next time T after the internal clock makes one revolution. . Then, the data in the memory 38 inside all the memory type station devices becomes the same.
  • the error of the internal clock is corrected immediately by the allowable time error judgment circuit 34 if it deviates from the allowable error, so the error accumulates even if the internal clock repeats laps
  • the internal clock 39 of all stations can always indicate the same time.
  • the internal clock continues to advance and the packet transmission does not stop, so the remaining three stations continue to share memory data overnight and do not stop the entire system.
  • the memory-type station device does not perform communication control by program control using a conventional microprocessor, but is performed only by hardware called a state machine.
  • the rate can be increased to the limit of the transfer capacity where the communication channel can be used as a medium.
  • the stations that make up this system can exchange data with the memory of any station in the system in practically zero time, and all the memories have the same data contents. Share one memory.
  • the multi-station memory data sharing system is a system including two stations including the memory type station device 31 and two stations including the I / O type station device 91 ( (Fig. 8).
  • the IZO type station device 91 is composed of a semiconductor integrated circuit, and as shown in FIG. 9, an I / O terminal output port 92, an I / O terminal input port 93, and an output address setting. It has a circuit 94, an output port data holding circuit 95, a transmission state machine 36, a reception state machine 35, an internal clock 39, and an allowable time error determination circuit 34. Circuit from clock source It consists of a digital circuit that operates with the driving clock.
  • the IZO type station device 91 does not have the memory 38 and the arbitration circuit 37.
  • the operations of the reception state machine 35, the internal clock 39, and the allowable time error determination circuit 34 are the same as those in the first embodiment.
  • This I / II station device 91 has an I ZO FF status so that the computer system can capture the ONZ FF status of switches and sensors in device control as a control signal input for digital information.
  • a terminal input port 93 is provided.
  • an I / O terminal output port 92 is provided for providing a control signal output from the computer system to device control and the like.
  • the I / O type station device 91 of the present embodiment has a 32-bit IZO terminal input port 93 corresponding to 4-byte data and a 32-bit IZO terminal equivalent to 4-byte data.
  • Output port 92 is provided.
  • the memory type station device 31 has unique station address values of 00 and 03, respectively, and the I / O type station device 91 has 0 1 and 0 2 unique stations A dress value is given.
  • the state of the I / O terminal input port 93 of the I / 0 type station device 91 having the station address value 01 is the same as the memory address 4 of the memory 38 of the two memory type station devices 31. It is written to address 7. Any station constituting this system can read out the contents of the data written in the memory addresses 4 to 7 via the user interface 32 of the memory type station device 31.
  • the state of the I / O terminal input port 93 of the I / O type station device 91 having the station address value 02 is also the same as the memory address 8 of the memory 38 of the two memory type station devices 31. Any station that is written to address B and configures this system can read the data contents written to these memory addresses 8 to B via the user interface 32 of the memory type station device 31. .
  • a transmission start signal is transmitted to the transmission state machine 36, and the transmission state machine 3 6 reads the data from the IZO terminal input port 93, embeds it in the packet, and transmits the packet.
  • the target of the data extracted to the IZO terminal output port 92 is determined by the set value from outside the station.
  • the receiving state machine 35 When the receiving state machine 35 receives a bucket from another station, if the set value of the output address setting circuit 94 and the source station address value match, a match signal to the output port data holding circuit 95 is used.
  • the output port data holding circuit 95 holds the data in the reception bucket. As a result, the data held in the output port data holding circuit 95 is output to the I / O terminal output port 92.
  • the IZO type station device 91 of the station address value 01 becomes Internal clock 39 is time T. .
  • the contents of the memory with the station address value 0 0 are taken out to the IZO terminal output port 92.
  • the output address value to be set in the output address setting circuit 94 the data in the shared memory 38 in the received packet other than the station address value of the own station can be output to the I / O terminal. Can be taken out to port 92.
  • the I / O type station device 91 having the station address value 02.
  • the user since the memory type station device 31 and the I / O type station device 91 coexist, the user must input the I / O terminal of the I / 0 type station device 91.
  • the cap 93 as a control signal input to a device to be used as a control target and the IZO terminal output port 92 as a control signal output, a 32-bit data equivalent to these 4-byte data can be obtained.
  • the control signal input and the control signal output can be handled as data of the shared memory of the entire system of the memory inside the memory type station device 31.
  • the multi-station memory sharing system of the third embodiment is a system in which each station can set the number of buckets that can be continuously transmitted. According to this system, when the time indicated by the internal clock indicates the time corresponding to the station address value of the own station, the bucket can be transmitted continuously for the number of times set by the bucket transmission number determination circuit. .
  • the memory type station device 31 used in this system is configured by a semiconductor integrated circuit, and the configuration is shown in FIG. Compared to that of FIG. 3 shown in the first embodiment, the transmission state machine 36 is provided with a packet transmission frequency determination circuit 101.
  • the transmission state machine 36 sets the number of packets determined by the value set by the packet transmission number determination circuit 101. Repeat sending. Other operations of the memory type station device 31 are the same as those of the first embodiment.
  • the number of packet transmissions is determined by a set value from outside the station. When this value is "0" and "1", it is specified that the packet is transmitted once.
  • Real truth The stations whose bucket transmission number determination circuit 101 of the embodiment has the set values of "0" and "1" perform packet transmission only once, so that the operations of these stations are all the same as those of the first embodiment. It is the same as the memory type station device.
  • the format of the bucket used in this embodiment is the same as that of the first embodiment shown in FIG. 4, and the relationship between the station address value and the memory address position is the same as that of the first embodiment.
  • the memory-type station device 31 has unique station address values of 00, 01, and 03, respectively.
  • the time of the internal clock 39 is T. . , A packet is transmitted from the memory type station device 31 having a station address value of 00.
  • the data to be transmitted in this packet is data of the memory addresses 0 to 3 of the memory 38 in the memory type station apparatus 31 having the station address value 00.
  • the packet is transmitted from the memory-type station device 3 first station address value 0 1.
  • the data in this packet is the data at the memory addresses 4 to 7 of the memory 38 inside the memory type station device 31 having the station address value 01.
  • the setting value of the packet transmission count determining circuit of the memory type station apparatus 31 having the station address value 01 is "2". Therefore, a station memory type station device 3 first address value 0 1, as shown in the first FIG. 2, even when the time of the next internal clock 3 9 becomes T 0 2, and transmits the packet.
  • the data in this packet is data of memory addresses 8 to ⁇ in the memory 38 inside the memory type station device 31 with the station address value 01.
  • a packet is transmitted from the memory-type station device 3 first station address value 0 3.
  • the data in this packet is data of the memory addresses C to F of the memory 38 inside the memory type station apparatus 31 having the station address value 03.
  • the memory type As seen in the two packet transmissions, the number of buckets transmitted by the bucket transmission number determination circuit is performed, so the amount of data to be written to the memory of another station in one round of the internal clock is determined. And the number of times set in the bucket transmission number determination circuit can be increased.
  • each station has a station address occupation width determination circuit. If the time indicated by the internal clock indicates the time corresponding to the station address value of the own station, the data length embedded in the transmitted packet is variable, and the information on the data length set in the station address occupancy width determination circuit is also included. It is possible to send the added packet.
  • the memory type station device 31 used in this system is configured by a semiconductor integrated circuit, and the configuration is shown in FIG. As compared with the configuration of the first embodiment shown in FIG. 3, the transmission state machine 36 is provided with a station address occupation width determination circuit 1331. In order to calculate the correct time of the internal clock of the own station, the value of the data length received by the reception state machine 35 is passed to the allowable time error determination circuit 34.
  • the transmission state machine 36 sets the data having the data length determined by the value set in the station address occupied width determining circuit 13 1. And sends the packet with the data length added.
  • the allowable time error determination circuit 34 refers to the value of the data length of the received packet passed from the reception state machine 35 to calculate the correct time of the internal clock of the own station. Other operations are the same as those of the first embodiment.
  • the station address occupation width is determined by the set value from outside the station.
  • this setting value is "0" and "1”
  • the station performs the packet transmission data length "1 times", that is, the packet length is not expanded.
  • the same operation as that of the example memory type station device is performed.
  • the data In the case of "L” the relationship between the memory address of the memory 38 and the station address value of this system is the same as that of the first embodiment.
  • the memory-type station device 31 is assigned unique station address values of 00, 01, and 03, respectively.
  • the time of the internal clock 39 is T.
  • the 4-byte data shown in Fig. 16 is embedded from the memory type station device 31 with a station address value of 0, and the data length of "1 time" is further formatted.
  • the bucket attached to the overnight length designation section 1 6 1 is transmitted.
  • the data in this packet is stored in the memory type station device 3 1 with a station address value of 0 0. 4 bytes of data.
  • the value set by the station address occupied width determining circuit 13 1 of the memory type station apparatus 31 having the station address value 01 is “2”.
  • the time of the internal clock 39 becomes ⁇ 0 1
  • the memory type station device 3 1 with the station address value 0 1 becomes the memory type station device 3 1 with the station address value 0 1
  • the internal memory 3 8 the memory address 4
  • the 8-byte data at addresses (1) to (6) is embedded in the bucket, and a packet in the format shown in Fig. 17 with "2" added to the data length specification section 161 is transmitted.
  • the time of the internal clock 39 is ⁇ .
  • the memory-type station device 31 with the station address value 0 3 is sent a packet of the format shown in FIG. 16 and the data in this packet is the station address value 0 3 Memory type station device 3 1 Internal memory 3
  • the setting is made by the station address occupation width determining circuit so as to be seen in the transmission of the packet in which the double-length data embedded in the memory type station apparatus 31 having the station address value 01 is transmitted.
  • the data of the size multiplied by the value set by the station address occupation width determination circuit is collectively transmitted to other stations in one round of the internal clock in order to embed and transmit the data multiplied by the value in one bucket.
  • the multi-station memory sharing system of the fifth embodiment includes a reception state management register in each station of the memory type station device. This makes it possible to grasp the data sharing state of this system and the connection state of the station to the communication path.
  • the configuration of this system is the same as that of the first embodiment shown in FIG. 2c.
  • the memory type station device 31 used in this system is configured by a semiconductor integrated circuit, and the configuration is This is shown in FIG.
  • a reception state management register 181 is added to that of the first embodiment shown in FIG.
  • the reception state management register 18 1 is composed of two types of flag registers, A type and B type, each of which is composed of four bits.
  • the reception state management register 181 is composed of two types of flag registers, A type and B type, each of which is composed of four bits.
  • the reception state management register 181 is composed of two types of flag registers, A type and B type, each of which is composed of four bits.
  • the reception state management register 181 is composed of two types of flag registers, A type and B type, each of which is composed of four bits.
  • the reception state management register 181 is composed of two types of flag registers, A type and B type, each of which is composed of four bits.
  • the reception state management register 181 is
  • the type A flag state of the reception state management register 181 is answered in the packet transmitted from the transmission state machine 36. Send it by adding it as a code.
  • the transmission completion signal passed from the transmission state machine 36 to the reception state management register 18 1 causes the reception state management register 1 8 All Class A and Class B flags of 1 are reset to "0".
  • the receiving state management register 35 receives the reception answer code passed from the receiving state machine 35 to the receiving state management register 181, the source station address value, and the reception completion signal.
  • the bit at the position corresponding to the source station address value of the Type A flag of the A1 is set to "1".
  • the bit corresponding to the own station address value in the reception answer code is "1"
  • the bit corresponding to the source station address value of the type B flag of the reception status management register 18 1 The position bit is also set to "1".
  • the type A flag register indicates “station that was able to receive”, and the type B flag register changes to the type A flag status of another station received from another station. Based on this, it refers to "a station that can confirm that its own data has been correctly delivered to the other party, and has also received the other party's data.” In other words, it indicates a "handshake establishment station" in communication technology. '' In addition to the user interface 32 being able to access the memory 38 via the arbitration circuit 37, the user interface 32 is also required to read and access the type A and type B flags of the reception status management register 18 1. Can be.
  • the operation will be described focusing only on the reception state management register 18 1 inside the memory type station apparatus 31 having the station address value 01.
  • the type A and type B flags of the reception status management register 18 1 once indicate “0” (a in FIG. 20). ).
  • the reception status management register 18 1 of the station address value 0 1 that has finished receiving the packet contains bits 2 for both type A and type B. Is set (b in FIG. 20).
  • Bit 3 is set in both the A type and the B type in the reception state management register 18 1 of the station address value 01 after the packet has been received (c in FIG. 20).
  • the reception status management register 18 1 of the station address value 0 1 that has finished receiving the packet has bit 0 for both type A and type B. Is set (d in FIG. 20).
  • the type A flag of the reception status management register 181 which is indicated when the time indicated by the internal clock 39 becomes the time corresponding to the station address value of the own station, It indicates the “station that has been able to receive” from the other station in the previous round, and the Type B flag register indicates the “handshake established station” with the other station in the previous round.
  • FIG. 21 the state transition of the reception status management register 18 1 for the station address value 01 when the station with the station address value 02 could not perform packet transmission due to some kind of failure or failure is shown in FIG. 21.
  • bit 2 is not set in both types A and B.
  • the user can recognize that the station having the station address value 02 is not responding to the station having the station address value 01.
  • the user can also recognize that for the station having the station address value 01, the data at the memory address position corresponding to the station address value having the station address value 02 is not in the shared state.
  • the packet transmitted from the station with the station address value 01 changes to the communication path 33 due to an instantaneous sudden failure due to external impulse noise or the like.
  • the transition of the flag when it is not received by another station will be described with reference to FIG.
  • D in FIG. 22 indicates that the type A flag indicates that the reception from the other station has been normally performed, and the type B flag indicates that the data distribution to the other station could not be performed. Further, e in FIG. 22 indicates that the abnormality is caused by a sudden failure, and that the abnormality has returned to normal.
  • reception state management register 181 has been described for the station with the station address value 01. Since the same applies to the type station apparatus 31, it becomes possible for all stations to recognize the handshake establishment state with all other stations.
  • the operation quality of the system can be determined in terms of whether or not another station is connected to the communication path 33 and whether or not the transmission of the bucket has been hindered. It is also possible to determine whether or not the shared data is the latest data updated in one round of the immediately preceding internal clock.
  • the memory type station device and / or the IZO type station device are constituted by semiconductor integrated circuits, but these station devices can be constituted by individual elements. Will be apparent to those skilled in the art.

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Description

明 細 書 複数局メモリデータ共有システム [技術分野]
本発明は、 全ての局が同一メモリデ一夕を共有することを可能にした複数 局メモリデータ共有システムに関する。
[背景技術]
本出願の出願人のうちの一出願人 （株式会社ステップテク二力） は、 先に、 「サイクリック自動通信による電子配線システム」 に関する特許出願を行い、 これは、 特許第 2 9 9 4 5 8 9号として登録された。 この特許を図 1にもと ずいて説明する。 この電子配線システムは、 N個の端末装置 2と、 それらの 端末装置 2を制御する中央装置 1と、 これらを接続する共通通信路 3から構 成されている。 各端末装置 2の入力ポート 2 1のデータと出力ポート 2 2の データは、 パケットを各端末装置に周回させることにより、 中央装置 1内の メモリ 3 8内の各端末装置に対応するアドレスの各メモリ位置に格納される。 この電子配線システムの場合、 デ一夕の送受信は、 ステートマシンと言うハ 一ドウエアのみで行われるので、 従来のマイクロプロセッサを用いたプログ ラム制御による通信制御に比較して、 非常に高速化されたものとなった。 さ らに、 各端末装置の入力ポート 2 1および出力ポート 2 2のデータは、 メモ リデータに格納されているので、 中央装置 1は、 実質上実時間で、 どの端末 の入出力ポートのデータも読み込み/書き込むことができる。
この電子配線システムの場合、 中央装置 1は、 ^の端末の入出力ポ一トの データも読み込み Z書き込むことはできるが、 端末装置が、 他の端末装置の 入出力ポートのデータを読み取り、 またそこにデータを書き込むことは出来 ないと言う問題が存在していた。 ある端末装置が、 他の端末装置のデ一夕を 読み取り、 またそこにデータを書き込むことは、 各関節に端末装置が配置さ れている人型ロポットなどのシステムの場合のように、 端末装置同士が相互 に影響しあってシステム全体が作動しなければならないときに、 必要となる。 また、 この電子配線システムの場合、 中央装置 1が、 作動しなくなると、 パケットの送受信が行われなくなるので、 システム全体の機能が停止してし まうと言う問題も存在していた。
[発明の開示]
従って、 本発明は、 このような従来の電子配線システムの問題点を解決し て、 局同士が相互にデ一夕を送受信することが可能で、 かつある局が機能を 停止しても、 残りの局は機能を停止せず、 システムは機能し続けるメモリデ —夕共有システムを提供することをその目的とする。
これらの目的を実現するために、 本発明のメモリデ一夕共有システムは、 通信路により接続された複数の局の間でバケツトを送受信する、 複数局メ モリデー夕共有システムであって、
各局が、 メモリと、 前記メモリを局外部からアクセスすることを可能にす るユーザ rンターフェ一スと、 パケットを送信する送信ステートマシーン と、 パケットを受信する受信ステートマシーンと、 内部時計と、 許容時刻誤 差判定回路と、 送信ステートマシーンおよび受信ステートマシーンからのァ クセスと前記ユーザインターフェースからのアクセスとの競合を調停する調 停回路とを有するメモリ型局装置であり、
各局に、 0 0、 0 1、 '··、 O Nの固有な局アドレス値を、 それぞれ設定し、 バケツトを前記通信路に送信するための所要時間と前記通信路上の前記パ ケットの伝達所要時間との和を、 前記内部時計の時刻の 1単位時間とし、 各時刻 （τ。。， τ 0 1 , ···, Τ 0 Ν) を、 それぞれ、 各局アドレス値に対応さ せ、
システム内の局内の前記内部時計が、 全て、 同一の時刻を示し、 かつ時刻 τ。。から上限時刻 ΤΜ迄を周回し、
前記内部時計が、 ある局の前記局アドレス値に対応する時刻を示すと、 そ の局の前記局アドレス値に対応するメモリアドレス位置にある前記メモリ内 のデ一夕を前記調停回路を介して読み出し、 当該データを前記パケットに埋 め込み、 前記パケットを前記通信路に送信し、
前記バケツトが正常に受信されると、 前記受信されたバケツトから送信元 を認識し、 前記受信パケット内の当該データを、 送信元の局アドレス値に対 応するメモリアドレス位置に前記調停回路を介して書込み、
許容時刻誤差判定回路が、 前記 1単位時間から算出される自局の内部時計 の正しい時刻と、 前記内部時計が示す時刻とを比較し、 それらの差が許容値 を超えている場合には、 前記内部時計の時刻を前記正しい時刻に強制的に校 正する、
ことを特徴とする。
このシステムによると、 各局には、 0 0 , 0 1， ···， O N の固有な局アド レス値が、 設定されていて、 全ての局内の内部時計は、 固有な局アドレス値 0 0 , 0 1， ···， O N にそれぞれ対応する同一時刻 T。0, Τ 0 1, ···, Τ 0 Ν を示す。 通信路にパケットを送信するための所要時間と通信路上のパケット の伝達所要時間との和を、 内部時計の時間の 1単位とする。 つまり、 この 1 単位時間が、 経過する毎に内部時計は、 その時刻を次の時刻に進める。 内部 時計が示す時刻が、 上限時刻 ΤΜ に到ると、 次の時刻は 0 0に対応する時刻 に戻り、 内部時計は、 時刻 τ。。〜ΤΜを周回する。 内部時計が、 ある局の局 ァドレス値に対応する時刻を示すと、 その局の前記局ァドレス値に対応する メモリアドレス位置にある前記メモリ内のデータは、 調停回路を介して読み' 出され、 当該データはパケットに埋め込まれ、 このパケットは、 通信路に送 信される。 パケットが正常に受信されると、 この受信されたパケットから送 信元が、 認識され、 受信パケット内の当該データが、 送信元の局アドレス値 に対応するメモリ位置に調停回路を介して書込まれる。 この処理が、 時刻 τ。
0〜ΤΜ について、 一巡して行われると、 全ての局のメモリの各固有局アド レス値に対応したメモリアドレス位置に格納されているメモリデータが、 全 て同一になる。 つまり、 これ以降、 全ての局のメモリが、 同一のメモリ内容 を共有することになる。
許容時刻誤差判定回路が、 この時間の 1単位から算出される自局の内部時 計の正しい時刻と、 内部時計が示す時刻とを比較し、 それらの差が許容値を 超えている場合には、 内部時計の時刻を正しい時刻に強制的に校正する。 こ れにより、 全ての局が、 許容値の範囲内で同一時刻を保つことが確保される。 このような構成を採用することにより、 この複数局メモリデー夕共有シス テムにおいては、 ある局が機能しなくなったとしても、 他の局は、 自発的に パケットを送受信し続けることが出来るので、 システムは機能し続けること が出来る。
本発明の他の複数局メモリデータ共有システムが特徴とする点は、
I Z〇端子出力ポートと、 I /O端子入力ポートと、 出力アドレス設定回 路と、 出力ポートデータ保持回路と、 パケットを送信する送信ステートマシ ーンと、 パケットを受信する受信ステートマシーンと、 内部時計と、 許容時 刻誤差判定回路とを有する I ZO型局装置からなる局を、 さらに、 前記通信 路に追加し、
前記内部時計が、 ある I zo型局装置からなる局の局ァドレス値に対応す る時刻を示すと、
その局の前記 I /O端子入力ポートからデ一夕を読み出し、 当該データを 前記パケットに埋め込み、 前記バケツ卜を前記通信路に送信し、
前記バケツトが正常に受信された場合で出力ァドレス設定回路の設定値と 送信元の局ァドレス値が一致した場合には、 前記出力ポートデ一夕保持回路 に、 前記受信パケット内の当該デ一夕を保持させ、 前記 I ZO端子出力ポー 卜に前記受信パケット内の当該デ一夕取り出す、 前述した複数局データ共有 システムである。
このシステムでは、 マイクロプロセッサ等のユーザーィン夕ーフェースを 介したユーザ一操作により局内のメモリに対し読み込み/書き込みが出来る メモリ型局装置に加え、 1 〇端子出力ポートと I /O端子入力ポートと出 力アドレス設定回路と出力ポートデ一夕保持回路を有する I 〇型局装置が 接続されている。 このシステムの場合、 この I ZO型局装置からも、 メモリ 型局装置内のメモリデータを読み込み Z書き込みすることが出来る。
前記パケット内のデータ長が固定で、 前記メモリ型局装置が、 パケット送 信回数決定回路を有し、 自局アドレス値に対応する時刻からパケットを前記 バケツト送信回数決定回路に設定された回数分連続して送信することにより、 複数局分のメモリアドレス幅を 1つの前記メモリ型局装置で占有できるよう にした上述の複数局メモリデータ共有システムの場合、 自局の局アドレス値 に対応する時刻を内部時計が指した時に、 自局の局ァドレス値に対応するメ モリアドレス位置からデータが、 読み出され、 パケットに埋め込まれ、 そし て送信され、 次の時刻を内部時計が指した時に、 自局の局アドレス値の次の 値に対応するメモリアドレス位置からデータが、 読み出され、 パケットに埋 め込まれ、 そして送信される。 このように、 パケット送信回数決定回路に設 定された回数バケツト送信が行われるため、 内部時計の一周回で他の局のメ モリに書き込ませるデータの量を、 パケット送信回数決定回路により設定さ れた回数分増大させる事ができる。
前記バケツト内データ長が可変で、 且つデータ長の情報もバケツト内に付 加されていて、 前記メモリ型局装置が、 局アドレス占有幅決定回路を有し、 自局アドレス値に対応する時刻から前記局アドレス占有幅決定回路に設定さ れたデータ長のパケットを送信することにより、 複数局分のメモリアドレス 幅を 1つの前記メモリ型局装置で占有できるようにした上述の複数局メモリ デ一夕共有システムの場合、 自局の局ァドレス値に対応する時刻を内部時計 が指した時に、 自局の局ァドレス値に対応するメモリアドレスを先頭とする 位置から、 局アドレス占有幅決定回路に設定された値を加算した局アドレス 値に対応するメモリアドレス迄のデータを、 一括して読み出してパケットに 埋め込み送信するので、 内部時計の一周回で、 局アドレス占有幅決定回路に 設定された値分増大させたサイズのデータを、 一括して他の局のメモリに書 き込ませることができる。
前記パケット内に他局からの受信完了情報を付加し、 当該受信完了情報に 基づく内部時計の一周回毎の八ンドシェイク状態又は通信路の状態を管理す る受信状態管理レジス夕をメモリ型局装置内に設けた前述の複数局メモリデ 一夕共有システムは、 システムが外的障害によってバケツ卜の伝送障害を受 ける可能性のある環境に設置された場合でも、 バケツ卜の伝送を阻害された か否かのシステムの稼動品質を判定することができ、 また、 共有されたデー 夕が直前の内部時計の一周回で更新された最新のものであるか否かの判定を 行うこともできる。
上記複数局メモリデータ共有システムのメモリ型局装置または I ZO型局 装置を半導体集積回路により構成すると、 システム構成が、 コンパクトにな ると同時にその経済性も向上する。
[図面の簡単な説明]
第 1図は、 従来の電子配線システムの構成を示す図である。
第 2図は、 本発明の第 1実施例のメモリ共有システムの構成を示す図であ る。
第 3図は、 第 1実施例の各局に用いられるメモリ型局装置の構成を示す図 である。
第 4図は、 第 1実施例のシステムに使用されるパケットを示す。
第 5〜 7図は、 第 1実施例のメモリ共有システムの動作を説明する図であ る。
第 8図は、 本発明の第 2実施例のメモリ共有システムの構成を示す図であ る。
第 9図は、 第 2実施例の局に用いられる I ZO型局装置の構成を示す図で ある。
第 1 0図は、 本発明の第 3実施例に用いられるメモリ型局装置の構成を示 す図である。
第 1 1図は、 第 3実施例のメモリ共有システムの構成を示す図である。 第 1 2図は、 第 3実施例のメモリ共有システムの動作を説明する図である。 第 1 3図は、 本発明の第 4実施例に用いられるメモリ型局装置の構成を示 す図である。
第 1 4図は、 第 4実施例のメモリ共有システムの構成を示す図である。 第 1 5図は、 第 4実施例のメモリ共有システムの動作を説明する図である。 第 1 6図は、 第 4実施例に使用されるパケットを示す。
第 1 7図は、 第 4実施例に使用されるパケットを示す。 ΐ
第 1 8図は、 本発明の第 5実施例に用いられるメモリ型局装置の構成を示 す図である。
第 1 9図は、 第 5実施例に使用されるパケットを示す。
第 2 0〜2 2図は、 第 5実施例のメモリ共有システムの動作を説明する図 である。
[発明を実施するための最良の形態]
次に、 本発明に係る複数局メモリデータ共有システムを、 5つの実施例に より説明する。 第 1実施例
第 1実施例の複数局メモリデータ共有システムは、 各局が、 メモリ型局装 置 3 1のみから構成されているシステムである （第 2図） 。
各メモリ型局装置 3 1は、 半導体集積回路により構成されていて、 第 3図 に示されるように、 ユーザインターフェース 3 2、 許容時刻誤差判定回路 3 4、 受信ステートマシーン 3 5、 送信ステートマシーン 3 6、 調停回路 3 7、 メモリ 3 8、 内部時計 3 9を有し、 これらは、 全てクロック源からの回路駆 動クロックで動作するデジタル回路から構成されている。
内部時計 3 9は、 " 0 " から値の増加する加算カウンター回路で構成され、 システムで固有に規定される上限時刻" ΤΜ" 迄進むと、 " 0 " の値に戻り 時刻を周回させる。 内部時計 3 9の示す時刻が、 自局の局アドレス値に対応 する時刻を示すと、 送信ステートマシーン 3 6に送信開始が発令される。 送信ステートマシーン 3 6は、 調停回路 3 7に局アドレス値に対応するメ モリアドレスと読み込み指令 R Dを発行し、 調停回路 3 7を介してメモリ 3 8からパケットに埋め込むデ一夕を取得して、 バケツトの送信を行う。
受信ステートマシーン 3 5は、 他の局からパケットを受信すると、 受信さ れたバケツ卜から送信元を認識し、 送信元の局アドレス値に対応するメモリ アドレスと受信パケット内の当該データおよび書込み指令 WRを、 調停回路 3 7に指示して、 調停回路 3 7を介したメモリ 3 8への書込みを完了する。 g
受信ステートマシーン 3 5は、 また、 許容時刻誤差判定回路 3 4に、 受信 されたパケッ卜から送信元の局アドレス値と、 受信完了信号で受信完了タイ ミングを与える。
許容時刻誤差判定回路 3 4は、 算出される自局の内部時計の正しい時刻と 内部時計 3 9が示す時刻とを比較し、 その差が許容値を超えている場合に、 内部時計 3 9の時刻を正しい時刻に強制的に校正する。
メモリ型局装置 3 1は、 メモリ型局装置 3 1に接続されるコンピューター 装置と自局内のメモリの間でデータの授受を可能にするユーザインタ一フエ —ス 3 2を有する。 このユーザイン夕一フェース 3 2は、 アドレスバス、 デ 一夕バス、 読み込み制御信号 R D、 書込み制御信号 WRを処理する。
調停回路 3 7は、 ユーザーがユーザインターフェース 3 2を介して行うメ モリ型局装置 3 1内部のメモリ 3 8への読み込みおよび書込みアクセスが、 送信ステートマシーン 3 6または受信ステートマシーン 3 5からのメモリ 3 8へのアクセスと競合を起こさずに、 行われることを可能にする。
本実施例で用いられるパケットは、 第 4図に示されている。 このパケット のフォーマットは、 スタートパターン 4 1、 送信元局アドレス値 4 2、 4バ イトのデータ 4 3、 検定コード 4 4からなる。
次に、 4つのメモリ型局装置 3 1からなるシステムを例に、 実施例 1の動 作を、 第 5〜7図を用いて説明する。 第 2図に示されるように、 これらのメ モリ型局装置 3 1は、 通信路 3 3に接続されていて、 それぞれに、 0 0〜0 3の固有な局アドレス値が付与されている。 第 5〜7図は、 内部時計の示す 時刻毎に、 局アドレス値 0 0〜0 3の各々のメモリ 3 8内のデータ内容を示 す。
メモリ 3 8のメモリアドレスと、 システムの局アドレス値との関係は、 第 5図に示されている。 局アドレス値 0 0領域と示されている局アドレス値 0 0に対応するメモリのメモリアドレス位置は、 メモリアドレス 0〜 3番地に より規定されている。 局アドレス値 0 1領域と示されている局アドレス値 0 1に対応するメモリのメモリアドレス位置は、 メモリアドレス 4〜 7番地に より規定されている。 同様に、 局アドレス値 0 2に対応するそれはメモリア ドレス 8〜B番地により、 局アドレス値 0 3に対応するそれはメモリアドレ ス C〜F番地により、 規定されている。 このように、 全てのメモリ型局装置 3 1のメモリには、 固有のメモリアドレスが付されていて、 各メモリは、 シ ステム内の全てのメモリ内のデ一夕を保有することが出来る。
システムの稼動開始直後では、 第 5図に示されるように、 各局の内部時計 はそれぞれ異なつた時刻を示していて、 メモリ内のデータもそれぞれ異なつ ている。
局アドレス値 0 0のメモリ型局装置の内部時計が、 時刻 T。。になった時、 局アドレス値 0 0のメモリ型局装置は、 メモリアドレス 0〜 3番地のデータ をパケットに埋め込み通信路 3 3に送信する。
局アドレス値 0 0のメモリ型局装置から送信されたバケツトを受信した局 アドレス値 0 1〜0 3の 3つのメモリ型局装置は、 それぞれ、 自局のメモリ のメモリアドレス 0〜 3番地に受信したデ一夕を書き込む。
また、 局アドレス値 0 0のメモリ型局装置から送信されたパケットを受信 した局アドレス値 0 1〜0 3の 3つのメモリ型局装置は、 許容時刻誤差判定 回路 3 4によって、 内部時計が示す時刻と受信した局アドレス値のバケツト 所要時間と伝達所要時間を加算した時間により決まる時刻とが、 許容される 誤差内に入っていない場合に、 自局内の内部時計 3 9を強制的に校正する。 内部時計が校正されることによって、 第 6図に示すように全ての局の内部 時計 3 9は、 誤差時間内で一致する同一の時刻 T 0 1を示す。 校正された内部 時計が、 全局とも時刻 Τ 0 1を示し、 局アドレス値 0 1のメモリ型局装置から メモリアドレス 4〜7番地のデータがパケットに埋め込まれ、 通信路 3 3に 送信される。 内部時計が時刻 T Q 2になった時、 局アドレス値 0 2のメモリ型 局装置からメモリアドレス 8〜： B番地のデータがパケッ卜に埋め込まれ送信 される。 内部時計が時刻 T 0 3になった時、 局アドレス値 0 3のメモリ型局装 置からメモリアドレス C〜F番地のデータがパケットに埋め込まれ、 通信路 3 3に送信される。
内部時計が示す時刻は、 T。。から、 時刻 T。3迄を常に周回する。 この実施 例 1の場合の時刻 τ 0 3は、 一般には、 上限時刻 ΤΜとしてシステムごとに固 有に規定される。 第 7図に示されるように、 内部時計が一周回した後の次の 時刻 T。。には、 全てのメモリ型局装置の内部のメモリ 3 8のデータは、 同一 になる。
内部時計の誤差は、 パケットを受信する都度、 許容時刻誤差判定回路 3 4 によって、 許容される誤差を逸脱した場合、 即時に校正されるので、 内部時 計が周回を重ねても誤差が累積することはなく、 全ての局の内部時計 3 9は、 常に一致した時刻を示すことが出来る。
この実施例のシステムでは、 局アドレス値 0 1のメモリ型局装置が故障、 あるいは通信路から切り離される事故があった場合でも、 局アドレス値 0 0 の局と、 局アドレス値 0 2の局および局アドレス値 0 3の局は、 内部時計が 継続して進行し、 パケット送信も停止しないため、 残った 3つの局同士での メモリデ一夕共有が継続し、 システム全体の停止には至らない。
第 3図のブロックダイヤグラムからも明確な様に、 メモリ型局装置は、 従 来のマイクロプロセッサを用いたプログラム制御による通信制御ではなく、 ステートマシンと言うハードウェアのみで行われるので、 パケットの転送レ —トを、 通信路が媒体として絶えうる転送能力限界まで高速にしえる。
転送レートを 1 0 M B P Sとした時、 本例の第 4図のパケットは 7バイト (8ビット X 7 = 5 6ビット） なので、 パケットを送信するための所要時間は、 0 . l 秒 X 5 6ビット = 5 . 6 秒、 通信路 3 3上のパケットの伝達所要 時間を 1 秒としても、 内部時計 3 9の一周回時間は、 6 . 6 /秒 X 4 = 2 6 . 4 ^秒となり、 通常口ポット等の機器制御に必要とされる信号応答時間 l m秒に比較し充分に高速である事から、 全局で共有されるデータの応答速 度を見かけ上のゼロタイムとして扱う事ができる。
このシステムを構成する局は、 システム内の如何なる局のメモリとも、 実 質上ゼロタイムでデータを授受することが出来、 しかも全てのメモリが、 同 一のデータ内容を保有しているので、 各局は、 一つのメモリを共有している ことになる。
前述の先行技術の電子配線システムとは異なり、 本発明の複数局メモリデ 一夕共有システムの場合、 中央装置と端末装置と言った区別がなく、 全ての 局同士が任意且つ自由にデータの授受を行えるので、 稼動中にいずれかの局 が停止しても、 残った局のバケツト送信が停止する事はなく継続してシステ ムが稗動でき、 先行技術の電子配線システムが有していた中央装置が動作を 停止すると、 システム全体が動作を停止してしまうと言う問題は、 生じない。 第 2実施例 第 2実施例の複数局メモリデータ共有システムは、 メモリ型局装置 3 1か らなる局 2つと、 I /O型局装置 9 1からなる局 2つを有するシステムであ る （第 8図） 。
I ZO型局装置 9 1は、 半導体集積回路により構成されていて、 第 9図に 示されるように、 I /O端子出力ポート 9 2と、 I /O端子入力ボート 9 3 と、 出力アドレス設定回路 9 4と、 出力ポートデータ保持回路 9 5と、 送信 ステートマシーン 3 6と、 受信ステートマシーン 3 5と、 内部時計 3 9と、 許容時刻誤差判定回路 3 4とを有し、 これらは、 全てクロック源からの回路 駆動クロックで動作するデジ夕ル回路からなる。
I ZO型局装置 9 1は、 メモリ型局装置 3 1とは異なり、 メモリ 3 8と調' 停回路 3 7を有しない。 受信ステートマシーン 3 5と、 内部時計 3 9と、 許 容時刻誤差判定回路 3 4の動作 、 実施例 1の場合のそれと同じである。 機器制御におけるスィッチやセンサ一などの 「O NZO F F状態」 を、 デ ジ夕ル情報の制御信号入力としてコンピューターシステムに取り込ませるた めに、 この I /〇型局装置 9 1には、 I ZO端子入力ポート 9 3が設けられ ている。 また、 コンピューターシステムから機器制御などに制御信号出力を 与えるために、 I /O端子出力ポート 9 2も設けられている。
本実施例の I /O型局装置 9 1は、 4バイトのデータ相当となる 3 2ビッ トの I ZO端子入力ポート 9 3と、 同じく 4バイトのデータ相当となる 3 2 ビットの I ZO端子出力ポート 9 2とを備えている。 この第 2実施例のシス テムの場合、 メモリ型局装置 3 1には、 それぞれ、 0 0と 0 3の固有な局ァ ドレス値が、 I /O型局装置 9 1には、 それぞれ、 0 1と 0 2の固有な局ァ ドレス値が付与されている。
本実施例のシステムでは、 局ァドレス値 0 1の I / 0型局装置 9 1の Iノ 〇端子入力ポート 9 3の状態は、 2つのメモリ型局装置 3 1のメモリ 3 8の メモリアドレス 4〜 7番地に書き込まれる。 このシステムを構成する如何な る局も、 このメモリアドレス 4〜7番地に書き込まれたデ一夕内容を、 メモ リ型局装置 3 1のユーザインターフェース 3 2を介して、 読み出すことが出 来る。 同様に、 局アドレス値 0 2の I /O型局装置 9 1の I / O端子入力ポ —ト 9 3の状態も、 2つのメモリ型局装置 3 1のメモリ 3 8のメモリアドレ ス 8〜B番地に書き込まれ、 このシステムを構成する如何なる局も、 このメ モリアドレス 8〜B番地に書き込まれたデータ内容を、 メモリ型局装置 3 1 のユーザインターフェース 3 2を介して、 読み出すことが出来る。
次に、 この第 2実施例のシステムの動作原理を説明する。
I /O型局装置 9 1の内部時計 3 9の示す時刻が、 自局の局アドレス値に 対応する時刻を示すと、 送信ステートマシーン 3 6に送信開始信号が送られ、 送信ステ一トマシーン 3 6は、 I ZO端子入力ポート 9 3からデータを読み 出しパケットに埋め込んで、 パケットの送信を行う。
I ZO端子出力ポート 9 2に取り出されるデータの対象は、 局の外部から の設定値により決まる。
受信ステートマシーン 3 5が他の局からバケツトを受信すると、 出力アド レス設定回路 9 4の設定値と送信元の局アドレス値が一致した場合に、 出力 ポートデータ保持回路 9 5への一致信号で、 受信バケツト内の当該データを、 出力ポートデータ保持回路 9 5に保持させる。 これにより、 I /O端子出力 ポート 9 2には、 出力ポートデータ保持回路 9 5に保持されたデータが出力 される。
局アドレス値 0 1の I ZO型局装置 9 1の出力アドレス設定回路 9 4の設 定値が " 0 0 " に設定されていた場合、 局アドレス値 0 1の I ZO型局装置 9 1は、 内部時計 3 9が時刻 T。。の時に局アドレス値 0 0のメモリ型局装置 3 1から通信路 3 3に送信されたパケットを受信したとき、 局アドレス値 0 0のメモリの内容を、 I ZO端子出力ポート 9 2に取り出すことができる。 つまり、 出力アドレス設定回路 9 4に設定する出力アドレス値を選択する ことにより、 自局の局アドレス値以外の受信パケット内の共有されているメ モリ 3 8内のデータを、 I /O端子出力ポート 9 2に取り出すことができる。 これは、 局アドレス値 0 2の I /0型局装置 9 1に付いても同様である。 この第 2実施例のシステムの場合、 メモリ型局装置 3 1と I /O型局装置 9 1が共存しているので、 ユーザ一は、 I /0型局装置 9 1の I /O端子入 カポ一ト 9 3を制御対象として使用したい機器に対する制御信号入力として、 また、 I ZO端子出力ポート 9 2を制御信号出力とすることにより、 これら 4バイトのデ一夕相当となる 3 2ビットの制御信号入力と制御信号出力を、 メモリ型局装置 3 1内部のメモリのシステム全体の共有メモリのデータとし て、 取り扱うことができる。 第 3実施例 第 3実施例の複数局メモリデ一夕共有システムは、 各局が、 連続して送信 することが出来るバケツトの回数を設定することができるシステムである。 このシステムによると、 内部時計の示す時刻が、 自局の局アドレス値に対応 する時刻を示すと、 バケツト送信回数決定回路で設定された回数分連続して、 バケツトを送信することが可能となる。
このシステムに用いられるメモリ型局装置 3 1は、 半導体集積回路により 構成されていて、 その構成は、 第 1 0図に示されている。 第 1実施例で示し た第 3図のそれに比較し、 送信ステートマシーン 3 6には、 パケット送信回 数決定回路 1 0 1が付加されている。
内部時計 3 9の示す時刻が、 自局の局アドレス値に対応する時刻を示すと、 送信ステートマシーン 3 6は、 パケット送信回数決定回路 1 0 1により設定 された値で決められる回数のパケッ卜の送信を繰り返す。 これ以外のメモリ 型局装置 3 1の動作は、 第 1実施例のそれと同じである。
パケット送信回数は、 局の外部からの設定値により決まる。 この設定値が " 0 " と" 1 " の場合は、 パケットの送信は、 1回と規定されている。 本実 施例のバケツト送信回数決定回路 1 0 1の設定値が " 0 " と " 1 " である局 は、 1回しかパケット送信を行わないので、 これらの局の動作は、 全て第 1 実施例のメモリ型局装置と同じとなる。
本実施例で使用されるバケツ卜のフォーマツトは、 第 4図に示される第 1 実施例のそれと同じで、 局アドレス値とメモリアドレス位置との関係も、 第 1実施例のそれと同じである。
次に、 第 1 1図に示されるような 3つのメモリ型局装置 3 1を有するシス テムを例に、 この第 3実施例の動作を第 1 2図のタイムチャートにより説明 する。 メモリ型局装置 3 1には、 それぞれ 0 0， 0 1 , 0 3の固有な局アド レス値が付与されている。
内部時計 3 9の時刻が T。。となった時に、 局アドレス値 0 0のメモリ型局 装置 3 1からパケットが送信される。 このパケッ卜内の送信されるデータは、 局アドレス値 0 0のメモリ型局装置 3 1内のメモリ 3 8のメモリアドレス 0 〜 3番地のデータである。
次に、 内部時計 3 9の時刻が T 0 1となった時に、 局アドレス値 0 1のメモ リ型局装置 3 1からパケットが送信される。 このパケット内のデータは、 局 アドレス値 0 1のメモリ型局装置 3 1内部のメモリ 3 8のメモリアドレス 4 〜 7番地のデータである。
第 1 1図に示されるように、 局アドレス値 0 1のメモリ型局装置 3 1のパ ケット送信回数決定回路の設定値は、 " 2 " である。 このため、 局アドレス 値 0 1のメモリ型局装置 3 1は、 第 1 2図に示されるように、 次の内部時計 3 9の時刻が Τ 0 2となった時にも、 パケットを送信する。 このパケット内の デ一夕は、 局ァドレス値 0 1のメモリ型局装置 3 1内部のメモリ 3 8のメモ リアドレス 8〜Β番地のデータである。
内部時計 3 9の時刻が T Q 3となった時に、 局アドレス値 0 3のメモリ型局 装置 3 1からパケットが送信される。 このパケット内のデータは、 局ァドレ ス値 0 3のメモリ型局装置 3 1内部のメモリ 3 8のメモリアドレス C〜F番 地のデータである。
本実施例のシステムでは、 局アドレス値 0 1のメモリ型局装置 3 1から行 われる 2回のバケツ卜送信にみられるように、 バケツト送信回数決定回路で 設定された回数のバケツ卜送信を行うため、 内部時計の一周回で他の局のメ モリに書き込ませるデータの量を、 バケツト送信回数決定回路に設定された 回数分増大させる事ができる。 第 4実施例 第 4実施例の複数局メモリデータ共有システムは、 各局が、 局アドレス占 有幅決定回路を有する。 内部時計の示す時刻が、 自局の局アドレス値に対応 する時刻を示すと、 送信されるパケットに埋め込まれるデータ長が可変で、 且つ局ァドレス占有幅決定回路に設定されたデータ長の情報も付加されたパ ケットを送信することが可能になる。
このシステムに用いられるメモリ型局装置 3 1は、 半導体集積回路により 構成されていて、 その構成は、 第 1 3図に示されている。 第 3図に示される 第 1実施例の構成と比較すると、 送信ステ一トマシーン 3 6には、 局ァドレ ス占有幅決定回路 1 3 1が付加されている。 自局の内部時計の正しい時刻の 算出のために、 受信ステートマシーン 3 5により受信されたデ一夕長の値が、 許容時刻誤差判定回路 3 4に渡される。
内部時計 3 9の示す時刻が自局の局アドレス値に対応する時刻を示すと、 送信ステートマシーン 3 6が、 局アドレス占有幅決定回路 1 3 1に設定され た値で決められるデータ長のデータを埋め込み、 そのデータ長も付加したパ ケットを送信する。 許容時刻誤差判定回路 3 4が、 自局の内部時計の正しい 時刻の算出のために、 受信ステートマシーン 3 5から渡される受信したパケ ットのデータ長の値を参照する。 これ以外の動作は、 第 1実施例のそれと同 じである。
局アドレス占有幅は、 局の外部からの設定値により決まる。 この設定値が " 0 " と " 1 " である時には、 その局はパケット送信のデータ長は " 1倍" として行なわれ、 つまり、 パケット長は拡大されないので、 これらの局は、 全て第 1実施例のメモリ型局装置と同一な動作を行う。 本実施例では、 デー 夕長力 S " l倍" の場合、 メモリ 3 8のメモリアドレスとこのシステムの局ァ ドレス値との関係は、 第 1実施例のそれと同じである。
次に、 第 1 4図に示されるような 3つのメモリ型局装置 3 1を有するシス テムを例に、 この第 4実施例の動作を第 1 5図のタイムチャートにより説明 する。 メモリ型局装置 3 1には、 それぞれ 0 0， 0 1， 0 3の固有な局アド レス値が付与されている。
第 1 5図のタイムチャートに示されるように、 内部時計 3 9の時刻が T。0 となった時に、 局アドレス値 0 0のメモリ型局装置 3 1から第 1 6図に示す、 4バイトのデ一夕が埋め込まれて、 さらに " 1倍" のデータ長がフォーマツ トのデ一夕長指定部 1 6 1に付加されたバケツトが送信され、 このパケット 内のデ一夕は、 局ァドレス値 0 0のメモリ型局装置 3 1内部のメモリ 3 8の メモリアドレス 0〜 3番地の 4バイ卜のデータである。
第 1 4図に示されるように、 局アドレス値 0 1のメモリ型局装置 3 1の局 アドレス占有幅決定回路 1 3 1により設定された値は、 " 2 " である。 内部 時計 3 9の時刻が Τ 0 1となった時に、 局アドレス値 0 1のメモリ型局装置 3 1は、 局アドレス値 0 1のメモリ型局装置 3 1内部のメモリ 3 8のメモリア ドレス 4〜Β番地の 8バイトのデータをバケツトに埋め込み、 データ長指定 部 1 6 1に " 2 " が付与された、 第 1 7図に示されるフォーマットのパケッ トを送信する。
内部時計 3 9の時刻が Τ。3となった時に、 局アドレス値 0 3のメモリ型局 装置 3 1力ゝら第 1 6図に示すフォーマツ卜のパケッ卜が送信され、 このパケ ット内のデータは、 局ァドレス値 0 3のメモリ型局装置 3 1内部のメモリ 3
8のメモリアドレス C〜F 3番地の 4バイトのデ一夕で、 データ長には " 1 " が付与される。
本実施例のシステムでは、 局アドレス値 0 1のメモリ型局装置 3 1から 行われる 2倍長のデ一夕を埋め込んだパケットの送信にみられるように、 局 ァドレス占有幅決定回路により設定された値倍のデータを 1回のバケツトに 埋め込み送信するため、 内部時計の一周回で、 局アドレス占有幅決定回路に より設定された値分増大させたサイズのデータを、 一括して他の局のメモリ に書き込ませることができる。 第 5実施例 第 5実施例の複数局メモリデ一夕共有システムは、 メモリ型局装置の各局 内に受信状態管理レジスタを備えている。 これにより、 このシステムのデー タ共有状態や、 局の通信路への接続状態を把握することが可能になる。
このシステムの構成は、 第 2図に示された第 1実施例のそれと同じである c このシステムに使用されるメモリ型局装置 3 1は、 半導体集積回路により 構成されていて、 その構成は、 第 1 8図に示されている。 これには、 第 3図 に示される第 1実施例のそれに、 受信状態管理レジス夕 1 8 1が加えられて いる。 この受信状態管理レジスタ 1 8 1は、 4つのビットからなる A種と B 種の 2種のフラグレジスタからなる。 受信状態管理レジスタ 1 8 1には、 受 信ステートマシーン 3 5から、 受信された受信アンサーコードと、 送信元局 アドレス値、 受信完了信号が渡される。 送信ステートマシーン 3 6には、 受 信状態管理レジスタ 1 8 1から送信アンサーコードが渡される。 受信状態管 理レジス夕 1 8 1には、 送信ステートマシーン 3 6から送信完了信号が渡さ れる。 ユーザインターフェース 3 2は、 受信状態管理レジス夕 1 8 1にも接 続されている。 送信ステートマシーン 3 6、 および受信ステートマシーン 3 5で扱われるパケットには、 第 1 9図に示されるアンサ一コード 1 9 1が付 加されている。 これら以外のこの実施例の動作は、 第 1実施例のそれと同一 である。
次に、 この第 5実施例のシステムの動作原理を説明する。
内部時計 3 9の示す時刻が、 自局の局アドレス値に対応する時刻を示した 時に、 送信ステートマシーン 3 6から送信されるパケットに、 受信状態管理 レジスタ 1 8 1の A種フラグ状態をアンサーコードとして付加して送信を行 ラ。
バケツ卜の送信を終えると、 送信ステートマシーン 3 6から受信状態管理 レジスタ 1 8 1に渡される送信完了信号によって、 受信状態管理レジス夕 1 8 1の A種および B種フラグは全て " 0 " にリセットされる。
受信ステートマシーン 3 5がバケツトを受信すると、 受信ステートマシー ン 3 5から受信状態管理レジス夕 1 8 1に渡される受信アンサ一コードと、 送信元局アドレス値、 受信完了信号によって、 受信状態管理レジス夕 1 8 1 の A種のフラグの、 送信元の局アドレス値に対応する位置のビットが " 1 " にセットされる。
この時、 受信アンサーコード内の、 自己の局アドレス値に対応するビット が " 1 " であった場合、 受信状態管理レジス夕 1 8 1の B種フラグの、 送信 元の局アドレス値に対応する位置のビットも " 1 " にセットされる。
上記の受信状態管理レジスタ 1 8 1のセット動作により、 A種フラグレジ スタは 「受信できた局」 を示し、 B種フラグレジスタは、 他局から届く他局 の保有している A種フラグ状態に基づき 「自局のデータが正しく相手に届い ていたことを確認できて、 しかも相手のデータも受けられた局」 つまりは、 通信技法でいうところの 「ハンドシェイク確立局」 を示す。 ' ユーザインタ一フェース 3 2は、 調停回路 3 7を介して、 メモリ 3 8をュ 一ザ一がアクセスできる他に、 受信状態管理レジスタ 1 8 1の A種および B 種フラグを読み取りアクセスすることができる。
本実施例の 4つのメモリ型局装置 3 1内部の受信状態管理レジス夕 1 8 1 の A種および B種フラグの状態推移を、 内部時計 3 9の示す時刻を縦軸に示 した第 2 0図、 第 2 1図、 第 2 2図により説明する。
以下、 理解を容易にするために、 局アドレス値 0 1のメモリ型局装置 3 1 内部の受信状態管理レジス夕 1 8 1のみに着目して、 動作の説明を行う。 局アドレス値 0 1のメモリ型局装置 3 1がパケッ卜送信を終えると、 受信 状態管理レジス夕 1 8 1の A種および B種フラグは一旦全て " 0 " を示す (第 2 0図の a ) 。
局アドレス値 0 2のメモリ型局装置 3 1がバケツト送信を終えた時、 その パケットを受信し終えた局アドレス値 0 1の受信状態管理レジスタ 1 8 1に は、 A種 B種ともビット 2がセットされる （第 2 0図の b ) 。
局アドレス値 0 3のメモリ型局装置 3 1がパケット送信を終えた時、 その パケットを受信し終えた局アドレス値 0 1の受信状態管理レジス夕 1 8 1に は、 A種 B種ともビット 3がセットされる （第 2 0図の c ) 。
局アドレス値 0 0のメモリ型局装置 3 1がバケツト送信を終えた時、 その パケットを受信し終えた局アドレス値 0 1の受信状態管理レジスタ 1 8 1に は、 A種 B種ともビット 0がセットされる （第 2 0図の d ) 。
局アドレス値 0 1の局にとって、 内部時計 3 9の示す時刻が自局の局アド レス値に対応する時刻となった時に示されている、 受信状態管理レジスタ 1 8 1の A種フラグは、 先の一周回での他局からの 「受信できた局」 を示し、 B種フラグレジスタは、 先の一周回での他局との 「ハンドシェイク確立局」 を示している。
次に、 局アドレス値 0 2の局が何らかの故障や障害により、 パケット送信 を行えなかった場合の、 局アドレス値 0 1の受信状態管理レジス夕 1 8 1の 状態推移を、 第 2 1図により説明する。 この場合、 第 2 1図の b , c , dに 示されるように、 A種 B種ともビット 2がセットされない。 これにより、 ュ —ザ一は、 局アドレス値 0 1の局において、 局アドレス値 0 2の局が無反応 である事を認識することが出来る。
さらに、 ユーザ一は、 局アドレス値 0 1の局にとって、 局アドレス値 0 2 の局ァドレス値に対応するメモリァドレス位置のデータが、 共有状態に無い ことも認識することができる。
次に、 内部時計 3 9が最初の時刻 を示した時に、 局アドレス値 0 1の 局から送信されているパケットが、 通信路 3 3に外来からのインパルスノィ ズ等による一瞬の突発的障害により、 他局に受信されなかった場合のフラグ の推移を、 第 2 2図により説明する。
第 2 2図の dは、 A種フラグが他局からの受信が正常に行えたことを示し、 B種フラグが他局へのデータ配信が出来なかったことを示している。 また、 第 2 2図の eは、 その異常が、 一瞬の突発的障害に起因するものであり、 そ れが正常に復帰していることを示している。
ここでは、 受信状態管理レジス夕 1 8 1の動作を局アドレス値 0 1の局に ついて説明したが、 受信状態管理レジス夕 1 8 1の動作状況は全てのメモリ 型局装置 3 1において同様であるので、 全ての局において、 全ての他局との ハンドシェイク確立状態を認識することが可能になる。
本実施例のシステムでは、 他局が通信路 3 3に接続されているか否か、 お よびバケツ卜の伝送が阻害されたか否かと言う点で、 システムの稼動品質を 判定することができ、 また、 共有されたデータが直前の内部時計の一周回で 更新された最新のものであるか否かの判定を行うこともできる。
以上、 第 1〜5実施例においては、 メモリ型局装置および/または I ZO 型局装置は、 半導体集積回路により構成されているが、 これらの局装置を個 別素子により構成することが出来ることは、 当業者には明らかである。

Claims

請 求 の 範 囲
1 . 通信路 (33)により接続された複数の局の間でパケットを送受信する、 複 数局メモリデータ共有システムであって、
各局が、 メモリ（38)と、 前記メモリを局外部からアクセスすることを可能 にするユーザーインターフェ一ス (32)と、 バケツトを送信する送信ステートマ シーン (36)と、 パケットを受信する受信ステートマシーン (35)と、 内部時計 (39)と、 許容時刻誤差判定回路 (34)と、 送信ステートマシーン (36)および受信 ステートマシーン (35)からのアクセスと前記ユーザィンターフェ一ス (32)から のアクセスとの競合を調停する調停回路 (37)とを有するメモリ型局装置 (31)で あり、
各局に、 0 0、 0 1、 ···、 O Nの固有な局アドレス値を、 それぞれ設定し、 パケットを前記通信路 (33)に送信するための所要時間と前記通信路 (33)上の 前記パケッ卜の伝達所要時間との和を、 前記内部時計 (39)の時刻の 1単位時間 とし、
各時刻 （τ 0 0， τ 0 1, ···, Τ 0 Ν) を、 それぞれ、 各局アドレス値に対応さ せ、
システム内の局内の前記内部時計 (39)が、 全て、 同一の時刻を示し、 かつ時 刻 T Q 0から上限時刻 TM迄を周回し、
前記内部時計 (39)が、 ある局の前記局アドレス値に対応する時刻を示すと、 その局の前記局ァドレス値に対応するメモリアドレス位置にある前記メモリ 内のデータを前記調停回路 (37)を介して読み出し、 当該データを前記バケツト に埋め込み、 前記パケットを前記通信路 (33)に送信し、
前記バケツトが正常に受信されると、 前記受信されたバケツトから送信元 を認識し、 前記受信パケット内の当該データを、 送信元の前記局アドレス値 に対応するメモリアドレス位置に前記調停回路 (37)を介して書込み、
許容時刻誤差判定回路 (34)が、 前記 1単位時間から算出される自局の内部時 計の正しい時刻と、 前記内部時計が示す時刻とを比較し、 それらの差が許容 値を超えている場合には、 前記内部時計の時刻を前記正しい時刻に強制的に 校正する、
複数局メモリデータ共有システム。
2 . I /O端子出力ポート (92)と、 I /O端子入力ポート (93)と、 出力アド レス設定回路 (94)と、 出力ポートデータ保持回路 (95)と、 パケットを送信する 送信ステートマシーン (36)と、 バケツトを受信する受信ステートマシーン (35) と、 内部時計 (39)と、 許容時刻誤差判定回路 (34)とを有する I /O型局装置 (91)からなる局を、 さらに、 前記通信路 (33)に追加し、
前記内部時計 (39)が、 ある Iノ〇型局装置 (91)からなる局の局ァドレス値に 対応する時刻を示すと、
その局の前記 I ZO端子入力ポート (93)からデータを読み出し、 当該データ を前記バケツトに埋め込み、 前記バケツトを前記通信路 (33)に送信し、 前記バケツトが正常に受信された場合で出力ァドレス設定回路 (94)の設定値 と送信元の局ァドレス値が一致した場合には、 前記出力ポートデ一タ保持回 路 (95)に、 前記受信パケット内の当該データを保持させ、 前記 I /O端子出力 ポート (92)に前記受信バケツト内の当該データ取り出す、 請求項 1に記載の複 数局メモリデータ共有システム。
3 . 前記パケット内のデータ長が固定で、 前記メモリ型局装置が、 パケッ ト送信回数設定回路 (101)を有し、 自局アドレス値に対応する時刻からバケツ トを前記バケツト送信回数設定回路に設定された回数分連続して送信するこ とにより、 複数局分のメモリアドレス幅を 1つの前記メモリ型局装置で占有 できるようにした請求項 1または 2に記載の複数局メモリデ一夕共有システ ム。
4. 前記パケット内データ長が可変で、 且つデータ長の情報もパケット内 に付加されていて、 前記メモリ型局装置が、 局アドレス占有幅決定回路 (131) を有し、 自局アドレス値に対応する時刻から前記局アドレス占有幅決定回路 により設定されたデータ長のパケットを送信することにより、 複数局分のメ モリアドレス幅を 1つの前記メモリ型局装置で占有できるようにした請求項 1または 2に記載の複数局メモリデータ共有システム。
5 . 前記パケット内に他局からの受信完了情報を付加し、 当該受信完了情 報に基づく前記内部時計の一周回毎のハンドシェイク状態又は通信路 (33)の状 態を管理する受信状態管理レジス夕 (181)を前記メモリ型局装置内に設けた請 求項 1〜 4の何れかに記載の複数局メモリデータ共有システム。
6 . 前記請求項の何れかに記載の複数局メモリデータ共有システムの前記 メモリ型局装置を構成する半導体集積回路。
7 . 前記請求項の何れかに記載の複数局メモリデータ共有システムの前記 I /〇型局装置を構成する半導体集積回路。
8 . メモリ（38)と、 前記メモリを局外部からアクセスすることを可能にす るユーザーインターフェース (32)と、 パケットを送信する送信ステートマシー ン (36)と、 パケットを受信する受信ステートマシーン (35)と、 内部時計 (39)と、 許容時刻誤差判定回路 (34)と、 送信ステ一トマシーン (36)および受信ステート マシーン (35)からのアクセスと前記ュ一ザインターフェース (32)からのァクセ スとの競合を調停する調停回路 (37)とを有するメモリ型局装置 (31)を実現する 電子回路。
9 . I ZO端子出力ポート (92)と、 I /O端子入力ポート (93)と、 出力ァ ドレス設定回路 (94)と、 出力ポートデータ保持回路 (95)と、 パケットを送信す る送信ステートマシーン (36)と、 パケットを受信する受信ステートマシーン (35)と、 内部時計 (39)と、 許容時刻誤差判定回路 (34)とを有する I ZO型局装 置 (91)を実現する電子回路。
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