KR20020059662A - 복수국 메모리데이터 공유시스템 - Google Patents

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KR20020059662A
KR20020059662A KR1020027005565A KR20027005565A KR20020059662A KR 20020059662 A KR20020059662 A KR 20020059662A KR 1020027005565 A KR1020027005565 A KR 1020027005565A KR 20027005565 A KR20027005565 A KR 20027005565A KR 20020059662 A KR20020059662 A KR 20020059662A
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가부시키가이샤 스텝프테쿠니카
고야마 히데오
고요덴시고교 가부시키가이샤
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Abstract

이 복수국 메모리데이터 공유시스템은, 통신로에 의해 접속된 복수의국 사이에서 패킷을 송수신한다. 각 국에는 고유의 국어드레스값을 설정하여, 각 시간을 각 국어드레스에 대응시킨다. 국내의 내부시계(39)는 전부동일시간을 나타내고, 또한 시간 T00으로부터 상한시간 TM까지 둘레를 돈다. 내부시계(39)가 있는 국의 국어드레스값에 대응하는 시간을 나타내면, 국어드레스값에 대응하는 메모리 어드레스위치에 있는 메모리내의 데이터를 패킷에 매립통신로에 송신한다. 허용시간 오차판정회로(34)는, 산출되는 자국의 내부시계의 올바른 시간과 내부시계가 나타내는 시간을 비교하여 허용범위를 넘어 있는 경우에는, 내부시계(39)를 올바른 시간으로 강제적으로 교정한다.

Description

복수국 메모리데이터 공유시스템 {PLURAL STATION MEMORY DATA SHARING SYSTEM}
본 출원의 출원인중의 한 출원인(주식회사 스텝프테쿠니카)은, 먼저, 「사이클릭 자동통신에 의한 전자배선시스템」에 관한 특허출원을 하여, 이것은, 특허 제 2,994,589호로서 등록되었다. 이 특허를 도 1에 근거하여 설명한다. 이 전자배선시스템은, N개의 단말장치(2)와, 그들의 단말장치(2)를 제어하는 중앙장치(1)와, 이들을 접속하는 공통통신로(3)로 구성되어 있다. 각 단말장치(2)의 입력포트(21)의 데이터와 출력포트(22)의 데이터는, 패킷의 형태로 각 단말장치를 통하여 순환됨으로써, 중앙장치(1)내의 메모리(38)내의 각 단말장치에 대응하는 어드레스의 각 메모리위치에 저장된다. 이 전자배선시스템의 경우, 데이터의 송수신은, 스테이트머신(state machine)이라고 하는 하드웨어만으로 행하여지기 때문에, 종래의 마이크로프로세서를 사용한 프로그램제어에 의한 통신제어에 비교하여, 상당히 고속화 되었었다. 또한, 각 단말장치의 입력포트(21) 및 출력포트(22)의 데이터는, 메모리데이터에 저장되어 있기 때문에, 중앙장치(1)는, 실질상 실시간으로, 어떤 단말의 입출력포트의 데이터도 읽고/기록할 수 있다.
이 전자배선시스템의 경우, 중앙장치(1)는, 어떤 단말의 입출력포트의 데이터도 읽고/기록할 수는 있지만, 주어진 단말장치가, 다른 단말장치의 입출력포트의 데이터를 읽어내고, 또 거기에 데이터를 기록할 수 없는 문제가 있었다. 어떤 단말장치가, 다른 단말장치의 데이터를 읽어내고, 또 거기에 데이터를 기록하는 형태는, 각 관절에 단말장치가 배치되어 있는 사람형태 로봇 등의 시스템의 경우와 같이, 단말장치끼리가 서로 영향을 주고 시스템전체가 작동하지 않으면 안될 때, 필요하게 된다.
또한, 이 전자배선시스템의 경우, 중앙장치(1)가, 작동하지 않게 되면, 패킷의 송수신이 행해지지 않게 되기 때문에, 시스템 전체의 기능이 정지해 버리는 문제도 존재하고 있었다.
본 발명은, 모든 국(station)이 동일 메모리데이터를 공유하는 것을 가능하게 한 복수국 메모리데이터 공유시스템에 관한 것이다.
도 1은, 종래의 전자배선시스템의 구성을 나타내는 도면이다.
도 2는, 본 발명의 제1 실시예의 메모리공유시스템의 구성을 나타내는 도면이다.
도 3은, 제1 실시예의 각 국에 사용되는 메모리형 국 장치의 구성을 나타내는 도면이다.
도 4는, 제1 실시예의 시스템에 사용되는 패킷을 나타낸다.
도 5~7은, 제1 실시예의 메모리공유시스템의 동작을 설명하는 도면이다.
도 8은, 본 발명의 제2 실시예의 메모리공유시스템의 구성을 나타내는 도면이다.
도 9는, 제2 실시예의 국에 사용되는 I/O형 국 장치의 구성을 나타내는 도면이다.
도 10은, 본 발명의 제3 실시예에 사용되는 메모리형 국 장치의 구성을 나타내는 도면이다.
도 11은, 제3 실시예의 메모리공유시스템의 구성을 나타내는 도면이다.
도 12는, 제3 실시예의 메모리공유시스템의 동작을 설명하는 도면이다.
도 13은, 본 발명의 제4 실시예에 사용되는 메모리형 국 장치의 구성을 나타내는 도면이다.
도 14는, 제4 실시예의 메모리공유시스템의 구성을 나타내는 도면이다.
도 15는, 제4 실시예의 메모리공유시스템의 동작을 설명하는 도면이다.
도 16은, 제4 실시예에 사용되는 패킷을 나타낸다.
도 17은, 제4 실시예에 사용되는 패킷을 나타낸다.
도 18은, 본 발명의 제5 실시예에 사용되는 메모리형 국 장치의 구성을 나타내는 도면이다.
도 19는, 제5 실시예에 사용되는 패킷을 나타낸다.
도 20~22는, 제5 실시예의 메모리공유시스템의 동작을 설명하는 도면이다.
따라서, 본 발명은, 이러한 종래의 전자배선시스템의 문제점을 해결하여, 국 (station) 끼리가 서로 데이터를 송수신하는 것이 가능하고, 또한 어떤 국이 기능을 정지하더라도, 남은 국은 기능을 정지하지 않고, 시스템은 계속하여 기능하는 메모리데이터 공유시스템을 제공하는 것을 그 목적으로 한다.
이들의 목적을 실현하기 위해서, 본 발명의 메모리데이터 공유시스템은, 통신로에 의해 접속된 복수의 국(station) 사이에서 패킷을 송수신하는 복수국 메모리데이터 공유시스템으로서,
각 국이, 메모리와, 상기 메모리를 국 외부에서 액세스하는 것을 가능하게하는 사용자 인터페이스와, 패킷을 송신하는 송신 스테이트머신과, 패킷을 수신하는 수신 스테이트머신과, 내부시계와, 허용시간 오차판정회로와, 송신 스테이트머신 및 수신 스테이트머신으로부터의 액세스와 상기 사용자 인터페이스로부터의 액세스와의 충돌을 조정하는 조정회로를 갖는 메모리형 국 장치이고,
각 국에, 00, 01,‥·0N의 고유한 국 어드레스값을, 각각 설정하고, 패킷을 상기 통신로에 송신하기 위한 소요시간과 상기 통신로 상의 상기 패킷의 전달소요시간과의 합을, 상기 내부시계의 시간의 1단위시간으로 하여,
각 시간(T00, T01, ‥·, T0N)을, 각각, 각 국 어드레스값에 대응시키고,
시스템내의 국내의 상기 내부시계가, 모두, 동일한 시간을 나타내고, 또한 각각이 시간 T00으로부터 상한시간 TM까지 둘레를 돌고,
상기 내부시계가, 어떤 국의 상기 국 어드레스값에 대응하는 시간을 나타내면, 그 국의 상기 국 어드레스값에 대응하는 메모리 어드레스위치에 있는 상기 메모리내의 데이터는 상기 조정회로를 통해 읽혀지고, 해당 데이터를 상기 패킷에 끼워넣고, 상기 패킷을 상기 통신로에 송신하고,
상기 패킷이 정상으로 수신되면, 상기 수신된 패킷으로부터 송신원을 인식하고, 상기 수신 패킷내의 해당 데이터를, 송신원의 국 어드레스값에 대응하는 메모리 어드레스위치에 상기 조정회로를 통해 기록하고,
허용시간 오차판정회로가, 상기 1단위시간으로부터 산출되는 자국의 내부시계의 올바른 시간과, 상기 내부시계가 나타내는 시간을 비교하여, 그들의 차가 허용치를 넘어 있는 경우에는, 상기 내부시계의 시간을 상기 올바른 시간으로 강제적으로 교정하는 것을 특징으로 한다.
이 시스템에 의하면, 각 국에는, 00, 01, ‥·, 0N의 고유한 국 어드레스값이, 설정되어 있고, 모든 국내의 내부시계는, 고유한 국 어드레스값 00, 01, ‥·, 0N에 각각 대응하는 동일시간 T00, T01, ‥·, T0N을 나타낸다. 통신로에 패킷을 송신하기 위한 소요시간과 통신로상의 패킷의 전달소요시간과의 합을, 내부시계의 시간의 1단위로 한다. 요컨대, 이 1단위시간이, 경과할 때마다 내부시계는, 그 시간을 다음 시간으로 진행시킨다. 내부시계가 나타내는 시간이, 상한시간 TM에 다다르면, 다음 시간은 00에 대응하는 시간으로 되돌아가고, 내부시계는, 시간 T00~TM을 둘레를 돈다. 내부시계가, 어떤 국의 국 어드레스값에 대응하는 시간을 나타내면, 그 국의 상기 국 어드레스값에 대응하는 메모리 어드레스위치에 있는 상기 메모리내의 데이터는 조정회로를 통해 읽기 시작하고, 해당 데이터는 패킷에 끼워넣어지고, 이 패킷은 통신로에 송신된다. 패킷이 정상으로 수신되면, 이 수신된 패킷으로부터 송신원이 인식되고, 수신 패킷내의 해당 데이터가, 송신원의 국 어드레스값에 대응하는 메모리위치에 조정회로를 통해 기록할 수 있다. 이 처리가, 시간 T00~ TM에 관해서, 일순하여 행하게 되면, 모든 국의 메모리의 각 고유국 어드레스값에 대응한 메모리 어드레스위치에 저장되어 있는 메모리데이터가, 모두 동일하게 된다. 요컨대, 이 이후, 모든 국의 메모리가, 동일한 메모리내용을 공유하게 된다.
사용시간 오차판정회로가, 이 시간의 1단위로부터 산출되는 자국의 내부시계의 올바른 시간과, 내부시계가 나타내는 시간을 비교하여, 그들의 차가 허용치를 넘어 있는 경우에는, 내부시계의 시간을 올바른 시간으로 강제적으로 교정한다. 이에 따라, 모든 국이, 허용치의 범위내에서 동일시간을 유지하는 것이 확보된다.
이러한 구성을 채용함으로써, 이 복수국 메모리데이터 공유시스템에 있어서는, 어떤 국이 기능하지 않게 되었다고 하더라도, 다른 국은, 자발적으로 패킷을 송수신하기를 계속할 수 있기 때문에, 시스템은 기능하기를 계속할 수 있다.
본 발명의 다른 복수국 메모리데이터 공유시스템이 특징으로 하는 점은,
I/0단자 출력포트와, I/0단자 입력포트와, 출력어드레스 설정회로와, 출력포트 데이터유지회로와, 패킷을 송신하는 송신 스테이트머신(state machine)과, 패킷을 수신하는 수신 스테이트머신과, 내부시계와, 허용시간 오차판정회로를 갖는 I/0형 국 장치로 이루어지는 국을, 또 상기 통신로에 추가하고,
상기 내부시계가, 어떤 I/0형 국 장치로 이루어지는 국의 국 어드레스값에 대응하는 시간을 나타내면,
그 국의 상기 I/0단자 입력포트로부터 데이터를 읽기 시작하고, 해당 데이터를 상기 패킷에 끼워넣고, 상기 패킷을 상기 통신로에 송신하고,
상기 패킷이 정상으로 수신된 경우에 출력어드레스 설정회로의 설정치와 송신원의 국 어드레스값이 일치한 경우에는, 상기 출력포트 데이터유지회로에, 상기 수신 패킷내의 해당 데이터를 유지시켜, 상기 I/0단자 출력포트에 상기 수신 패킷내의 해당 데이터를 추출하는 상술한 복수국 데이터공유시스템이다.
이 시스템에서는, 마이크로프로세서 등의 사용자 인터페이스를 통한 사용자조작에 의해 국내의 메모리에 대하여 읽고/기록할 수 있는 메모리형 국 장치에 가하여, I/0단자 출력포트와 I/0단자 입력포트와 출력어드레스 설정회로와 출력포트 데이터유지회로를 갖는 I/0형 국 장치가 접속되어 있다. 이 시스템의 경우, 이 I/0형 국 장치로부터도, 메모리형 국 장치내의 메모리데이터를 읽고/기록할 수 있다.
상기 패킷내의 데이터길이가 고정되고, 상기 메모리형 국 장치가, 패킷송신 회수결정회로를 갖고, 자국 어드레스값에 대응하는 시간에서 패킷을 상기 패킷송신 회수결정회로로 설정된 회수분 연속하여 송신함으로써, 복수국분의 메모리 어드레스폭을 1개의 상기 메모리형 국 장치로 점유할 수 있도록 한 상술의 복수국 메모리데이터 공유시스템의 경우, 자국의 국 어드레스값에 대응하는 시간을 내부시계가 가리켰을 때에, 자국의 국 어드레스값에 대응하는 메모리 어드레스위치로부터 데이터가, 읽혀지기 시작하여, 패킷에 끼워넣어지게 되어, 송신되고, 다음 시간을 내부시계가 가리켰을 때에, 자국의 국 어드레스값의 다음 값에 대응하는 메모리 어드레스위치로부터 데이터가, 읽혀지기 시작하여, 패킷에 끼워넣어지게 되어, 송신된다. 이와 같이, 패킷송신 회수결정회로에 설정된 회수와 같은 수의 패킷송신이 행하여지기 때문에, 내부시계의 한 사이클 동안에 다른 국의 메모리에 기록하게 하는 데이터의 양을, 패킷송신 회수결정회로에 의해 설정된 회수분 증대시킬 수 있다.
상기 패킷내 데이터길이가 가변이고, 또 데이터길이의 정보도 패킷내에 부가되어 있고, 상기 메모리형 국 장치가, 국 어드레스 점유폭 결정회로를 갖고, 자국어드레스값에 대응하는 시간에서 상기 국 어드레스 점유폭 결정회로에 설정된 데이터길이의 패킷을 송신함으로써, 복수국분의 메모리 어드레스폭을 1개의 상기 메모리형 국장치로 점유할 수 있도록 한 상술의 복수국 메모리데이터 공유시스템의 경우, 자국의 국 어드레스값에 대응하는 시간을 내부시계가 가리켰을 때에, 자국의 국 어드레스값에 대응하는 메모리 어드레스를 선두로 하는 위치로부터, 국 어드레스 점유폭 결정회로에 설정된 값을 가산한 국 어드레스값에 대응하는 메모리 어드레스까지의 데이터를, 일괄해서 읽기 시작하고 패킷에 끼워넣고 송신하기 때문에, 내부시계의 한 사이클 동안에, 국 어드레스 점유폭 결정회로에 설정된 값분 증대시킨 크기의 데이터를, 일괄해서 다른 국의 메모리에 기록할 수 있다.
상기 패킷내에 다른 국으로부터의 수신완료정보를 부가하고, 해당 수신완료정보에 근거하는 내부시계의 한 사이클마다 핸드쉐이크상태(handshaking condition ) 또는 통신로의 상태를 관리하는 수신상태관리 레지스터를 메모리형 국 장치내에 설치한 상술의 복수국 메모리데이터 공유시스템은, 시스템이 외적장해에 의해서 패킷의 전송장해를 받을 가능성이 있는 환경에 설치된 경우라도, 패킷의 전송을 저해됐는가 아닌가의 시스템의 가동품질을 판정할 수가 있고, 또한, 공유된 데이터가 직전의 내부시계의 한 사이클에서 갱신된 최신의 것인가 아닌가의 판정을 할 수도 있다.
상기 복수국 메모리데이터 공유시스템의 메모리형 국 장치 또는 I/O형 국 장치를 반도체 집적회로장치에 의해 구성하면, 시스템 구성이, 콤팩트하게 됨과 동시에 그 경제성도 향상한다.
다음에, 본 발명에 관한 복수국 메모리데이터 공유시스템을, 5개의 실시예에 의해 설명한다.
제1 실시예
제1 실시예의 복수국 메모리데이터 공유시스템은, 각 국이, 메모리형 국 장치(31)만으로 구성되어 있는 시스템이다(도 2).
각 메모리형 국 장치(31)는, 반도체집적회로에 의해 구성되어 있고, 도 3에 나타나는 바와 같이, 사용자 인터페이스(32), 허용시간 오차판정회로(34), 수신 스테이트머신(35), 송신 스테이트머신(36), 조정회로(37), 메모리(38), 내부시계(39)를 갖고, 이들은, 모두 클럭원으로부터의 회로구동 클럭으로 동작하는 디지털회로로 구성되어 있다.
내부시계(39)는, "0"으로부터 값이 증가하는 가산카운터회로로 구성되어, 시스템에서 고유하게 규정되는 상한시간 "TM"까지 진행하면, "0"의 값으로 되돌아가,그 시간은 순환적으로 진전한다. 내부시계(39)가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타내면, 송신 스테이트머신(36)에 송신개시가 발령된다.
송신 스테이트머신(36)은, 조정회로(37)에 국 어드레스값에 대응하는 메모리 어드레스와 읽기지령(RD)을 발행하고, 조정회로(37)를 통해 메모리(38)로부터 패킷에 끼워넣을 데이터를 취득하여, 패킷의 송신을 한다.
수신 스테이트머신(35)은, 다른 국으로부터 패킷을 수신하면, 수신된 패킷으로부터 송신원을 인식하여, 송신원의 국 어드레스값에 대응하는 메모리 어드레스와 수신 패킷내의 해당 데이터 및 기록지령(WR)을, 조정회로(37)에 지시하여, 조정회로(37)를 통한 메모리(38)로의 기록을 완료한다.
수신 스테이트머신(35)은, 또한, 허용시간 오차판정회로(34)에, 수신된 패킷으로부터 송신원의 국 어드레스값과, 수신완료신호에 수신완료 타이밍을 부여한다.
허용시간 오차판정회로(34)는, 산출된 자국의 내부시계의 올바른 시간과 내부시계(39)가 나타내는 시간을 비교하여, 그 차가 허용치를 넘어 있는 경우에, 내부시계 (39)의 시간을 올바른 시간으로 강제적으로 교정한다.
메모리형 국 장치(31)는, 메모리형 국 장치(31)에 접속되는 컴퓨터장치와 자국내의 메모리의 사이에서 데이터의 주고받기를 가능하게 하는 사용자 인터페이스 (32)를 갖는다. 이 사용자 인터페이스(32)는, 어드레스 버스, 데이터 버스, 읽기제어신호 (RD), 기록제어신호(WR)를 처리한다.
조정회로(37)는, 사용자가 사용자 인터페이스(32)를 통해 행하는 메모리형국 장치(31) 내부의 메모리(38)로의 읽기 및 기록 액세스가, 송신 스테이트머신 (36) 또는 수신 스테이트머신(35)으로부터의 메모리(38)로의 액세스와 충돌을 일으키지 않고, 행하여지는 것을 가능하게 한다.
본 실시예에서 사용되는 패킷은, 도 4에 나타나고 있다. 이 패킷의 포맷은, 스타트패턴(41), 송신원 국 어드레스값(42), 4바이트의 데이터(43), 검정코드 (parity code, 44)로 이루어진다.
다음에, 4개의 메모리형 국 장치(31)로 이루어지는 시스템을 예로, 실시예 1의 동작을, 도 5∼7을 사용하여 설명한다. 도 2에 나타나는 바와 같이, 이들의 메모리형 국 장치(31)는, 통신로(33)에 접속되어 있고, 각각에, 00∼03의 고유한 국 어드레스값이 부여되어 있다. 도 5∼7은, 내부시계가 나타내는 시간마다, 국 어드레스값 00∼03의 각각의 메모리(38)내의 데이터내용을 나타낸다.
메모리(38)의 메모리 어드레스와, 시스템의 국 어드레스값과의 관계는, 도 5에 나타나 있다. 국 어드레스값 00영역으로 표시되어 있는 국 어드레스값 00에 대응하는 메모리의 메모리어드레스 위치는, 메모리 어드레스0∼3번지에 의해 규정되어 있다. 국 어드레스값 O1영역으로 표시되어 있는 국 어드레스값 O1에 대응하는 메모리의 메모리어드레스 위치는, 메모리 어드레스 4∼7번지에 의해 규정되어 있다. 마찬가지로, 국 어드레스값 02에 대응하는 그것은 메모리어드레스 8∼B번지에 의해, 국어드레스값 03에 대응하는 그것은 메모리 어드레스 C∼F번지에 의해, 규정되어 있다. 이와 같이, 모든 메모리형 국 장치(31)의 메모리에는, 고유의 메모리 어드레스가 첨부되어 있어, 각 메모리에는, 시스템내의 모든 메모리내의 데이터를보유할 수 있다.
시스템의 가동개시 직후에서는, 도 5에 나타나는 바와 같이, 각 국의 내부시계는 각각 다른 시간을 나타내고 있고, 메모리내의 데이터도 각각 다르다.
국 어드레스값 00의 메모리형 국 장치의 내부시계가, 시간 T00이 되었을 때, 국 어드레스값 00의 메모리형 국 장치는, 메모리 어드레스 0∼3번지의 데이터를 패킷에 끼워넣고, 통신로(33)에 송신한다.
국 어드레스값 O0의 메모리형 국 장치로부터 송신된 패킷을 수신한 국 어드레스값 01∼03의 3개의 메모리형 국 장치는, 각각, 자국의 메모리의 메모리 어드레스 0∼3번지에 수신한 데이터를 기록한다.
또한, 국 어드레스값 00의 메모리형 국 장치로부터 송신된 패킷을 수신한 국 어드레스값 01∼03의 3개의 메모리형 국 장치는, 허용시간 오차판정회로(34)에 의해서, 내부시계가 나타내는 시간과 수신한 국 어드레스값의 패킷소요시간과 전달소요시간을 가산한 시간에 의해 결정되는 시간이, 허용되는 오차내에 들어가 있지 않은 경우에, 자국내의 내부시계(39)를 강제적으로 교정한다.
내부시계가 교정됨에 따라, 도 6에 나타나는 바와 같이, 모든 국의 내부시계 (39)는, 오차시간 내에서 일치하는 동일한 시간 T01을 나타낸다. 교정된 내부시계가, 전국을 시간 T01을 나타내고, 국 어드레스값 01의 메모리형 국 장치로부터 메모리 어드레스 4∼7번지의 데이터가 패킷에 끼워넣어지고, 통신로(33)에 송신된다. 내부시계가 시간 T02가 되었을 때, 국 어드레스값 02의 메모리형 국 장치로부터 메모리 어드레스 8∼B번지의 데이터가 패킷에 끼워넣어져 송신된다. 내부시계가 시간 T03이 되었을 때, 국 어드레스값 03의 메모리형 국 장치로부터 메모리어드레스 C∼F번지의 데이터가 패킷에 끼워넣어지고, 통신로(33)에 송신된다.
내부시계가 나타내는 시간은, T00으로부터, 시간 T03까지 항상 둘레를 돈다. 이 실시예 1의 경우의 시간 T03은, 일반적으로는, 상한시간 TM으로서 시스템마다 고유하게 규정된다. 도 7에 나타나는 바와 같이, 내부시계가 한 사이클을 돈 후의 다음 시간 T00에는, 모든 메모리형 국 장치의 내부의 메모리(38)의 데이터는, 동일하게 된다.
내부시계의 오차는, 패킷을 수신할 때마다, 허용시간 오차판정회로 (34)에 의해서, 허용되는 오차를 일탈한 경우, 즉시 교정되기 때문에, 내부시계가 사이클을 거듭해도 오차가 누적하지 않고, 모든 국의 내부시계(39)는, 항상 일치한 시간을 나타낼 수 있다.
이 실시예의 시스템에서는, 국 어드레스값 01의 메모리형 국 장치가 고장, 또는 통신로에서 떨어져나가는 사고가 있는 경우라도, 국 어드레스값 O0의 국과, 국 어드레스값 02의 국 및 국 어드레스값 03의 국은, 내부시계가 계속하여 진행하고, 패킷송신도 정지하지 않기 때문에, 남은 3개의 국끼리에서의 메모리데이터 공유가 계속하고, 시스템 전체의 정지에는 달하지 않는다.
도 3의 블럭다이어그램으로부터도 명확한 것 같이, 메모리형 국 장치는, 종래의 마이크로프로세서를 사용한 블록다이어그램제어에 의한 통신제어가 아니라,스테이트머신이라고 하는 하드웨어만으로 행하여지기 때문에, 패킷의 전송레이트를, 통신로가 매체로서 가질 수 있는 전송능력한계까지 고속으로 할 수 있다.
전송레이트를 10 MBPS로 하였을 때, 본 예의 도 4의 패킷은 7 바이트(8비트 ×7 = 56비트)이기 때문에, 패킷을 송신하기 위한 소요시간은, 0.1μ초 ×56비트 = 5.6μ초, 통신로(33)상의 패킷의 전달소요시간을 1μ초로서도, 내부시계(39)의 한 사이클 시간은, 6.6μ초 × 4 = 26.4μ초가 되고, 통상 로봇 등의 기기제어에 필요하게 되는 신호응답시간 1m초와 비교하여 충분하게 고속이므로, 전국에서 공유되는 데이터의 응답속도를 외견상의 제로타임으로서 취급할 수 있다.
이 시스템을 구성하는 국은, 시스템내의 여하인 국의 메모리와도, 실질상 제로타임으로 데이터를 주고 받을 수 있고, 더구나 모든 메모리가, 동일한 데이터내용을 보유하고 있기 때문에, 각 국은, 1개의 메모리를 공유할 수 있게 된다.
상술의 선행기술의 전자배선시스템과는 달리, 본 발명의 복수국 메모리데이터 공유시스템의 경우, 중앙장치와 단말장치라고 하는 구별이 없고, 모든 국끼리가 임의로 또한 자유롭게 데이터의 주고 받기를 할 수 있기 때문에, 가동중에 어느 하나의 국이 정지하더라도, 남은 국의 패킷 송신이 정지하지 않고 연속하여 시스템이 가동할 수 있고, 선행기술의 전자배선시스템이 갖고 있는 중앙장치가 동작을 정지하면, 시스템전체가 동작을 정지하여 버린다고 하는 문제는 발생하지 않는다.
제2 실시예
제2 실시예의 복수국 메모리데이터 공유시스템은, 메모리형 국 장치(31)로 이루어지는 국 2개와, I/O형 국 장치(91)로 이루어지는 국 2개를 갖는 시스템이다(도 8).
I/O형 국 장치(91)는, 반도체집적회로에 의해 구성되어 있고, 도 9에 나타나는 바와 같이, I/O단자 출력포트(92)와, I/O단자 입력포트(93)와, 출력어드레스 설정회로 (94)와, 출력포트 데이터유지회로(95)와, 송신스테이트머신(36)과, 수신스테이트머신 (35)과, 내부시계(39)와, 허용시간 오차판정회로(34)를 갖고, 이들은, 모두 클럭원으로부터의 회로구동클럭으로 동작하는 디지털회로로 이루어진다.
I/O형 국 장치(91)는, 메모리형 국 장치(31)와는 달리, 메모리(38)와 조정회로 (37)를 갖지 않는다. 수신 스테이트머신(35)과, 내부시계(39)와, 허용시간 오차판정회로(34)의 동작은, 실시예 1의 경우의 그것과 동일하다.
기기제어에 있어서의 스위치나 센서 등의「ON/OFF 상태」를, 디지털정보의 제어신호입력으로서 컴퓨터시스템에 집어넣기 위해서, 이 I/O형 국 장치(91)에는, I/O 단자입력포트(93)가 설치된다. 또한, 컴퓨터시스템으로부터 기기제어 등에 제어신호출력을 주기 위해서, I/O단자출력포트(92)도 설치되어 있다.
본 실시예의 I/O형 국 장치(91)는, 4바이트의 데이터 상당으로 되는 32비트의 I/O단자 입력포트(93)와 같이 4바이트의 데이터 상당으로 되는 32비트의 I/O단자 출력포트(92)를 구비하고 있다. 이 제2 실시예의 시스템의 경우, 메모리형 국 장치(31)에는 각각, 00과 03의 고유한 국어드레스값이, I/O형 국 장치(91)에는, 각각, 01과 02의 고유한 국 어드레스값이 부여되어 있다.
본 실시예의 시스템에서는, 국 어드레스값 01의 I/O형 국 장치(91)의 I/O단자 입력포트(93)의 상태는, 2개의 메모리형 국 장치(31)의 메모리(38)의 메모리어드레스 4∼7번지에 기록된다. 이 시스템을 구성하는 여하의 국도, 이 메모리 어드레스 4∼7번지에 기록된 데이터내용을, 메모리형 국 장치(31)의 사용자 인터페이스(32)를 통해, 읽기 시작할 수 있다. 마찬가지로, 국 어드레스값 02의 I/O형 국 장치(91)의 I/O단자 입력포트(93)의 상태도, 2개의 메모리형국장치(31)의 메모리( 38)의 메모리 어드레스 8∼B 번지에 기록되고, 이 시스템을 구성하는 여하인 국도, 이 메모리 어드레스 8∼B 번지에 기록된 데이터내용을, 메모리형 국 장치(31)의 사용자 인터페이스(32)를 통해, 읽기 시작할 수 있다.
다음에, 이 제2 실시예의 시스템의 동작원리를 설명한다.
I/O형 국장치(91)의 내부시계(39)가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타내면, 송신 스테이트머신(36)에 송신개시신호가 보내어지고, 송신 스테이트머신(36)은, I/O단자 입력포트(93)로부터 데이터를 읽기시작 패킷에 끼워넣어, 패킷의 송신을 한다.
I/O단자 출력포트(92)에 추출되는 데이터의 대상은, 국의 외부로부터의 설정값에 의해 결정된다.
수신 스테이트머신(35)이 다른 국에서 패킷을 수신하면, 출력어드레스 설정회로 (94)의 설정값과 송신원의 국 어드레스값이 일치한 경우에, 출력포트 데이터유지회로 (95)에의 일치신호로, 수신패킷내의 해당데이터를 출력포트 데이터유지회로(95)에 유지시킨다. 이에 따라, I/O단자 출력포트(92)에는, 출력포트 데이터유지회로(95)에 유지된 데이터가 출력된다.
국 어드레스값 01의 I/O형국장치(91)의 출력어드레스 설정회로(94)의 설정값이 "O0"에 설정되어 있는 경우, 국 어드레스값 01의 I/0형 국장치(91)는, 내부시계(39)가 시간 T00일 때에 국 어드레스값 00의 메모리형 국 장치(31)로부터 통신로(33)에 송신된 패킷을 수신하였을 때, 국 어드레스값 00의 메모리의 내용을, I/O단자 출력포트(92)에 추출할 수 있다.
요컨대, 출력어드레스 설정회로(94)에 설정하는 출력어드레스값을 선택함으로써, 자국의 국 어드레스값 이외의 수신 패킷내의 공유되어 있는 메모리(38)내의 데이터를, I/O단자 출력포트(92)에 추출할 수 있다. 이것은, 국 어드레스값 02을 가지는 I/O형 국 장치(91)의 경우도 같다.
이 제2 실시예의 시스템의 경우, 메모리형 국 장치(31)와 I/O형 국 장치(91)가 공존하고 있기 때문에, 사용자는, I/O형 국 장치(91)의 I/O단자 입력 포트(93)를 제어대상으로서 사용하고 싶은 기기에 대한 제어신호입력으로서, 또, I/O단자 출력포트(92)를 제어신호출력으로 함으로써, 이들 4바이트의 데이터 상당이 되는 32비트의 제어신호입력과 제어신호출력을, 메모리형 국 장치(31)내부의 메모리의 시스템전체의 공유메모리의 데이터로서, 취급할 수 있다.
제3 실시예
제3실시예의 복수국 메모리데이터 공유시스템은, 각 국이, 연속해서 송신할 수 있는 패킷의 회수를 설정할 수 있는 시스템이다. 이 시스템에 의하면, 내부시계가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타내면, 패킷송신 회수결정회로에서 설정된 회수분 연속하여, 패킷을 송신하는 것이 가능해진다.
이 시스템에 사용되는 메모리형 국 장치(31)는, 반도체집적회로에 의해 구성되어 있고, 그 구성은, 도 10에 나타나 있다. 제1 실시예에서 나타낸 도 3의 그것에 비교하고, 송신 스테이트머신(36)에는, 패킷송신 회수결정회로(1O1)가 부가되어 있다.
내부시계(39)가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타내면, 송신 스테이트머신(36)은, 패킷송신 회수결정회로(101)에 의해 설정된 값으로 결정되는 회수의 패킷의 송신을 반복한다. 이외의 메모리형 국 장치(31)의 동작은, 제1 실시예의 그것과 동일하다.
패킷송신회수는, 국의 외부부터의 설정값에 의해 결정된다. 이 설정치가 “0"과 "1"의 경우는, 패킷의 송신은, 1회로 규정되어 있다. 본 실시예의 패킷송신 회수결정회로(101)의 고정치가 "0"과 "1"인 국은, 1회밖에 패킷송신을 하지 않기 때문에, 이들의 국의 동작은, 모두 제1 실시예의 메모리형 국 장치와 같게 된다.
본 실시예에서 사용되는 패킷의 포맷은 도 4에 나타나는 제1 실시예의 그것과 같고, 국 어드레스값과 메모리 어드레스위치의 관계도, 제1 실시예의 그것과 동일하다.
다음에, 도 11에 나타나는 바와 같은 3개의 메모리형 국 장치(31)를 갖는 시스템의 예를, 이 제3 실시예의 동작을 도 12의 타임챠트에 의해 설명한다. 메모리형 국 장치(31)에는, 각각 00, 01, 03의 고유한 국 어드레스값이 부여되어 있다.
내부시계(39)의 시간이 T01이 되었을 때에, 국 어드레스값 00의 메모리형 국 장치(31)로부터 패킷이 송신된다. 이 패킷내의 송신되는 데이터는, 국 어드레스값 00의 메모리형 국 장치(31)내의 메모리(38)의 메모리 어드레스0∼3번지의 데이터이다.
다음에, 내부시계(39)의 시간이 T01이 되었을 때에, 국 어드레스값 01의 메모리형 국 장치(31)로부터 패킷이 송신된다. 이 패킷내의 데이터는, 국 어드레스값 01의 메모리형 국 장치(31) 내부의 메모리(38)의 메모리 어드레스 4∼7번지의 데이터이다.
도 11에 나타나는 바와 같이, 국 어드레스값 01의 메모리형 국 장치 (31)의 패킷송신 회수결정회로의 설정값은, "2"이다. 이 때문에, 국 어드레스값 01의 메모리형 국 장치(31)는 도 12에 나타나는 바와 같이, 다음의 내부시계(39)의 시간이 T02가 되었을 때에도, 패킷을 송신한다. 이 패킷내의 데이터는, 국 어드레스값 01의 메모리형 국 장치(31) 내부의 메모리(38)의 메모리 어드레스 8∼B 번지의 데이터이다.
내부시계(39)의 시간이 T03이 되었을 때에, 국 어드레스값 03의 메모리형 국 장치 (31)로부터 패킷이 송신된다. 이 패킷내의 데이터는, 국 어드레스값 03의 메모리형 국 장치(31)내부의 메모리(38)의 메모리어드레스 C∼F번지의 데이터이다.
본 실시예의 시스템에서는, 국 어드레스값 01의 메모리형 국 장치(31)에서 행하여지는 2회의 패킷송신에서 볼 수 있는 바와 같이, 패킷송신 회수결정회로에서설정된 회수의 패킷송신을 하기 때문에, 내부시계의 한 사이클에서 다른 국의 메모리에 기록하게 하는 데이터의 양을, 패킷송신 회수결정회로로 설정된 회수분 증대시킬 수 있다.
제4 실시예
제4 실시예의 복수국 메모리데이터 공유시스템은, 각 국이, 국 어드레스점유폭 결정회로를 갖는다. 내부시계가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타내면, 송신되는 패킷에 끼워넣어지는 데이터길이가 가변이고, 또 국 어드레스점유폭 결정회로로 설정된 데이터길이의 정보도 부가된 패킷을 송신하는 것이 가능하게 된다.
이 시스템에 사용되는 메모리형 국 장치(31)는, 반도체집적회로에 의해 구성되어 있고, 그 구성은, 도 13에 나타나 있다. 도 3에 나타나는 제1 실시예의 구성과 비교하면, 송신 스테이트머신(36)에는, 국 어드레스점유폭 결정회로(131)가 부가되어 있다. 자국의 내부시계가 올바른 시간의 산출을 위해, 수신 스테이트머신 (35)에 의해 수신된 데이터길이의 값이, 허용시간오차 판정회로(34)에 이동된다.
내부시계(39)가 나타내는 시간이 자국의 국 어드레스값에 대응하는 시간을 나타내면, 송신 스테이트머신(36)이, 국 어드레스점유폭 결정회로(131)로 설정된 값으로 결정되는 데이터길이의 데이터를 끼워넣고, 그 데이터길이도 부가한 패킷을 송신한다. 허용시간 오차판정회로(34)가, 자국의 내부시계가 올바른 시간의 산출을 위해, 수신 스테이트머신(35)으로부터 이동되어 수신한 패킷의 데이터길이의 값을 참조한다. 이외의 동작은, 제1실시예의 그것과 동일하다.
국 어드레스 점유폭은, 국의 외부부터의 설정값에 의해 결정된다. 이 설정값이 "0"와 "1"인 때에는, 그 국은 패킷송신의 데이터길이는 "1배"로서 행하여지고, 요컨대, 패킷길이는 확대되지 않기 때문에, 이들의 국은, 모두 제1 실시예의 메모리형 국 장치와 동일한 동작을 한다. 본 실시예에는, 데이터길이가 "1배"인 경우, 메모리(38)의 메모리어드레스와 이 시스템의 국 어드레스값과의 관계는, 제1 실시예의 그것과 동일하다.
다음에, 도 14에 나타나는 바와 같은 3개의 메모리형 국 장치(31)를 갖는 시스템을 예에, 이 제4 실시예의 동작을 도 15의 타임챠트에 의해 설명한다. 메모리형 국 장치(31)에는, 각각 00, 01, 03의 고유한 국 어드레스값이 부여되어 있다.
도 15의 타임챠트에 나타나는 바와 같이, 내부시계(39)의 시간이 T00이 되었을 때에, 국 어드레스값 00의 메모리형 국 장치(31)로부터 도 16에 나타내는, 4바이트의 데이터가 끼워넣어지고, 또 "1배"의 데이터길이가 포맷의 데이터길이 지정부(161)에 부가된 패킷이 송신되고, 이 패킷내의 데이터는, 국 어드레스값 00의 메모리형 국 장치 (31) 내부의 메모리(38)의 메모리어드레스0∼3번지의 4바이트의 데이터이다.
도 14에 나타나는 바와 같이, 국 어드레스값 01의 메모리형 국 장치(31)의 국 어드레스점유폭 결정회로(131)에 의해 설정된 값은, "2"이다. 내부시계(39)의 시간이 T01이 되었을 때에, 국어드레스값 01의 메모리형 국 장치(31)는, 국 어드레스값 01의 메모리형 국 장치(31)내부의 메모리(38)의 메모리 어드레스 4∼B번지의8바이트의 데이터를 패킷에 끼워넣고, 데이터길이 지정부(161)에 "2"가 부여된 도 17에 나타나는 포맷의 패킷을 송신한다.
내부시계(39)의 시간이 T03이 되었을 때에, 국어드레스값 03의 메모리형 국 장치 (31)로부터 도 16에 나타내는 포맷의 패킷이 송신되고, 이 패킷내의 데이터는, 국 어드레스값 03의 메모리형 국 장치(31) 내부의 메모리(38)의 메모리 어드레스 C∼F 3번지의 4바이트의 데이터이고, 데이터길이에는 "1"이 부여된다.
본 실시예의 시스템으로서는, 국 어드레스값 01의 메모리형 국 장치 (31)로부터 행하여지는 2배길이의 데이터를 매립한 패킷의 송신으로 볼 수 있는 바와 같이, 국 어드레스점유폭 결정회로에 의해 설정된 값 배의 데이터를 1회의 패킷에 끼워넣고 송신하기 때문에, 내부시계의 한 사이클 내에, 국 어드레스점유폭 결정회로에 의해 설정된 값분 증대시킨 크기의 데이터를, 일괄해서 다른 국의 메모리에 기록할 수 있다.
제5 실시예
제5실시예의 복수국 메모리데이터 공유시스템은, 메모리형 국 장치의 각 국내에 수신상태관리 레지스터를 구비하고 있다. 이에 따라, 이 시스템의 데이터공유상태나, 국의 통신로로의 접속상태를 파악하는 것이 가능하게 된다.
이 시스템의 구성은, 도 2에 나타난 제1 실시예의 그것과 동일하다. 이 시스템에 사용되는 메모리형 국 장치(31)는, 반도체집적회로에 의해 구성되어 있고, 그 구성은, 도 18에 나타나 있다. 이것에는, 도 3에 나타나는 제1 실시예의 그것에,수신상태관리 레지스터(181)가 가해지고 있다. 이 수신상태관리 레지스터(181)는, 4개의 비트로 이루어지는 A종과 B종의 2종의 플래그 레지스터로 이루어진다. 수신상태관리 레지스터(181)에는, 수신 스테이트머신(35)으로부터, 수신된 수신 대답코드와, 송신원 국 어드레스값, 수신완료 신호가 이동된다. 송신 스테이트머신(36)에는, 수신상태관리 레지스터(181)로부터 송신 대답코드가 이동된다. 수신상태관리 레지스터(181)에는, 송신 스테이트머신(36)으로부터 송신완료신호가 이동된다. 사용자 인터페이스(32)는, 수신상태관리 레지스터(181)에도 접속되어 있다. 송신 스테이트머신(36), 및 수신 스테이트머신(35)으로 취급되는 패킷에는, 도 19에 나타나는 대답코드(191)가 부가되어 있다. 이들 이외의 실시예의 동작은, 제1 실시예의 그것과 동일하다.
다음에, 이 제5 실시예의 시스템의 동작원리를 설명한다.
내부시계(39)가 나타내는 시간이, 자국의 국 어드레스값에 대응하는 시간을 나타냈을 때에, 송신 스테이트머신(36)으로부터 송신되는 패킷에, 수신상태관리 레지스터 (181)의 A종 플래그상태를 대답코드로서 부가하여 송신을 행한다.
패킷의 송신을 끝내면, 송신 스테이트머신(36)으로부터 수신상태관리 레지스터 (181)에 이동되는 송신완료신호에 의해서, 수신상태관리 레지스터(181)의 A종 및 B종 플래그는 모두 "0"에 리세트된다.
수신 스테이트머신(35)이 패킷을 수신하면, 수신 스테이트머신(35)으로부터 수신상태관리 레지스터(181)에 이동되는 수신 대답코드와, 송신원 국 어드레스값, 수신완료신호에 의해서, 수신상태관리 레지스터(181)의 A종의 플래그의, 송신원 국 어드레스값에 대응하는 위치의 비트가 "1"에 세트된다.
이 때, 수신대답코드내의, 자기의 국어드레스값에 대응하는 비트가 "1"이었던 경우, 수신상태관리 레지스터(181)의 B종 플래그의, 송신원의 국 어드레스값에 대응하는 위치의 비트가 "1"에 세트된다.
상기의 수신상태관리 레지스터(181)의 세트동작에 의해, A종 플래그레지스터는「수신 가능한 국」을 나타내고, B종 플래그레지스터는, 다른 국에서 도달하는 다른 국을 보유하고 있는 A종 플래그상태에 근거하여 「자국의 데이터가 바르게 상대에 도달해 있었던 것을 확인 할 수 있고, 더구나 상대의 데이터도 수신된 국」 결국은, 통신기법으로 하는 점의「핸드쉐이크 확립국」을 나타낸다.
사용자 인터페이스(32)는, 조정회로(37)를 통해, 메모리(38)를 사용자가 액세스할 수 있는 것 외에, 수신상태관리 레지스터(181)의 A종 및 B종 플래그를 읽어내고 액세스할 수가 있다.
본 실시예의 4개의 메모리형 국 장치(31) 내부의 수신상태관리 레지스터 (181)의 A종 및 B종 플래그의 상태추이를, 내부시계(39)가 나타내는 시간을 세로축으로 나타낸 도 20, 도 21, 도 22에 의해 설명한다.
이하, 이해를 쉽게 하기 위해서, 국 어드레스값 01의 메모리형 국 장치 (31)내부의 수신상태관리 레지스터(181)에만 주목하여, 동작의 설명을 한다.
국 어드레스값 01의 메모리형 국 장치(31)이 패킷송신을 끝내면, 수신상태관리 레지스터(181)의 A종 및 B종 플래그는 일단 모두 "0"을 나타낸다 (도 20의 a).
국 어드레스값 02의 메모리형 국 장치(31)가 패킷송신을 끝내었을 때, 그 패킷을 수신하기를 끝낸 국 어드레스값 01의 수신상태관리 레지스터(181)에는, A종 B종 각각의 비트(2)가 세트된다(도 20의 b).
국 어드레스값 03의 메모리형 국 장치(31)가 패킷송신을 끝내었을 때, 그 패킷을 수신하기를 끝낸 국 어드레스값 01의 수신상태관리 레지스터(181)에는, A종 B종 각각의 비트(3)가 세트된다(도 20의 c).
국 어드레스값 00의 메모리형 국 장치(31)가 패킷송신을 끝내었을 때, 그 패킷을 수신하기를 끝낸 국 어드레스값 01의 수신상태관리 레지스터(181)에는, A종 B종 각각의 비트(0)가 세트된다(도 20의 d).
국 어드레스값 01의 국에 있어서, 내부시계(39)가 나타내는 시간이 자국의 국 어드레스값에 대응하는 시간이 되었을 때에 나타나 있는, 수신상태관리 레지스터(181)의 A종 플래그는 앞의 한 사이클에서의 다른 국으로부터의「수신가능한 국」을 나타내고, B종 플래그 레지스터는, 앞의 한 사이클에서의 다른 국과의 「핸드쉐이크 확립국」을 나타내고 있다.
다음에, 국 어드레스값 02의 국이 어떠한 고장이나 장해에 의해, 패킷송신을 할 수 없었던 경우의, 국 어드레스값 01의 수신상태관리 레지스터(181)의 상태추이를, 도 21에 의해 설명한다. 이 경우, 도 21의 b, c, d에 나타나는 바와 같이, A종 B종 각각의 비트(2)가 세트되지 않는다. 이에 따라, 사용자는, 국 어드레스값 01의 국에서, 국 어드레스값 02의 국이 무반응인 것을 인식할 수 있다.
또한, 사용자는, 국 어드레스값 01의 국에 있어서, 국 어드레스값 02의 국 어드레스값에 대응하는 메모리 어드레스위치의 데이터가, 공유상태에 없는 것도 인식할 수가 있다.
다음에, 내부시계(39)가 최초의 시간 T01을 나타내었을 때에, 국 어드레스값 01의 국에서 송신되어 있는 패킷이, 통신로(33)에 외래로부터의 임펄스 노이즈 (impulse noise) 등에 의한 순간적인 돌발적 장해에 의해, 다른 국에 수신되지 않았던 경우의 플래그의 추이를, 도 22에 의해 설명한다.
도 22의 d는, A종 플래그가 다른 국으로부터의 수신이 정상으로 할 수 있는 것을 나타내고, B종 플래그가 다른 국으로의 데이터 전달을 할 수 없었던 것을 나타내고 있다. 또한, 도 22의 e는, 그 이상이, 순간적인 돌발적 장해에 기인하는 것이고, 그것이 정상으로 복귀하고 있는 것을 나타내고있다.
여기에서는, 수신상태관리 레지스터(181)의 동작을 국 어드레스값 01의 국에 관해서 설명하였지만, 수신상태관리 레지스터(181)의 동작상황은 모든 메모리형 국 장치 (31)에서 같기 때문에, 모든 국에서, 모든 다른 국과의 핸드쉐이크 확립상태를 인식하는 것이 가능하게 된다.
본 실시예의 시스템에서는, 다른 국이 통신로(33)에 접속되어 있는 가 아닌가, 및 패킷의 전송이 저해됐는가 아닌가라고 하는 점에서, 시스템의 가동품질을 판정할 수가 있고, 또, 공유된 데이터가 직전의 내부시계의 한 사이클에서 갱신된 최신의 것인가 아닌가의 판정을 할 수도 있다.
이상, 제1∼5 실시예에 있어서는, 메모리형 국 장치 및 /또는 I/O형 국 장치는, 반도체집적회로에 의해 구성되어 있지만, 이들의 국장치를 개별소자에 의해 구성할 수 있는 것은, 당업자에는 분명하다.

Claims (9)

  1. 통신로(33)에 의해 접속된 복수의 국 사이에서 패킷을 송수신하는 복수국 메모리데이터 공유시스템으로서,
    각 국이, 메모리(38)와, 상기 메모리를 국외부에서 액세스하는 것을 가능하게 하는 사용자 인터페이스(32)와, 패킷을 송신하는 송신 스테이트머신(36)과, 패킷을 수신하는 수신 스테이트머신(35)과, 내부시계(39)와, 허용시간 오차판정회로 (34)와, 송신 스테이트머신(36) 및 수신 스테이트머신(35)으로부터의 액세스와 상기 사용자 인터페이스(32)로부터의 액세스와의 경합을 조정하는 조정회로(37)를 갖는 메모리형 국 장치 (31)이고,
    각 국에, 00, 01, ‥·, 0N의 고유한 국 어드레스값을, 각각 설정하고, 패킷을 상기 통신로(33)에 송신하기 위한 소요시간과 상기 통신로(33)상의 상기 패킷의 전달소요시간과의 합을, 상기 내부시계(39)의 시간의 1 단위시간으로 하고,
    각 시간(T00, T01, ‥·, TON)을, 각각 각 국 어드레스값에 대응시키고,
    시스템내의 국내의 상기 내부시계(39)가, 모두, 동일한 시간을 나타내고, 또 시간 T00으로부터 상한시간 TM까지 사이클을 돌고,
    상기 내부시계(39)가, 어떤 국의 상기 국 어드레스값에 대응하는 시간을 나타내면, 그 국의 상기 국 어드레스값에 대응하는 메모리 어드레스위치에 있는 상기 메모리내의 데이터를 상기 조정회로(37)를 통해 읽기 시작하고, 해당 데이터를 상기 패킷에 끼워넣어, 상기 패킷을 상기 통신로(33)에 송신하고,
    상기 패킷이 정상으로 수신되면, 상기 수신된 패킷으로부터 송신원을 인식하고, 상기 수신 패킷내의 해당 데이터를, 송신원의 상기 국 어드레스값에 대응하는 메모리 어드레스위치에 상기 조정회로(37)를 통해 기록하고,
    허용시간 오차판정회로(34)가, 상기 1단위시간으로부터 산출되는 자국의 내부시계의 올바른 시간과, 상기 내부시계가 나타내는 시간을 비교하고, 그들의 차가 허용치를 넘어 있는 경우에는, 상기 내부시계의 시간을 상기 올바른 시간으로 강제적으로 교정하는 복수국 메모리데이터 공유시스템
  2. 제 1 항에 있어서, I/O단자 출력포트(92)와, I/O단자 입력포트(93)와, 출력어드레스 설정회로(94)와, 출력포트 데이터유지회로(95)와, 패킷을 송신하는 송신 스테이트머신(36)과, 패킷을 수신하는 수신 스테이트머신(35)과, 내부시계(39)와, 허용시간 오차판정회로(34)를 갖는 I/0형 국 장치(91)로 이루어지는 국을, 상기 통신로(33)에 더 추가하고,
    상기 내부시계(39)가, I/O형 국 장치(91)로 이루어지는 주어진 국의 국 어드레스값에 대응하는 시간을 나타내면,
    상기 주어진 국의 상기 I/0단자 입력포트(93)로부터, 데이터를 읽기 시작하고, 해당 데이터를 상기 패킷에 끼워넣고, 상기 패킷을 상기 통신로(33)에 송신하고,
    상기 패킷이 정상으로 수신된 경우에서 출력어드레스 설정회로(94)의 설정값과 송신원의 국 어드레스값이 일치한 경우에는, 상기 출력포트 데이터유지회로(95)에, 상기 수신 패킷내의 해당 데이터를 유지시켜, 상기 I/0단자 출력포트(92)에, 상기 수신 패킷내의 해당 데이터를 추출하는 복수국 메모리데이터 공유시스템.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 패킷내의 데이터길이가 고정이고, 상기 메모리형 국 장치가, 패킷송신 회수설정회로(101)를 갖고, 자국 어드레스값에 대응하는 시간에서 패킷을 상기 패킷송신 회수설정회로에 설정된 회수분 연속하여 송신함으로써, 복수국분의 메모리 어드레스폭을 1개의 상기 메모리형 국 장치가 점유할 수 있도록 한 복수국 메모리데이터 공유시스템.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 패킷내 데이터길이가 가변이고, 또한 데이터길이의 정보도 패킷내에 부가되어 있고, 상기 메모리형 국 장치가, 국 어드레스점유폭 결정회로(131)를 갖고, 자국 어드레스값에 대응하는 시간으로부터 상기 국 어드레스점유폭 결정회로에 의해 설정된 데이터길이의 패킷을 송신함으로써, 복수국분의 메모리 어드레스폭을 1개의 상기 메모리형 국 장치가 점유할 수 있도록 한 복수국메모리데이터 공유시스템.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 패킷내에 다른 국으로부터의 수신완료정보를 부가하고, 해당 수신완료정보에 근거하는 상기 내부시계의 한 사이클마다의 핸드쉐이크 상태 또는 통신로(33)의 상태를 관리하는 수신상태관리 레지스터 (181)를 상기 메모리형 국 장치내에 설치한 복수국 메모리데이터 공유시스템.
  6. 상기 청구항 중 어느 한항에 있어서, 복수국 메모리데이터 공유시스템의 상기 메모리형 국 장치를 구성하는 반도체집적회로.
  7. 상기 청구항 중 어느 한항에 있어서, 복수국 메모리데이터 공유시스템의 상기 I/0형 국 장치를 구성하는 반도체집적회로.
  8. 메모리(38)와, 상기 메모리를 국외부에서 액세스하는 것을 가능하게 하는 사용자 인터페이스(32)와, 패킷을 송신하는 송신 스테이트머신(36)과, 패킷을 수신하는 수신 스테이트머신(35)과, 내부시계(39)와, 허용시간 오차판정회로(34)와, 송신 스테이트머신(36) 및 수신 스테이트머신(35)으로부터의 액세스와, 상기 사용자 인터페이스(32)로부터의 액세스와의 충돌을 조정하는 조정회로(37)를 갖는 메모리형 국 장치(31)를 실현하는 전자회로.
  9. I/O단자 출력포트(92)와, I/O단자 출력포트(93)와, 출력어드레스 설정회로 (94)와, 출력포트 데이터유지회로(95)와, 패킷을 송신하는 송신 스테이트머신(36)과, 패킷을 수신하는 수신스테이트머신(35)과, 내부시계(39)와, 허용시간 오차판정회로(34)를 갖는 I/0형국장치(91)를 실현하는 전자회로.
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