WO2000057470A1 - Procede pour disposer un circuit lsi - Google Patents

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WO2000057470A1
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capacitance
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Shiro Sakiyama
Masayoshi Kinoshita
Jun Kajiwara
Hiroo Yamamoto
Katsuji Satomi
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Matsushita Electric Industrial Co., Ltd.
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Definitions

  • the present invention relates to a power supply stabilization method in LSI design using automatic placement and routing of standard cells.
  • the power supply noise of the LSI tends to increase as the consumption current of the LSI increases.
  • the demand for power saving in the field has led to the progress of lowering the voltage of the LSI, and accordingly, the operation margin for power supply noise of the LSI internal circuit has also been deteriorating.
  • Such an increase in the power supply noise of the LSI causes the internal circuit of the LSI to suffer from (1) degradation in operating speed, (2) malfunction of the circuit, and (3) system noise due to EMI (Electro Magnetic Inter-ference) noise. There is a concern that adverse effects such as malfunctions may occur.
  • EMI Electro Magnetic Inter-ference
  • Japanese Patent Application Laid-Open No. 5-21711 discloses a method of stabilizing the power supply by arranging a power supply capacitance in a portion where no LSI functional circuit is present.
  • Japanese Patent Application Laid-Open No. 5-2831615 discloses a method for effectively adding a power supply capacitance by using a capacitance between power supply aluminum wirings of LSI.
  • FIG. 9 shows a circuit diagram of a general CM-S integrated circuit.
  • 9 3 PMOS (P-channel MOS) transistor switch
  • 92 is an NMOS (N-channel MOS) transistor switch
  • 93 is a ground electrode
  • 94 is a power supply capacity.
  • 95 indicates the load capacitance
  • 96 indicates the power supply ( ⁇ 3) pad
  • 97 indicates the power supply (V ss) pad
  • 98 indicates the charging current
  • 99 indicates the parasitic inductance.
  • Power supply capacitance 94 has stored charge energy.
  • the current (Ic) can be supplied from the power supply capacity 94 in addition to the current supply (Ivdd) from the power supply pad 96.
  • Power supply (Vdd) The amount of change in current supply from the pad 96 can be suppressed.
  • the inductance component (L) of aluminum wiring inside LSI tends to increase.
  • a parasitic inductor 99 occurs, which causes power supply noise. That is, the power supply noise (AV) can be expressed by the following equation.
  • di / dt indicates a current change amount. From (Equation 1), to reduce the power supply noise ( ⁇ ), the current change (di / d It can be seen that it is effective to reduce t) or reduce the parasitic inductor component L. In other words, since the parasitic inductor component L increases in proportion to the length of the aluminum wiring, it is effective to shorten the power supply line where current changes occur.
  • An object of the present invention is to provide a method for arranging an LSI which has a sufficient power supply noise suppressing effect and can realize a sufficient power supply stabilization in a standard cell type LSI design to solve the above problems. I do.
  • an LSI placement method provides a power supply capacity cell as one of the standard cells in an LSI design by automatic placement and routing of a standard cell.
  • the capacitance value is determined according to the drive load capacitance value of the logic gate cell where the power supply capacitance cell is to be disposed, and the power supply capacitance cell is disposed near the logic gate cell.
  • the capacitance value of the power supply capacitance cell is set to approximately twice the drive load capacitance value of the logic gate cell. If it is set to about twice the total load capacity of the logic gate standard cell, the power supply noise will be reduced to about 1/10 or less of the power supply voltage. Because it can be
  • the power supply capacitance cell is arranged near a logic gate cell which simultaneously changes in synchronization with a clock.
  • the area and area can be minimized and power supply noise can be suppressed efficiently.
  • an LSI placement method comprises, in an LSI design by automatic placement and routing of standard cells, a power supply capacity cell as one of the standard cells, and each of the automatically placed and routed blocks.
  • the power supply capacity cell is arranged in the area where the standard cell is not arranged.
  • FIG. 1 is a block diagram of LSI.
  • FIG. 2 is an automatic layout and wiring diagram of blocks.
  • FIG. 3 is an automatic placement and wiring diagram provided with a power capacity standard cell in the LSI placement method according to the first embodiment of the present invention.
  • FIG. 4 is an explanatory diagram of the determination of the optimum power supply capacity in the LSI placement method according to the first embodiment of the present invention.
  • FIG. 5 is an exemplary diagram of a configuration of a power supply capacity in a CMOS semiconductor integrated circuit.
  • FIG. 6 is an exemplary diagram of a circuit designed for CTS.
  • FIG. 7 is an illustration of an example of a conventional block layout by automatic placement and routing using standard cells.
  • FIG. 8 is an exemplary diagram of a block layout by automatic placement and routing using standard cells in the LSI placement method according to the second embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a conventional CMOS integrated circuit.
  • FIG. 1 is a general LSI block diagram
  • FIG. 2 is an automatic arrangement and wiring diagram in block A
  • FIG. 3 is an automatic arrangement and wiring having a power supply standard cell in the LSI arrangement method according to the first embodiment of the present invention.
  • FIG. 1 indicates LSI, and 11 to 13 indicate circuit blocks when block layout is performed using standard cells.
  • each block is synthesized by standard cells, and each block is laid out in a rectangular shape.
  • the present invention is characterized in that a standard cell 22 composed of only a power supply capacity is prepared in advance as a standard cell.
  • the power supply capacity standard cell 22 is arranged near the logic gate standard cell 21 as shown in FIG. 3 according to the load capacity of each logic gate standard cell 21.
  • “near” means adjacent to each logic gate standard cell 21 for driving a load, and means that they are arranged on the same power supply line. Therefore, if it is located on another power supply line, it is not understood that it is located “nearby” even if it is located at a position close to the distance.
  • the power supply capacity standard cell 22 near the logic gate standard cell 21
  • the charging current to the load capacity generated when each logic gate standard cell is switched can be reduced by the power supply capacity near the logic gate standard cell 21. Since most of the power is supplied from the capacitance, it is expressed by (Equation 1) due to the power inductor component L. The generated power noise becomes smaller.
  • the power supply noise ( ⁇ ) is set to be about twice the total load capacitance of the logic gate standard cell 21, ⁇ can be suppressed to about 1/10 or less of the power supply voltage (Vdd). It is known. (RLarsson, "di / dt Noise m CMOS Integrated Circuits., Analog Integrated Circuits and Processing, An International Journal Vol.14, pp.113-129, 1997.)
  • the fact that the noise is equal to or lower than 1 Z10 of the power supply voltage corresponds to a voltage value of about 1 Z2 of the CMOS threshold voltage from another viewpoint. Therefore, keeping power supply noise to a threshold voltage of 1 Z2 is a particularly important factor in guaranteeing the reliability of LSI operation.
  • the drive load capacitance (C1 + C2) of each logic gate is estimated, and the drive A power supply capacity standard cell 21 having a power supply capacity C d that is about twice or more the load capacity is arranged near each logic gate. That is, the power supply capacity standard cell 21 is arranged so as to satisfy Cd> 2 (C1 + C2). With this arrangement, it is possible to guarantee that the power supply noise ( ⁇ ) of each logic gate circuit is kept at 1/10 or less of the power supply voltage, so that the maximum value of the power supply noise in the entire LSI is guaranteed. Becomes possible.
  • the configuration of FIG. 5 is the most suitable as the configuration of the power supply capacity in the CMOS integrated circuit. That is, in the p-sub wafer, n-wel1 is fixed to Vss, and the polysilicon gate electrode is fixed to Vdd. Since the gate electrode potential is forward-biased with respect to n-we11, no depletion layer capacitance is generated.Thus, a power supply capacitor with a large capacitance value despite its small area must be realized. Can be.
  • power supply standard cells 22 are placed for all logic gates. Doing so creates a large area loss. In addition, power supply noise is greatest when multiple logic gates switch simultaneously. In general, in LSIs that operate in a completely clock-synchronous type, many logic gates switch at the rising edge of the clock. This is because DFF (D Flip-Flop) is designed to operate at the rising edge of the clock. Also, with the recent increase in the speed of LSIs, reduction of clock skew is desired.
  • DFF D Flip-Flop
  • CTS Lock Tree Synthesis
  • This method is one of the methods that can adjust the timing so that the phases of all DFF operations become equal.
  • the timing adjustment can be performed by an overnight delay in consideration of a wiring delay.
  • Fig. 6 shows a typical example of LSI design using CTS.
  • reference numeral 23 denotes a DFF standard cell
  • reference numeral 24 denotes an Invar overnight standard cell. It is possible to adjust the clock phase of all DFFs to be equal by changing the size of the inverter and the like according to the load capacity, or by adjusting the number of delay stages of the inverter.
  • the method of arranging the power supply standard cell 22 using the above-mentioned CTS only in the synchronous logic gates (DFF gate, inverter gate for CTS, etc.) is effective in reducing the area of the entire LSI and suppressing noise. This is the most effective method when considering the balance of
  • a new power supply capacity cell is prepared, and a power supply capacity having an optimum size according to the load capacity of the logic gate cell is provided. Placing the cell near the logic gate cell increases the power supply noise due to the parasitic inductor. The power supply noise component can be reduced. Also, by adopting the above method only for the logic gate of the clock synchronous system, it is possible to minimize the area loss and efficiently suppress the power supply noise.
  • Fig. 7 shows blocks automatically placed and routed using conventional standard cells.
  • the block width of the standard cells of each power supply line that constitutes a block differs for each block.
  • a power supply capacity cell can be added without increasing the area of the entire block. This involves preparing a standard cell called power supply standard cell 22 and calculating the number of power supply standard cells 22 that can be placed based on the width of the power supply dead space and the width of power supply standard cell 22. It can be easily realized by arranging as much as possible.
  • a new power supply capacity standard cell 22 is prepared, and each of the existing power supply capacity standard cells 22 By placing the power supply standard cells 22 in the dead space 7 1 of the circuit block as much as possible, the power supply impedance can be reduced without increasing the area of the entire block, and the power supply noise is effectively reduced. It becomes possible.
  • the quality of the semiconductor integrated circuit is improved by applying the semiconductor integrated circuit to various systems and devices. It is possible to provide systems and devices with high performance.
  • a power supply capacity cell having an optimum size corresponding to the load capacity of the logic gate cell is located near the logic gate cell.
  • the L component of the power supply wiring can be reduced as compared with the conventional LSI arrangement method, and power supply noise can be effectively suppressed.
  • the LSI placement method according to the present invention by adopting the above method only for the gate gate of the clock synchronous system, the area loss can be minimized, and the power supply noise can be efficiently reduced. It becomes possible to suppress.
  • the power supply impedance is reduced without increasing the area of the entire block by arranging the power supply capacity cells in the dead space of each of the conventional circuit blocks. Can be reduced.

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Description

明 細 書
L S I配置方法 技術分野
本発明は標準セルの自動配置配線を用いた L S I設計における電源安 定化方法に関する。
背景技術
近年の、 L S Iの消費電流の増大に伴い、 L S Iの電源ノイズは増大 する傾向にある。 また、 省電力化に対する巿場の要請によって L S Iの 低電圧化も進展し、 それに伴い、 L S I内部回路の電源ノイズに対する 動作マ一ジンも劣化傾向にある。
このような L S Iの電源ノイズの増大は、 L S Iの内部回路に対して、 ( 1 ) 動作速度の劣化、 （ 2 ) 回路の誤動作、 （ 3 ) EM I (Electro Magnetic Inter-ference) ノイズによるシステムの誤動作といった悪影 響を及ぼす懸念がある。
L S Iが発生するノイズを抑制する方法としては、 従来から電源容量 を L S I内部に配置する方法が良く用いられてきた。 電源容量を挿入す ることで、 電源の交流インピーダンスは小さくなり、 高周波ノイズを抑 制することが可能となるからである。
また、 特開平 5— 2 1 7 1 1号公報においては、 L S Iの機能回路が 存在しない部分に電源容量を配置することで、 電源安定化を行う方法が 開示されている。 さらに、 特開平 5— 283 6 1 5号公報においては、 L S Iの電源アルミ配線間容量を用いて、 効果的に電源容量を付加する 方法が開示されている。
一 lx し M O S ( Complementarv Metal-Oxide Semiconductor) の集積回路では、 スィツチング時に負荷容量への充放電電流が生ずる。 第 9図に一般的な CM〇 S集積回路の回路図を示す。 第 9図において、 9 3^ PMO S (P-channel MOS) トランジスタ · スィッチを、 9 2 は NMO S (N-channel MOS) トランジスタ · スィッチを、 9 3は接 地電極を、 94は電源容量を、 9 5は負荷容量を、 9 6は電源 （¥ 3) パッドを、 9 7は電源 （V s s ) パッドを、 9 8は充電電流を、 9 9は 寄生インダク夕を、 それぞれ示す。
第 9図において、 PMO S (P-channel MOS) トランジスタ ' スィ ツチ 9 1がオンになった場合には、 電源から負荷容量 9 5への充電電流 9 8 (Ivdd) が流れ、 NMO S (N-channel MOS) トランジスタ · ス ィツチ 92がオンになった場合には、 接地電極 9 3への放電電流が発生 する。
電源容量 94は、 蓄積された電荷エネルギーを有する。 CMO S集積 回路内に電源容量 94を配置することで、 電源パッド 9 6からの電流供 給 （Ivdd) 以外に、 電源容量 94からも電流 （Ic) を供給することが可 能となるため、 電源 （Vd d) パッド 96からの電流供給変化量を抑制 することが可能となる。
しかし、 近年における半導体集積回路の微細化の進展に伴い、 L S I 内部のアルミ配線のインダク夕成分 （L) は増大する傾向にある。 一般 的な CM〇 S回路においても、 寄生インダクタ 9 9が生じ、 これが電源 ノイズの原因となっている。 すなわち、 電源ノイズ （AV) は以下の式 で示すことができる。
(数 1 )
Δ V = L X d i / d t
ここで、 （数 1 ) において、 d i /d tは電流変化量を示す。 （数 1 ) から、 電源ノイズ （ΔΥ) を低減するためには、 電流変化量 （d i / d t ) を小さくするか、 あるいは寄生インダクタ成分 Lを小さくすること が効果的であることがわかる。 すなわち、 寄生インダクタ成分 Lはアル ミ配線の長さに比例して大きくなるので、 電流変化が生ずる電源ライン を短くすることが効果的である。
しかしながら、 従来の方法においては、 スイッチングした C M O Sゲ 一卜回路と電源容量間のアルミ配線の長さは相対的に長いため、 電源容 量からスィツチング回路までの電源ィンダク夕成分が大きくなり、 十分 な電源ノィズ低減効果を発揮することは困難であった。
発明の開示
本発明は、 上記課題を解決すべく、 標準セル方式の L S I設計におい て、 十分な電源ノイズ抑制効果を有し、 十分な電源安定化の実現が可能 な L S I配置方法を提供することを目的とする。
上記目的を達成するために本発明にかかる L S I配置方法は、 標準セ ルの自動配置配線による L S I設計において、 電源容量セルを標準セル の一つとして備え、 電源容量セルについて、 標準セルの一つであるロジ ックゲ一トセルのうち、 電源容量セルを配置すべきロジックゲートセル の駆動負荷容量値に応じて容量値を定め、 電源容量セルをロジックゲー トセルの近傍に配置することを特徴とする。
かかる構成により、 ロジックゲートセルの負荷容量に応じた最適な容 量値を有する電源容量セルをロジックゲートセルの近傍に配置すること により、 寄生インダクタによるノイズ増加を防ぐことができ、 電源ノィ ズ成分を低減することが可能となる。
また、 本発明にかかる L S I配置方法は、 電源容量セルの容量値を、 ロジックゲ一トセルにおける駆動負荷容量値の略 2倍の大きさに設定す ることが好ましい。 ロジックゲート標準セルの全負荷容量に対し、 2倍 程度に設定しておくと、 電源ノイズは電源電圧の約 1 / 1 0以下の抑え ることができるからである。
また、 本発明にかかる L S I配置方法は、 電源容量セルが、 クロック 同期で同時変化するロジックゲートセルの近傍に配置することが好まし レ、。 クロック同期系のロジックゲートの近傍に配置することで、 面積口 スを最小限にし、 かつ、 電源ノイズを効率的に抑制することができるか らである。
次に、 上記目的を達成するために本発明にかかる L S I配置方法は、 標準セルの自動配置配線による L S I設計において、 電源容量セルを標 準セルの一つとして備え、 自動配置配線された各ブロックにおける標準 セル未配置領域に、 電源容量セルを配置することを特徴とする。
かかる構成により、 各回路ブロックにおいて標準セルが配置されてい ない領域 （デッドスペース） に電源容量を配置することで、 ブロック面 積を増やすことなく電源インピーダンスを下げることができ、 電源ノィ ズを低減することが可能となる。
図面の簡単な説明
第 1図は、 L S Iのブロック図である。
第 2図は、 ブロックの自動配置配線図である。
第 3図は、 本発明の実施の形態 1にかかる L S I配置方法における電 源容量標準セルを備えた自動配置配線図である。
第 4図は、 本発明の実施の形態 1にかかる L S I配置方法における最 適電源容量決定の説明図である。
第 5図は、 C M O S半導体集積回路における電源容量の構成の例示図 である。
第 6図は、 C T S設計された回路の例示図である。
第 7図は、 従来の標準セルを用いた自動配置配線によるブロックレイ ァゥトの例示図である。 第 8図は、 本発明の実施の形態 2にかかる L S I配置方法における標 準セルを用いた自動配置配線によるブロックレイァゥトの例示図である。 第 9図は、 従来の C M O S集積回路の回路図である。
発明を実施するための最良の形態
(実施の形態 1 )
以下、 本発明の実施の形態 1にかかる L S I配置方法について、 図面 を参照しながら説明する。 第 1図は一般的な L S Iブロック図、 第 2図 はブロック Aにおける自動配置配線図、 第 3図は本発明の実施の形態 1 にかかる L S I配置方法における電源容量標準セルを備えた自動配置配 線図である。
第 1図において、 1は L S Iを、 1 1から 1 3は標準セルを用いてブ ロックレイアウトした時の各回路ブロックを、 それぞれ示す。 各ブロッ クは、 第 2図で示されるように、 標準セルによりセル合成がなされ、 各 ブロックは長方形型にレイアウトされる。 本発明においては、 標準セル として電源容量のみで構成される標準セル 2 2が予め準備されていると ころに特徴がある。 電源容量標準セル 2 2は、 各ロジックゲート標準セ ル 2 1の負荷容量に応じて、 第 3図に示すように、 ロジックゲート標準 セル 2 1の近傍に配置される。
ここで、 「近傍」 とは負荷を駆動する各ロジックゲート標準セル 2 1 の隣であり、 同じ電源ライン上に配置されていることを意味している。 したがって、 他の電源ライン上に配置されている場合は、 たとえ距離的 に近い位置に配置されていても 「近傍」 に配置されているとは解さない。 そして、 ロジックゲ一ト標準セル 2 1の近傍に電源容量標準セル 2 2 を配置することにより、 各ロジックゲ一ト標準セルがスイッチングした 場合に生じる負荷容量への充電電流は、近傍に配置された電源容量から、 その多くが供給されるため、 電源インダクタ成分 Lによる （数 1 ) で示 される電源ノイズは小さくなる。
一般に電源ノイズ （Δν) は、 ロジックゲート標準セル 2 1の全負荷 容量に対し、 2倍程度に設定しておくと、 Δνは、 電源電圧 （Vd d) の約 1 / 1 0以下に抑えられることが知られている。 （RLarsson,"di/dt Noise m CMOS Integrated Circuits. , Analog Integrated Circuits and Processing, An International Journal Vol.14, pp.113-129, 1997.)
また、 ノイズが電源電圧の 1 Z 1 0以下であるということは、 別の見 方をすれば、 CMO Sしきい値電圧の約 1 Z2の電圧値に相当する。 し たがって、 電源ノイズをしきい値電圧の 1 Z2に抑えることが、 L S I 動作の信頼性を保証する上で特に重要な要素となる。
すなわち、 第 4図に示すように、 標準セル方式のセル合成において、 自動レイアウト配置を行う際に、 各ロジックゲートの駆動負荷容量 （C 1 + C 2) を見積もり、 各ロジックゲートに対し、 駆動負荷容量の約 2 倍以上となる電源容量 C dを有する電源容量標準セル 2 1を、 各ロジッ クゲートの近傍に配置する。 すなわち、 C d〉 2 (C 1 + C 2) を満た すように電源容量標準セル 2 1を配置する。 かかる配置とすることで、 個々のロジックゲート回路において、 電源ノイズ （Δν) を電源電圧の 1 / 1 0以下に抑えることが保証できるので、 L S I全体での電源ノィ ズの最大値を保証することが可能となる。
また、 電源容量の構成として、 CMO S半導体集積回路では、 第 5図 の構成が最適である。 すなわち、 p— s u bウェハでは、 n— we l 1 を V s sに固定し、 ポリシリコンゲ一ト電極を V d dに固定する。 ゲー ト電極電位は、 n— w e 1 1 に対し順バイアスとなっているため、 空亡 層容量が生成されないので、 小面積であるにもかかわらず、 大きな容量 値を有する電源容量を実現することができる。
一方、 電源容量標準セル 2 2を全てのロジックゲ一トに対して配置す ることは、 大きな面積ロスを生む。 さらに、 電源ノイズが最も大きくな るのは、 複数のロジックゲートが同時にスイッチングする時である。 一 般に、 完全クロック同期型で動作する L S Iでは、 クロックの立ち上が りにおいて、 多くのロジックゲートがスイッチングする。 これは、 D F F (D Flip -Flop ) が、 クロックの立ち上がりで全て動作するように設 計されるからである。 また、 近年における L S Iの高速化に伴い、 クロ ックスキューの削減が望まれている。
このような背景の中で、 C T S ( Clock tree Synthesis) と呼ばれる 設計手法が標準化されつつある。 この方法は、 全ての D F F動作の位相 が等しくなるように、 タイミング調整することができる方法の一つであ る。 当該タイミング調整は、 配線遅延を考慮したインバ一夕遅延によつ て行うことができる。 第 6図に C T Sを用いた L S I設計の典型的な例 を示す。 第 6図において、 2 3は D F F標準セル、 2 4はインバ一夕標 準セルである。 ィンバ一夕のサイズ等を負荷容量に応じて変更したり、 また、 インバ一夕の遅延段数を調整すること等によって、 全ての D F F のクロック位相が等しくなるように調整することができる。
C T Sによる高精度化により、 全ての D F Fは同時にスイッチングを 行うようになる。 電源ノイズ問題が最も厳しいのは、 このような場合で ある。 したがって、 同期系のロジックゲート （D F Fゲートや C T S用 のインバ一タゲート等） にのみ、 上記 C T Sを用いて電源容量標準セル 2 2を配置するという方法が、 L S I全体の面積削減とノイズ抑制効果 とのバランスを考えた場合に、 最も効果的な方法となる。
以上のように本実施の形態 1によれば、 従来の標準セルを用いた L S I配置方法において、 新規な電源容量セルを用意し、 ロジックゲートセ ルの負荷容量に応じた最適なサイズの電源容量セルをロジックゲートセ ルの近傍に配置することにより、 寄生ィンダクタによる電源ノイズの増 加を防ぐことができ、 電源ノイズ成分を低減することが可能となる。 ま た、クロック同期系のロジックゲートにのみ上記方法を採用することで、 面積ロスを最小限にとどめ、 かつ、 電源ノイズを効率的に抑制すること ができる。
(実施の形態 2 )
次に本発明の実施の形態 2にかかる L S I配置方法について、 図面を 参照しながら説明する。 第 7図は従来の標準セルを用いて自動配置配線 された、 ブロックである。 第 7図に示されるように、 従来構成において は、 ブロックを構成する各電源ラインの標準セルによるプロック幅が、 各々のブロックによって相異するため、 ブロック内に標準セルを配置し ていない領域であるデッドスペース 7 1が存在する。 そこで、 本実施の 形態 2においては、 第 8図に示すように、 当該デッドスペース 7 1に電 源容量標準セル 2 2を配置した。 かかる配置とすることで、 従来構成の ブロック 1 1とブロック全体の面積を変えることなく、 効果的に電源容 量セルを配置させることができる。
一般に、 電源容量が大きければ大きい程、 電源インピーダンスが小さ くなるため、 電源ノィズを効果的に抑制するためには可能な限り電源容 量セルを配置させた方が効果的である。 しかし、 一方ではブロック面積 には物理的な限界がある。 本実施の形態 2においては、 ブロック全体の 面積を増やすことなく、 電源容量セルを追加することが可能となる。 こ れは、 電源容量標準セル 2 2という標準セルを準備し、 電源のデッドス ペースの幅と電源容量標準セル 2 2の幅に基づいて配置可能な電源容量 標準セル 2 2の個数を計算し、 可能な限り配置することで、 簡単に実現 することができる。
以上のように本実施の形態 2によれば、 新規な電源容量標準セル 2 2 を用意し、 従来の方法により自動配置配線を行う場合に必ず存在した各 回路ブロックのデッドスペース 7 1に電源容量標準セル 2 2を可能な限 り配置することで、 ブロック全体の面積を増やすことなく電源ィンピ一 ダンスを下げることができ、 電源ノィズを効果的に低減することが可能 となる。
さらに、 かかる方法を用いて設計された半導体集積回路においては、 電源ノイズが少なく、 回路の誤動作等が生じにくいことから、 当該半導 体集積回路を種々のシステムや装置に適用することで、 品質の高いシス テムや装置を提供することが可能となる。
なお、 上述した実施の形態は本発明を例示するものであって、 本発明 をこれに限定するものではない。 また本発明の内容は、 請求の範囲によ つてのみ限定される。
産業上の利用可能性
以上のように、 本発明にかかる L S I配置方法によれば、 従来の標準 セルを用いた L S I設計において、 ロジックゲートセルの負荷容量に応 じた最適なサイズの電源容量セルをロジックゲートセルの近傍に配置す ることで、 従来の L S I配置方法と比較して電源配線の L成分を小さく することができ、 電源ノイズを効果的に抑制することが可能となる。 また、 本発明にかかる L S I配置方法によれば、 クロック同期系の口 ジックゲートにのみ上記方法を採用することで、 面積ロスを最小限にす ることができ、 かつ、電源ノイズを効率的に抑制することが可能となる。 さらに、 本発明にかかる L S I配置方法によれば、 従来存在した各回 路ブロックのデッドスペースに電源容量セルを配置することで、 プロッ ク全体の面積を増やすことなく電源インピーダンスを下げることができ 電源ノイズを低減することが可能となる。

Claims

請求の範囲
1 . 標準セルの自動配置配線による L S I設計において、 電源容量セル を前記標準セルの一つとして備え、 前記電源容量セルについて、 前記標 準セルの一つであるロジックゲートセルのうち、 前記電源容量セルを配 置すべき前記ロジックゲートセルの駆動負荷容量値に応じて容量値を定 め、 前記電源容量セルを前記ロジックゲートセルの近傍に配置すること を特徴とする L S I配置方法。
2 . 前記電源容量セルの前記容量値を、 前記ロジックゲートセルにおけ る前記駆動負荷容量値の略 2倍の大きさに設定する請求項 1記載の L S I配置方法。
3 . 前記電源容量セルを、 クロック同期で同時変化する前記ロジックゲ 一トセルの近傍に配置する請求項 1記載の L S I配置方法。
4 . 標準セルの自動配置配線による L S I設計において、 電源容量セル を前記標準セルの一つとして備え、 自動配置配線された各プロックにお ける標準セル未配置領域に、 前記電源容量セルを配置することを特徴と する L S I配置方法。
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