TWI826746B - 鰭式場效電晶體(finfet)技術之半導體佈局 - Google Patents

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Abstract

描述用於置放單元在一積體電路中之系統、設備及方法。在各種實施例中，一積體電路被劃分成複數個分割區。在易受電晶體閂鎖影響之一第一組分割區中，許多電晶體閘極條連接至電力軌之一者，而不是保持浮動。在該第一分割區中之井分接頭單元的該等電晶體閘極條之長度被縮短，但是在易受不良信號完整性影響的一第二分割區中的該等電晶體閘極條之長度増加。一或多個植入物層形成在該第一分割區及該第二分割區之各者中的該等電晶體閘極條下方，以調整防電晶體閂鎖及不良信號完整性的一保護量。包括一靜電放電電晶體，該靜電放電電晶體具有形成在一井中的多個源極區域之至少一個源極區域，該井具有與該至少一個源極區域中相同的一摻雜極性。

Description

鰭式場效電晶體(FINFET)技術之半導體佈局
本文所述之實施例係關於積體電路之領域，更具體地，係關於在佈局規劃中有效率佈置單元以增加積體電路可靠性。
一般而言，積體電路包括多種組件。組件之實例包括處理單元、記憶體、介面單元、一或多個功能單元(各功能單元用於特定用途)、接合墊、驅動器(用於驅動介於接合墊與其他組件之間的信號)、用於選擇電力供應及接地參考之電路系統等。各種類型組件由置放在用於積體電路的晶粒或封裝面積之分割的圖形表示內之形狀(諸如矩形)予以表示。該圖形表示稱為佈局規劃(floorplan)。
置放在佈局規劃內之矩形具有幾何尺寸，諸如高度及寬度。這些尺寸具有限制，以將所有組件置放在針對佈局規劃所設定之尺寸內。除了藉由置放所有組件在佈局規劃內所消耗之面積外，面積另外被連接至接合墊的電力線及信號線之路由連同用於這些線之屏蔽及間距所消耗。此外，佈局規劃內之面積被用於防止電晶體閂鎖(latch-up)的組件(諸如分接頭單元)所消耗，及面積被用於改善信號完整性的組件(諸如解耦電容器)所消耗。此外，在佈局規劃內之面積被用於保護以防止在輸入/輸出(I/O)信號附近之靜電放電的單元所消耗。在擴展佈局規劃之尺寸情況中，用於組件之面積被減少。因此，亦使積體電路之可用效能降低。
考慮到上文所述，希望用於在佈局規劃中佈置單元以增加積體電路可靠性之方法及機構。
設想用於在佈局規劃中佈置單元以增加積體電路可靠性之系統及方法。在各種實施例中，積體電路之佈局規劃佈局包括許多區域。設計者及/或設計工具判定易受電晶體閂鎖影響的多個區域之一第一組區域。此外，設計者及/或設計工具判定易受相對不良信號完整性影響的該多個區域之一第二組區域。在易受電晶體閂鎖影響的該第一組區域中，在這些區域中置放提供閂鎖抗擾性(latch-up immunity)的井分接頭單元。這些井分接頭單元具有在一井中的許多高摻雜物區域及在該井上的許多電晶體閘極條，以滿足用於在積體電路中製造鰭式場效電晶體(FinFET或Finfet)的設計規則。該等電晶體閘極條之各者被置放在兩個高摻雜物區域之間。在一些實施例中，該等電晶體閘極條保持浮動。
在一些實施例中，易受電晶體閂鎖影響的該第一區域中之該等井分接頭單元具有縮短之該等電晶體閘極條之長度以提供防電晶體閂鎖的更多保護。在易受相對不良信號完整性影響的一第二區域中，該等井分接頭單元具有増加之電晶體閘極條之長度，從而提供在該等電晶體閘極條下方的電力軌之間的更多電容。在其他實施例中，該第一區域中之該等井分接頭單元包括在該等電晶體閘極條之各者下方的一植入物層。
在一些實施例中，在易受相對不良信號完整性影響的該第二區域中，該等井分接頭單元包括在該等電晶體閘極條之各者下方的一植入物層。該植入物層由與用於該井之一摻雜物類型不同的一摻雜物類型所形成。在其他實施例中，該第二區域之該等經修改井分接頭單元具有在該第一植入物層下方的一額外第二植入物層。該第二植入物層由與用於井之摻雜物類型相同的摻雜物類型所形成。
另外，在一些實施例中，積體電路之佈局規劃佈局包括一n型靜電放電(ESD)電晶體。該ESD電晶體由連接至一相同閘極端子的兩個閘極電晶體閘極條所形成。此外，該ESD電晶體包括該兩個閘極電晶體閘極條之間的兩個汲極區域，且該兩個汲極區域透過接觸件連接至一相同汲極端子。此外，該ESD電晶體包括多個源極區域，各源極區域透過一接觸件連接至一相同源極端子。在各種實施例中，至少一個源極區域形成在與該至少一個源極區域之一摻雜極性相同的一井中。
參照下文描述及附圖，將進一步理解這些及其他實施例。
在下文描述中，提出許多具體細節，以提供對本揭露描述之實施例的透徹理解。然而，所屬技術領域中具有通常知識者應當認識到，可在沒有這些具體細節的情況下實施該等實施例。在一些情況下，為了便於圖解闡釋與避免模糊實施例的描述，未詳細展示熟知的電路、結構、與技術。
電晶體閂鎖係在裝置操作期間產生非預期短路路徑且相對高電流流動在電力供應與接地參考之間時發生的狀況。電晶體閂鎖一般由寄生矽控整流器(SCR)(亦稱為閘流體)引起。在n型場效電晶體(nfet)及p型FET (pfet)之間的矽基板中，閘流體會在裝置操作期間無意地形成且表現為堆疊在雙極NPN電晶體上的雙極PNP電晶體。在電晶體閂鎖事件期間，寄生雙極電晶體之各者使另一者維持在傳導飽和操作區域中，直到電源切斷事件。電壓尖波、靜電放電、多個電力供應的錯誤電源開啟序列等會觸發閂鎖效應事件。
在一些設計中，在標準單元庫中，將基材分接頭及井分接頭之各者置放在標準單元內，以藉由防止電晶體閂鎖來増加設計穩健性。對於p型矽基板，在一個實例中，在n型場效電晶體(nfet)之源極及汲極區域旁邊形成相對高摻雜p型區域。該相對高摻雜p型區域係基板分接頭。基材分接頭連接至接地參考，且收集p型基板中的多數載子，這降低整體電阻，因此降低閂鎖效應。
以與上文所述類似方式，在p型基板中之n井內的p型場效電晶體(pfet)之源極及汲極區域旁邊形成相對高摻雜型n型區域。在n井內的相對高摻雜n型區域係井分接頭。井分接頭連接至電力供應，且在n型n井中收集多數載子，這降低井電阻，因此降低閂鎖效應。在減小個別標準單元之大小的其他實例中，井分接頭不被置放在標準單元內，而是置放在跨積體電路之晶粒的特定區中。在下文論述中，描述可防止電晶體閂鎖、另外過濾雜訊且進一步維持信號完整性的經修改井分接頭單元。
現在轉到圖1，展示井分接頭單元100及井分接頭單元150之各者的截面圖之一實施例的通用方塊圖。在所繪示之實施例中，井分接頭單元100包括在p井130中的p型區域120、122及124之陣列。此外，多個電晶體閘極條110及112被置放在區域120、122與124之間的p井130上。如所示，電晶體閘極條110被置放在p型區域120與p型區域122之間。另外，電晶體閘極條112被置放在p型區域122與p型區域124之間。以類似方式，井分接頭單元150包括在n井180中的n型區域170、172及174之陣列，其中電晶體閘極條160及162置放在介於區域170、172與174之間的n井180上。在所繪示之實施例中，雖然展示在p井130及n井180之各者中的三個區域及兩個電晶體閘極條，然而在其他實施例中，可使用任意數目個區域及電晶體閘極條。
在各種實施例中，電晶體閘極條110及112之各者包括多個層。例如，在一實施例中，氧化物層(諸如二氧化矽)被置放在p井130上。另外，在一些實施例中，在氧化物層上形成氮化矽層以完成絕緣層。之後，閘極材料置放在絕緣層上。電晶體閘極材料包括多晶矽、氮化鈦(TiN)或其他材料之一者。以類似方式形成電晶體閘極條160及162之各者。
在各種實施例中，井分接頭單元100及井分接頭單元150之各者係跨積體電路之晶粒置放的許多單元中之一單元以防止電晶體閂鎖及過濾雜訊的實例。可在n型矽基板(圖中未展示)中使用井分接頭單元100，且可在p型矽基板(圖中未展示)中使用井分接頭單元150。在各種實施例中，在半導體製造程序期間藉由摻雜步驟形成p井130及p型區域120、122及124之各者。摻雜步驟將雜質添加至矽層中，以改變矽之電質(electrical quality)，基於所添加之摻雜物類型而使矽變得更導電或更不導電。在摻雜步驟期間可使用表面擴散、離子植入及多種其他製造步驟以添加摻雜物至矽。
當包括受體原子(諸如硼原子)的p型摻雜物被添加至n型矽基板(圖中未展示)時，接收摻雜物的矽層中之多數載子係電洞，且在具有受體原子之區域中矽變得更p型。在一個實例中，藉由此類程序步驟建立p井130。以類似方式，添加較高濃度p型摻雜物至p型區域120、122及124。因此，p型區域120、122及124之各者比p井130更p型，且在所繪示之實施例中，「+」指示用p型摻雜物的較高摻雜。以類似方式，n型區域170、172及174之各者比n井180更n型，且在所繪示之實施例中，「+」指示用n型摻雜物的較高摻雜。在各種實施例中，n型摻雜物包括供體原子(諸如磷原子)。接收供體原子的矽層中之多數載子係電子。
p型井(諸如p井130)一般用於產生用於製造n型場效電晶體(nfet)的環境。然而，此處，p井130用於產生用於防止電晶體閂鎖及過濾雜訊的井分接頭單元100。類似地，n型井(諸如n井180)一般用於產生用於製造p型場效電晶體(pfet)的環境。然而，此處，n井180用於產生用於防止電晶體閂鎖及過濾雜訊的井分接頭單元150。井分接頭單元100提供從基板(圖中未展示)穿過p井130、穿過p型區域120、122及124且最後至接地參考(標記為「VSS」)的導電路徑。井分接頭單元150提供從基板(圖中未展示)穿過n井180、穿過n型區域170、172及174且最後至電力供應(標記為「VDD」)的導電路徑。藉由分別耦合p井130及n井180之各者至接地參考及電力供應，由於基板電阻降低，而移除閂鎖效應的正回授。
除了移除閂鎖效應之外，連接p型區域120、122及124至接地參考(標記為「VSS」)移除浮動p井130，而移除用於亦使用p井130的nfet(圖中未展示)之浮動連接。若p井130保持浮動，則雜訊會影響置放在p井130中的任何nfet之體電位。金屬(圖中未展示)形成在p型區域120、122及124之各者上以連接該等區域至接地參考。類似地，連接n型區域170、172及174至電力供應(標記為「VDD」)移除浮動n井180，而移除用於亦使用n井180的pfet(圖中未展示)之浮動連接。若n井180保持浮動，則雜訊會影響置放在n井180中的任何pfet之體電位。金屬(圖中未展示)形成在n型區域170、172及174之各者上以連接該等區域至電力供應。
置放重複電晶體閘極條110及112在井分接頭單元100中以滿足製造積體電路的密度規則。例如，利用鰭式場效電晶體(FinFET或Finfet)的積體電路滿足密度要求。降低短通道效應且允許増加密度的非平坦電晶體係半導體處理中的相對新近開發，且FinFET係非平坦電晶體的一個實例。藉由多種程序(諸如極端紫外(EUV)微影、定向自組裝(DSA)圖案化及側壁影像轉印(SIT)程序)形成具有相對小節距但具有適於場效電晶體之尺寸的矽鰭(其形成「FinFET」之「鰭」(Fin))。
再次，置放重複電晶體閘極條110及112在井分接頭單元100中及置放重複電晶體閘極條160及162在井分接頭單元150以滿足用Finfet作為主動器件來製造積體電路的密度規則。在所繪示之實施例中，井分接頭單元100中的重複電晶體閘極條110及112連接至電力供應(標記為「VDD」)。由於電容器置放在電力軌VDD與VSS之間，因此這些連接產生解耦電容器效應。
一般而言，在一個實例中，用兩個金屬層(諸如metal4 (M4)及metal5 (M5))形成解耦電容器，其具有在該兩個金屬層之間的一絕緣層以及從一個金屬層至電力供應的一連接及從另一金屬層至接地參考的一連接。此處，電容器在p井130與p型條110及112中之多晶矽、氮化鈦(TiN)或其他材料之間，其中一絕緣層在p井130與在條110及112中之導電材料之間。條110及112連接至電力供應，且p井130連接至接地參考且在其等之間有絕緣層。因此，產生解耦電容器效應。因此，井分接頭單元100提供電晶體閂鎖防止、電晶體雜訊抗擾性，且具有透過條110及112而至電力供應的連接，井分接頭單元100亦運用解耦電容器效應來提供信號完整性。運用條160及162至接地參考的連接，在井分接頭單元150中產生類似解耦電容器效應。
當條110及112連接至電力供應時，空乏區域形成在條110及112下方。因此，從p井130收集載子的能力會降低。因此，井分接頭單元100提供擴展功能，諸如新增解耦電容器效應至分接頭單元功能，但是權衡係提供閂鎖效應防止、雜訊過濾及信號完整性效應之各者的效率會降低。井分接頭單元150發生類似的特性。當跨積體電路之佈局規劃的區域不需要高於給定臨限的分接頭單元效率或解耦電容器效率時，井分接頭單元100及150可置放在佈局規劃的這些區域中。因此，由於這些區域不使用分接頭單元及分開之解耦電容器，所以節省面積。所節省之面積可用於積體電路的新增功能或更有效率信號路由。
現在轉到圖2，展示井分接頭單元200的截面圖之一實施例的通用方塊圖。對於井分接頭單元200，以相同方式編號前文所描述之材料及摻雜物。在一些實施例中，井分接頭單元200等同於前文在圖1中所示的井分接頭單元150，惟電力軌被交換除外。對於井分接頭單元200，n型區域170、172及174之各者連接至接地參考(標記為「VSS」)，而不是連接至電力供應(標記為「VDD」)。電晶體閘極條160及162之各者連接至電力供應(標記為「VDD」)。在電晶體閘極條160及162之各者下方的電容從前文井分接頭單元150達成的電容増加。對於井分接頭單元200，電力供應在電晶體閘極條160及162頂部提供正電荷，且n井180在電晶體閘極條160及162下方提供負電荷，同時透過n型區域170、172及174連接至接地參考。因此，對於相同面積量，解耦電容器特性増加，或變得更有效率，然而分接頭單元特性降低，或對於相同面積量，變得較無效率。
現在轉到圖3，展示井分接頭單元300及井分接頭單元350之各者的截面圖之一實施例的通用方塊圖。對於井分接頭單元300及350，以相同方式編號前文所描述之材料及摻雜物。在所繪示之實施例中，井分接頭單元300包括在p井130中的p型區域120、n型區域302及p型區域124之陣列。同樣地，井分接頭單元350包括在n井180中的n型區域170、p型區域352及n型區域174之陣列。因此，主動高摻雜物區域之一者被具有與相鄰區域相比較的相反極性摻雜之高摻雜物區域所取代。在所繪示之實施例中，雖然取代單一中間主動高摻雜物區域，然而在其他實施例中，可取代另一個區域，且可取代多個區域。在較高操作頻率，用具有與相鄰區域相比較的相反極性摻雜來取代主動高摻雜物區域之一或多者増加電晶體閘極條(諸如條110及112)下方的電力軌之間的電容。
參見圖4，展示佈局400之一實施例的通用方塊圖。如所示，佈局400包括積體電路(IC)佈局規劃410，其界定IC之高度及寬度尺寸。積體電路包括多個組件，各組件能夠處理及/或儲存資料。多個組件包括介面及功能區塊或單元。在一些實施例中，多個組件係系統單晶片(SOC)、多晶片模組(MCM)、或印刷電路板之一者上的個別晶粒。組件的實例係通用處理器(其具有在中央處理單元(CPU)中之一或多個核心)、高度平行資料架構處理器(其具有在圖形處理單元(GPU)與數位信號處理器(DSP)中之一或多個核心)、顯示控制器、音訊處理組件、網路組件、周邊介面控制器、記憶體控制器等。
為了便於圖解闡釋，未展示提供上述組件功能的介面、接合墊及具現化區塊。介面、接合墊及具現化區塊佔據IC佈局規劃410中的空白空間。在各種實施例中，IC佈局規劃410中使用的具現化區塊包括一或多個標準庫單元。這些標準單元之一或多者不利用井分接頭單元、基材分接頭單元或解耦電容器，這有助於較高佈局密度，然而降低穩健性。運用解耦電容器420、井分接頭單元430及經修改井分接頭單元440的置放而新增穩健性。
在各種實施例中，經修改井分接頭單元440使用前文圖1所示之井分接頭單元100及井分接頭單元150之一者的組態及連接。因此，對於相同晶粒上面積(on-die area)，經修改井分接頭單元440提供如由井分接頭單元430所提供的閂鎖效應防止及雜訊過濾，且另外提供如藉由解耦電容器420所提供的信號完整性改善，但是以較無效率方式。然而，在使用經修改井分接頭單元440的IC佈局規劃410中之區域(或分割區)節省面積，此係因為這些分割區不使用井分接頭單元430及分開之解耦電容器420。所節省面積可用於在IC佈局規劃410中新增功能性或更有效率信號路由。
在一實施例中，井分接頭單元430在一井中使用高摻雜區域，但是該等井分接頭單元不包括電晶體閘極條或不使現有電晶體閘極條維持為浮動。解耦電容器420係兩個金屬層，且具有在該兩個金屬層之間的一絕緣層以及從一個金屬層至電力供應的一連接及從另一金屬層至接地參考的一連接。在各種實施例中，布局與繞線(place and route)工具使用具有設計規則檢查器之演算法來判定將解耦電容器420、井分接頭單元430及經修改井分接頭單元440之各者置放在IC佈局規劃410中的位置。
對於其中信號完整性可能性問題高於高臨限的分割區，演算法可選擇解耦電容器420以供置放。對於其中信號完整性具有低於高臨限、但是高於低臨限的信號完整性可能性問題之區域，演算法可選擇經修改井分接頭單元440以供置放，此係因為獲得信號完整性及閂鎖效應防止兩者。對於其中信號完整性具有低於低臨限的信號完整性可能性問題及高於給定臨限的電晶體閂鎖可能性之分割區，演算法可選擇井分接頭單元430以供置放。
在一些實施例中，以反覆方式使用該演算法。當判定在IC佈局規劃410中之區域使用經修改井分接頭單元440時，節省面積，其可在IC佈局規劃410中建立空白分割區450。如前文所描述，可使用空白分割區450以在IC佈局規劃410中新增功能性或更有效率信號路由。
現在轉到圖5，展示佈局500之另一實施例的通用方塊圖。如所示，佈局500包括積體電路(IC)佈局規劃510，其界定IC之高度及寬度尺寸。另外，展示井分接頭單元520及550之佈局的俯視圖。跨IC佈局規劃510置放井分接頭單元520及550。如所示，與在井分接頭單元550中的電晶體閘極條570之長度(指示為「L2」)相比，井分接頭單元520中的電晶體閘極條540具有較小長度(指示為「L1」)。
如前文所描述，積體電路包括多個組件，各組件能夠處理及/或儲存資料。為了便於圖解闡釋，未展示提供上述組件功能的介面、接合墊及具現化區塊。跨IC佈局規劃510置放井分接頭單元，以防止電晶體閂鎖及過濾雜訊。將解耦電容器置放在IC佈局規劃510上以改善信號完整性。亦在前文所描述，對於相同晶粒上面積，經修改井分接頭單元440提供如由井分接頭單元430所提供的閂鎖效應防止及雜訊過濾，且另外提供藉由解耦電容器420所提供的信號完整性改善，但是以較無效率方式。然而，使用經修改井分接頭單元的區域節省面積，此係因為這些區域不使用井分接頭單元及分開之解耦電容器。所節省面積可用於在IC佈局規劃510中新增功能性或更有效率信號路由。
在一些實施例中，井分接頭單元520及550可用作經修改井分接頭單元，用於提供閂鎖效應防止、雜訊過濾且另外提供信號完整性改善。如所示，用於井分接頭單元520及550之佈局的俯視圖分別包括氧化物擴散530及560。氧化物擴散530及560界定用於在n井中之n型區域(N+)及在p井中之p型區域(P+)的面積。電晶體閘極條540及570類似於前文所描述之電晶體閘極條。電晶體閘極條540及570之各別長度L1及L2被用於平衡閂鎖抗擾性及信號完整性之間的權衡。例如，對於相同佈局面積，較小長度L1產生較小空乏區域、在井中之較大n型或p型區域、及較小電阻井連接。相比之下，較大長度L2產生較大空乏區域、在井中之較小n型或p型區域、及較大電阻井連接。因此，井分接頭單元520經選擇用於閂鎖抗擾性及雜訊過濾連同較小信號完整性改善，而井分接頭單元550經選擇用於信號完整性改善連同較小閂鎖抗擾性。
設計者可選擇多種因素以用於界定待被認為有電晶體閂鎖風險的特定區域。因素之實例包括至少輸入/輸出電路系統、使用具有多個電力供應之電力供應序列的電路系統、具有相對長信號線長度的電路系統等。對於由設計者或布局與繞線工具所識別的具有電晶體閂鎖顧慮之狀況的IC佈局規劃510中之區域，可選擇井分接頭單元520，且進一步地，判定電晶體閘極條540是否連接至電力軌或保持浮動。例如，若需要很少或不需要信號完整性改善，則不需要解耦電容器特性，且電晶體閘極條540可保持浮動。然而，若需要一些信號完整性改善，則需要解耦電容器特性，且當井分接頭單元520使用p井時，電晶體閘極條540可連接至接地參考，且當井分接頭單元520使用n井時，電晶體閘極條540可連接至電力供應。
設計者可選擇多種因素以用於界定待被認為有信號完整性問題之風險的特定區域。因素之實例包括至少相對寬匯流排、相對長信號線長度、電磁干擾、相對高操作頻率等。對於由設計者或布局與繞線工具所識別的具有信號完整性顧慮之狀況的IC佈局規劃510中之區域，可選擇井分接頭單元550，且進一步地，判定電晶體閘極條570是否連接至電力軌或保持浮動。例如，當條570連接至電力軌時，由電晶體閘極條270提供之電容増加。當井分接頭單元550使用p井時，電晶體閘極條570可連接至接地參考，且當井分接頭單元550使用n井時，電晶體閘極條570可連接至電力供應。
參照圖6，展示井分接頭單元600及井分接頭單元650之各者的截面圖之一實施例的通用方塊圖。以相同方式編號前文所描述之材料及區域。如所示，井分接頭單元600包括在電晶體閘極條110下方之植入物610及在電晶體閘極條112下方之植入物620。表面擴散、離子植入及多種其他製造步驟可用於添加植入物610及620至p井130。若p型摻雜物用於植入物610及620，則分接頭單元特性増加，諸如從p井130收集載子至p型區域120、122及124中。然而，解耦電容器特性降低，諸如達成電力供應與接地參考之間的電容量。
若n型摻雜物用於植入物610及620，則解耦電容器特性増加，諸如達成電力供應與接地參考之間的電容量。然而，分接頭單元特性降低，諸如從p井130收集載子至p型區域120、122及124中。井分接頭單元650可達成如上文所述之類似結果。若n型摻雜物用於植入物630及640，則隨著解耦電容器特性降低而使分接頭單元特性増加。相比之下，若p型摻雜物用於植入物630及640，則隨著分接頭單元特性降低而使解耦電容器特性増加。
除了添加植入物以調整分接頭單元特性與解耦電容器特性之間的權衡之外，電晶體閘極功函數亦被改變。功函數對應於從材料移除電子所需之最低能量。材料之功函數係真空能階與材料之費米(Fermi)能階之間的差值。由n通道及使用鉬(Mo)之閘極材料所形成的電晶體例如具有接近5電子伏特(eV)之功函數。電晶體閘極功函數對電晶體臨限電壓的相依性係相對線性關係。例如，隨著電晶體閘極功函數増加而使通道(n型)Finfet的臨限電壓増加。再次，隨著功函數増加，從電晶體閘極材料移除電子所需的能量増加，因此通道係較不n型，直到電晶體閘極電壓超過較高臨限。相比之下，當p通道(p型)Finfet的電晶體閘極功函數増加時，通道係較不n型，這允許臨限電壓係較低負值。因此，臨限電壓降低。
在一些實施例中，井分接頭單元600中之電晶體閘極條110及112的功函數被改變，且井分接頭單元650中之電晶體閘極條160及162的功函數被改變。例如，若電晶體閘極條110及112的功函數増加，則效應類似於使用p型摻雜物用於植入物610及620，且分接頭單元特性増加。然而，若電晶體閘極條110及112的功函數減小，則效應類似於使用n型摻雜物用於植入物610及620，且解耦電容器特性増加。井分接頭單元650可達成如上文所述之類似結果。若電晶體閘極條160及162的功函數増加，則效應類似於使用p型摻雜物用於植入物630及640，且解耦電容器特性増加。然而，若電晶體閘極條160及162的功函數減小，則效應類似於使用n型摻雜物用於植入物630及640，且分接頭單元特性増加。在一些實施例中，執行添加植入物及調整功函數的組合以調整井分接頭單元600及650之一或多者的分接頭單元特性及解耦電容器特性。
參照圖7，展示井分接頭單元700及井分接頭單元750之各者的截面圖之一實施例的通用方塊圖。井分接頭單元700及750之各者包括如前文所述之電晶體閘極條702及p型區域704。另外，井分接頭單元700及750之各者包括用於調整分接頭單元特性及解耦電容器特性的植入物。如所示，井分接頭單元700包括彼此鄰接的兩個井分接頭，各井分接頭具有不同類型植入物。如所示，井分接頭單元700包括植入物類型A 720及植入物類型A 722，且另外包括植入物類型B 730及植入物類型B 732。儘管展示兩種不同類型植入物，然而在其他實施例中，使用另一數目種不同植入物。
在一些實施例中，植入物類型A 720及植入物類型A 722之各者用於増加分接頭單元特性，同時降低解耦電容器特性。例如，如上文針對圖7中之井分接頭單元700所描述，在p井中使用p型摻雜物以増加分接頭單元特性(或針對相同量晶粒上面積，增加分接頭單元效率)，其包括從p井710收集載子至p型區域704中。另外，在一些實施例中，使用植入物類型B 730及植入物類型B 732之各者來増加解耦電容器特性，同時降低鄰接井分接頭單元的分接頭單元特性。例如，如前文所描述，在p井中使用n型摻雜物以増加解耦電容器特性(或針對相同量晶粒上面積，增加解耦電容器特性效率)。在其他實施例中，改變植入物720至732的摻雜以逆轉特性。因此，可在使用鄰接井分接頭單元的相同結構內完成該等特性之調整，以微調在一區域內或在區域之鄰接邊緣處的特性。
在所繪示之實施例中，井分接頭單元750包括在相同電晶體閘極條702下方的植入物類型A 770及植入物類型B 780之各者。另外，井分接頭單元750包括在相同電晶體閘極條下方的植入物類型A 772及植入物類型B 782之各者。在一些實施例中，植入物類型A 770及植入物類型A 772之各者被用於調整井分接頭單元750的解耦電容器特性，而植入物類型B 780及植入物類型B 782之各者被用於調整井分接頭單元750的分接頭單元特性。
將植入物類型B 780及植入物類型B 782之各者置放在p井760中之植入物類型A 770及植入物類型A 772之各者下方。因此，對於在相同電晶體閘極條702下方的植入物類型A 770及植入物類型B 780之各者以及在相同電晶體閘極條702下方的植入物類型A 772及植入物類型B 782之各者使用不同摻雜深度。雖然未展示使用n井之井分接頭單元的變化例，然而在其他實施例中，使用針對井分接頭單元700及750所示範的技術將含n井的井分接頭單元置放在佈局規劃佈局中。例如，可使用含n井及植入物的井分接頭單元作為鄰接井分接頭單元及/或運用在電晶體閘極條下方的多種植入物。類似於針對井分接頭單元600及650的調整，在一些實施例中，執行添加植入物及調整功函數的組合以調整井分接頭單元700及750之一或多者的分接頭單元特性及解耦電容器特性。
現在參見圖8，展示用於有效率改變佈局規劃分割區的分接頭單元特性及解耦特性之方法800之一實施例的通用流程圖。為了討論的目的，以循序順序展示此實施例中的步驟(同樣適用於圖14)。然而，在其他實施例中，一些步驟可依與所示不同的順序發生，一些步驟可同時執行，一些步驟可與其他步驟組合，且一些步驟可能不存在。
積體電路之佈局規劃包括多個分割區。設計者及/或設計工具內的演算法判定導致電晶體閂鎖及不良信號完整性的多種因素中之哪些因素被選擇，且用於識別易受電晶體閂鎖影響且易受相對不良信號完整性影響的分割區。在一些實施例中，使用公式來運算用以與一或多個臨限相比較以識別易受影響之分割區的值。
識別在佈局規劃中具有相對高電晶體閂鎖可能性的分割區(區塊802)。對於所識別分割區之各者，若可能性高於臨限(條件式區塊804的「是」分支)，則選擇提供閂鎖抗擾性的井分接頭單元以供置放在分割區中(區塊806)。在各種實施例中，這些井分接頭單元具有在一井中的許多高摻雜物區域及在該井上的許多電晶體閘極條，以滿足用於在積體電路中製造Finfet的設計規則。該等電晶體閘極條之各者被置放在兩個高摻雜物區域之間。在一些實施例中，該等電晶體閘極條保持浮動。
對於所識別分割區之各者，若可能性不高於臨限(條件式區塊804的「否」分支)，則選擇提供閂鎖抗擾性連同信號完整性改善的經修改井分接頭單元以供置放在分割區中(區塊808)。在一些實施例中，經修改井分接頭單元具有連接至電力軌之一者(而不是保持浮動)的許多電晶體閘極條。亦可縮短電晶體閘極條之長度，以増加防電晶體閂鎖的保護，同時仍然提供在該等電晶體閘極條下方的電力軌之間的電容。在其他實施例中，在電晶體閘極條下方形成一或多個植入物層，以調整防電晶體閂鎖的保護量，同時仍然提供在該等電晶體閘極條下方的電力軌之間的電容。可執行植入物層之摻雜，如前文在圖6及圖7之各者中所描述。
識別在佈局規劃中具有相對高不良信號完整性可能性的分割區(區塊810)。對於所識別分割區之各者，若可能性高於臨限(條件式區塊812的「是」分支)，則選擇改善信號完整性的解耦電容器以供置放在分割區中(區塊814)。否則，若可能性不高於臨限(條件式區塊812的「否」分支)，則選擇改善信號完整性連同閂鎖抗擾性的經修改井分接頭單元以供置放在分割區中(區塊816)。
在一些實施例中，經修改井分接頭單元具有連接至電力軌之一者(而不是保持浮動)的許多電晶體閘極條。亦可増加電晶體閘極條之長度以増加在該等電晶體閘極條下方的電力軌之間的電容。在其他實施例中，在較高操作頻率，用具有與相鄰區域相比較的相反極性摻雜來取代主動高摻雜物區域之一或多者，其増加電晶體閘極條下方的電力軌之間的電容。在其他實施例中，在電晶體閘極條下方形成一或多個植入物層以調整電晶體閘極條下方的電容量，同時仍然提供防電晶體閂鎖的保護。可執行植入物層之摻雜，如前文在圖6及圖7之各者中所描述。
參見圖9，展示保護電路900之一實施例的通用方塊圖及保護電路之佈局950的俯視圖。在所繪示之實施例中，輸出緩衝器910包括緩衝器912(諸如串聯之一或多個反相器)，且透過一或多個nfet(諸如nfet 914)連接nfet 916至輸入/輸出(I/O)接針。I/O接針亦連接至靜電放電(ESD)電晶體920。在所繪示之實施例中，以接地閘極組態連接ESD電晶體920，以用於失效安全(fail-safe)拓撲之ESD保護。如所示，ESD電晶體920之汲極端子連接至I/O接針且源極端子連接至nfet 916之源極端子。ESD電晶體920之閘極端子連接至接地參考(標記為「VSS」)。
在各種實施例中，ESD電晶體920明顯大於緩衝912及nfet 914與916中所使用之裝置。ESD電晶體920之大小可取決於在ESD事件期間傳導時流動通過ESD電晶體920所需的估計電流量。在一些實施例中，ESD電晶體920係nfet。除了可觀的靜電洩漏電流會耗洩行動裝置之電池之外，ESD電晶體920之可觀的大大小亦消耗可觀的晶粒上面積量。此外，可觀的大ESD電晶體920的寄生分量降低切換能力，從而降低I/O信號之效能。
佈局950係ESD電晶體920之半導體佈局之一個實例的俯視圖。如所示，源極及汲極擴散接觸件966位於電晶體閘極條962之任一側上。在一些實施例中，源極及汲極擴散接觸件966係提供用於區域之相對低電阻接觸件的溝槽矽化物接觸件。如前文所描述，電晶體閘極條962包括多晶矽、氮化鈦(TiN)或其他材料之一者。源極及汲極擴散接觸件966之各者形成在氧化物擴散(OD) 960上。OD 960係n型或p型擴散，其界定用於n井中之n型區域(N+)及p井中之p型區域(P+)的面積。在各種實施例中，ESD電晶體920係非平坦電晶體，諸如鰭式場效電晶體(Finfet)。矽鰭964形成在其他材料960、962及966之各者上方。
如所示，ESD電晶體920具有連接至接地參考的閘極端子及源極端子之各者。因此，ESD電晶體920不導通，但是ESD電晶體920仍然傳導電流，諸如在ESD事件期間。在ESD事件期間，ESD電晶體920內的寄生雙極NPN電晶體導通且傳導電流，以從無意之電壓尖波移除過量電荷。調整ESD電晶體920內的寄生雙極NPN電晶體之特性允許ESD電晶體920用較少面積成本傳導可觀電流量且寄生效應減弱效能。接下來提供進一步細節。
現在轉到圖10，展示用於保護電路之佈局1000的俯視圖之一實施例的通用方塊圖。對於佈局1000，以相同方式編號前文所描述之材料及摻雜物。在各種實施例中，佈局1000係n型ESD電晶體之佈局的俯視圖。汲極端子連接至兩個內部接觸件966，且源極端子連接至四個外部接觸件966。兩個閘極端子彼此連接。形成三個虛置電晶體閘極條以滿足利用鰭式場效電晶體(Finfet)來製造積體電路的密度規則。在各種實施例中，虛置電晶體閘極條保持浮動。
在所繪示之實施例中，n型井1002置放在四個源極接觸件的兩個外部接觸件下方。一般而言，n型井用於產生用於p型電晶體的環境以用於建置p型電晶體。然而，此處，n型井1002用於n型電晶體。n型井1002未用於汲極端子，其仍然使用n型擴散區域。如所示，n型井1002僅用於源極端子之一部分。
如前文所描述，寄生雙極NPN電晶體存在於n型ESD電晶體內。寄生雙極NPN電晶體之射極端子位於ESD電晶體之源極端子處。運用在ESD電晶體之源極端子處的n型井1002，固有雙極NPN電晶體之射極端子的大小顯著成長，且能夠傳導更多電流。
參照圖11至圖12，展示用於保護電路之佈局1100及佈局1200的俯視圖之其他實施例的通用方塊圖。以相同方式編號前文所描述之材料及摻雜物。如前文所描述，置放在n型ESD電晶體之源極端子處的n井増加ESD電晶體內的固有雙極NPN電晶體之射極端子的大小。電流傳導量増加可基於相對於ESD電晶體之其他組件形成n井之處而變化。如前文所描述，在一實施例中，n井被置放在ESD電晶體中所使用的四個源極接觸件之兩個外部源極接觸件下方。如佈局1100所示，n井1002被置放在ESD電晶體中所使用的四個源極接觸件之內部兩個源極接觸件下方。如佈局1200所示，n井1002被置放在ESD電晶體中所使用的四個源極接觸件之各者下方。ESD事件期間傳導的電流量除取決於拓撲(諸如圖10至圖12所示之拓撲)之外亦可取決於所使用的製造程序。
參見圖13，展示用於保護電路之佈局1300的俯視圖之另一實施例的通用方塊圖。以相同方式編號前文所描述之材料及摻雜物。如所示，先前浮動之虛置電晶體閘極條之各者現在連接至電力供應(標記為「VDD」)。這些連接増加用於n型ESD電晶體的電力軌之間的解耦電容。此外，在一些實施例中，増加虛置電晶體閘極條之長度以進一步増加解耦電容。所新增解耦電容不降低ESD事件期間所傳導的電流量。
現在參見圖14，展示用於有效率改善保護電晶體之電流傳導之方法1400之一實施例的通用流程圖。在各種實施例中，保護電晶體係n型ESD電晶體，其具有之汲極端子連接至I/O信號，且閘極端子及源極端子之各者連接至接地參考。判定用以形成保護電晶體的多個源極區域之數目(區塊1402)。例如，如前文所示，在一個實施例中可使用四個源極區域。選擇該多個源極區域之源極區域以形成在相同摻雜物類型井中(區塊1404)。例如，可選擇外部源極區域。替代地，可選擇內部源極區域。在其他實例中，選擇所有源極區域。
形成用於保護電晶體的多個井(區塊1406)。在各種實施例中，形成用於n型ESD電晶體的兩個n型井。形成該等所選擇源極區域於相同摻雜物井中(區塊1408)。在相同摻雜物井之外形成任何非所選擇源極區域(區塊1410)。形成保護電晶體的兩個閘極(區塊1412)。例如，如前文所描述形成兩個電晶體閘極條。在兩個閘極之間形成至少兩個汲極區域(區塊1414)。在一些實施例中，形成多個虛置電晶體閘極條以滿足運用鰭式場效電晶體(Finfet)來製造積體電路的密度規則。因此，至少兩個汲極區域形成在虛置電晶體閘極條之任一側上，該虛置電晶體閘極條在用於閘極連接的兩個其他電晶體閘極條之間。
連接該等源極區域至一相同源極端子(區塊1416)。連接該等汲極區域至一相同汲極端子(區塊1418)。連接該等閘極電晶體閘極條至一相同閘極端子(區塊1420)。如前文所描述，連接該汲極端子至I/O信號，且連接閘極端子及源極端子之各者至接地參考。在一些實施例中，虛置電晶體閘極條之各者連接至電力供應(而不是保持浮動)，以増加保護電晶體的解耦電容。
在各種實施例中，軟體應用程式的程式指令可用於實施前文所述之方法及/或機制。程式指令可用高階程式設計語言(諸如C)描述硬體的行為。替代地，可使用硬體設計語言(HDL)，諸如Verilog。程式指令可儲存在非暫態電腦可讀儲存媒體上。可用多種類型儲存媒體。在使用期間，可由電腦存取儲存媒體，以提供程式指令與伴隨的資料至用於程式執行的電腦。在一些實施例中，合成工具讀取程式指令，以產生包含來自合成庫的閘極清單之接線對照表。
應強調，上述實施例僅係實施方案的非限制性實例。對於所屬技術領域中具有通常知識者而言，一旦已完全瞭解上述揭示內容，則眾多變化及修改將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
100:井分接頭單元 110:電晶體閘極條/p型條/條 112:電晶體閘極條/p型條/條 120:p型區域/區域 122:p型區域/區域 124:p型區域/區域 130:p井 150:井分接頭單元 160:電晶體閘極條/條 162:電晶體閘極條/條 170:n型區域/區域 172:n型區域/區域 174:n型區域/區域 180:n井 200:井分接頭單元 300:井分接頭單元 302:n型區域 350:井分接頭單元 352:p型區域 400:佈局 410:積體電路(IC)佈局規劃 420:解耦電容器 430:井分接頭單元 440:經修改井分接頭單元 450:空白分割區 500:佈局 510:積體電路(IC)佈局規劃 520:井分接頭單元 530:氧化物擴散 540:電晶體閘極條 550:井分接頭單元 560:氧化物擴散 570:電晶體閘極條/條 600:井分接頭單元 610:植入物 620:植入物 630:植入物 640:植入物 650:井分接頭單元 700:井分接頭單元 702:電晶體閘極條 704:p型區域 710:p井 720:植入物類型A/植入物 722:植入物類型A 730:植入物類型B 732:植入物類型B；植入物 750:井分接頭單元 760:p井 770:植入物類型A 772:植入物類型A 780:植入物類型B 782:植入物類型B 800:方法 802:區塊 804:條件式區塊 806:區塊 808:區塊 810:區塊 812:條件式區塊 814:區塊 816:區塊 900:保護電路 910:輸出緩衝器 912:緩衝器/緩衝 914:n型場效電晶體(nfet) 916:n型場效電晶體(nfet) 920:靜電放電(ESD)電晶體 950:佈局 960:氧化物擴散(OD)/材料 962:電晶體閘極條/材料 964:矽鰭 966:源極及汲極擴散接觸件/材料/接觸件 1000:佈局 1002:n型井/n井 1200:佈局 1300:佈局 1400:方法 1402:區塊 1404:區塊 1406:區塊 1408:區塊 1410:區塊 1412:區塊 1414:區塊 1416:區塊 1418:區塊 1420:區塊 L1:長度 L2:長度 VDD:電力供應/電力軌 VSS:接地參考/電力軌
藉由參考下文描述結合附圖可更好地理解上述之方法與機構以及另外的優點，其中： [圖1]係井分接頭單元的截面圖之一實施例的方塊圖。 [圖2]係井分接頭單元的截面圖之一實施例的方塊圖。 [圖3]係井分接頭單元的截面圖之一實施例的方塊圖。 [圖4]係積體電路之佈局佈局規劃之一實施例的方塊圖。 [圖5]係積體電路之佈局佈局規劃之一實施例的方塊圖。 [圖6]係井分接頭單元的截面圖之一實施例的方塊圖。 [圖7]係井分接頭單元的截面圖之一實施例的方塊圖。 [圖8]係用於有效率改變佈局規劃分割區的分接頭單元特性及解耦特性之方法之一實施例的流程圖。 [圖9]係保護電路的截面圖及保護電路之佈局的俯視圖之一實施例的方塊圖。 [圖10]係保護電路之佈局的俯視圖之一實施例的方塊圖。 [圖11]係保護電路之佈局的俯視圖之一實施例的方塊圖。 [圖12]係保護電路之佈局的俯視圖之一實施例的方塊圖。 [圖13]係保護電路之佈局的俯視圖之一實施例的方塊圖。 [圖14]係用於有效率改變佈局規劃分割區的分接頭單元特性及解耦特性之方法之一實施例的流程圖。
雖然本揭露內容中所描述之實施例可受到各種修改且具有替代形式，然而其特定實施例係以圖式中實例之方式展示，且將在本文中詳細說明。然而，應理解，圖式及其詳細說明並非意欲將實施例侷限於所揭示之具體形式，而是意欲涵括所有落於所附申請專利範圍的精神與範圍內的修改、均等例及替代例。如本申請案中各處所用，用語「可(may)」係以許可的意涵(即，意指具有可能性)使用，而非以強制意涵(即，意指必須)使用。同樣地，用語「包括(include, including, includes)」意指包括但不限於。
可敘述各種單元、電路、或其他組件為「經組態以(configured to)」執行一任務或多個任務。在這種情況下，「經組態以」是廣泛的結構敘述，通常意味著「具有電路系統」在操作期間執行該任務或多個任務。因而，即使當單元/電路/組件當前並不接通，該單元/電路/組件仍可經組態以執行任務。一般而言，形成對應於「經組態」之結構的電路系統可包括硬體電路。類似地，為了方便敘述，可以將各種單元/電路/組件敘述為執行一任務或多個任務。此種描述應被解讀成包括用語「經組態以」。描述一單元/電路/組件經組態以執行一或多個任務，明確地意欲不援引35 U.S.C. § 112(f)對該單元/電路/組件進行解讀。
110:電晶體閘極條
112:電晶體閘極條
120:p型區域
122:p型區域
124:p型區域
130:p井
160:電晶體閘極條
162:電晶體閘極條
170:n型區域
172:n型區域
174:n型區域
180:n井
600:井分接頭單元
610:植入物
620:植入物
630:植入物
640:植入物
650:井分接頭單元
VDD:電力供應
VSS:接地參考

Claims (20)

  1. 一種積體電路，其包含：一個或多個靜電放電(ESD)電晶體，每一個靜電放電(ESD)電晶體包含：兩個電晶體閘極條，該兩個電晶體閘極條係連接至一相同的閘極端子：及複數個源極區域(region)，該複數個源極區域在該兩個電晶體閘極條之間的一地區(area)的外側，每一個源極區域透過一接觸件連接至一相同的源極端子；其中該複數個源極區域之一第一源極區域形成於一井中，該井具有與該第一源極區域相同的一摻雜極性。
  2. 如請求項1之積體電路，其中該複數個源極區域之至少一第二源極區域係形成於該井的外側的一地區中。
  3. 如請求項1之積體電路，其中該一個或多個靜電放電(ESD)電晶體進一步包含在該兩個電晶體閘極條之間的兩個汲極區域。
  4. 如請求項3之積體電路，其中該兩個汲極區域係透過若干個接觸件連接至一相同的汲極端子。
  5. 如請求項3之積體電路，其中該兩個汲極區域係形成於該井的外 側的一地區(area)中。
  6. 如請求項1之積體電路，其中該一個或多個靜電放電(ESD)電晶體之一進一步包含複數個虛置(dummy)電晶體閘極條。
  7. 如請求項6之積體電路，其中該複數個虛置電晶體閘極條之一個或多個係連接至一電力供應以增加解耦合電容。
  8. 一種供半導體製造之方法，其包含：形成一靜電放電(ESD)電晶體的兩個電晶體閘極條；連接該兩個電晶體閘極條至一相同的閘極端子；形成靜電放電(ESD)電晶體的複數個源極區域(region)，該複數個源極區域在該兩個電晶體閘極條之間的一地區(area)的外側；及形成該複數個源極區域之一第一源極區域於一井中，該井具有與該第一源極區域相同的一摻雜極性。
  9. 如請求項8之方法，進一步包含形成該複數個源極區域之至少一第二源極區域係形成於該井的外側的一地區中。
  10. 如請求項8之方法，進一步包含形成該靜電放電(ESD)電晶體的兩個汲極區域在該兩個電晶體閘極條之間。
  11. 如請求項10之方法，進一步包含透過若干個接觸件連接該兩個汲極區域至一相同的汲極端子。
  12. 如請求項10之方法，進一步包含形成該兩個汲極區域於該井的外側的一地區中。
  13. 如請求項8之方法，進一步包含形成該靜電放電(ESD)電晶體之複數個虛置電晶體閘極條。
  14. 如請求項13之方法，進一步包含連接該複數個虛置電晶體閘極條之一個或多個至一電力供應以增加解耦合電容。
  15. 一種用於製造一積體電路之半導體製造方法，其包含：放置一第一摻雜極性的複數個井於一矽基板中；形成一第一複數個擴散區域；形成一第二複數個擴散區域，其實質上平行於該第一複數個擴散區域；形成複數個非平坦電晶體的電晶體閘極條，其實質上平行於該第一複數個擴散區域；連接該複數個非平坦電晶體的兩個電晶體閘極條至一輸出緩衝器的一源極端子，其中該第一複數個擴散區域中沒有擴散區域是位於該兩個電晶體閘極條之間；及連接該第一複數個擴散區域至該輸出緩衝器的該第二端子， 其中：該第一複數個擴散區域的至少一個是形成在該第一摻雜極性的複數個井的一個上；及該第一複數個擴散區域的至少一個具有等於該第一摻雜極性的一摻雜極性。
  16. 如請求項15之方法，其進一步包含形成該第一複數個擴散區域之至少一個於該第一摻雜極性的複數個井的任何一個的外側的一地區。
  17. 如請求項15之方法，其進一步包含形成該第二複數個擴散區域之兩個於連接至該輸出緩衝器的該源極端子的該兩個電晶體閘極條之間。
  18. 如請求項17之方法，其進一步包含連接該複數個擴散區域之兩個至該輸出緩衝器的一汲極端子。
  19. 如請求項17之方法，其進一步包含形成該第二複數個擴散區域之兩個於該第一摻雜極性的複數個井的任何一個的外側的一地區中。
  20. 如請求項15之方法，其進一步包含將該複數個電晶體閘極條的至少一個而非將連接至該輸出緩衝器的該源極端子之該兩個電晶體閘極條連接至一電力供應參考。
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