JP3374912B2 - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトに関し、特に、ハードマクロや大駆動バッフ
ァーを備える半導体集積回路のレイアウトに関する。
【０００２】
【従来の技術】ハードマクロや大駆動バッファーのよう
なマクロセルをノイズから遮蔽するための技術にガード
リングがある。ガードリングはマクロセルの周囲を取り
囲むようにして形成される拡散層であり、この拡散層が
ノイズを吸収することによりマクロセルをノイズから遮
蔽する。次に、従来のガードリングについて説明する。
【０００３】大駆動バッファーにおける従来のガードリ
ングについて説明すると、ＮＭＯＳトランジスタであれ
ば、外周部にＰ＋拡散層を周回させる。Ｐ＋拡散層はＰ
ウェル内に作成されてＶＳＳ電位が与えられる。他方、
ＰＭＯＳトランジスタであれば、外周部にＮ＋拡散層を
周回させる。Ｎ＋拡散層はＮウェル内に作成されてＶＤ
Ｄ電子が与えられる。
【０００４】また、ハードマクロにおける従来のガード
リングについて図３を参照して次に説明する。（ａ）の
ように、ハードマクロ３１の外周部にガードリング部３
２が形成されている。ガードリング部３２は二重のガー
ドリングからなり、その一部を拡大したのが（ｂ）であ
る。（ｂ）のように、内側のガードリングは、Ｎウェル
３３内に作成されたＮ＋拡散層３４と、Ｎ＋拡散層３４
上に形成されたＶＤＤ配線３５とからなる。また、外側
のガードリングは、Ｐウェル３６内に作成されたＰ＋拡
散層３７と、Ｐ＋拡散層３７上に形成されたＶＳＳ配線
３８とからなる。
【０００５】いずれのガードリングでも、各拡散層がノ
イズがを吸収することにより、ウェル内を伝わるノイズ
に対してハードマクロや大駆動バッファーを遮蔽するこ
とができる。
【０００６】ここで、後に本発明との差異を説明するた
め、特開昭６２−７３７６０号公報（以下、引例１と記
す）について言及する。引例１に記載の技術は、ガード
リングによるシンク電流を増大させることを目的とす
る。引例１の第３図を図４として引用して説明すると、
引例１の構成例は、Ｎウェル表面にＰ型ＦＥＴのソース
・ドレイン４１があるとき、ソース・ドレイン４１に近
い順にＰ＋拡散層４２及びＮ＋拡散層４３を互いに接す
るように形成し、更にこれらの拡散層を金属層４４にて
接続している。図４はガードリングが完全にフローティ
ング状態であるときにおけるガードリング近傍のキャリ
アーの振る舞いを概念的に示している。図示されたキャ
リアーの振る舞いからも分かるように、引例１の技術に
よって遮蔽することができるのは、ウェル内を伝わるノ
イズである。
【０００７】
【発明が解決しようとする課題】上述のような従来のガ
ードリングでは、ウェル内を伝達するノイズについては
遮蔽することができるものの、電源配線を伝達するノイ
ズは遮蔽することができない。しかし、近年、半導体集
積回路の高集積化・高性能化に伴い、ピーク電流値が増
大しつつあり、結果として電源配線のノイズが大きくな
る傾向にある。
【０００８】本発明はこのような状況を鑑みてなされた
ものであり、本発明が解決しようとする課題は、電源ノ
イズや周囲の回路からのノイズによるハードマクロの誤
動作を防ぐことができるガードリングを提供することで
ある。
【０００９】また、本発明の他の課題は、上述の課題を
ハードマクロや大駆動バッファーのレイアウトサイズに
大きな変更を加えることなく解決することである。
【００１０】
【課題を解決するための手段】以上のような課題を解決
するため、本発明の半導体集積回路及びその製造方法で
は、ハードマクロや消費電力の大きなバッファー、所謂
大駆動バッファーのようなマクロセルに周回して配置さ
れるガードリング部に拡散容量を付加している。
【００１１】即ち、本発明は、第１の導電型のウェル
と、第１の導電型のウェルに隣接し、かつ、第１の導電
型とは逆の導電型である第２の導電型のウェルとを備え
る半導体集積回路において、第１の導電型のウェルの表
面に、第１の導電型の拡散層Ａ１及び第２の導電型の拡
散層Ａ２の両方を、マクロセルを周回して配置すると共
に、第２の導電型のウェルの表面に、第１の導電型の拡
散層Ｂ１及び第２の導電型の拡散層Ｂ２の両方をマクロ
セルを周回して配置し、拡散層Ａ１及びＢ１には電位Ｖ
１が与えられ、拡散層Ａ２及びＢ２には電位Ｖ１と異な
る電位Ｖ２が与えられることを特徴とする半導体集積回
路を提供する。
【００１２】また、本発明は、第１の導電型のウェル
と、第１の導電型のウェルに隣接し、かつ、第１の導電
型とは逆の導電型である第２の導電型のウェルとを備え
る半導体集積回路において、第１の導電型のウェルの表
面に、第１の導電型の拡散層Ａ１をマクロセルを周回し
て配置すると共に、第２の導電型のウェルの表面に、第
１の導電型の拡散層Ｂ１及び第２の導電型の拡散層Ｂ２
の両方をマクロセルを周回して配置し、拡散層Ａ１及び
Ｂ１には電位Ｖ１が与えられ、拡散層Ｂ２には電位Ｖ１
と異なる電位Ｖ２が与えられることを特徴とする半導体
集積回路を提供する。
【００１３】これらの半導体集積回路ではマクロセルを
周回するように容量が配置されることになる。この容量
は電源電流の急激な変化に起因する急峻な電源ノイズを
吸収し、ピーク値の小さななだらかなものに変えて、マ
クロセルの誤動作を防止するという効果を生む。
【００１４】これらの半導体集積回路において、拡散層
Ａ１及びＢ１を、電位Ｖ１の一の配線の直下に並行して
配置すれば、レイアウトサイズの変更を最小限に抑える
ことができる。
【００１５】本発明を適用するマクロセルとして好適な
例は、ハードマクロやバッファーである。
【００１６】更に、本発明は、第１の導電型のウェル
と、第１の導電型のウェルに隣接し、かつ、第１の導電
型とは逆の導電型である第２の導電型のウェルとを備え
る半導体集積回路の製造方法において、第１の導電型の
ウェルの表面に、第１の導電型の拡散層Ａ１及び第２の
導電型の拡散層Ａ２の両方を、マクロセルを周回して配
置すると共に、第２の導電型のウェルの表面に、第１の
導電型の拡散層Ｂ１及び第２の導電型の拡散層Ｂ２の両
方をマクロセルを周回して配置する段階を含む半導体集
積回路の製造方法を提供する。
【００１７】また、本発明は、第１の導電型のウェル
と、第１の導電型のウェルに隣接し、かつ、第１の導電
型とは逆の導電型である第２の導電型のウェルとを備え
る半導体集積回路の製造方法において、第１の導電型の
ウェルの表面に、第１の導電型の拡散層Ａ１をマクロセ
ルを周回して配置すると共に、第２の導電型のウェルの
表面に、第１の導電型の拡散層Ｂ１及び第２の導電型の
拡散層Ｂ２の両方をマクロセルを周回して配置する段階
を含むことを特徴とする半導体集積回路の製造方法を提
供する。
【００１８】これらの製造法方によれば、マクロセルを
周回するように容量が配置された半導体集積回路を製造
することができる。この容量は電源電流の急激な変化に
起因する急峻な電源ノイズを吸収し、ピーク値の小さな
なだらかなものに変えて、マクロセルの誤動作を防止す
るという効果を生む。
【００１９】この半導体集積回路の製造方法において、
拡散層Ａ１及びＢ１を、電位Ｖ１の一の配線の直下に並
行して配置すれば、半導体集積回路のレイアウトサイズ
が大きくなるのを抑えることができる。
【００２０】この半導体集積回路の製造方法において、
マクロセルの好例はハードマクロやバッファーである。
【００２１】
【発明の実施の形態】本発明の第１の実施の形態である
半導体集積回路について図１を参照して詳細に説明す
る。
【００２２】図１（ａ）を参照すると、本実施の形態の
半導体集積回路では、ハードマクロ１の周囲をガードリ
ング部２が取り囲んでいる。図１（ａ）では、ハードマ
クロ１１は三重に囲まれているが、これらは内側から順
にＶＳＳ配線３、ＶＤＤ配線４、ＶＳＳ配線５を示す。
各配線の電位は順にＶＳＳ、ＶＤＤ、ＶＳＳである。
【００２３】続いて図１（ａ）の枠線部を拡大した図１
（ｂ）と、図１（ｂ）のＡ−Ａ断面を示す図１（ｃ）を
参照すると、ＶＳＳ配線３、ＶＤＤ配線４、ＶＳＳ配線
５の下には、計４本の拡散層が配置されている。拡散層
は内側から順に、Ｐ＋拡散層６、Ｎ＋拡散層７、Ｎ＋拡
散層８及びＰ＋拡散層９である。３本の配線に対して４
本の拡散層が存在するのは、配線のうち１本が２本の拡
散層と接続されているためであり、（ＶＳＳ配線３、Ｐ
＋拡散層６）、（ＶＤＤ配線４、Ｎ＋拡散層７、Ｎ＋拡
散層８）及び（ＶＳＳ配線５、Ｐ＋拡散層９）の組み合
わせでそれぞれ接続されている。これらの拡散層のう
ち、内側の２本、即ちＰ＋拡散層６及びＮ＋拡散層７は
Ｎウェル１０の表面に配置され、外側の２本、即ちＮ＋
拡散層８及びＰ＋拡散層９はＰウェル１１の表面に配置
される。つまり、ウェルの導電型の境界がＮ＋拡散層７
とＮ＋拡散層８の間になるように配置される。
【００２４】このような配置により、Ｎウェル１０はＮ
＋拡散層７より電位ＶＤＤに設定される一方、Ｎウェル
１０のＰ＋拡散層６は電位ＶＳＳであるので、Ｎウェル
１０とＰ＋拡散層６との間に容量Ｃ１を有することにな
る。同様に、Ｐウェル１１はＰ＋拡散層９より電位ＶＳ
Ｓに設定される一方、Ｐウェル１１のＮ＋拡散層８は電
位ＶＤＤであるので、Ｐウェル１１とＮ＋拡散層８との
間に容量Ｃ２を有する。
【００２５】一般に、半導体集積回路内で急激な電流の
変化が生じると、ＶＤＤ配線やＶＳＳ配線の抵抗等によ
り、電位ＶＤＤ、ＶＳＳが上昇・降下しようとする。こ
の電圧変動が電源ノイズとなって遅延の増加等の原因と
なり、影響が多大な場合は誤動作を誘発する。このよう
な電源ノイズを低減するには容量を付加するのが有効で
ある。これは、電流の変化に必要な電荷の充填・放出の
一部を容量が行うからである。本実施の形態では、この
役割をハードマクロや大規模バッファーの周囲に設けた
容量Ｃ１、Ｃ２が担う。その結果、急激な電流変化に起
因する電源ノイズが発生しても、そのピーク値を小さく
し、変化をなだらかにすることができる。
【００２６】尚、容易に推察できるように、Ｎウェルと
Ｐウェルとを入れ替えたとしても、Ｎウェル内に電位Ｖ
ＳＳのＰ＋拡散層を作成できると同時に、Ｐウェル１１
内に電位ＶＤＤのＮ＋拡散層を作成できるので、同等の
効果を得ることができる。また、Ｎ＋拡散層とＰ＋拡散
層を入れ替えても同様である。
【００２７】次に、本発明の第２の実施の形態について
説明する。
【００２８】上述の第１の実施の形態と本実施の形態と
を比較すると、両者の構成上の相違点はＮウェル側のＶ
ＳＳ配線及びＰ＋拡散層の有無である。第１の実施の形
態ではＮウェル表面に電位ＶＳＳのＰ＋拡散層６が配置
される。一方、第２の実施の形態ではこれらに相当する
Ｐ＋拡散層及び配線は存在しない。このため、図２のよ
うに第２の実施の形態では容量Ｃ１はなく、容量Ｃ２の
みを有する。
【００２９】
【発明の効果】トランジスタのスイッチング等により、
配線への充放電やインバータへの貫通電流が流れようと
すると、電源や接地線の抵抗、インダクタンスにより電
源線の電圧降下や接地線の電圧上昇をおこそうとする。
【００３０】このとき、本発明の半導体集積回路では、
ハードマクロや大規模バッファーの周囲に設置した容量
から電荷が放出・充填されることにより、配線への充放
電やインバータへの貫通電流のための電荷が補われ、周
囲の電源線の電圧降下や接地線の電圧上昇をおさえる働
きをする。
【００３１】よって、本発明の半導体集積回路によれ
ば、ハードマクロや大規模バッファーの周囲に設置した
容量が、電源電流の急激な変化による急峻な電源ノイズ
を吸収し、ピーク値の小さななだらかなものに変え、誤
動作を防止するという効果が得られる。
【００３２】また、従来からあるガードリング部のレイ
アウト変更だけで上記の構成が実現できるため、ハード
マクロや大規模バッファーのレイアウトサイズへ与える
インパクトは小さく抑えることができる。
【００３３】以上、本発明を実施の形態に基づいて説明
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回
路を示すレイアウト図である。
【図２】本発明の第２の実施の形態に係る半導体集積回
路を示すレイアウト図である。
【図３】従来の半導体集積回路を示すレイアウト図であ
る。
【図４】従来のガードリングの動作原理の一例を説明す
る図である。
【符号の説明】
１、２１ ハードマクロ ２、２２ ガードリング部 ３、５、２４ ＶＳＳ配線 ４、２３ ＶＤＤ配線 ６、９、２７ Ｐ＋拡散層 ７、８、２５、２６ Ｎ＋拡散層 １０、２８ Ｎウェル １１、２９ Ｐウェル

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型のウェルと、第１の導電型
    のウェルに隣接し、かつ、第１の導電型とは逆の導電型
    である第２の導電型のウェルとを備え、 第１の導電型のウェルの表面に、第１の導電型の拡散層
    Ａ１及び第２の導電型の拡散層Ａ２の両方を、マクロセ
    ルを周回して配置すると共に、第２の導電型のウェルの
    表面に、第１の導電型の拡散層Ｂ１及び第２の導電型の
    拡散層Ｂ２の両方をマクロセルを周回して配置し、 拡散層Ａ１及びＢ１には電位Ｖ１が与えられ、拡散層Ａ
    ２及びＢ２には電位Ｖ１と異なる電位Ｖ２が与えられる
    半導体集積回路において、 拡散層Ａ１及びＢ１は、電位Ｖ１の一の配線の直下に並
    行して配置されることを特徴とする半導体集積回路。
  2. 【請求項２】 第１の導電型のウェルと、第１の導電型
    のウェルに隣接し、かつ、第１の導電型とは逆の導電型
    である第２の導電型のウェルとを備え、 第１の導電型のウェルの表面に、第１の導電型の拡散層
    Ａ１をマクロセルを周回して配置すると共に、第２の導
    電型のウェルの表面に、第１の導電型の拡散層Ｂ１及び
    第２の導電型の拡散層Ｂ２の両方をマクロセルを周回し
    て配置し、 拡散層Ａ１及びＢ１には電位Ｖ１が与えられ、拡散層Ｂ
    ２には電位Ｖ１と異なる電位Ｖ２が与えられる半導体集
    積回路において、 拡散層Ａ１及びＢ１は、電位Ｖ１の一の配線の直下に並
    行して配置されることを特徴とする半導体集積回路。
  3. 【請求項３】 請求項１及び２のいずれかに記載の半導
    体集積回路において、マクロセルはハードマクロである
    ことを特徴とする半導体集積回路。
  4. 【請求項４】 請求項１及び２のいずれかに記載の半導
    体集積回路において、マクロセルはバッファーであるこ
    とを特徴とする半導体集積回路。
  5. 【請求項５】 第１の導電型のウェルと、第１の導電型
    のウェルに隣接し、かつ、第１の導電型とは逆の導電型
    である第２の導電型のウェルとを備える半導体集積回路
    の製造方法であって、 第１の導電型のウェルの表面に、第１の導電型の拡散層
    Ａ１及び第２の導電型の拡散層Ａ２の両方を、マクロセ
    ルを周回して配置すると共に、第２の導電型のウェルの
    表面に、第１の導電型の拡散層Ｂ１及び第２の導電型の
    拡散層Ｂ２の両方をマクロセルを周回して配置する段階
    を含む半導体集積回路の製造方法において、 拡散層Ａ１及びＢ１は、電位Ｖ１の一の配線の直下に並
    行して配置されることを特徴とする半導体集積回路の製
    造方法。
  6. 【請求項６】 第１の導電型のウェルと、第１の導電型
    のウェルに隣接し、かつ、第１の導電型とは逆の導電型
    である第２の導電型のウェルとを備える半導体集積回路
    の製造方法であって、 第１の導電型のウェルの表面に、第１の導電型の拡散層
    Ａ１をマクロセルを周回して配置すると共に、第２の導
    電型のウェルの表面に、第１の導電型の拡散層Ｂ１及び
    第２の導電型の拡散層Ｂ２の両方をマクロセルを周回し
    て配置する段階を含むことを特徴とする半導体集積回路
    の製造方法において、 拡散層Ａ１及びＢ１は、電位Ｖ１の一の配線の直下に並
    行して配置されることを特徴とする半導体集積回路の製
    造方法。
  7. 【請求項７】 請求項５及び６のいずれかに記載の半導
    体集積回路の製造方法において、マクロセルはハードマ
    クロであることを特徴とする半導体集積回路の製造方
    法。
  8. 【請求項８】 請求項５及び６のいずれかに記載の半導
    体集積回路の製造方法において、マクロセルはバッファ
    ーであることを特徴とする半導体集積回路の製造方法。
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