JP2000277618A - Ｌｓｉ配置方法 - Google Patents
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Abstract
(57)【要約】
【課題】 標準セル方式のＬＳＩ設計において、十分な
電源ノイズ抑制効果を有し、十分な電源安定化の実現が
可能なＬＳＩ配置方法を提供する。 【解決手段】 標準セルの自動配置配線によるＬＳＩ設
計において、電源容量セルを標準セルの一つとして備
え、電源容量セルについて、標準セルの一つである各ロ
ジックゲートセルの駆動負荷容量値に応じて容量値を定
め、各ロジックゲートセルの近傍に配置する。
電源ノイズ抑制効果を有し、十分な電源安定化の実現が
可能なＬＳＩ配置方法を提供する。 【解決手段】 標準セルの自動配置配線によるＬＳＩ設
計において、電源容量セルを標準セルの一つとして備
え、電源容量セルについて、標準セルの一つである各ロ
ジックゲートセルの駆動負荷容量値に応じて容量値を定
め、各ロジックゲートセルの近傍に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は標準セルの自動配置
配線を用いたＬＳＩ設計における電源安定化方法に関す
る。
配線を用いたＬＳＩ設計における電源安定化方法に関す
る。
【０００２】
【従来の技術】近年の、ＬＳＩの消費電流の増大に伴
い、ＬＳＩの電源ノイズは増大する傾向にある。また、
省電力化に対する市場の要請によってＬＳＩの低電圧化
も進展し、それに伴い、ＬＳＩ内部回路の電源ノイズに
対する動作マージンも劣化傾向にある。
い、ＬＳＩの電源ノイズは増大する傾向にある。また、
省電力化に対する市場の要請によってＬＳＩの低電圧化
も進展し、それに伴い、ＬＳＩ内部回路の電源ノイズに
対する動作マージンも劣化傾向にある。
【０００３】このようなＬＳＩの電源ノイズの増大は、
ＬＳＩの内部回路に対して、（１）動作速度の劣化、
（２）回路の誤動作、（３）ＥＭＩ（Electro Magnetic
Inter-ference）ノイズによるシステムの誤動作といっ
た悪影響を及ぼす懸念がある。
ＬＳＩの内部回路に対して、（１）動作速度の劣化、
（２）回路の誤動作、（３）ＥＭＩ（Electro Magnetic
Inter-ference）ノイズによるシステムの誤動作といっ
た悪影響を及ぼす懸念がある。
【０００４】ＬＳＩが発生するノイズを抑制する方法と
しては、従来から電源容量をＬＳＩ内部に配置する方法
が良く用いられてきた。電源容量を挿入することで、電
源の交流インピーダンスは小さくなり、交流電源が原因
となっていた電源ノイズを抑制することが可能となるか
らである。
しては、従来から電源容量をＬＳＩ内部に配置する方法
が良く用いられてきた。電源容量を挿入することで、電
源の交流インピーダンスは小さくなり、交流電源が原因
となっていた電源ノイズを抑制することが可能となるか
らである。
【０００５】また、特開平５―２１７１１号公報におい
ては、ＬＳＩの機能回路が存在しない部分に電源容量を
配置することで、電源安定化を行う方法が開示されてい
る。さらに、特開平５―２８３６１５号公報において
は、ＬＳＩの電源アルミ配線間容量を用いて、効果的に
電源容量を付加する方法が開示されている。
ては、ＬＳＩの機能回路が存在しない部分に電源容量を
配置することで、電源安定化を行う方法が開示されてい
る。さらに、特開平５―２８３６１５号公報において
は、ＬＳＩの電源アルミ配線間容量を用いて、効果的に
電源容量を付加する方法が開示されている。
【０００６】
【発明が解決しようとする課題】一般に、ＣＭＯＳ（Co
mplementary Metal-Oxide Semiconductor）の集積回路
では、スイッチング時に負荷容量への充放電電流が生ず
る。図９に一般的なＣＭＯＳ集積回路の回路図を示す。
図９において、９１はＰＭＯＳ（P-channel MOS）トラ
ンジスタ・スイッチを、９２はＮＭＯＳ（N-channel MO
S）トランジスタ・スイッチを、９３は接地電極を、９
４は電源容量を、９５は負荷容量を、９６は電源（Ｖｄ
ｄ）パッドを、９７は電源（Ｖｓｓ）パッドを、９８は
充電電流を、９９は寄生インダクタを、それぞれ示す。
mplementary Metal-Oxide Semiconductor）の集積回路
では、スイッチング時に負荷容量への充放電電流が生ず
る。図９に一般的なＣＭＯＳ集積回路の回路図を示す。
図９において、９１はＰＭＯＳ（P-channel MOS）トラ
ンジスタ・スイッチを、９２はＮＭＯＳ（N-channel MO
S）トランジスタ・スイッチを、９３は接地電極を、９
４は電源容量を、９５は負荷容量を、９６は電源（Ｖｄ
ｄ）パッドを、９７は電源（Ｖｓｓ）パッドを、９８は
充電電流を、９９は寄生インダクタを、それぞれ示す。
【０００７】図９において、ＰＭＯＳ（P-channel MO
S）トランジスタ・スイッチ９１がオンになった場合に
は、電源から負荷容量９５への充電電流９８（Ivdd）が
流れ、ＮＭＯＳ（N-channel MOS）トランジスタ・スイ
ッチ９２がオンになった場合には、接地電極９３への放
電電流が発生する。
S）トランジスタ・スイッチ９１がオンになった場合に
は、電源から負荷容量９５への充電電流９８（Ivdd）が
流れ、ＮＭＯＳ（N-channel MOS）トランジスタ・スイ
ッチ９２がオンになった場合には、接地電極９３への放
電電流が発生する。
【０００８】電源容量９４は、蓄積された電荷エネルギ
ーを有する。ＣＭＯＳ集積回路内に電源容量９４を配置
することで、電源パッド９６からの電流供給（Ivdd）以
外に、電源容量９４からも電流（Ic）を供給することが
可能となるため、電源（Ｖｄｄ）パッド９６からの電流
供給変化量を抑制することが可能となる。
ーを有する。ＣＭＯＳ集積回路内に電源容量９４を配置
することで、電源パッド９６からの電流供給（Ivdd）以
外に、電源容量９４からも電流（Ic）を供給することが
可能となるため、電源（Ｖｄｄ）パッド９６からの電流
供給変化量を抑制することが可能となる。
【０００９】しかし、近年における半導体集積回路の微
細化の進展に伴い、ＬＳＩ内部のアルミ配線のインダク
タ成分（Ｌ）は増大する傾向にある。一般的なＣＭＯＳ
回路においても、寄生インダクタ９９が生じ、これが電
源ノイズの原因となっている。すなわち、電源ノイズ
（ΔＶ）は以下の式で示すことができる。 （数１） ΔＶ＝Ｌ×ｄｉ／ｄｔ ここで、（数１）において、ｄｉ／ｄｔは電流変化量を
示す。（数１）から、電源ノイズ（ΔＶ）を低減するた
めには、電流変化量（ｄｉ／ｄｔ）を小さくするか、あ
るいは寄生インダクタ成分Ｌを小さくすることが効果的
であることがわかる。すなわち、寄生インダクタ成分Ｌ
はアルミ配線の長さに比例して大きくなるので、電流変
化が生ずる電源ラインを短くすることが効果的である。
細化の進展に伴い、ＬＳＩ内部のアルミ配線のインダク
タ成分（Ｌ）は増大する傾向にある。一般的なＣＭＯＳ
回路においても、寄生インダクタ９９が生じ、これが電
源ノイズの原因となっている。すなわち、電源ノイズ
（ΔＶ）は以下の式で示すことができる。 （数１） ΔＶ＝Ｌ×ｄｉ／ｄｔ ここで、（数１）において、ｄｉ／ｄｔは電流変化量を
示す。（数１）から、電源ノイズ（ΔＶ）を低減するた
めには、電流変化量（ｄｉ／ｄｔ）を小さくするか、あ
るいは寄生インダクタ成分Ｌを小さくすることが効果的
であることがわかる。すなわち、寄生インダクタ成分Ｌ
はアルミ配線の長さに比例して大きくなるので、電流変
化が生ずる電源ラインを短くすることが効果的である。
【００１０】しかしながら、従来の方法においては、ス
イッチングしたＣＭＯＳゲート回路と電源容量間のアル
ミ配線の長さは相対的に長いため、電源容量からスイッ
チング回路までの電源インダクタ成分が大きくなり、十
分な電源ノイズ低減効果を発揮することは困難であっ
た。
イッチングしたＣＭＯＳゲート回路と電源容量間のアル
ミ配線の長さは相対的に長いため、電源容量からスイッ
チング回路までの電源インダクタ成分が大きくなり、十
分な電源ノイズ低減効果を発揮することは困難であっ
た。
【００１１】本発明は、上記課題を解決すべく、標準セ
ル方式のＬＳＩ設計において、十分な電源ノイズ抑制効
果を有し、十分な電源安定化の実現が可能なＬＳＩ配置
方法を提供することを目的とする。
ル方式のＬＳＩ設計において、十分な電源ノイズ抑制効
果を有し、十分な電源安定化の実現が可能なＬＳＩ配置
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかるＬＳＩ配置方法は、標準セルの自動配
置配線によるＬＳＩ設計において、電源容量セルを標準
セルの一つとして備え、電源容量セルについて、標準セ
ルの一つである各ロジックゲートセルの駆動負荷容量値
に応じて容量値を定め、各ロジックゲートセルの近傍に
配置することを特徴とする。
に本発明にかかるＬＳＩ配置方法は、標準セルの自動配
置配線によるＬＳＩ設計において、電源容量セルを標準
セルの一つとして備え、電源容量セルについて、標準セ
ルの一つである各ロジックゲートセルの駆動負荷容量値
に応じて容量値を定め、各ロジックゲートセルの近傍に
配置することを特徴とする。
【００１３】かかる構成により、ロジックゲートセルの
負荷容量に応じた最適な容量値を有する電源容量セルを
ロジックゲートセルの近傍に配置することにより、寄生
インダクタによるノイズ増加を防ぐことができ、電源ノ
イズ成分を低減することが可能となる。
負荷容量に応じた最適な容量値を有する電源容量セルを
ロジックゲートセルの近傍に配置することにより、寄生
インダクタによるノイズ増加を防ぐことができ、電源ノ
イズ成分を低減することが可能となる。
【００１４】また、本発明にかかるＬＳＩ配置方法は、
電源容量セルの容量値を、各ロジックゲートセルにおけ
る駆動負荷容量値の略２倍の大きさに設定することが好
ましい。ロジックゲート標準セルの全負荷容量に対し、
２倍程度に設定しておくと、電源ノイズは電源電圧の約
１／１０以下の抑えることができるからである。
電源容量セルの容量値を、各ロジックゲートセルにおけ
る駆動負荷容量値の略２倍の大きさに設定することが好
ましい。ロジックゲート標準セルの全負荷容量に対し、
２倍程度に設定しておくと、電源ノイズは電源電圧の約
１／１０以下の抑えることができるからである。
【００１５】また、本発明にかかるＬＳＩ配置方法は、
電源容量セルが、クロック同期で同時変化する各ロジッ
クゲートセルの近傍に配置することが好ましい。クロッ
ク同期系のロジックゲートの近傍に配置することで、面
積ロスを最小限にし、かつ、電源ノイズを効率的に抑制
することができるからである。
電源容量セルが、クロック同期で同時変化する各ロジッ
クゲートセルの近傍に配置することが好ましい。クロッ
ク同期系のロジックゲートの近傍に配置することで、面
積ロスを最小限にし、かつ、電源ノイズを効率的に抑制
することができるからである。
【００１６】次に、上記目的を達成するために本発明に
かかるＬＳＩ配置方法は、標準セルの自動配置配線によ
るＬＳＩ設計において、電源容量セルを標準セルの一つ
として備え、自動配置配線された各ブロックにおける標
準セル未配置領域に、電源容量セルを配置することを特
徴とする。
かかるＬＳＩ配置方法は、標準セルの自動配置配線によ
るＬＳＩ設計において、電源容量セルを標準セルの一つ
として備え、自動配置配線された各ブロックにおける標
準セル未配置領域に、電源容量セルを配置することを特
徴とする。
【００１７】かかる構成により、各回路ブロックにおい
て標準セルが配置されていない領域（デッドスペース）
に電源容量を配置することで、ブロック面積を増やすこ
となく電源インピーダンスを下げることができ、電源ノ
イズを低減することが可能となる。
て標準セルが配置されていない領域（デッドスペース）
に電源容量を配置することで、ブロック面積を増やすこ
となく電源インピーダンスを下げることができ、電源ノ
イズを低減することが可能となる。
【００１８】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１にかかるＬＳＩ配置方法について、図面を
参照しながら説明する。図１は一般的なＬＳＩブロック
図、図２はブロックＡにおける自動配置配線図、図３は
本発明の実施の形態１にかかるＬＳＩ配置方法における
電源容量標準セルを備えた自動配置配線図である。
実施の形態１にかかるＬＳＩ配置方法について、図面を
参照しながら説明する。図１は一般的なＬＳＩブロック
図、図２はブロックＡにおける自動配置配線図、図３は
本発明の実施の形態１にかかるＬＳＩ配置方法における
電源容量標準セルを備えた自動配置配線図である。
【００１９】図１において、１はＬＳＩを、１１から１
３は標準セルを用いてブロックレイアウトした時の各回
路ブロックを、それぞれ示す。各ブロックは、図２で示
されるように、標準セルによりセル合成がなされ、各ブ
ロックは長方形型にレイアウトされる。本発明において
は、標準セルとして電源容量のみで構成される標準セル
２２が予め準備されているところに特徴がある。電源容
量標準セル２２は、各ロジックゲート標準セル２１の負
荷容量に応じて、図３に示すように、ロジックゲート標
準セル２１の近傍に配置される。
３は標準セルを用いてブロックレイアウトした時の各回
路ブロックを、それぞれ示す。各ブロックは、図２で示
されるように、標準セルによりセル合成がなされ、各ブ
ロックは長方形型にレイアウトされる。本発明において
は、標準セルとして電源容量のみで構成される標準セル
２２が予め準備されているところに特徴がある。電源容
量標準セル２２は、各ロジックゲート標準セル２１の負
荷容量に応じて、図３に示すように、ロジックゲート標
準セル２１の近傍に配置される。
【００２０】ロジックゲート標準セル２１の近傍に電源
容量標準セル２２を配置することにより、各ロジックゲ
ート標準セルがスイッチングした場合に生じる負荷容量
への充電電流は、近傍に配置された電源容量から、その
多くが供給されるため、電源インダクタ成分Ｌによる
（数１）で示される電源ノイズは小さくなる。
容量標準セル２２を配置することにより、各ロジックゲ
ート標準セルがスイッチングした場合に生じる負荷容量
への充電電流は、近傍に配置された電源容量から、その
多くが供給されるため、電源インダクタ成分Ｌによる
（数１）で示される電源ノイズは小さくなる。
【００２１】一般に電源ノイズ（ΔＶ）は、ロジックゲ
ート標準セル２１の全負荷容量に対し、２倍程度に設定
しておくと、ΔＶは、電源電圧（Ｖｄｄ）の約１／１０
以下に抑えられることが知られている。（P.Larsson,
“di/dt Noise in CMOS Integrated Circuits.”, Anal
og Integrated Circuits and Processing, An Internat
ional Journal Vol.14, pp.113-129, 1997.） また、ノイズが電源電圧の１／１０以下であるというこ
とは、別の見方をすれば、ＣＭＯＳしきい値電圧の約１
／２の電圧値に相当する。したがって、電源ノイズをし
きい値電圧の１／２に抑えることが、ＬＳＩ動作の信頼
性を保証する上で特に重要な要素となる。
ート標準セル２１の全負荷容量に対し、２倍程度に設定
しておくと、ΔＶは、電源電圧（Ｖｄｄ）の約１／１０
以下に抑えられることが知られている。（P.Larsson,
“di/dt Noise in CMOS Integrated Circuits.”, Anal
og Integrated Circuits and Processing, An Internat
ional Journal Vol.14, pp.113-129, 1997.） また、ノイズが電源電圧の１／１０以下であるというこ
とは、別の見方をすれば、ＣＭＯＳしきい値電圧の約１
／２の電圧値に相当する。したがって、電源ノイズをし
きい値電圧の１／２に抑えることが、ＬＳＩ動作の信頼
性を保証する上で特に重要な要素となる。
【００２２】すなわち、図４に示すように、標準セル方
式のセル合成において、自動レイアウト配置を行う際
に、各ロジックゲートの駆動負荷容量（Ｃ１＋Ｃ２）を
見積もり、各ロジックゲートに対し、駆動負荷容量の約
２倍以上となる電源容量Ｃｄを有する電源容量標準セル
２１を、各ロジックゲートの近傍に配置する。すなわ
ち、Ｃｄ＞２（Ｃ１＋Ｃ２）を満たすように電源容量標
準セル２１を配置する。かかる配置とすることで、個々
のロジックゲート回路において、電源ノイズ（ΔＶ）を
電源電圧の１／１０以下に抑えることが保証できるの
で、ＬＳＩ全体での電源ノイズの最大値を保証すること
が可能となる。
式のセル合成において、自動レイアウト配置を行う際
に、各ロジックゲートの駆動負荷容量（Ｃ１＋Ｃ２）を
見積もり、各ロジックゲートに対し、駆動負荷容量の約
２倍以上となる電源容量Ｃｄを有する電源容量標準セル
２１を、各ロジックゲートの近傍に配置する。すなわ
ち、Ｃｄ＞２（Ｃ１＋Ｃ２）を満たすように電源容量標
準セル２１を配置する。かかる配置とすることで、個々
のロジックゲート回路において、電源ノイズ（ΔＶ）を
電源電圧の１／１０以下に抑えることが保証できるの
で、ＬＳＩ全体での電源ノイズの最大値を保証すること
が可能となる。
【００２３】また、電源容量の構成として、ＣＭＯＳ半
導体集積回路では、図５の構成が最適である。すなわ
ち、ｐ−ｓｕｂウエハでは、ｎ−ｗｅｌｌをＶｓｓに固
定し、ポリシリコンゲート電極をＶｄｄに固定する。ゲ
ート電極電位は、ｎ−ｗｅｌｌに対し順バイアスとなっ
ているため、空亡層容量が生成されないので、小面積で
あるにもかかわらず、大きな容量値を有する電源容量を
実現することができる。
導体集積回路では、図５の構成が最適である。すなわ
ち、ｐ−ｓｕｂウエハでは、ｎ−ｗｅｌｌをＶｓｓに固
定し、ポリシリコンゲート電極をＶｄｄに固定する。ゲ
ート電極電位は、ｎ−ｗｅｌｌに対し順バイアスとなっ
ているため、空亡層容量が生成されないので、小面積で
あるにもかかわらず、大きな容量値を有する電源容量を
実現することができる。
【００２４】一方、電源容量標準セル２２を全てのロジ
ックゲートに対して配置することは、大きな面積ロスを
生む。さらに、電源ノイズが最も大きくなるのは、複数
のロジックゲートが同時にスイッチングする時である。
一般に、完全クロック同期型で動作するＬＳＩでは、ク
ロックの立ち上がりにおいて、多くのロジックゲートが
スイッチングする。これは、ＤＦＦ（D Flip-Flop ）
が、クロックの立ち上がりで全て動作するように設計さ
れるからである。また、近年におけるＬＳＩの高速化に
伴い、クロックスキューの削減が望まれている。
ックゲートに対して配置することは、大きな面積ロスを
生む。さらに、電源ノイズが最も大きくなるのは、複数
のロジックゲートが同時にスイッチングする時である。
一般に、完全クロック同期型で動作するＬＳＩでは、ク
ロックの立ち上がりにおいて、多くのロジックゲートが
スイッチングする。これは、ＤＦＦ（D Flip-Flop ）
が、クロックの立ち上がりで全て動作するように設計さ
れるからである。また、近年におけるＬＳＩの高速化に
伴い、クロックスキューの削減が望まれている。
【００２５】このような背景の中で、ＣＴＳ（Clock tr
ee Synthesis）と呼ばれる設計手法が標準化されつつあ
る。この方法は、全てのＤＦＦ動作の位相が等しくなる
ように、タイミング調整することができる方法の一つで
ある。当該タイミング調整は、配線遅延を考慮したイン
バータ遅延によって行うことができる。図６にＣＴＳを
用いたＬＳＩ設計の典型的な例を示す。図６において、
２３はＤＦＦ標準セル、２４はインバータ標準セルであ
る。インバータのサイズ等を負荷容量に応じて変更した
り、また、インバータの遅延段数を調整すること等によ
って、全てのＤＦＦのクロック位相が等しくなるように
調整することができる。
ee Synthesis）と呼ばれる設計手法が標準化されつつあ
る。この方法は、全てのＤＦＦ動作の位相が等しくなる
ように、タイミング調整することができる方法の一つで
ある。当該タイミング調整は、配線遅延を考慮したイン
バータ遅延によって行うことができる。図６にＣＴＳを
用いたＬＳＩ設計の典型的な例を示す。図６において、
２３はＤＦＦ標準セル、２４はインバータ標準セルであ
る。インバータのサイズ等を負荷容量に応じて変更した
り、また、インバータの遅延段数を調整すること等によ
って、全てのＤＦＦのクロック位相が等しくなるように
調整することができる。
【００２６】ＣＴＳによる高精度化により、全てのＤＦ
Ｆは同時にスイッチングを行うようになる。電源ノイズ
問題が最も厳しいのは、このような場合である。したが
って、同期系のロジックゲート（ＤＦＦゲートやＣＴＳ
用のインバータゲート等）にのみ、上記ＣＴＳを用いて
電源容量標準セル２２を配置するという方法が、ＬＳＩ
全体の面積削減とノイズ抑制効果とのバランスを考えた
場合に、最も効果的な方法となる。
Ｆは同時にスイッチングを行うようになる。電源ノイズ
問題が最も厳しいのは、このような場合である。したが
って、同期系のロジックゲート（ＤＦＦゲートやＣＴＳ
用のインバータゲート等）にのみ、上記ＣＴＳを用いて
電源容量標準セル２２を配置するという方法が、ＬＳＩ
全体の面積削減とノイズ抑制効果とのバランスを考えた
場合に、最も効果的な方法となる。
【００２７】以上のように本実施の形態１によれば、従
来の標準セルを用いたＬＳＩ配置方法において、新規な
電源容量セルを用意し、ロジックゲートセルの負荷容量
に応じた最適なサイズの電源容量セルをロジックゲート
セルの近傍に配置することにより、寄生インダクタによ
る電源ノイズの増加を防ぐことができ、電源ノイズ成分
を低減することが可能となる。また、クロック同期系の
ロジックゲートにのみ上記方法を採用することで、面積
ロスを最小限にとどめ、かつ、電源ノイズを効率的に抑
制することができる。
来の標準セルを用いたＬＳＩ配置方法において、新規な
電源容量セルを用意し、ロジックゲートセルの負荷容量
に応じた最適なサイズの電源容量セルをロジックゲート
セルの近傍に配置することにより、寄生インダクタによ
る電源ノイズの増加を防ぐことができ、電源ノイズ成分
を低減することが可能となる。また、クロック同期系の
ロジックゲートにのみ上記方法を採用することで、面積
ロスを最小限にとどめ、かつ、電源ノイズを効率的に抑
制することができる。
【００２８】（実施の形態２）次に本発明の実施の形態
２にかかるＬＳＩ配置方法について、図面を参照しなが
ら説明する。図７は従来の標準セルを用いて自動配置配
線された、ブロックである。図７に示されるように、従
来構成においては、ブロックを構成する各電源ラインの
標準セルによるブロック幅が、各々のブロックによって
相異するため、ブロック内に標準セルを配置していない
領域であるデッドスペース７１が存在する。そこで、本
実施の形態２においては、図８に示すように、当該デッ
ドスペース７１に電源容量標準セル２２を配置した。か
かる配置とすることで、従来構成のブロック１１とブロ
ック全体の面積を変えることなく、効果的に電源容量セ
ルを配置させることができる。
２にかかるＬＳＩ配置方法について、図面を参照しなが
ら説明する。図７は従来の標準セルを用いて自動配置配
線された、ブロックである。図７に示されるように、従
来構成においては、ブロックを構成する各電源ラインの
標準セルによるブロック幅が、各々のブロックによって
相異するため、ブロック内に標準セルを配置していない
領域であるデッドスペース７１が存在する。そこで、本
実施の形態２においては、図８に示すように、当該デッ
ドスペース７１に電源容量標準セル２２を配置した。か
かる配置とすることで、従来構成のブロック１１とブロ
ック全体の面積を変えることなく、効果的に電源容量セ
ルを配置させることができる。
【００２９】一般に、電源容量が大きければ大きい程、
電源インピーダンスが小さくなるため、電源ノイズを効
果的に抑制するためには可能な限り電源容量セルを配置
させた方が効果的である。しかし、一方ではブロック面
積には物理的な限界がある。本実施の形態２において
は、ブロック全体の面積を増やすことなく、電源容量セ
ルを追加することが可能となる。これは、電源容量標準
セル２２という標準セルを準備し、電源のデッドスペー
スの幅と電源容量標準セル２２の幅に基づいて配置可能
な電源容量標準セル２２の個数を計算し、可能な限り配
置することで、簡単に実現することができる。
電源インピーダンスが小さくなるため、電源ノイズを効
果的に抑制するためには可能な限り電源容量セルを配置
させた方が効果的である。しかし、一方ではブロック面
積には物理的な限界がある。本実施の形態２において
は、ブロック全体の面積を増やすことなく、電源容量セ
ルを追加することが可能となる。これは、電源容量標準
セル２２という標準セルを準備し、電源のデッドスペー
スの幅と電源容量標準セル２２の幅に基づいて配置可能
な電源容量標準セル２２の個数を計算し、可能な限り配
置することで、簡単に実現することができる。
【００３０】以上のように本実施の形態２によれば、新
規な電源容量標準セル２２を用意し、従来の方法により
自動配置配線を行う場合に必ず存在した各回路ブロック
のデッドスペース７１に電源容量標準セル２２を可能な
限り配置することで、ブロック全体の面積を増やすこと
なく電源インピーダンスを下げることができ、電源ノイ
ズを効果的に低減することが可能となる。
規な電源容量標準セル２２を用意し、従来の方法により
自動配置配線を行う場合に必ず存在した各回路ブロック
のデッドスペース７１に電源容量標準セル２２を可能な
限り配置することで、ブロック全体の面積を増やすこと
なく電源インピーダンスを下げることができ、電源ノイ
ズを効果的に低減することが可能となる。
【００３１】さらに、かかる方法を用いて設計された半
導体集積回路においては、電源ノイズが少なく、回路の
誤動作等が生じにくいことから、当該半導体集積回路を
種々のシステムや装置に適用することで、品質の高いシ
ステムや装置を提供することが可能となる。
導体集積回路においては、電源ノイズが少なく、回路の
誤動作等が生じにくいことから、当該半導体集積回路を
種々のシステムや装置に適用することで、品質の高いシ
ステムや装置を提供することが可能となる。
【００３２】なお、上述した実施の形態は本発明を例示
するものであって、本発明をこれに限定するものではな
い。また本発明の内容は、請求の範囲によってのみ限定
される。
するものであって、本発明をこれに限定するものではな
い。また本発明の内容は、請求の範囲によってのみ限定
される。
【００３３】
【発明の効果】以上のように、本発明にかかるＬＳＩ配
置方法によれば、従来の標準セルを用いたＬＳＩ設計に
おいて、ロジックゲートセルの負荷容量に応じた最適な
サイズの電源容量セルをロジックゲートセルの近傍に配
置することで、従来のＬＳＩ配置方法と比較して電源配
線のＬ成分を小さくすることができ、電源ノイズを効果
的に抑制することが可能となる。
置方法によれば、従来の標準セルを用いたＬＳＩ設計に
おいて、ロジックゲートセルの負荷容量に応じた最適な
サイズの電源容量セルをロジックゲートセルの近傍に配
置することで、従来のＬＳＩ配置方法と比較して電源配
線のＬ成分を小さくすることができ、電源ノイズを効果
的に抑制することが可能となる。
【００３４】また、本発明にかかるＬＳＩ配置方法によ
れば、クロック同期系のロジックゲートにのみ上記方法
を採用することで、面積ロスを最小限にすることがで
き、かつ、電源ノイズを効率的に抑制することが可能と
なる。
れば、クロック同期系のロジックゲートにのみ上記方法
を採用することで、面積ロスを最小限にすることがで
き、かつ、電源ノイズを効率的に抑制することが可能と
なる。
【００３５】さらに、本発明にかかるＬＳＩ配置方法に
よれば、従来存在した各回路ブロックのデッドスペース
に電源容量セルを配置することで、ブロック全体の面積
を増やすことなく電源インピーダンスを下げることがで
き、電源ノイズを低減することが可能となる。
よれば、従来存在した各回路ブロックのデッドスペース
に電源容量セルを配置することで、ブロック全体の面積
を増やすことなく電源インピーダンスを下げることがで
き、電源ノイズを低減することが可能となる。
【図１】 ＬＳＩブロック図
【図２】 ブロックの自動配置配線図
【図３】 本発明の実施の形態１にかかるＬＳＩ配置方
法における電源容量標準セルを備えた自動配置配線図
法における電源容量標準セルを備えた自動配置配線図
【図４】 本発明の実施の形態１にかかるＬＳＩ配置方
法における最適電源容量決定の説明図
法における最適電源容量決定の説明図
【図５】 ＣＭＯＳ半導体集積回路における電源容量の
構成の例示図
構成の例示図
【図６】 ＣＴＳ設計された回路の例示図
【図７】 従来の標準セルを用いた自動配置配線による
ブロックレイアウトの例示図
ブロックレイアウトの例示図
【図８】 本発明の実施の形態２にかかるＬＳＩ配置方
法における標準セルを用いた自動配置配線によるブロッ
クレイアウトの例示図
法における標準セルを用いた自動配置配線によるブロッ
クレイアウトの例示図
【図９】 従来のＣＭＯＳ集積回路の回路図
１ ＬＳＩ １１、１２、１３ 回路ブロック ２ 標準セル ２１ ロジックゲート標準セル ２２ 電源容量標準セル ２３ ＤＦＦ標準セル ２４ インバータ標準セル ４１ 負荷容量Ｃ１ ４２ 負荷容量Ｃ２ ４３ 電源容量Ｃｄ ７１ デッドスペース ９１ ＰＭＯＳトランジスタ・スイッチ ９２ ＮＭＯＳトランジスタ・スイッチ ９３ 接地電極 ９４ 電源容量 ９５ 負荷容量 ９６ 電源（Ｖｄｄ）パッド ９７ 電源（Ｖｓｓ）パッド ９８ 充電電流 ９９ 寄生インダクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 準 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山本 裕雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 里見 勝治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA05 5F038 AV06 BH03 BH19 CA03 CA05 CA07 CD02 CD06 CD14 DF11 DF14 EZ08 EZ20 5F064 AA04 BB02 BB19 BB37 CC12 CC23 DD10 DD14 EE43 EE44 EE45 EE52 EE54
Claims (4)
- 【請求項１】 標準セルの自動配置配線によるＬＳＩ設
計において、 電源容量セルを前記標準セルの一つとして備え、 前記電源容量セルについて、前記標準セルの一つである
各ロジックゲートセルの駆動負荷容量値に応じて容量値
を定め、前記各ロジックゲートセルの近傍に配置するこ
とを特徴としたＬＳＩ配置方法。 - 【請求項２】 前記電源容量セルの前記容量値を、前記
各ロジックゲートセルにおける前記駆動負荷容量値の略
２倍の大きさに設定する請求項１記載のＬＳＩ配置方
法。 - 【請求項３】 前記電源容量セルが、クロック同期で同
時変化する前記各ロジックゲートセルの近傍に配置する
請求項１記載のＬＳＩ配置方法。 - 【請求項４】 標準セルの自動配置配線によるＬＳＩ設
計において、 電源容量セルを前記標準セルの一つとして備え、 自動配置配線された各ブロックにおける標準セル未配置
領域に、前記電源容量セルを配置することを特徴とした
ＬＳＩ配置方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07992799A JP3450739B2 (ja) | 1999-03-24 | 1999-03-24 | Ｌｓｉ配置方法 |
| PCT/JP2000/001794 WO2000057470A1 (fr) | 1999-03-24 | 2000-03-23 | Procede pour disposer un circuit lsi |
| KR10-2000-7013241A KR100389235B1 (ko) | 1999-03-24 | 2000-03-23 | 대규모 집적회로 배치방법 |
| CNB008009791A CN1149657C (zh) | 1999-03-24 | 2000-03-23 | 大规模集成电路的配置方法 |
| EP00911324A EP1083598A4 (en) | 1999-03-24 | 2000-03-23 | METHOD FOR ARRANGING A LSI CIRCUIT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07992799A JP3450739B2 (ja) | 1999-03-24 | 1999-03-24 | Ｌｓｉ配置方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000277618A true JP2000277618A (ja) | 2000-10-06 |
| JP3450739B2 JP3450739B2 (ja) | 2003-09-29 |
Family
ID=13703955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07992799A Expired - Fee Related JP3450739B2 (ja) | 1999-03-24 | 1999-03-24 | Ｌｓｉ配置方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3450739B2 (ja) |
| KR (1) | KR100389235B1 (ja) |
| CN (1) | CN1149657C (ja) |
| WO (1) | WO2000057470A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055954A (ja) * | 2002-07-23 | 2004-02-19 | Nec Micro Systems Ltd | 半導体集積回路およびそのレイアウト方法 |
| US6732335B2 (en) | 2002-04-23 | 2004-05-04 | Oki Electric Industry Co., Ltd. | Semiconductor IC with an inside capacitor for a power supply circuit and a method of automatically designing the same |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
| US7334210B2 (en) | 2003-11-04 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of designing the same |
| JP2008053606A (ja) * | 2006-08-28 | 2008-03-06 | Fujitsu Ltd | 半導体装置のレイアウト方法およびレイアウトプログラム |
| US7480875B2 (en) | 2004-12-28 | 2009-01-20 | Panasonic Corporation | Method of designing a semiconductor integrated circuit |
| JP2010219256A (ja) * | 2009-03-16 | 2010-09-30 | Elpida Memory Inc | 半導体装置及び半導体装置の補償容量の配置方法 |
| CN102005451A (zh) * | 2009-08-28 | 2011-04-06 | 索尼公司 | 半导体集成电路 |
| JP2012123710A (ja) * | 2010-12-10 | 2012-06-28 | Nec Corp | 半導体装置の設計支援装置、キャパシタ配置方法、及びプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1294642C (zh) * | 2002-08-21 | 2007-01-10 | 矽统科技股份有限公司 | 电源杂讯的分析方法及降低方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682397B2 (ja) * | 1993-10-07 | 1997-11-26 | 日本電気株式会社 | セルベース設計半導体集積回路装置 |
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| JP3584693B2 (ja) * | 1996-09-18 | 2004-11-04 | 株式会社デンソー | 半導体集積回路 |
| JPH10107235A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Ltd | ゲートアレーｌｓｉの構成方法とこれを用いた回路装置 |
| JPH10284605A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 |
| JP2947222B2 (ja) * | 1997-05-23 | 1999-09-13 | 日本電気株式会社 | 半導体集積回路 |
-
1999
- 1999-03-24 JP JP07992799A patent/JP3450739B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-23 EP EP00911324A patent/EP1083598A4/en not_active Withdrawn
- 2000-03-23 WO PCT/JP2000/001794 patent/WO2000057470A1/ja active Application Filing
- 2000-03-23 KR KR10-2000-7013241A patent/KR100389235B1/ko not_active IP Right Cessation
- 2000-03-23 CN CNB008009791A patent/CN1149657C/zh not_active Expired - Fee Related
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| CN102005451B (zh) * | 2009-08-28 | 2013-02-27 | 索尼公司 | 半导体集成电路 |
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