JP4205662B2 - 半導体集積回路の設計方法 - Google Patents
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Description
また、上記半導体集積回路の設計方法において、前記容量セル位置決定手段は、前記電圧降下解析を行う工程で得られた前記電圧降下値を考慮したタイミング計算を行う工程を含む方法を実行し、前記重み付けを行う工程では、前記電圧降下値と前記タイミング計算を行う工程で得られた結果に基づいて電源容量挿入箇所に重み付けを行うものを含む。
また、上記半導体集積回路の設計方法において、前記容量セル位置決定手段は、前記半導体集積回路内に含まれる各インスタンスの動作時刻を算出する工程と、前記半導体集積回路内に含まれる各インスタンスの内、同時刻もしくは近傍時刻に動作する複数のインスタンスを抽出する工程と、前記抽出工程で抽出された前記複数のインスタンスが近傍に配置されている箇所を抽出する工程を含む方法を実行し、前記電源容量を挿入する工程は、前記抽出された箇所に優先的に電源容量を挿入するものを含む。
また、上記半導体集積回路の設計方法において、前記容量セル位置決定手段は、前記半導体集積回路内の各インスタンスの電圧降下を低減するために必要な容量を算出する工程と、容量挿入が必要な箇所に配置済みのインスタンスがある場合には、前記配置済みのインスタンスを容量挿入が必要な箇所以外の箇所に移動させる工程を含む方法を実行するものを含む。
また本発明は以下の態様も含む。
本発明の半導体集積回路の設計方法は、半導体集積回路の必要容量最適化に際し、セルの活性度を静的または動的に考慮し、IRドロップ(電圧降下)を最適化し、より高精度の容量最適化を測るものである。
すなわち、本発明の半導体集積回路の設計方法は、回路情報から、対象回路の各セルが活性状態にあるか否かを考慮して、電圧降下を最適化にするのに必要な必要総容量を算出する工程を含むことを特徴とする。
本発明は、非活性状態のトランジスタなどのセルが容量として作用するという事実に着目してなされたもので、この方法によれば、非活性状態のトランジスタの容量効果を考慮して電源容量の最適化を行なうことにより、静的あるいは動的な電源変動を安定化することができる。
この方法によれば、活性化率をパラメータとして非動作トランジスタの容量としての影響を考慮することにより、ネットリストに基づいてフロアプランなしに容量を適切なブロックに適切な量配置することができる。従って、電源の電圧変動を抑制するために挿入する電源容量の見積もり時に、回路活性率を考慮して全体で必要な容量成分を削減したり、セル動作タイミングを見積もって電源変動の激しい時間的な箇所を補強するためのみ必要な容量にしたりして、面積的なデメリットを削減し、前記容量見積もり時に配線負荷モデルを使用することにより、設計初期の段階にかつ短時間で処理が可能になる。
また、前記ネットリスト情報からレイアウト情報を生成し、あるいはさらにフロアプランを形成した後、さらに活性化率をパラメータとして非動作トランジスタの容量としての影響を考慮することにより、より精度良く容量を適切な位置に配置することができる。
この方法によれば、セル動作時間とセル消費電力と、セル活性化率とから動的消費電力情報を算出するようにしているため、より高精度の容量算出が可能となり、電源容量の最適化が効率よくかつ高精度に実現可能となる。
この方法によれば、前記非同時動作セルのセル内容量分を差し引いて挿入するようにしているため、不要な容量挿入を回避し、高精度で信頼性の高い容量最適化が可能となる。
この方法によれば、電流波形のピーク抑制のための制約値ではなく、総容量から重み付けにすることにより、面積に制限がある場合にも対応可能とすることができる。
この方法によれば、活性化率をパラメータとして非動作トランジスタの容量としての影響を考慮するとともにタイミングの厳しい箇所に重み付けが来るように制御することにより、容量を特に適切な位置に配置可能とすることができる。
この方法によれば、活性化率の高いセルや消費電力の大きいセルが電源の入り口に来るように制御することにより、容量を特に適切な位置に配置可能とすることができる。
この方法によれば、容量を挿入すべき箇所に、配置済みのセルを移動させることにより、占有面積を増大させることなく、適切な容量配置が可能となる。
また、場所を空けておくことにより、容量を適切な位置に容易に配置することが可能となる。
また、活性化率の高いところに配置することにより、電源容量を頻繁に活用できるため効果的である。
また、活性化率の高いところと低いところを混在させることにより、容量セルの配置が困難な場合に、近接したセルを利用し易いため効果的である。
また、同時スイッチングを考慮することにより、影響の大きい箇所に配置することができる。
この方法によれば、占有面積を増大することなく容易に容量の最適化が可能となる。
また、ネットリストから、あるいはレイアウト情報から、活性化率をパラメータとして非動作トランジスタの容量としての影響を考慮することにより、フロアプランなしあるいはフロアプラン後に活性化率をパラメータとして非動作トランジスタの容量としての影響を考慮することにより、より精度良く容量を適切な位置に配置することができる。
本実施の形態の半導体集積回路装置の設計方法は、ネットリスト情報中のセル活性化率およびセル動作時間を考慮し、電圧降下を最適化にするのに必要な必要総容量を算出して、容量セル位置を決定する工程を含むことを特徴とするものである。
図1は、本発明の実施形態に係る半導体集積回路の設計方法を実行する設計装置の構成を示すブロック図である。図1に示す設計装置は、電圧降下を最適化にするのに必要な必要総容量を算出して、容量セル位置を決定して、容量セルレイアウト情報305を出力するセル位置決定手段304を備えている。この設計装置のセル位置決定手段304には、単位容量セル情報303と、ネットリスト情報302と、インスタンス活性化率301と、必要に応じてセル動作時間情報306が入力される。
ネットリスト情報302は、設計対象となる半導体集積回路(以下設計対象回路)の回路網をあらわすデータである。この実施例では、論理否定・論理和・論理積のような論理を持つ論理ゲートを高さまたは幅を均一にしてレイアウトしたものである論理セルを、配線で結合した回路網を用いている。同一のネットリスト上で同じ論理を持つ論理セルが複数用いられるため、個々の論理セルはそれらを区別するために『インスタンス』と一般的に呼称されている。
インスタンス活性化率301は、個々の論理セルである各インスタンスの動作頻度である活性化率をあらわす。活性化率はたとえばクロック周期何回に対して、インスタンスの出力が何回変動するか、という割合で動作頻度を表す。好ましくは、クロック周期内の動作頻度の分布であらわすことにより、後述の実施例で示すように、より電源変動を安定化させるようなセル配置が可能となる。
ネットリスト情報302は、設計対象回路の回路網をあらわすデータである。たとえば図2に示すような設計対象回路が記憶されている。この例では、論理セルのインスタンスであるクロックバッファCK1、CK2、CK3、フリップフロップFF1、FF2、インバータINV1、INV2、INV3、INV4と、それらを接続する配線とから構成されている。また、電源配線のテクノロジ情報(電源配線の抵抗密度や配線間の材質の誘電率など)や、論理変化時に論理セルの消費する消費電流、論理変化をしないときの論理セルの電源とグラウンド間の容量値、各配線の持つ容量値、各インスタンスの変化時の変化時間(トランジション時間)が含まれている。
インスタンス活性化率301は、個々の論理セルであるインスタンスの動作頻度である活性化率をあらわす。図2に示すように、たとえば信号線w8、w9、w10、w11、w12はクロックと同期しているので200%、w1はクロック周期2回に1回変化するとすると、50%、w2、w3、w4、w5、w6、w7もクロックが変化するごとにFF1、FF2の入力から出力に信号が伝播するとすると50%、といったようにクロック周期何回に対して、インスタンスの出力が何回変動するか、という割合で動作頻度を表す。このような情報は、論理シミュレータを用いてあらかじめ調べておくことが可能である。
ここでは、まず実際の配置や配線を行っていないフロアプラン前の状態を想定しているので、電流波形を算出する際には、一般的に良く利用されている、大まかな回路規模と配置面積とファンアウト(出力端子に対する入力ピン数)の関係で表される負荷容量モデル(仮負荷モデル)によって、インスタンスが動作する時間及びインスタンス毎の消費電力を見積もることができる。これにより、実際のフロアプラン処理に着手する前に概略消費電力と必要電源容量を算出することができ、フロアプラン段階までに必要な容量セル領域を確保することが可能となる。
次に、差分電荷量Qから各ノードに必要な容量C=Q/Vを計算する(ステップ506)。
そして最後に、各インスタンスと、各ノードに必要な容量を、配置ツールを用いて配置する。配置ツールは一般的にP&Rツールと呼ばれるツールを使用することで容易に実現可能である(ステップ507)。ここで、図5に示すような電流波形をLSI全体に対してではなく、機能モジュール毎に算出するなど、より細かい単位で作成することにより、より高精度な電流波形の見積もりが可能となる。
なお、あらかじめセル位置決定手段304で容量を含むセルを最適配置する前に、概略配置(フロアプラン)を行っておくようにしてもよい。このときの装置構成およびこの方法のフローチャート図を図6及び図7に示す。
ここで、図7のフロアプランステップ601を追加するもので、この構成においては、メモリセルやソフトマクロセルの配置位置の決定と電源配線を行い、論理セルに関しては少なくとも概略配置まで行っておく。ここで、信号配線に関しての詳細配線等の処理は必要としない。この手段を用いる場合には、LSI全体におけるブロックの配置位置が概略ではあるが決定されるため、消費電力の分布の精度が上がる。また、電源抵抗や、動いていないセルの容量効果の影響をより正確に見積もることが可能となり、概略配置までの処理で処理時間的にも短時間で精度の高い見積もりを行なうことが可能となる。
また、本発明の実施の形態3では、図8にフローチャートを示すように、セル位置決定手段が各ノード周辺の非同時動作セルの抽出を行なうステップ701と、非同時動作セルの容量成分を必要容量から差し引くステップ702とを備えたことを特徴とするものである。
これは容量を適切な位置に配置可能で、非同時動作セル容量を考慮することにより挿入する電源容量数を削減し、容量セル挿入のための面積増加を抑制するという効果がある。
また、本発明の実施の形態4では、図9にフローチャートを示すように、セル位置決定手段が、活性化率に配線容量を乗じた値を非動作トランジスタの容量としてモデル化した後、トランジスタ数やネット数から余剰面積を求め、使用可能な総容量を決定するステップ801と、各ノードの電圧降下値と、ダイナミックな電流波形を計算した後、電圧降下値を基準として各ノードの重み付けを決定するステップ802と、各ノードに必要な容量を算出してノードと容量のテーブル値を出力するステップ803とを備えたことを特徴とする。
すなわち、ステップ801でトランジスタ数やネット数から余剰面積を求め、主な容量セルを構成する為に必要な面積と容量値の情報から挿入可能な総容量を決定する。次に、ステップ503で各ノードの電圧降下値とダイナミックな電流波形を計算し、ステップ802で電圧降下値を基準として、電圧降下値の大きいノードには優先的に電源容量が挿入されるように、各ノードの重み付けを決定する。そして続いて、ステップ803で重み付け×総容量から各ノードに必要な容量を計算し、ノードと容量のテーブルとして出力することにより、電流波形のピーク抑制のための制約値から決められた必要容量を全て挿入するのではなく、挿入可能総容量を重み付けにより効果的な位置に容量を挿入することができる。これは面積に制限がある場合に限られた容量を最大限有効活用することができるように挿入することが可能になる。
また、本発明の実施の形態5では、図10にフローチャートを示すように、電圧降下値・タイミングを基準として各ノードの電流量制約値を決定するようにしたことを特徴とするものである。
セル位置決定手段は、ステップ901で電圧降下値・タイミングを基準として各ノードの電流量制約値を決定する。このタイミング(セットアップタイミング・ホールドタイミング制約)を基準に重み付けを決定するステップでは、単に一般的に言う電圧降下を考慮しないSTAでのタイミングが厳しい箇所を指すのではなく、電圧降下を考慮した遅延値を用いてSTAを行った際に、タイミングが厳しく且つ電圧降下未考慮と比較して最もタイミングが劣化した部分の重み付けを重く設定する。
また、本発明の実施の形態6では、図11にフローチャートを示すように、活性化率の高いセルや単体消費電力が大きいセルをできるだけ電源入り口に近づけるように制御するステップ1001を付加したことを特徴とする。
図11に示すフローチャートのように、セル位置決定では、ステップ1001においてフロアプラン(仮レイアウト)時に活性化率の高いセルや単体消費電力が大きいセルをできるだけ電源入り口に近づけるように制御する。消費電力の比較的大きなセルをLSI中央領域から電源パッドに近づけることで、LSI中央領域へ流入する電流を削減することができる。これにより各電源ノードの電流値も削減されることから、ピーク電流も小さくなり、電流制約値を超える電流も減少することになる。ついで、ステップ505において算出される必要容量も減少する。このステップの追加により、LSI中央領域に必要な容量を削減することができ、LSIの全体面積の削減が可能となる。
また、本発明の実施の形態7では、図12にフローチャートを示すように、容量の必要箇所をシフトして場所をあけるステップ1101を含むことを特徴とする。
すなわち、図12に示すように、セル位置決定手段は、ステップ1101で容量の必要箇所をシフトして場所をあけるようにしており、図13(a)に示すように活性化率の高いセルや単体消費電力が大きいセルと、容量セル配置可能領域があった場合に、ステップ1101の処理を行った結果が図13(b)の矢印で示すように容量セル配置可能領域が消費電力の高いセル近傍に来るように論理セルの位置を移動させる。ここでは容量挿入が必要となる箇所と領域をあらかじめ算出することによって、その領域に存在しシフトが必要なセル数の算出を行なう。また、このシフトによってタイミング的に厳しくなる可能性があるセルについては移動禁止等のフラグを設定しておくことにより、タイミング的な違反の増加を抑制することができる。ここで、瞬間電流の変動が激しく、容量を実際に必要としている箇所の近傍に容量を配置することが可能となり、容量と供給先との間の抵抗値を低く抑えることができる。これにより、同一電流を供給するために必要な容量値をより低く抑えることが可能となり、容量挿入のための総面積の抑制が可能となる。
また、本発明の実施の形態8では、図14にフローチャートを示すように、活性化率の高い箇所の差分電荷量から各ノードに必要な容量C=Q/Vを計算し、ノードと容量のテーブルとして出力するステップ1401を付加したことを特徴とする。
このように、本実施の形態では、セル位置決定手段の動作ステップに、活性化率の高い箇所の差分電荷量から各ノードに必要な容量C=Q/Vを計算し、ノードと容量のテーブルとして出力するステップ1401を追加することにより、活性化率の高いところに配置することができる。これは高速動作で効果的である。
また、本発明の実施の形態9では、図15にフローチャートを示すように、差分電荷量の大きい箇所に活性化率の低いセルが配置されるよう再レイアウトし、レイアウト情報を出力することにより、活性化率の高いところと低いところを混在させるようにしたことを特徴とするものである。
また、本発明の実施の形態10では、図16にフローチャートを示すように、差分電荷量が大きくかつ同時スイッチングするノードに容量セルを作成し、レイアウト情報を出力するステップ1601を付加するようにしたことを特徴とする。
次に、このようにして生成したテーブルから同時スイッチングセル数及びそれに伴う必要容量量により重み付けを行い、容量セルを挿入する。
302 ネットリスト
303 単位容量セル情報
304 容量セル位置決定手段
305 容量セルレイアウト情報
306 セル動作時間情報
Claims (3)
- 半導体集積回路の設計方法であって、
データ読み込み手段によって、
データベースに記録された前記半導体集積回路のネットリスト情報を容量セル位置決定手段に読み込む工程と、
データベースに記録された前記半導体集積回路のインスタンス活性化率を容量セル位置決定手段に読み込む工程を含む方法を実行させ、
かつ、容量セル位置決定手段によって、
前記半導体集積回路に含まれる活性化状態のインスタンスに生じる電源電流値を算出する工程と、
前記半導体集積回路に含まれる非活性化状態のインスタンスに生じる容量値を算出する工程と、
前記ネットリスト情報に基づいて前記半導体集積回路内の余剰面積を求め、前記半導体集積回路に挿入可能な総容量値を算出する工程と、
前記活性化状態のインスタンスに生じる電源電流値を算出する工程で算出した電源電流値と、
前記非活性状態のインスタンスに生じる容量値を算出する工程で算出した容量値を用いて、前記半導体集積回路内の電圧降下解析を行う工程と、
前記電圧降下解析を行う工程で得られた電圧降下値に基づいて電源容量挿入可能箇所に重み付けを行なう工程と、
前記総容量値を算出する工程で算出した総容量値を上限として、前記重み付けを行う工程で定めた重みの大きい順に、電源容量挿入可能箇所に電源容量を挿入する工程を含む方法を実行させることを特徴とした半導体集積回路の設計方法。 - 請求項1記載の半導体集積回路の設計方法であって、
前記容量セル位置決定手段は、
前記電圧降下解析を行う工程で得られた前記電圧降下値を考慮したタイミング計算を行う工程を含む方法を実行し、
前記重み付けを行う工程では、前記電圧降下値と前記タイミング計算を行う工程で得られた結果に基づいて電源容量挿入箇所に重み付けを行うことを特徴とする半導体集積回路の設計方法。 - 請求項1記載の半導体集積回路の設計方法であって、
前記容量セル位置決定手段は、
前記半導体集積回路内に含まれる各インスタンスの動作時刻を算出する工程と、
前記半導体集積回路内に含まれる各インスタンスの内、同時刻もしくは近傍時刻に動作する複数のインスタンスを抽出する工程と、
前記抽出工程で抽出された前記複数のインスタンスが近傍に配置されている箇所を抽出する工程を含む方法を実行し、
前記電源容量を挿入する工程は、前記抽出された箇所に優先的に電源容量を挿入することを特徴とする半導体集積回路の設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004380271A JP4205662B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体集積回路の設計方法 |
US11/312,370 US7480875B2 (en) | 2004-12-28 | 2005-12-21 | Method of designing a semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004380271A JP4205662B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体集積回路の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006185323A JP2006185323A (ja) | 2006-07-13 |
JP4205662B2 true JP4205662B2 (ja) | 2009-01-07 |
Family
ID=36613255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004380271A Expired - Fee Related JP4205662B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体集積回路の設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7480875B2 (ja) |
JP (1) | JP4205662B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4967534B2 (ja) * | 2006-08-28 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置のレイアウト方法およびレイアウトプログラム |
JP5070785B2 (ja) * | 2006-09-26 | 2012-11-14 | 富士通セミコンダクター株式会社 | 回路設計方法及び回路設計システム |
US7600208B1 (en) * | 2007-01-31 | 2009-10-06 | Cadence Design Systems, Inc. | Automatic placement of decoupling capacitors |
JP4946573B2 (ja) * | 2007-03-30 | 2012-06-06 | 富士通セミコンダクター株式会社 | デカップリングセル配置方法及びデカップリングセル配置装置 |
JP5084380B2 (ja) * | 2007-07-17 | 2012-11-28 | 株式会社東芝 | 半導体設計装置および半導体回路 |
US8020129B2 (en) * | 2008-01-29 | 2011-09-13 | International Business Machines Corporation | Multiple voltage threshold timing analysis for a digital integrated circuit |
JP2009265773A (ja) * | 2008-04-22 | 2009-11-12 | Toshiba Corp | 半導体集積回路の設計方法 |
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JP5832759B2 (ja) * | 2011-02-24 | 2015-12-16 | 株式会社メガチップス | 半導体集積回路の設計方法 |
WO2012127784A1 (ja) * | 2011-03-24 | 2012-09-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置 |
US8352900B1 (en) * | 2012-01-24 | 2013-01-08 | International Business Machines Corporation | Analytic experimental estimator for impact of voltage-overshoot of voltage waveform on dielectric failure/breakdown |
US8578314B1 (en) | 2012-09-06 | 2013-11-05 | International Business Machines Corporation | Circuit design with growable capacitor arrays |
CN108604106B (zh) | 2016-02-08 | 2021-06-01 | 科欧罗基克斯有限公司 | 侧信道感知的自动布局和布线 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69311596T2 (de) * | 1992-02-27 | 1998-01-02 | Philips Electronics Nv | Integrierte CMOS-Schaltung |
JP3450739B2 (ja) | 1999-03-24 | 2003-09-29 | 松下電器産業株式会社 | Lsi配置方法 |
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JP3894535B2 (ja) | 2001-07-13 | 2007-03-22 | 松下電器産業株式会社 | 不要輻射解析方法および不要輻射解析装置 |
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US7278120B2 (en) * | 2004-07-23 | 2007-10-02 | Synplicity, Inc. | Methods and apparatuses for transient analyses of circuits |
-
2004
- 2004-12-28 JP JP2004380271A patent/JP4205662B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-21 US US11/312,370 patent/US7480875B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006185323A (ja) | 2006-07-13 |
US7480875B2 (en) | 2009-01-20 |
US20060143585A1 (en) | 2006-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071113 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071120 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080311 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 4 |
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