WO1997008752A1 - Dispositif semiconducteur mis - Google Patents

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WO1997008752A1
WO1997008752A1 PCT/JP1995/001691 JP9501691W WO9708752A1 WO 1997008752 A1 WO1997008752 A1 WO 1997008752A1 JP 9501691 W JP9501691 W JP 9501691W WO 9708752 A1 WO9708752 A1 WO 9708752A1
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mis
region
semiconductor
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Application number
PCT/JP1995/001691
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Inventor
Masafumi Miyamoto
Kazuo Yano
Yasuhiko Sasaki
Original Assignee
Hitachi, Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Definitions

  • the present invention relates to a MIS type semiconductor device, and more particularly to a pass transistor logic circuit or a selector circuit using a transistor formed in a thin film semiconductor layer on an insulating film.
  • the circuit power shown in Fig. 5 is known as a commonly used pass transistor logic circuit (K. Yano, et.al., IEEE Journal of Solid-State Cir Cuits, Vol. 25, No. 2, p P 388-395 (1990) ).
  • the logic circuit shown in Fig. 5 is formed on a so-called bulk semiconductor substrate, and the Ql and Q7 source Z drain regions of an n-type MOS transistor (NMOS) are connected to each other to form an output amplifier circuit.
  • NMOS n-type MOS transistor
  • the gate of Q1 is connected to the control signal input terminal C, and the gate of Q7 is connected to the inverted signal from the terminal C through the inverter.
  • the conventional pass transistor logic circuit described above operates at high speed with a small circuit area
  • the use of two NMOSs (Ql and Q7) in the selector circuit limits the reduction in circuit area.
  • the selector circuit is composed of NMOSs (Ql, Q7), one of the input signals C of the gates of the two NM ⁇ S (Ql, Q7) inputs the inverted control signal. Therefore, an inverter is required for this, and the area for this inverter increases. Further, in such a configuration, not only the circuit area but also the power consumption for driving the inverter increases.
  • FIG. 4 is a layout diagram of the conventional pass transistor logic circuit shown in FIG. 5, which was studied by the inventor prior to the present invention.
  • reference numeral 1 denotes a two-input selector circuit shown in FIG.
  • the N-type semiconductor region 2 and the gate electrode 4 constitute the selector circuits Q 1 and Q 7, and the N-type semiconductor region 2-6 and the gate electrode 4 constitute the control signal inverting inverter 13.
  • the PMOS constituting the inverter 13 is constituted by the P-type semiconductor region 3-6 and the gate electrode 4, and the N-type semiconductor region 2-1 and the P-type semiconductor region 3-1 and the gate electrode 4-
  • the output inverter 12 is constituted by 1, and each transistor is connected by the metal wiring 6.
  • the area of the element corresponding to the semiconductor region constituting the inverter 13 has increased.
  • the PMOS transistor must be formed on the upper side in the figure and the NMOS transistor must be formed on the lower side in the figure because of the formation of the p-well region, but since the number of NMOS transistors is larger than the number of PMOS transistors, the PMOS side As a result, an extra empty area is formed and an efficient layout cannot be achieved.
  • Japanese Unexamined Patent Publication No. Hei 6-13886 discloses that a transistor constituting a selector (corresponding to Ql and Q7 in FIG. 5) is formed by a PMOS and an NMOS. What constitutes is disclosed.
  • the PMOS gate potential is connected to the power supply, and a single-level input signal is applied to the output point of the selector circuit corresponding to the node d in FIG. When output, the potential at the output point goes low.
  • Substrate bias is applied as the bell approaches.
  • the threshold value rises due to the substrate bias effect, and the potential at the output point does not reach the complete ground level but remains at a potential substantially equal to the threshold voltage increased due to the substrate bias effect.
  • the NMOS transistor of the selector circuit using the pass transistor is connected to the ground, and when a high-level input signal is output to the output point, the potential of the output point approaches a high level.
  • a substrate bias is applied, and the potential at the output point increases only to a potential obtained by subtracting the threshold voltage increased by the substrate bias effect from the power supply voltage.
  • the amplitude of the output signal at the output point corresponding to the node d is a value obtained by subtracting the threshold values of both NMOS and PMOS, which have risen due to the body bias effect, from the power supply voltage.
  • the operating speed is extremely deteriorated under the power supply voltage (see Fig. 6 described later). For this reason, in a transistor simply formed on a bulk semiconductor substrate as in the conventional example, it is practically impossible to use both NMOS and PMOS as a selector circuit.
  • an object of the present invention is to provide a MIS type semiconductor device which satisfies demands for high speed operation and low power consumption while significantly reducing the area of a logic circuit using pass transistors.
  • Still another object of the present invention is to provide a layout of elements suitable for realizing the above-mentioned MIS semiconductor device.
  • an MIS type semiconductor device according to a representative embodiment of the present invention.
  • An output buffer circuit (1 2) having a common drain buffer region, wherein one of the source and drain regions of the first MISFET and one of the source and drain regions of the second MISFET are shared by the output buffer.
  • a gate electrode of the first MISFET and a gate electrode of the second MISFET are connected in common;
  • the first MISFET and the second MISFET are formed in a semiconductor base region (16, 17) formed on an insulating film (9).
  • the pass transistor logic circuit As described above, by forming the pass transistor logic circuit with the P-type MISFET and the N-type MISFET, an inverter for inverting the control signal is not required, thereby reducing the circuit area and the power consumption. it can. Furthermore, by forming the substrate on a so-called SOI substrate on an insulating film, it is possible to prevent a reduction in operating speed due to the substrate effect and to enable a high-speed operation even at a low power supply voltage.
  • the first input signal (X) is applied to the other source / drain region of the first MISFET
  • the second input signal (Y) is applied to the other source ⁇ drain region of the MIS FET
  • the first control signal (C 1) is commonly applied to the gate electrodes of the first and second MIS FETs. Is applied, and the first or second input signal is selectively transmitted to the first or second source / drain region according to the value of the first control signal. Can be configured.
  • the semiconductor base region includes a first region (16) and a second region (17) separated by an insulating film.
  • the first MISFET (Q 1) is formed in the first region
  • the second MISFET (Q 2) is formed in the second region
  • the first region is formed in the first region.
  • the inversion layer is formed in the channel region of the MIS FET
  • the depletion layer is completely depleted when the inversion layer is formed, and the inversion layer is formed in the channel region of the second MIS FET in the second region.
  • the semiconductor substrate region can be operated in a floating state, and a high-speed circuit operation can be realized without receiving a substrate bias effect.
  • the MIS type semiconductor device according to another representative embodiment of the present invention has an output amplifying inverter (12) and another latch (14) an inverter so that the amplitude of the output signal of the circuit can be sufficiently increased. That can be kept.
  • the gate electrodes of the MIS transistors (Ql, Q2) forming the selector are formed of a tungsten material, so that the two transistors can be connected to each other.
  • the threshold values can be made uniform, and the configuration is suitable for control by the common control signal (C1).
  • an MIS type semiconductor device electrically connects the plurality of semiconductor regions (16, 17) formed on the insulating film (9) with the plurality of semiconductor regions.
  • the second semiconductor region and the fourth semiconductor region are formed adjacent to each other in the first direction so as to planarly overlap with the power supply wiring, and the first gate electrode is The second gate electrode extends commonly on the first and second semiconductor regions, and the second gate electrode extends commonly on the third and fourth semiconductor regions.
  • One source 'drain region is connected to one source of the second MISFET.
  • the drain region is connected to the second gate electrode by a first metal wiring (6).
  • One source / drain region and one source / drain region of the fourth MISFET are connected by a second metal wiring (6-1), and the other source / drain region of the third MISFET is connected. Is connected to the ground wiring, and the other source / drain region of the fourth MISFET is connected to the power supply wiring.
  • the above-described logic circuit can be efficiently laid out on the SOI substrate.
  • a MIS semiconductor device includes a third n-type MIS FET formed in a fifth semiconductor region, which is one of the plurality of semiconductor regions.
  • the third good electrode is arranged adjacent to the second semiconductor region, the third good electrode is commonly extended on the fifth and sixth semiconductor regions, and one of the source electrodes of the third n-type MISF ET is provided.
  • the drain region is connected to one of the sources of the third p-type MISFET ⁇
  • the drain region is connected to the other source of the first n-type MISFET ⁇
  • the drain region is connected by the third metal wiring (6-2) It has been done.
  • a MIS semiconductor device includes a fourth n-type MISFET formed in a seventh semiconductor region, which is one of the plurality of semiconductor regions.
  • the fourth metal wiring is electrically connected to the first metal wiring and one of the source / drain regions of the fourth n-type MISFET and the fourth p-type MISFET. They are connected. According to the present invention, by adopting such a configuration, a selector circuit including the above-described latch inverter circuit (14) can be efficiently arranged.
  • FIG. 1 is a layout diagram showing a first embodiment which is a typical embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a first embodiment which is a typical embodiment of the present invention.
  • FIG. 3 is a view showing a process flow of a first embodiment which is a typical embodiment of the present invention.
  • FIG. 4 is a layout diagram examined by the inventor of the present invention based on a circuit diagram of a conventional example.
  • FIG. 5 is a circuit diagram showing a conventional example.
  • FIG. 6 is a diagram showing the drain voltage dependence of the gate delay time.
  • FIG. 7 is a layout diagram showing a second embodiment which is a typical embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a second embodiment which is a typical embodiment of the present invention.
  • FIG. 9 is a layout diagram showing a third embodiment which is a typical embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a second embodiment which is a typical embodiment of the present invention.
  • FIG. 11 is a layout diagram showing a fourth embodiment which is a typical embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing a fourth embodiment which is a typical embodiment of the present invention.
  • FIG. 13 is a layout diagram showing a fifth embodiment which is a typical embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a fifth embodiment which is a typical embodiment of the present invention.
  • MOS FET silicon MOS transistor
  • MISFET MOS transistor
  • the OS transistor and the p-type MOS transistor are distinguished by the direction of the arrow shown in the channel portion.
  • FIG. 1 A first embodiment of the present invention is shown in FIG. 1, FIG. 2 and FIG.
  • FIG. 2 is a circuit diagram showing a two-input selector according to the first embodiment of the present invention. No.
  • the circuit shown in FIG. 2 is a basic configuration of a so-called two-input selector using pass transistors, and a desired logic circuit can be formed by this basic configuration or by appropriately combining this basic configuration.
  • the n-type MOS transistor Q1 and the p-type MOS transistor Q2 are formed on a thin-film SOI substrate.
  • one of the source'drain terminal of Q1 and one of the source'drain terminal of Q2 are commonly connected, and the common connection point is an inverter which is an output amplification buffer. It is connected to 12 input terminals, and is configured so that an output signal can be obtained from the output terminal OUT from INVERK 12.
  • the other input X of the source and drain terminals of Q1 is supplied with the first input signal
  • the other input signal Y of the source and drain terminals of Q2 is supplied with the second input signal
  • the gate terminals C of Q1 and Q2 are supplied.
  • the circuit in Fig. 2 shows one of the signals X and Y input to the source and drain terminals X and Y of the N-type MOS transistor (NM ⁇ S) Q1 and the P-type MOS transistor (PMOS) Q2. Is selected by the control signal C1 directly connected to the gates of Q1 and Q2, and the inverted signal is output to the OUT terminal through the output amplification inverter.
  • C1 is at the high level, the signal at the X terminal is selected, and when it is at the single level, the signal at the Y terminal is selected.
  • the inverted signal is output to the OUT terminal through the inverter 12 of the output amplifier.
  • Q 1 and Q 2 are configured as n-type and p-type, respectively, even if the control signal C 1 is commonly supplied to each gate electrode, only one input signal is supplied to the inverter 12. This eliminates the need to invert the control signal as in the prior art.
  • this circuit becomes a logic circuit that operates as a two-input NAND circuit.
  • FIG. 1 is a layout diagram of the first embodiment formed on a thin-film SO 1 substrate, and FIG. 3 shows a manufacturing method thereof.
  • FIGS. 3 (a) to 3 (e) The cross-sectional view shown in FIG. 3 is AA ′ in FIG.
  • FIG. 3 (a) shows an SOI structure substrate on which the semiconductor device of the present invention is formed.
  • the SOI substrate has a thickness of about 400 on the semiconductor substrate 11 made of silicon single crystal.
  • An oxide film 9 which is an insulating film of nm is formed, and a thin film semiconductor layer 10 of about 100 nm serving as a base on which a MOS transistor is formed is formed thereon.
  • such a Si substrate can be thermally treated by bonding an Si (silicon) substrate having an oxide film formed thereon to another Si substrate, or by implanting oxygen ions into the Si substrate. Can be formed.
  • a protective oxide film 15 on the surface and an element isolation region 20 are formed by thermal oxidation.
  • the element isolation region 20 is a LO COS oxide film (local oxide film) formed by a so-called selective oxidation method.
  • the semiconductor regions .16 and 17 serving as bases are formed to a thickness of about 100 nm or less, and each have an impurity concentration of about 1 ⁇ 10 16 cm 3 . This is for controlling the semiconductor regions 16 and 17 to be completely depleted during the operation of the circuit, and by thus depleting the semiconductor regions to a floating state without applying a substrate potential to the semiconductor regions. This is to enable operation without being affected by the effect.
  • the element isolation region 1 is formed so as to be in contact with the insulating film 9 constituting the SOI substrate, so that the region for forming the transistor can be completely separated for each transistor to ensure electrical insulation. Can be done.
  • impurities for controlling the threshold are introduced into the region 16 where the n-channel MOS transistor is formed and the region 17 where the p-channel MOS transistor is formed.
  • the surface protective oxide film 15 protects the surface of the base when powerful impurities are introduced by ion implantation.
  • 2 ⁇ 10 12 cm 2 ion implantation of phosphorus at 30 keV is performed on the PMOS channel region 16 so as to obtain a desired threshold value.
  • boron is ion-implanted at 50 keV into 2 ⁇ 10 12 squared Z square cm.
  • a gate oxide film 7 of about 6 nm is formed by thermal oxidation.
  • tungsten is vapor-deposited on the entire surface and processed into a desired shape to form gate electrodes 4 and 4-1.
  • the work function between the high-concentration n-type silicon and the high-concentration p-type silicon is set so that the threshold values of NM OS and PMOS become the desired value (0.2 to 0.5 V in absolute value) with one gate material.
  • tungsten As a gate material, a polycrystalline silicon film into which impurities are introduced, or a laminated film of a polycrystalline silicon film and a metal material can be used.
  • the threshold voltage is lower when using n-type impurity-doped polycrystalline silicon as the NMOS gate electrode, and when using p-type impurity-doped polycrystalline silicon. (It fluctuates similarly in the case of PMOS, but the fluctuation is upside down as in the case of NMOS). Therefore, in order to match the threshold values of both MOSs, the work function between polycrystalline silicon with a high concentration of n-type impurity introduced and polycrystalline silicon with a high concentration of p-type impurity introduced must be determined. It is desirable to use W (tungsten) or the like for the gate electrode. In the case of this embodiment, since a control signal is applied to both transistors in common, it is necessary to control the value voltage to the same value.
  • TiN titanium nitride
  • Mo mobdenum
  • the tungsten used in the present embodiment is used. Is more preferable.
  • the source and drain regions of the MOS transistor are formed by ion implantation.
  • Arsenic is ion-implanted on the NMOS side at 3 O ke V at 2 ⁇ 10 15 square cm, and self-aligned using the gate electrode and isolation oxide film as a mask, the n + source / drain region 2 -Form one.
  • boron fluoride is ion-implanted at 30 keV at 2 ⁇ 10 15 square cm, and the p + source / drain region 3 is formed in a self-aligned manner.
  • an oxide film 8 is deposited in the same manner as in a normal wiring forming step, a contact hole 5 is processed, and then an anoremi is deposited and processed into a desired pattern.
  • the second-layer interlayer insulating film 16 and the second-layer metal wiring 17 are processed in the same manner and completed. If necessary, the third and fourth layers and wiring can be stacked.
  • FIG. 3 (e) shows a completed cross-sectional view of this embodiment, omitting the final passivation protective film and the like.
  • an NMOS and a PMOS are formed on a so-called SOI substrate, and these transistors form the circuit shown in FIG.
  • FIG. 1 shows a layout diagram of the present embodiment. 1 in FIG. 1 shows the layout when the two-input selector circuit shown in FIG. 2 is formed on a semiconductor substrate as a semiconductor integrated circuit.
  • FIG. 1 shows one layout diagram of a two-input selector circuit, a desired logic circuit can be obtained by appropriately arranging and wiring a plurality of selector circuits in accordance with this layout.
  • a cell 1 which is one unit circuit block is constituted by a two-input selector circuit, another cell is constituted in another 1-1 part on the right side of the drawing, and a cell row is arranged in a horizontal direction in the drawing. Is configured.
  • channel regions 101 and 102 extending in the horizontal direction are formed at the upper and lower portions of the cell column, and wiring 103, 104, 105, etc. are provided between cells and between cell columns. (Note that the wirings 102 to 105 in the figure are only schematic and detailed description is omitted. The wiring of the channel region 102 is also the same. Omitted).
  • Fig. 1, 2 and 2-1 are n-type semiconductor regions serving as source and drain regions of n-type MOS, and 3 and 3-1 are p-type semiconductor regions serving as source and drain regions of p-type MOS.
  • Reference numerals 4 and 4-1 denote gate electrodes of the MOS transistors, which are formed on the semiconductor substrate through a relatively thin gate insulating film 7 by tungsten, polycrystalline silicon, or a laminated film of polycrystalline silicon and silicide.
  • Reference numerals 6 and 6-1 denote metal wirings, which are formed of a metal material containing aluminum as a main component or the like on a wiring layer on which a gate electrode is formed via an interlayer insulating film. Further, as described above, the unit circuits and the like shown in FIG.
  • cell row 1 are repeatedly arranged in a row in the left-right direction of the drawing to form a so-called cell row. Further, a plurality of cell rows are formed as wiring areas between the cell rows. It is arranged and wired in the vertical direction of the drawing via the channel regions 101 and 102 to form a desired logic circuit.
  • the semiconductor region 2 is a semiconductor region constituting the n-type MOS transistor Q1 shown in FIG. Q 1 is configured as one of the switches of the selector circuit, and is configured so that the input signal X is supplied to the drain region of the semiconductor region 2 via the output of the adjacent cell or the wiring of the channel region. You. Further, a gate electrode 4 is formed on the semiconductor region 2, and a control signal C1 is supplied from outside the two-input selector circuit 1 via a contact through a contact.
  • the semiconductor region 3 is a semiconductor that constitutes the p-type MOS transistor Q2 shown in FIG.
  • the input signal Y is supplied to the drain region, and the control signal C 1 is supplied via the gate electrode 4.
  • the control signal C1 can be commonly supplied to both transistors without inversion, so that the gate electrode 4 is common to both transistors even in the layout. It can be that of.
  • the gate electrode 4 extends in the vertical direction with respect to the semiconductor regions 2 and 3 arranged vertically in the figure, and extends on both semiconductor regions.
  • the semiconductor regions 2-1 and 3-1 and the gate electrode 4-1 form an n-type MOS and a p-type MOS which form the inverter circuit 12 in FIG.
  • the gate electrode serving as the input of the inverter circuit 12 is connected in common with the source areas of Q1 and Q2 forming the selector, and extends in common on both semiconductor areas. Further, a portion corresponding to the drain region in both semiconductor regions is connected in common by the metal wiring 6-1 so that the output OUT can be taken out. This output is wired so that V, which is the input signal of another selector circuit, becomes a control signal as necessary.
  • wiring (V cc, GND) for supplying the power supply voltage V cc and the ground potential GND as the reference potential to the circuit extends above and below the basic circuit forming the cell in the horizontal direction of the drawing.
  • the power supply wiring and the ground wiring 6 are configured to extend along the cell row so that they can be shared by the above-described cell row.
  • the power supply voltage wiring V cc is arranged so as to overlap the p-type semiconductor region 3-1 in a plane so as to supply the power supply voltage and the ground potential to the inverter circuit 12, and the p-type semiconductor region 3 is connected via the contact hole. -Connected to one.
  • the ground potential wiring G-ND is arranged so as to overlap the n-type semiconductor region 2-1 in a plane, and is connected to the n-type semiconductor region 2-1 via a contact hole.
  • these wirings are connected to the semiconductor region 2 or 3.
  • the metal wirings 6 and 61, the power supply voltage wiring Vcc, and the ground potential wiring GND are formed in the same wiring layer.
  • the semiconductor regions 3-1 and 2-1 are spaced apart in the vertical direction in the figure. This is to ensure a contact space between the metal wiring 6 and the gate electrode wiring 4-1 between both regions. Also, the semiconductor regions 3-1 and 3 are H! The semiconductor regions 2-1 and 2 are arranged adjacent to each other in the left-right direction, and the semiconductor regions 3 and 2 have the same spacing as the semiconductor regions 3-1 and 2-1. It is arranged with.
  • the two-input selector portion using Ql and Q2 can be formed with a simple layout similar to a normal CMOS inverter, and an inverter for forming an inverted signal is not required, so that an extremely small area is required. Can be formed.
  • FIG. 4 is a layout diagram of the conventional two-input selector circuit shown in FIG. 5 studied by the inventor using a standard layout method.
  • the same reference numerals as those in FIG. 1 denote the same parts, and a detailed description thereof will be omitted. Comparing FIG. 4 with FIG. 1, it is clear that a two-input selector circuit that realizes the same circuit function can be realized with an area of approximately 1 ⁇ 2.
  • Fig. 6 shows the voltage dependence of the gate delay time (the delay time from the signal input to the output of the two-input selector circuit), with the horizontal axis representing the power supply voltage of the circuit and the vertical axis representing the gate delay. Shows time.
  • Fig. 6 (1) shows the characteristics of the circuit composed of nMOS on the Balta substrate described at the beginning of the conventional example
  • Fig. 6 (2) shows the characteristics of the circuit described on the second example of the conventional example. This shows the characteristics of a circuit formed using NMOS and PMOS
  • FIG. 6-3 shows the characteristics of the circuit according to the present embodiment. As is clear from FIG.
  • the threshold value can be reduced and the junction capacitance can be reduced, so that the gate delay time is about 30% as compared with the conventional example 1. It is possible to increase the speed. Also, in the conventional example 2, the delay time is rapidly increased at a low power supply voltage, and the present invention can also achieve a higher speed.
  • FIG. 7 shows a layout diagram of this embodiment
  • FIG. 8 shows a circuit diagram thereof.
  • FIG. 8 shows a three-input selector circuit in which the two-input selector circuit shown in FIG. 2 is connected in two stages.
  • a description of parts that are the same as in the first embodiment will be omitted, and different parts will be mainly described.
  • FIG. 7 other cells and channel regions are not shown, but can be configured in the same manner as in the first embodiment.
  • the NMOS transistors Q 3 and Q 1 and the PMOS transistors Q 4 and Q 2 are each formed on the S 0 I substrate as shown in FIG. 3 and formed by the method shown in FIG. 3. Is what you can do.
  • Q 3 and Q 4 have one of their source and drain terminals connected in common, and the other of their source and drain terminals receive input signals L and M, and a control signal C 2 is commonly shared by the gate electrodes. It is configured to receive.
  • Q 1 and Q 2 are also configured such that one source / drain terminal is commonly connected and a control signal C 1 is commonly supplied to a gate electrode.
  • the other source / drain terminal of Q1 which is one of the transistors constituting the 2-input selector, is connected to the commonly connected source / drain terminals of Q3 and Q4, and the other of Q2
  • the source ⁇ drain terminal is configured to receive another input signal N.
  • one of the signals input to the input terminals L and M of the source Z drain regions of Q 3 and Q 4 is first selected by the control signal input to the C 2 terminal, and Is output.
  • one of the input to the node e and the input to the N terminal is selected by the control signal input to the C1 terminal, and the inverted signal is output to the OUT terminal through the inverter 12 of the output amplifier.
  • a desired logic circuit can be realized by supplying appropriate signals to the input signal and the control signal.
  • FIG. 7 shows a layout diagram of the circuit shown in FIG. As shown in FIG.
  • semiconductor region 3 is a P-type semiconductor region forming transistor Q2
  • semiconductor region 2 is an N-type semiconductor region forming transistor Q1
  • semiconductor region 3-1 forms inverter 12
  • the P-type semiconductor region and the semiconductor region 2-1 are N-type semiconductor regions that also constitute the inverter 12. This is the same as the layout diagram of the two-input selector circuit shown in FIG. 2.
  • the semiconductor regions 2-2 and Q4 forming the semiconductor regions Q3 and Q4 are formed in the two-input selector circuit.
  • a region 3-2 and 4-2 forming a common gate electrode are added.
  • the semiconductor regions 3-2 and 2-2 are formed continuously to the left of the semiconductor regions 3 and 2, and the gate electrode 4-2 extends in the vertical direction in the drawing, and Q 3 and The source / drain regions of Q4 are commonly connected by metal wiring 6-2, and are also connected to the source / drain regions of Q1.
  • the semiconductor regions 3-1 and 2-1 are arranged without an interval corresponding to the contact space. For this reason, the circuit area constituting the cell 1 is reduced, and the useless space between the semiconductor regions 3 and 2 as in the first embodiment can be eliminated.
  • the semiconductor regions 2 and 3 are connected to the gate electrode wiring 4-1 by connecting the semiconductor regions 2 and 3 with the metal wiring 6, and the metal wiring 6 and the gate electrode 4-1 are different from the metal wiring 6.
  • the three-input selector circuit of the present embodiment can also be configured by an arrangement in which a contact space is provided between the semiconductor regions 3-1 and 2-1 as shown in FIG. In this case, it is not necessary to use the second wiring layer 17 in the cell, so that the degree of freedom when wiring between cell columns is performed in the second layer can be increased.
  • the semiconductor regions 3-2 and 2-2 are arranged adjacent to the semiconductor regions 3 and 2 and on the side opposite to the semiconductor regions 3-1 and 2-1.
  • the semiconductor regions 3-2, 2-2, and 2 can be arranged close to each other, and the metal wiring 6-2 can be connected efficiently over a short distance.
  • FIG. 9 a third embodiment of the present invention is shown in FIG. 9 and FIG.
  • the case where the present invention is applied to the four-input selector circuit shown in FIG. 10 will be described.
  • portions that are the same as those in the first and second embodiments will not be described, and different portions will be mainly described.
  • FIG. 9 other cells and channel regions are omitted, but can be configured in the same manner as in the first embodiment.
  • the selector circuit shown in FIG. 10 includes an NMOS transistor Q3 and a PMOS transistor. It comprises a two-input selector circuit composed of a star Q4, a two-input selector circuit composed of a NMOS transistor Q5 and a PMOS transistor Q6, and a selector circuit for selecting their outputs.
  • the NMOS transistor and the PMOS transistor constituting the selector circuit are each formed on an SOI substrate and can be formed by the process shown in FIG.
  • Transistors Q3 and Q4 have one source / drain terminal connected in common, and the other source / drain terminals are supplied with input signals L and M, respectively.
  • the control signal C2 is commonly connected to each gate electrode.
  • Q3 and Q4 are transistors of different conductivity types, an inverter for inverting the control signal is not required, and the control signal is applied to the gate electrodes of both transistors in common. I have.
  • Transistors Q5 and Q6 have one source / drain terminal connected in common, and the other source / drain terminals are supplied with input signals 0 and P, respectively.
  • a control signal C3 is commonly applied to each gate electrode.
  • Transistors Q 1 and Q 2 also have one source and drain connected in common, but the other source 'drain of Q 1 is connected to the common connection point of Q 3 and Q 4 and the other of Q 2 The source ⁇ drain terminal is connected to the common connection point of Q5 and Q6.
  • the outputs of a two-input selector composed of NMOS, Q5, PMOS, and Q6 are further connected to the inputs of the source / drain regions of Q2 in the second embodiment.
  • One of the signals input to the input terminals 0 and P of the source / drain regions of Q5 and Q6 is first selected by the control signal input to the C3 terminal, and is output to the node f.
  • the input terminals of the source and drain regions of Q3 and Q4 one of the signals input to M is selected by the control signal input to the C2 terminal, and output to the node e .
  • one of the input of the node e and the input of the node ⁇ is selected by the control signal input to the C1 terminal, and an inverted signal is output to the OUT terminal through the inverter 12 of the output amplifier.
  • a desired logic circuit can be realized by supplying appropriate signals to the input signal and the control signal.
  • FIG. 9 shows a layout when the four-input selector circuit of this embodiment is formed on an SOI substrate.
  • FIG. The layout diagram of this embodiment has a form in which a two-input selector is further added to the left side of the layout of the three-input selector circuit in FIG.
  • the semiconductor region 2-3 is an n-type semiconductor region forming an n-type MOSQ5
  • the semiconductor region 3-3 is a p-type semiconductor region forming a p-type MOSQ6
  • 4-3 is a control signal common to Q5 and Q6. This is the gate electrode to be supplied.
  • the semiconductor regions 23 and 3-3 are commonly connected by the metal wiring 6-3, and at the same time, are connected to the semiconductor region 3 forming Q2.
  • a two-input selector is added to the left of the second embodiment, and an inverter for inverting the control signal of C3 is not required.
  • An input selector can be formed.
  • the semiconductor regions 3, 3-2, 3-3 are arranged on a substantially straight line S, and the semiconductor region 3-1 protrudes upward in FIG. .
  • the semiconductor regions 3-1 and 2-1 are vertically separated from each other in the figure, and the metal wiring 6-3 and the power supply are separated. This is to allow a sufficient margin between the wiring Vcc and the margin margin.
  • the circuit area in the vertical direction increases by the amount of the contact space between the metal wiring 6 and the gate electrode 4-1.However, wiring outside the cell must be performed using the metal wiring of the second layer as shown in Fig. 7.
  • a circuit for selecting an arbitrary number of inputs is formed by further adding a two-input selector to the input terminal in the same manner as in the second or third embodiment. It can be formed simply by adding another two-input selector on the left side of this embodiment, and it can be formed extremely simply and with a small area. Can be.
  • FIG. 11 shows a planar structure of a fourth embodiment in which the basic circuit of the present invention is combined
  • FIG. 12 is a circuit diagram thereof.
  • the circuit shown in Fig. 12 realizes the desired logic by adding a two-input selector circuit composed of transistors Q7 and Q8 and an inverter 12 to the input terminal M of the three-input selector circuit shown in Fig. 8. Circuit.
  • a description of parts that are the same as those of the first to third embodiments will be omitted, and different parts will be mainly described.
  • FIG. 11 the illustration of other cells and channel regions is omitted, but the configuration can be the same as in the first embodiment.
  • the inverter circuit (semiconductor area 2) extends in the horizontal direction with respect to the layout of the selector circuit shown in FIG. -4 and 3-4, the gate electrode 4-4) and the selector circuit (semiconductor regions 2-3 and 3-3, the gate electrode 4-3) are added, and the metal wiring (6-3, It can be realized by connecting according to 6-4).
  • a logical combination can be achieved by simply arranging and connecting the basic selector circuit and the inverter circuit in the horizontal direction. Can be realized.
  • FIG. 13 has a configuration in which a latch circuit is provided in the output amplification inverter 12 of the first embodiment shown in FIGS. 1 to 3.
  • description of portions that are the same as in the first to fourth embodiments will be omitted, and different portions will be mainly described.
  • FIG. 13 other cells and channel regions are not shown, but can be configured in the same manner as in the first embodiment.
  • the two-input selector circuit in Fig. 14 connects the input of a latch inverter 14 (consisting of a CMOS transistor) to the output of an inverter 12 for output amplification, and outputs the output to an inverter 1. It is configured to connect to node c which is the input of 2. Also, NMO S? ⁇ ! 03
  • the gate width of the FET is sufficiently smaller than that of the inverter 12 It is configured not to hinder the movement of the inverter 12. It should be noted that a similar effect is obtained even if the gate length of the inverter 14 is increased. However, at the same time, an increase in gate capacitance and the like are caused.
  • the latch inverter 14 when the latch inverter 14 is not provided, there is a possibility that the voltage of the node c becomes lower than the power supply voltage by the threshold value of NMOS, even when the value of the node c is at the high level.
  • the threshold value of NMOS when a high-level signal substantially equal to the power supply voltage is input to the input signal X and a similar high-level signal is applied as the control signal C1, the output voltage is changed from the input signal X to the NM OSFETQ1. The voltage drops by the threshold voltage. Therefore, when the power supply voltage is low, or when such a selector circuit is configured in multiple stages, the driving force of the inverter 12 is weak and the operation tends to be slow.
  • the latching inverter 14 since the latching inverter 14 is formed, the value of the output terminal OUT becomes low level and the output of the inverter 14 becomes high level, and the PMO constituting the inverter 14 becomes The node c is fully charged to the power supply voltage by the SFET and rises to the power supply voltage. Therefore, the voltage loss due to the threshold voltage of the transistor can be compensated by the inverter 14 as in the present embodiment, and the operation of the inverter 12 can be accelerated. Similarly, when a low-level signal is input to the input terminal Y of the PMOSQ 2 and a low-level control signal is also input to the gate electrode, the potential of the node c is similarly grounded by the NMOS transistor of the inverter 14. It can be lowered to the potential. -Next, Fig. 13 shows the layout that realizes this circuit.
  • a latch inverter 14 is formed on the right side of the layout shown in FIG.
  • the inverter 14 includes a semiconductor region 2-5 forming an n-type MOS, a semiconductor region 3-5 forming a p-type MOS, and a gate electrode 4-5 commonly formed by both transistors.
  • the semiconductor regions 2-5 and 3-5 are configured to have a smaller width in the vertical direction in the figure than the other semiconductor regions (for example, 2 and 3) in order to reduce the gate width of both transistors.
  • the metal wiring for supplying the power supply voltage Vcc and the ground power GND is accordingly protruded.
  • the gate electrode 4-5 which is the input of the inverter 14 is the output of the inverter circuit 12 Connected to the metal wiring 6-1.
  • a semiconductor region serving as a drain region of both transistors serving as an output of the inverter 14 is commonly connected by an umbrella wiring 6-4.
  • the connection between the output of the inverter 14 and the common connection point of the transistors Q1 and Q2 is made by the metal wiring 19 via the contacts 18 and 18-5. Since the metal wiring 17 extends in the horizontal direction in the drawing, the second-layer metal wiring which is a wiring layer different from the metal wiring 6-1 etc. so as not to overlap with the metal wiring 6-1 etc. It consists of.
  • a pass transistor logic circuit with a small increase in delay time even at a low voltage can be realized, and can be formed in a small area with an extremely simple layout.
  • an example of a two-input selector circuit is shown.
  • adding a selector circuit to the left in FIG. A selector circuit can be configured.
  • the output amplification inverter circuits 12 are arranged for each of the number of selector circuits (for example, two or three) to compensate for the reduction in drive capability due to the serial connection of the selector circuits. Is provided corresponding to the inverter circuit 12 to compensate for the output of the selector circuit. Therefore, in the other embodiments, the same effect as that of the present embodiment can be obtained by providing the inverter circuit for latching of the present embodiment in addition to the inverter circuit for output amplification.
  • the MIS type semiconductor device uses a transistor formed on a thin-film SOI substrate and uses two transistors of a two-input selector circuit. One of the transistors is set to PMOS, and the control signal input to the gate is made common to the other transistor (NMOS).
  • the underside of the channel regions 16 and 17 of the transistor formed on the so-called thin film SOI is covered with the insulating film 9 and thus connected to any potential. Not in a so-called floating state. Therefore, the body bias effect is extremely small, and the threshold value is almost constant regardless of the source potential. Even if PMOS is used for one transistor of the two-input selector as in the circuit in Fig. 2, the single-level signal input to PMOS is applied to node C. When the output is made, only the threshold when the substrate bias is not applied and the potential corresponding to the value remain.
  • the SOI transistor can lower the threshold voltage without increasing the leakage current by taking advantage of the rapid subthreshold characteristics, so that the voltage remaining at the node c is lower than when a bulk substrate is used. Become smaller. For the above reason, by using PMOS for one transistor of the two-input selector circuit formed on the SOI, the area can be reduced by eliminating the need for an inverter for generating an inverted signal. In addition, power consumption can be reduced as an inverter is not required.
  • an inverter for generating an inverted signal input to the gate of the two-input selector circuit is not required, and the area can be reduced.
  • power consumption can be reduced by eliminating the need for an inverter, and higher speeds can be achieved by taking advantage of the high drive current and low junction capacitance of SOI transistors.
  • the present invention can be widely used for logic circuits formed by semiconductor integrated circuits.

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Description

明 細 書
M I S型半導体装置 技術分野
本発明は M I S型半導体装置に係り、 特に絶縁膜上の薄膜半導体層に形成され たトランジスタを用いたパス トランジスタ論理回路あるいはセレクタ回路に関す るものである。 背景技術
論理回路の高速化、 低消費電力化等の要求から、 いわゆるパス トランジスタを 用いた論理回路あるいはセレクタ回路の研究が行われている。
従来、 一般的に用いられていたパス トランジスタ論理回路として第 5図に示す 回路力知られている (K. Yano, et. al. , IEEE Journal of Solid-State Cir Cuits, Vol. 25, No. 2, pP388-395 (1990) ) 。 第 5図の論理回路は、 いわゆるバルク半導 体基板上に形成され、 n形 MO S トランジスタ（NMO S )の Q l、 Q 7 のソー ス Zドレイン領域が互いに接続されて出力増幅回路としての CMO S (相補型 M O S回路） のインバータの入力に接続される。 Q 1のゲートは制御信号入力端子 Cに接続され、 Q 7のゲートには端子 Cからインバ一タを通して反転された信号 が接続される。 Q 1、 Q 7のソース Zドレイン領域の入力端子 X、 Yに入力さ れた信号の一方が、 端子 Cに入力された制御信号により選択されてインバ一タで 反転および出力増幅された後、 O U T端子に出力される。 この回路で C端子に X 端子と同じ入力を入れると 2入力 N A N D として機能する。 このパストランジス タ基本ゲートを組み合わせた論理回路は通常の CM O S の N A N D 回路などを 組み合わせた論理回路よりも少ない面積で、 かつ高速に動作することが知られて いる。 発明の開示
上述した、 従来のパス トランジスタ論理回路は、 回路面積が小さく高速で動作 することを考慮したものではあるが、 セレクタ回路に 2つの NMOS (Q l、 Q 7) を用いているため、 回路面積の削減には限界がある。 すなわち、 セレクタ回 路を NMOS (Q l、 Q 7) で構成しているため、 2つの NM〇S (Q l、 Q 7) のゲートの入力信号 Cの一方は制御信号を反転して入力する必要があり、 そのた めのインバータが必要で、 このインバータ分の面積が増加するものである。 また、 このような構成では、 回路面積だけでなく、 インバ一タを駆動する分の消費電力 も増加する。
第 4図には、 第 5図に示した従来のパストランジスタ論理回路のレイァゥト図 であり、 本発明に先立ち発明者が検討したものである。 図中 1が第 5図に示す 2 入力セレクタ回路である。 N型半導体領域 2及びゲート電極 4によりセレクタ回 路を構成する Q 1及び Q 7が構成され、 N型半導体領域 2 - 6及びゲート電極 4 により制御信号反転用インバ一タ 13を構成する NMO Sが構成され、 P型半導 体領域 3 - 6及びゲート電極 4によりインバ一タ 13を構成する PMOSが構成 され、 N型半導体領域 2 - 1及 P型半導体領域 3 - 1及びゲート電極 4 - 1によ り出力用ィンバ一タ 12が構成され、 各トランジスタを金属配線 6により接続し ている。 図から明らかなように、 インバータ 13を構成する半導体領域の分素子 の面積が増大している。 また、 ゥエル領域を作成する関係上 PMO Sは図中の上 側に、 NMOS トランジスタは図中の下側に形成する必要があるが、 NMOS ト ランジスタの数が PMOS トランジスタの数より多いため PMOS側に余分な空 き領域が形成され効率的なレイアウトができなくなる。
これに対し、 上述の制御信号反転用のィンバ一タを取り除く技術として特開平 6 - 13886号公報には、 セレクタを構成するトランジスタ （第 5図の Ql、 Q 7に相当） を PMOSと NMOSにより構成するものが開示されている。
しかしながら、 単に、 いわゆるバルタ基板上に PM〇 Sと NMO Sからなるセ レクタ回路を構成することは以下の問題点があり事実上不可能であることを本発 明者は見いだした。
すなわち、 従来のようにバルク基板を用いたトランジスタの場合には PMOS のゥエル電位は電源に接続されており、 口一レベルの入力信号が第 5図のノード dに該当するセレクタ回路の出力点に出力されるときに該出力点の電位がローレ O 7/0 752
ベルに近づくに連れ基板バイアスが印加されることになる。 このため、 基板バイ ァス効果によりしきい値が上昇し、 該出力点の電位は完全なグランドレベルに成 らずに基板バイアス効果で上昇したしきい値電圧にほぼ等しい電位が残ることに なる。 また、 パストランジスタを用いたセレクタ回路の NM O Sのゥエル電位は グランドに接続されており、 ハイレベルの入力信号が上記出力点に出力されると きに上記出力点の電位がハイレベルに近づくにつれて基板バイアスが印加される ことになり、 上記出力点の電位は電源電圧から基板バイアス効果により上昇した しきい値電圧を差し引いた電位までしか上昇しない。 従って、 この場合には、 ノ 一ド dに相当する出力点め出力信号の振幅は電源電圧から基板バイアス効果によ り上昇した NM O S、 P M O S双方のしきい値を引いた値となり、 特に低電源電 圧下では動作速度は極端に劣化する （後述する第 6図参照） 。 このため、 従来例 のように単純にバルク半導体基板上に形成したトランジスタでは、 セレクタ回路 として NM O S、 P M O Sの双方を用いることは実質的に不可能である。
また、接合容量の低減等を考慮し、 いわゆる S O I (セミコンダクタ一♦オン · インシュレータ） 基板上にパス トランジスタ回路を構成した例が 1 9 9 2年電子 情報通信学会春期大会 C 5 6 0の第 5 - 1 8 1項に記載されているが、 セレクタ 回路に NM O Sを用いたものであり、 制御信号反転用ィンバ一タに起因する回路 面積の増加及び消費電力の増加については何等考察されていない。
以上説明したように、 回路面積の低減及び高速動作の特性を生かすパストラン ジスタ論理回路であるが、 従来技術のいずれを考慮しても更なる回路面積の低減 及び高速動作の双方を満足する論理回路を実現できないことは、 本発明者の考察 から明らかである。
従って、 本発明の目的は、 パストランジスタを用いた論理回路の面積を大幅に 削減するとともに高速化さらには低消費電力化の要求を満たす M I S型半導体装 置を提供することにある。
さらに本発明の他の目的は、 上記 M I S型半導体装置を実現するに当たり好適 な素子のレイァゥトを提供することにある。
さらなる本発明の目的は、 本願の明細書及び図面から明らかになるであろう。 上記の目的を達成するために、 本発明の代表的な形態による M I S型半導体装 置は、 第 1導電型の第 1の MI S FET (Q 1) と、 上記第 1導電型と異なる導 電型である第 2導電型の第 2の M I S FET (Q 2) と、 入力端子を有する出力 バッファ回路 （1 2) とを有し、 上記第 1の MI SFETの一方のソース . ドレ ィン領域と上記第 2の M I S F E Tの一方のソース · ドレイン領域とは共通に上 記出力バッファ回路の入力端子に接続され、 上記第 1の MI SFETのゲート電 極と上記第 2の M I S F ETのゲ一ト電極とは共通に接続され、
上記第 1の M I S FE T及び上記第 2の M I S F E Tは、 絶縁膜 （ 9 ) 上に形成 された半導体基体領域 （16、 1 7) に形成される。
このように、 パストランジスタ論理回路を P型 M I S F ETと N型 M I S F E Tとにより構成することにより制御信号反転用のィンバ一タを不要とし、 回路面 積の削減及び消費電力の低減を達成することができる。 さらに絶縁膜上の 、わゆ る S O I基板に形成することにより基板効果による動作速度の低下を防ぎ低い電 源電圧においても高速な動作を可能とすることができる。
また、 本発明の他の代表的な形態による MI S型半導体装置は、 上記第 1の M I SFETの他方のソース . ドレイン領域には第 1の入力信号 （X) が印加され、 上記第 2の M I S FETの他方のソース ♦ ドレイン領域には第 2の入力信号（Y) が印加され、 上記第 1及び第 2の MI S FETのゲート電極には共通に第 1の制 御信号 （C 1) が印加され、 該第 1の制御信号の値により上記第 1又は第 2の入 力信号が選択的に上記第 1又は第 2のソース ♦ ドレイン領域に伝達されることに よりいわゆる 2入力セレクタ回路を構成することができるものである。
また、 本発明の他の代表的な形態による MI S型半導体装置は、 上記半導体基 体領域は絶縁膜により分離された第 1の領域 （1 6) と第 2の領域 （1 7) とを 有し、 上記第 1の M I S FET (Q 1 ) は上記第 1の領域に、 上記第 2 M I S F ET (Q 2) は上記第 2の領域に形成され、 上記第 1の領域は、 上記第 1の Ml S FETのチャネル領域に反転層が形成される時に完全に空乏化されるよう構成 され、 上記第 2の領域は、 上記第 2の MI S FETのチャネル領域に反転層が形 成される時に完全に空乏化されるよう構成されることにより、 上記半導体基体領 域をフローティング状態で動作させることができ、 基板バイアス効果を受けずに 高速な回路動作が実現できるものである。 また、 本発明の他の代表的な形態による M I S型^導体装置は、 出力増幅用ィ ンバータ （1 2) の他のラッチ用 （14) インバータを有することにより、 回路 の出力信号の振幅を十分に保つことができるものである。
また、 本発明の他の代表的な形態による M I S型半導体装置は、 セレクタを構 成する MI S トランジスタ （Q l、 Q 2) のゲート電極をタングステン材料によ り構成することにより両トランジスタのしきい値を揃えることができ、 共通の制 御信号 （C 1) による制御に好適な構成とされている。
また、 本発明の他の代表的な形態による M I S型半導体装置は、 絶縁膜 （9) 上に形成された複数の半導体領域 （16、 1 7) と、 上記複数の半導体領域を電 気的に分離する分離絶縁膜 （1) とを有し、 上記複数の半導体領域の一つである 第 1の半導体領域に形成された第 1の n型 MI SFET (2) と、
上記複数の半導体領域の一つである第 2の半導体領域に形成された第 1の p型 M I SFET (3) と、 上記複数の半導体領域の一つである第 3の半導体領域に形 成された第 2の n型 MI SFET (2 - 1 ) と、 上記複数の半導体領域の一つで ある第 4の半導体領域に形成された第 2の p型 MI SFETと （3 - 1) 、 電源 配線 （Vc c) と、 接地配線 （GND) と、 第 1及び第 2のゲート電極配線 （4、 4 - 1) とを有し、 上記電源配線は第 1の方向に延在され、 上記接地配線は該電 源配線と略平行に延在され、 上記第 1の半導体領域及び第 3の半導体領域は上記 接地配線と平面的に重なるように、 上記第 1の方向に隣接して形成され、 上記第 2の半導体領域及び第 4の半導体領域は上記電源配線と平面的に重なるように、 上記第 1の方向に隣接して形成され、 上記第 1のゲ一ト電極は上記第 1及び第 2 の半導体領域上に共通に延在され、 上記第 2のゲ一ト電極は上記第 3及び第 4の 半導体領域上に共通に延在され、 上記第 1の M I S FETの一方のソース ' ドレ イン領域と上記第 2の M I SFETの一方のソース ♦ ドレイン領域と上記第 2の ゲート電極とは第 1の金属配線 （6) により接続され、 上記第 3の MI S FET の一方のソース · ドレイン領域と上記第 4の M I S F E Tの一方のソース . ドレ イン領域とは第 2の金属配線 （6 - 1) により接続され、 上記第 3の MI SFE Tの他方のソース · ドレイン領域は上記接地配線と接続され、 上記第 4の MI S FETの他方のソース · ドレイン領域は上記電源配線と接続されてなるものであ る。
このような構成により、 上述した論理回路を効率的に SO I基板上にレイァゥ トすることができる。
また、 本発明の他の代表的な形態による M I S型半導体装置は、 上記複数の半 導体領域の一つである第 5の半導体領域に形成された第 3の n型 M I S FET
(2 - 2) と、 上記複数の半導体領域の一つである第 6の半導体領域に形成され た第 3の p型 MI S FETと （3 - 2) 、 第 3のゲート電極配線 （4 - 2) ) と を有し、 上記第 5の半導体領域は、 上記第 1の方向に上記第 1の半導体領域と隣 接して配置され、 上記第 6の半導体領域は、 上記第 1の方向に上記第 2の半導体 領域と隣接して配置され、 上記第 3のグート電極は上記第 5及び第 6の半導体領 域上に共通に延在され、 上記第 3の n型 M I S F ETの一方のソース · ドレイン 領域と上記第 3の p型 MI S FETの一方のソース ♦ ドレイン領域と上記第 1の n型 M I S F ETの他方のソース ♦ ドレイ ン領域とは第 3の金属配線 （6 - 2) により接続されてなるものである。 このようにセレクタ回路を構成するトランジ スタを隣接して配置してゆくことにより、 3入力以上のセレクタ回路を簡単な配 置により形成することができるものである。
また、 本発明の他の代表的な形態による M I S型半導体装置は、 上記複数の半 導体領域の一つである第 7の半導体領域に形成された第 4の n型 M I S F ET
(2 - 5) と、 上記複数の半導体領域の一つである第 8の半導体領域に形成され た第 4の p型 M I S FET (3 - 5) と、 第 4のゲ一ト電極配線 (4 - 5) と、 第 4の金属配線とを有し （6 - 5) 、 上記第 7の半導体領域は、 上記第 1の方向 に上記第 3の半導体領域と隣接して配置され、 上記第 8の半導体領域は、 上記第 1の方向に上記第 4の半導体領域と隣接して配置され、 上記第 4のゲート電極は 上記第 7及び第 8の半導体領域上に共通に延在され、 かつ、 上記第 2の金属配線
(6) と接続され、 上記第 4の金属配線は、 上記第 1の金属配線と上記第 4の n 型 M I S FET及び上記第 4の p型 M I S FETの一方のソース · ドレイン領域 と電気的に接続されてなるものである。 本発明によれば、 このような構成をとる ことにより上述したラッチ用インバ一タ回路 （14) を含むセレクタ回路を効率 的に配置することができる。 図面の簡単な説明
第 1図は本発明の代表的な形態である第 1の実施例を示すレイァゥト図である。 第 2図は本発明の代表的な形態である第 1の実施例を示す回路図である。
第 3図は本発明の代表的な形態である第 1の実施例のプロセスフロ一を示す図 である。
第 4図従来例の回路図を基に本発明の発明者が検討したレイァゥト図である。 第 5図は従来例を示す回路図である。
第 6図はゲート遅延時間のドレイン電圧依存性を示す図である。
第 7図は本発明の代表的な形態である第 2の実施例を示すレイアウト図である。 第 8図は本発明の代表的な形態である第 2の実施例を示す回路図である。
第 9図は本発明の代表的な形態である第 3の実施例を示すレイアウト図である。 第 1 0図は本発明の代表的な形態である第 2の実施例を示す回路図である。 第 1 1図は本発明の代表的な形態である第 4の実施例を示すレイァゥト図であ る。
第 1 2図は本発明の代表的な形態である第 4の実施例を示す回路図である。 第 1 3図は本発明の代表的な形態である第 5の実施例を示すレイァゥト図であ る。
第 1 4図は本発明の代表的な形態である第 5の実施例を示す回路図である。 発明を実施するための最良の形態
以下、 本発明を実施するための代表的な形態を実施例として示す。
なお以下、 シリコン M O S トランジスタ （M O S F E T) を用いて説明するが 他の半導体材料を用いた M I S型トランジスタ （M I S F E T ) でも動作原理は -同じであり、 同様に本発明が適用できるものである。 また、 回路図中では n形 M
O Sトランジスタと p型 MO S トランジスタとをチャネル部分に示す矢印の向き にて区別して示す。
本発明の第 1の実施例を第 1図、 第 2図及び第 3図に示す。
第 2図は本発明の第 1の実施例である 2入力セレクタを示す回路図である。 第 2図に示される回路は、 パス トランジスタを用いたいわゆる 2入力セレクタの基 本構成であり、 この基本構成により、 あるいはこの基本構成を適宜組み合わせる ことにより、 所望の論理回路が形成できるものである。
第 3図（e)に示すように、 n形 MOS トランジスタ Q 1と p形 MOS トランジス タ Q2 とは、 薄膜 SO I 基板上に形成さている。 第 2図に示すように、 Q 1のソ —ス ' ドレイン端子の一方と Q 2 のソース ' ドレイン端子の一方は共通に接続さ れ、 かかる共通接続点が出力増幅用バッファであるインバ一タ 12入力端子に接 続され、 インバーク 12から出力端子 OUTから出力信号が得られるよう構成さ れる。 Q 1のソース ' ドレイン端子の他方 Xには第 1の入力信号が供給され、 Q2 のソース · ドレイン端子の他方 Yには第 2の入力信号が供給され、 Q 1及び Q 2 のゲート端子 C 1 には共通に制御信号が供給される。 なお、 以下説明の便宜上、 各端子の名称と各端子に供給される信号とを共通の参照符号を用いて説明する。 第 2図の回路は、 N形 MOS トランジスタ（NM〇S )Q 1、 P形 MO Sトラ ンジスタ（PMOS ) Q 2 のソ一ス · ドレイン端子 X、 Yに入力された信号 X、 Y の一方が Q 1、 Q 2 のゲートに直接接続された制御信号 C 1により選択され、 出 力増幅用のインバータを通して反転増幅された信号が OUT端子に出力される。 C 1がハイレベルの時は X端子の信号が、 口一レベルの時は Y端子の信号が選択 され、 出力増幅器のインバ一タ 1 2を通してその反転信号が OUT端子に出てく る。 本実施例では、 Q 1及び Q 2がそれぞれ n形及び p形にて構成されるため、 制御信号 C 1 が共通に各ゲート電極に供給されても、 一方の入力信号のみがイン バータ 12へ供給されることになり、 従来技術のように制御信号を反転させる必 要がなくなる。 ここで、 C 1端子に X端子と同じ入力信号を入れれば、 この回路 は 2入力 NAND回路として動作する論理回路となる。
薄膜 SO 1 基板上に形成した第 1の実施例のレイァゥト図を第 1図に、その製 造方法を第 3図に示す。
まず、 本実施例にかかる半導体装置の形成方法を第 3図（a)〜（e)を用いて説明 する。 なお、 第 3図に示す断面図は第 1図の A - A' である。
第 3図 （a) は、 本発明の半導体装置が形成される SO I構造の基板である。 SO I基板は、 シリコン単結晶にて構成される半導体基板 1 1上に厚さ約 400 nmの絶縁膜である酸化膜 9が形成されており、 その上に MOS トランジスタが 形成される基体となる約 100 nmの薄膜半導体層 10がある。 特に制限されな いが、 かかる S〇 I基板は酸化膜を形成した S i (シリコン） 基板と他の S i 基 板とを張り合わせることにより、 あるいは、 S i 基板に酸素イオンを打ち込み熱 処理を加えることにより形成することができる。
次に第 3図 （b) 示すように、 表面の保護酸化膜 15と素子分離領域 20を熱 酸化で形成する。 素子分離領域 20はいわゆる選択酸化法により形成される LO COS 酸化膜 （局所酸化膜） である。 基体となる半導体領域.16及び 1 7は 10 0 nm以下程度の膜厚に形成され、 それぞれ 1 X 1016 c m 3程度の不純物濃 度とされる。 これは回路の動作時に半導体領域 16、 1 7が完全空乏化するよう 制御するためであり、 このように半導体領域を空乏化させフローティング状態と することにより半導体領域に基板電位を印可せずに基板効果の影響をうけない状 態での動作を可能とするためである。 また、 素子分離領域 1は SO I基板を構成 する絶縁膜 9と接触するように形成され、 これにより トランジスタを形成する領 域を個々のトランジスタごとに完全に分離し電気的な絶縁を確保することができ る。 素子分離領域 1及び表面保護酸化膜 1 5を形成した後に、 nチャンネル MO S トランジスタが形成される領域 16及び pチャネル MOSトランジスタが形成 される領域 1 7にしきい値制御用の不純物導入を行う。 表面保護酸化膜 1 5は力 かる不純物導入をイオン打ち込みで行う場合に基体表面を保護するものである。 本実施例においては、 PMOS のチャネル領域 16には、 所望のしきい値とな るようにリンを 30 k eV で 2 X 10の 12乗 平方 c mのイオン打ち込みを 行う。 NMOS のチャネル領域 1 7にはボロンを 50keVで 2 X 10の 12乗 Z平 方 cm のイオン打ち込みを行う。
その後第 3図 （c) に示すように、 表面保護酸化膜 1 5を除去した後、 約 6 n mのゲート酸化膜 7を熱酸化により形成する。 次、 にタングステンを全面に蒸着 して所望の形状に加工してゲート電極 4、 4 - 1を形成する。 本実施例では NM OS と PMOS のしきい値を 1つのゲート材料で所望の値 （絶対値で 0.2から 0.5 V) になるように高濃度 n形シリコンと高濃度 p 形シリコンの中間の仕事 関数を持つタングステンを用いた。 ゲート材料としては、 不純物を導入した多結晶シリコン膜あるいは、 多結晶シ リコン膜と金属材料との積層膜を用いることもできる力 仕事関数の関係により、
NMOSのゲ一ト電極として n型不純物を導入した多結晶シリコンを用いる場合 にはそのしきい値電圧が低くなり、 p型不純物を導入した多結晶シリコンを用い る場合にはそのしきい値電圧が高くなる （PMO Sの場合も同様に変動するが、 変動は NMO Sの場合と上下逆になる） 。 従って、 両 MOSのしきい値を合致さ せるためには、 高濃度の n型不純物を導入した多結晶シリコンと高濃度に p型不 純物を導入した多結晶シリコンとの中間の仕事関数を有する W (タングステン） 等をゲート電極に用いることが望ましい。 本実施例の場合には、 両トランジスタ に共通に制御信号が印加されるため、 しき 、値電圧を同じ値に制御することが必 要となる。 なお、 タングステンと同等の仕事関数を有する材料である T i N (窒 化チタン） 、 Mo (モリブデン） を用いることもできるが、 抵抗の小ささ等を考 盧すれば本実施例で用いたタングステンがより好適である。
次に第 3図 （d) に示すように、 MOS トランジスタのソ一ス♦ ドレイン領域 をイオン打ち込みにより形成する。 NMOS側には砒素を 3 O k e Vで 2 X 1 0 の 1 5乗ノ平方 cm のイオン打ち込みを行ない、 ゲート電極及び素子分離用酸化 膜をマスクとして自己整合的に、 n+ソースノドレイン領域 2 - 1を形成する。 P MO S にはフッ化ボロンを 30 k eV で 2 X 1 0の 1 5乗ノ平方 c m のイオン 打ち込みを行ない、 同様に自己整合的に、 p+ソース/ドレイン領域 3を形成する。 次に第 3図 （e) に示すように、 通常の配線形成工程と同じよ-うに酸化膜 8を 堆積し、 コンタク ト穴 5を加工後、 ァノレミを蒸着し、 所望のパターンに加工して 金属配線 6、 6 - 1とする。 さらに 2層目の層間絶縁膜膜 1 6、 2層目の金属配 線 1 7も同様に加工して完成する。 必要があればさらに 3層目、 4層目と配線を 積み上げることももちろん可能である。
このようなプロセスを経ることにより、 本実施例の半導体集積回路を形成する ことが可能となる。 第 3図 （e) は最終的なパッシベーシヨン保護膜等は省略し ているが、 本実施例の完成断面図を示している。 図から明らかなように、 本例で はいわゆる SO I 基板上に NMOS と PMOS とが形成され、これらトランジス タにより第 2図に示した回路が形成される。 本実施例のレイアウト図を第 1図に示す。 第 1図の 1は、 前述した第 2図に示 された 2入力セレクタ回路を半導体集積回路として半導体基板上に形成する際の レイァゥトを示すものである。 第 1図では 2入力セレクタ回路 1つのレイァゥト 図を示しているが、 このレイァゥトに従い複数個のセレクタ回路を適宜配置し配 線することにより所望の論理回路を得ることのできるものである。本実施例では、 2入力セレクタ回路で 1つの単位回路ブロックであるセル 1が構成され、 その図 面右側に他の 1 - 1部分に他のセルが構成され、 図中の左右方向にセル列が構成 される。 また、 セル列の上部及び下部には左右方向に延在されたチャネル領域 1 0 1、 1 0 2が形成され、 セル間及びセル列間を配線 1 0 3、 1 0 4、 1 0 5等 により配線するよう構成されている （なお、 図中の配線 1 0 2〜1 0 5は概略を 示すものであり詳細の記載は省略している、 また、 チャネル領域 1 0 2の配線も 同様に省略している） 。
第 1図の 2、 2 - 1は n形 M O Sのソース · ドレイン領域となる n型半導体領 域、 3、 3 - 1は p形 MO Sのソ一ス · ドレイン領域となる p型半導体領域、 4、 4 - 1は各 M O S トランジスタのゲート電極であり半導体基板上に比較的薄いゲ 一ト絶縁膜 7を介してタングステン、 多結晶シリコンまたは多結晶シリコンとシ リサイドとの積層膜等で形成される。 また、 6、 6 - 1は金属配線でありゲート 電極が形成される配線層の上に層間絶縁膜を介してアルミニウムを主成分とする 金属材料等により形成される。 また上述したように、 第 1図に示した単位回路等 が図面の左右方向に列状に繰り返し配置されいわゆるセル列が形-成され、 さらに、 複数のセル列がセル列間の配線領域となるチャネル領域 1 0 1、 1 0 2を介して 図面の上下方向に配置配線され所望の論理回路を構成する。
半導体領域 2は、 第 2図で示した n形 M O Sトランジスタ Q 1を構成する半導 体領域である。 Q 1はセレクタ回路の一方のスィッチとして構成され、 半導体領 域 2の内ドレイン領域となる領域には入力信号 Xが隣接するセルの出力またはチ ャネル領域の配線を介して供給されるよう構成される。 また、 半導体領域 2上に はゲート電極 4が形成されコンタク トを介し 2入力セレクタ回路 1の外部からチ ャネル領域を介して制御信号 C 1が供給される。
半導体領域 3は、 第 2図で示した p形 M O S トランジスタ Q 2を構成する半導 体領域であり、 同様に入力信号 Yがドレイン領域に供給され、 制御信号 C 1がゲ —ト電極 4を介して供給される。 本実施例では； Q 1と Q 2とのチャネル導電型 が異なっているため、 制御信号 C 1は反転することなく共通に両トランジスタに 供給できるため、 レイァゥトにおいてもゲート電極 4を両トランジスタに共通の ものとすることができる。 本実施例では、 図中上下に配置された半導体領域 2、 3に対しゲート電極 4が上下方向に延び、 両半導体領域上に延在されている。 また、 半導体領域 2 - 1、 3 - 1およびゲート電極 4 - 1により第 2図のイン バータ回路 1 2を構成する n形 M O S及び p形 M O Sが構成される。 インバ一タ 回路 1 2の入力となるゲート電極はセレクタを構成する Q 1及び Q 2のソ一ス領 域と共通に接続されるとともに、 両半導体領域上に共通に延在される。 また、 両 半導体領域の内ドレイン領域に相当する部分は金属配線 6 - 1により共通に接続 され出力 O U Tが取り出せるように構成される。 この出力は必要により他のセレ クタ回路の入力信号ある V、は制御信号となるよう配線される。
さらに、 本実施例では、 回路に電源電圧 V c c 及び基準電位である接地電位 G N Dを供給する配線 （V c c、 G N D ) がセルを形成する基本回路の上下に図面 の左右方向に延在するよう配置されている。 この電源配線及び接地配線 6は上述 したセル列で共用できるようセル列に沿って延在するよう構成される。 ここでは、 ィンバータ回路 1 2に電源電圧及び接地電位を供給するよう、 電源電圧配線 V c c は p形半導体領域 3 - 1と平面的に重なるよう配置され、 コンタク トホールを 介して p型半導体領域 3 - 1に接続されている。 接地電位配線 G-N Dは、 同様に、 n型半導体領域 2 - 1に平面的に重なるように配置され、 n形半導体領域 2 - 1 にコンタクトホールを介し接続されている。 セレクタ回路により実現する論理に よって入力信号を電源電圧 V c c または接地電位 G N Dに固定する場合には、半 導体領域 2又は 3にこれらの配線が接続される。 なお、 本実施例においては、 金 属配線 6及び 6 一 1、 電源電圧配線 V c c、 接地電位配線 G N Dは同一の配線層 にて形成されている。
本実施例によれば、 半導体領域 3 - 1と 2 - 1とは図中の上下方向に離間して 配置されている。 これは、 両領域の間に金属配線 6とゲート電極配線 4 - 1との コンタクトスペースを確保するためである。 また、 半導体領域 3 - 1と 3とは H! 中の左右方向に隣接して配置され、 半導体領域 2 - 1と 2とも左右方向に隣接し て配置され、 半導体領域 3と 2の間も半導体領域 3 - 1と 2 - 1と同様な間隔を もって配置されている。
このように本実施例によれば、 Q l 、 Q 2 を用いた 2入力セレクタ部分は通常 の C M O S インバータと同様な単純なレイアウトで形成でき、 反転信号形成用の ィンバータも不要なため極めて小さな面積で形成することができる。
第 4図は、 第 5図に示す従来の 2入力セレクタ回路を標準的なレイァゥト方法 により本発明者が検討したレイアウト図である。 第 4図については、 第 1図と同 等な参照符号を付しており、 詳細な説明は省略する。 第 4図と第 1図とを比較す ると、 同様な回路機能を実現する 2入力セレクタ回路がほぼ 1ノ 2の面積にて実 現できることが明らかである。
また、 第 6図にはゲート遅延時間 （2入力セレクタ回路の信号入力から出力ま での遅延時間） の電圧依存性を示す図であり、 横軸に回路の電源電圧を、 縦軸に ゲート遅延時間を示して有る。 第 6図の 1は従来例の始めに述べたバルタ基板上 に n M O Sにて構成した回路の特性を示すものであり、 第 6図の 2は従来例の 2 番目に述べたバルタ基板上に NMO S及び P MO Sを用いて形成した回路の特性 を示すものであり、 第 6図の 3は本実施例による回路の特性を示すものである。 第 6図から明らかなように、 S O I基板を用いる本発明では低しきい値化、 接 合容量の低減が可能であるため、 従来例である 1と比較してゲート遅延時間を 3 0 %程度高速化することが可能となる。 また、 従来例である 2は低電源電圧で遅 延時間が急速に増加し、 これに対しても本発明は高速化を達成することができる ものである。
次に、 本発明の第 2の実施例を説明する。 第 7図に本実施例のレイアウト図、 第 8図にその回路図を示す。
第 8図に示す回路図は、 第 2図に示した 2入力セレクタ回路を 2段に接続した 3入力セレクタ回路を示している。 なお、 本実施例の説明においては、 第 1の実 施例と一致する部分については説明を省略し、 異なる部分を中心に説明する。 ま た、 第 7図においては、 他のセルやチャネル領域の記載を省略しているが第 1の 実施例と同様に構成できるものである。 PC J 5/
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NM O S トランジスタ Q 3、 Q 1及び P MO S トランジスタ Q 4、 Q 2はそれ ぞれ図 3にて示したように S 0 I基板上に形成されており、 第 3図に示した方法 により形成することができるものである。 Q 3と Q 4とはそのソース · ドレイン 端子の一方が共通に接続されるととに、 そのソース · ドレイン端子の他方に入力 信号 L、 Mをうけ、 ゲート電極に共通に制御信号 C 2を受けるよう構成されてい る。 また、 Q 1及び Q 2も同様に一方のソース · ドレイン端子が共通に接続され、 ゲート電極に制御信号 C 1が共通に供給されるよう構成される。 ここで、 2入力 セレクタを構成する一方のトランジスタである Q 1の他方のソース · ドレイン端 子は上述の Q 3及び Q 4の共通接続されたソース · ドレイン端子に接続され、 Q 2の他方のソース ♦ ドレイン端子には別の入力信号 Nが供給されるよう構成され ている。
このように本実施例では Q 3、 Q 4のソース Zドレイン領域の入力端子 L、 Mに入力された信号の一方が、 まず C 2端子に入力される制御信号により選択さ れ、 Q 1 に出力される。 次に、 C 1端子に入力される制御信号により、 ノード e の入力と N端子への入力の一方が選択されて出力増幅器のインバータ 1 2を通し て反転信号が O U T端子へ出力される。 本実施例においても、 入力信号及び制御 信号に適当な信号を供給することにより所望の論理回路を実現することができる。 第 7図には、 第 8図に示した回路のレイアウト図を示す。 第 7図に示すように 半導体領域 3はトランジスタ Q 2を構成する P型半導体領域、 半導体領域 2はト ランジスタ Q 1を構成する N型半導体領域、 半導体領域 3 - 1はインバータ 1 2 を構成する P型半導体領域、 半導体領域 2 - 1は同じくインバータ 1 2を構成す る N型半導体領域である。 これは、 図 2に示した 2入力セレクタ回路のレイァゥ ト図と同様であり、 本実施例では、 この 2入力セレクタ回路に Q 3を構成する半 導体領域 2 - 2及び Q 4を構成する半導体領域 3 - 2及び共通のゲート電極を構 成する 4 - 2が付加された形態となる。半導体領域 3 - 2及び 2 - 2はそれぞれ、 半導体領域 3及び 2の左方向に連続して形成され、 ゲート電極となる 4 - 2は図 中の上下方向に共通に延在され、 Q 3及び Q 4のソース · ドレイン領域は金属配 線 6 - 2により共通に接続されるとともに、 Q 1のソース · ドレイン領域に接続 されている。 本実施例においては、 半導体領域 3 - 1と 2 - 1とは第 1の実施例の場合と異 なり、 コンタク トスペース分の間隔を取らずに配置している。 このため、 セル 1 を構成する回路面積は低減し、 第 1の実施例にあつたような半導体領域 3と 2の 間の無駄なスペースを解消することができる。 半導体領域 2及び 3とゲ一ト電極 配線 4 - 1との接続は、 半導体領域 2と 3とを金属配線 6により接続し、 金属配 線 6とゲート電極 4 - 1とを金属配線 6と異なった配線層である 2層目の配線層 を用いた金属配線 1 7及び金属配線 6 - 6により接続している。 このような本実 施例によるレイァゥト及び配線の方式は他の実施例においても同様に適用できる ものである。 また、 本実施例の 3入力セレクタ回路においても、 第 1図に示すよ うに半導体領域 3 - 1と 2 - 1との間にコンタク トスペースを設ける配置によつ ても構成することができる。 この場合には、 第 2層目の配線層 1 7をセル内にて 用いる必要がないため、 セル列間の配線を第 2層で行う場合の自由度を大きくと ることができる。
また、 本実施例においては、 半導体領域 3 - 2及び 2 ― 2を半導体領域 3及び 2と隣接して半導体領域 3 - 1及び 2 - 1と反対の側に配置している。 これによ り、 半導体領域 3 - 2、 2 - 2、 2とを近接して配置することができ、 金属配線 6 - 2を短い距離で効率的に接続することができるものである。
このように、 本実施例によれば、 制御信号を反転させるイ ンバータ回路等が不 要であるため、 図 2に示したレイアウト図に対し、 Q 3及び Q 4を追加するだけ の簡単な構成により 3入力セレクタ回路を構成することができる ¾ また、 インバ —タ回路が不要な分だけ回路の占有面積が減少し、 非常に小さい面積で 3入力セ レクタ回路を形成することが可能となる。
次に、 本発明の第 3の実施例を第 9図及び第 1 0図に示す。 本実施例では、 第 1 0図に示す 4入力セレクタ回路に本発明を適用した場合について説明する。 な お、 本実施例の説明においては、 第 1及び第 2の実施例と一致する部分について は説明を省略し、 異なる部分を中心に説明する。 また、 第 9図においては、 他の セルやチャネル領域の記載を省略しているが第 1の実施例と同様に構成できるも のである。
第 1 0図のセレクタ回路は、 NM O S トランジスタ Q 3及び P M O S トランジ スタ Q 4で構成される 2入力セレクタ回路と NM O Sトランジスタ Q 5及び P M O Sトランジスタ Q 6により構成される 2入力セレクタ回路と、 それらの出力を 選択するセレクタ回路により構成されている。 第 1及び第 2の実施例と同様に本 セレクタ回路を構成する NMO Sトランジスタと P MO S トランジスタはそれぞ れ S O I基板上に形成され、 第 3図に示すプロセスによって形成できるものであ る。
トランジスタ Q 3と Q 4はその一方のソース · ドレイン端子が共通に接続され、 他方のソース ドレイン端子には入力信号 L、 Mがそれぞれ供給されている。 また、 それぞれのゲート電極には制御信号 C 2が共通に接続される。 他の実施例と同様 に Q 3と Q 4とが異なる導電型のトランジスタであるため制御信号を反転するた めのインバータが不要であり、 制御信号は両トランジスタのゲート電極に共通に 印可されている。 トランジスタ Q 5と Q 6はその一方のソース · ドレイン端子が 共通に接続され、 他方のソース ♦ ドレイン端子には入力信号 0、 Pがそれぞれ供 給されている。 また、 それぞれのゲート電極には制御信号 C 3が共通に印可され てる。 トランジスタ Q 1と Q 2もその一方のソース♦ ドレイン端子が共通に接続 されているが、 Q 1の他方のソース ' ドレイン端子は Q 3及び Q 4の共通接続点 に接続され、 Q 2の他方のソース ♦ ドレイン端子は Q 5及び Q 6の共通接続点に 接続されている。
本実施例では第 2の実施例の Q 2 のソース/ドレイン領域の入力にさらに NM O S 、 Q 5と P MO S 、 Q 6で構成した 2入力セレクタの出力を接続する。 Q 5、 Q 6のソース /ドレイン領域の入力端子 0、 P に入力された信号の一方が、 まず C 3 端子に入力される制御信号により選択され、 ノ一ド f に出力される。 同様に Q 3、 Q 4のソース ドレイン領域の入力端子し、 Mに入力された信号の一方が、 C 2端子に入力される制御信号により選択され、 ノード e に出力される。次に、 C 1端子に入力される制御信号により、ノード e の入力とノード ί の入力の一方 が選択されて出力増幅器のインバ一タ 1 2を通して反転信号が O U T端子へ出力 される。 本実施例においても、 入力信号及び制御信号に適当な信号を供給するこ とにより所望の論理回路を実現することができる。
第 9図は、 本実施例の 4入力セレクタ回路を S O I基板上に形成する際のレイ ァゥト図を示すものである。 本実施例のレイァゥト図は第 7図の 3入力セレクタ 回路のレイアウトの左側にさらに 2入力セレクタ部分を追加した形態となってい る。
半導体領域 2 - 3は n形 MOSQ5を形成する n形半導体領域、 半導体領域 3 - 3は p形 MOSQ 6を形成する p形半導体領域、 4 - 3は Q 5及び Q 6に共通 に制御信号を供給するゲート電極である。 半導体領域 2 3と 3 - 3は金属配線 6 - 3により共通に接続され、 同時に Q 2を形成する半導体領域 3に接続されて いる。
このように、 第 2の実施例の左にさらに 2入力セレクタ部分を追加した形にな つており、 C 3の制御信号を反転するインバ一タが不要であるため、 非常に小さ な面積で 4入力セレクタを形成することができる。
なお、 本実施例のレイアウトにおいては、 半導体領域 3、 3 - 2、 3 - 3力 Sほ ぼ直線上に配置され、 半導体領域 3 - 1がこれらより図中の上方に突き出る形態 となっている。 これは、 金属配線 6とゲート電極 4 - 1とのコンタクトスペース を確保するために半導体領域 3 - 1と 2 - 1とを図中の上下方向に離間させると ともに、 金属配線 6 - 3と電源配線 V c cとの間隔を充分にとりレイァゥトマ一 ジンをとるためである。 金属配線 6とゲート電極 4 - 1とのコンタクトスペース の分だけ上下方向に回路面積が増加するが第 7図に示したように第 2層の金属配 線を用いてセル外による配線を行う必要がなくなり、 セル列間配線を第 2層金属 配線で行う場合の妨げにならない利点がある。 また、 このようなレイアウトは、 第 1図及び第 7図及び第 11図のレイアウトにおいても、 同様に採用することが できる。 この場合には、 半導体領域を離間させてコンタク トスペースを取る必要 のない半導体領域以外 （第 1図の領域 2と 3、 第 7図の領域 2と 3、 2 - 2と 3 - 2、 第 1 1図の 2と 3、 2 - 2と 3 - 2、 2 - 3と 3 - 3、 2 - 4と 3 - 4) を本実施例のように近接して配置すればよい。
以上説明したように本発明によれば、 第 2あるいは第 3の実施例と同様にして 入力端子にさらに 2入力セレクタを追加していくことにより、 任意の数の入力を 選択する回路を形成することができ、 その形成は本実施例の左側にさらに 2入力 セレクタを追加していけばよく、 極めて単純に、 また、 小さな面積で形成するこ とができる。
次に本発明の基本回路を組合わせた第 4の実施例の平面構造を第 1 1図に、 回 路図を第 1 2図に示す。
第 1 2図の回路は、 第 8図の 3入力セレクタ回路の入力端子 Mに、 トランジス タ Q 7及び Q 8及ぴィンバータ 1 2により構成される 2入力セレクタ回路を付加 し所望の論理を実現する回路である。 なお、 本実施例の説明においては、 第 1乃 至第 3の実施例と一致する部分については説明を省略し、 異なる部分を中心に説 明する。 また、 第 1 1図においては、 他のセルやチャネル領域の記载を省略して いるが第 1の実施例と同様に構成できるものである。
このようなセレクタ回路とインバ一タとの組合せを実現するためのには、 第 1 1図に示すように、 第 7図に示すセレクタ回路のレイァゥトに対し横方向にイン バータ回路 （半導体領域 2 - 4及び 3 - 4、 ゲート電極 4 - 4により構成） 及び セレクタ回路 （半導体領域 2 - 3及び 3 - 3、 ゲート電極 4 - 3により構成） を 付加し、 それぞれを金属配線 （6 - 3、 6 - 4 ) により接続することにより実現 することができる。 このように、 本実施例によれば、 上述のように基本となるセ レクタ回路及びインバータ回路を横方向に配列して接続するだけで論理の組合せ ができ、 きわめた単純に、 また、 小さな面積で実現することができる。
次に、 第 1 3図のレイァゥト図及び第 1 4図の回路図を用いて、 本発明の第 5 の実施例について説明する。 本実施例は第 1図〜第 3図に示した第 1の実施例の 出力増幅用のインバータ 1 2に ラッチ回路を設けた構成となって-いる。 なお、 本 実施例の説明においては、 第 1乃至第 4の実施例と一致する部分については説明 を省略し、 異なる部分を中心に説明する。 また、 第 1 3図においては、 他のセル やチャネル領域の記載を省略しているが第 1の実施例と同様に構成できるもので ある。
第 1 4図の 2入力セレクタ回路は、 出力増幅用のインバータ 1 2の出力にラッ チ用のインバータ 1 4 ( C MO Sトランジスタにより構成） の入力を接続し、 そ の出力をインバ一タ 1 2の入力であるノード cに接続する構成となっている。 ま た、 ラッチ用インバータ 1 4を構成する NMO S ? £丁及び？^! 0 3 F E Tのゲ 一ト幅はインバ一タ 1 2のそれよりも十分に小さくしてノ一ド cの信号によるィ ンバータ 1 2の動きを妨げないように構成されている。 なお、 インバータ 1 4の ゲート長を大きくしても同様の効果が生ずるが、 同時にゲート容量の増大等を招 くため、 ゲート幅を制御することが好適である。
第 1の実施例のように、 ラッチ用のインバータ 1 4がない状態では、 ノード c の値はハイレベルのときでも、 電源電圧から NMO S のしきい値だけ低い電圧と なる可能性がある。 例えば、 入力信号 Xに電源電圧に略等しいハイレベルの信号 が入力され、制御信号 C 1として同様なハイレベルの信号が印可された状態では、 出力される電圧は入力信号 Xから NM O S F E T Q 1のしきい値電圧分だけ低下 した電圧となる。 したがって、 電源電圧が低い場合やこのようなセレクタ回路を 多段に構成した場合などにはィンバ一タ 1 2を駆動する力が弱く動作が遅くなり やすい。
一方、 本実施例ではラッチ用インバータ 1 4が形成されているため、 出力端子 O U Tの値はローレべノレになりィンバータ 1 4の出力はハイレべノレになり、 イン バータ 1 4を構成する P MO S F E Tにより電源電圧までフルに充電されノード cは電源電圧まで上昇する。 従って、 本実施例のようにインバ一タ 1 4により、 トランジスタのしきい値電圧による電圧ロス分を補うことができ、 したがってィ ンバータ 1 2の動作を高速化することができる。 なお、 P M O S Q 2の入力端子 Yに口ウレベルの信号が入力されゲート電極にもロウレベルの制御信号が入力さ れた場合にも、 同様に、 インバータ 1 4の NMO Sトランジスタによりノード c の電位を接地電位まで下げることができる。 - 次に、 本回路を実現するレイアウトを第 1 3図に示す。
第 1 3図では、 第 1図に示したレイァゥトに対してその図面右側にラッチ用ィ ンバータ 1 4を形成している。 インバ一タ 1 4は、 n形 MO Sを構成する半導体 領域 2 - 5、 p形 M O Sを構成する半導体領域 3 - 5、 両トランジスタに共通に 形成されるゲート電極 4 - 5により構成される。 半導体領域 2 - 5及び半導体領 域 3 - 5は、 両トランジスタのゲート幅を小さくするため、 他の半導体領域 （例 えば 2、 3 ) に比べ図中縦方向の幅が小さく構成されており、 その分電源電圧 V c c及び接地電 G N Dを供給する金属配線が突出する形状とされている。
インバータ 1 4の入力となるゲ一ト電極 4 - 5は、 インバータ回路 1 2の出力 を供給する金属配線 6 - 1と接続される。 また、 インバータ 1 4の出力となる両 トランジスタのドレイン領域となる半導体領域は傘属配線 6 - 4により共通に接 続されている。 また、 このインバータ 1 4の出力とトランジスタ Q 1及び Q 2の 共通接続点との接続は、 コンタクト 1 8、 1 8 - 5を介して金属配線 1 9により 行われる。 金属配線 1 7は図中の横方向に延在するものであるため、 金属配線 6 - 1等と重複しないよう金属配線 6 - 1等とは異なる配線層である第 2層目の金 属配線により構成している。
本実施例によれば低電圧でも遅延時間の増大が少なパストランジスタ論理回路 が可能となり、 また、 極めて単純なレイアウトにより小さな面積で形成すること ができる。 なお、 本実施例では 2入力セレクタ回路の例を示したが、 第 2ないし 第 4の実施例からも明らかなように、 図中の左方向にセレクタ回路を付加するこ とにより 3入力以上のセレクタ回路を構成することができる。
なお、 出力増幅用インバータ回路 1 2はセレクタ回路の段数ごと （例えば 2段 あるいは 3段） に配置し、 セレクタ回路の直列接続による駆動能力の低下を補う ものであり、 ラッチ用インバ一タ 1 4はこのインバータ回路 1 2に対応して設け ることにより、 セレクタ回路の出力を補償するものである。 従って、 他の実施例 においても、 出力増幅用インバータ回路に本実施例のラツチ用ィンバ一タ回路を 併設すれば本実施例と同様の効果を奏することができる。
以上第 1乃至第 5の実施例により説明したように、 本発明の代表的な実施例に よる M I S型半導体装置は、薄膜 S O I基板上に形成したトランジスタを用いて、 2入力セレクタ回路の 2つのトランジスタのうち一方のトランジスタを P MO S にして、 ゲ一トへ制御信号の入力は他の一方のトランジスタ（NM O S )と共通に することにより構成される。
また、 本発明の代表的な実施例では、 いわゆる薄膜 S O I上に形成されたトラ ンジスタのチャネル領域 1 6および 1 7の下は絶縁膜 9に覆われているため、 ど この電位にも接続されてない、 いわゆるフローティングの状態にある。 したがつ て、 基板バイアス効果は極めて小さく、 ソース電位にかかわらずしきい値はほぼ 一定の値を示す。 第 2図の回路のように 2入力セレクタの一方のトランジスタに P MO Sを用いても、 P MO Sに入力された口一レベルの信号入力がノード Cに 出力されるときには基板バイァス無印加時のしきレ、値分の電位が残るだけである。 さらに、 S O I構造のトランジスタでは急旬なサブスレツショルド特性を生か してリーク電流の増加を伴わずに低しきい値化ができるので、 ノード cに残る電 圧はバルク基板を用いた場合よりも小さくなる。 以上の理由から、 S O I上に形 成された 2入力セレクタ回路の一方のトランジスタに P MO Sを用いることによ り、 反転信号生成用のインバータを不要として面積を低減することができる。 ま た、 ィンバータが不要となる分の低消費電力化が可能になる。
さらに S O I構造トランジスタの高駆動電流、 低接合容量の特長を生かして高 速化を行うことができ、 ゥュル領域が不要なことから素子分離領域の幅を削減し さらなる面積の削減を行うことができる。 産業上の利用可能性
以上に説明したように、 本発明によれば 2入力セレクタ回路のゲートに入力さ れる反転信号生成用のィンバ一タを不要として面積を低減することができる。 ま た、 インバータが不要となる分の低消費電力化が可能になり、 さらに S O I構造 トランジスタの高駆動電流、 低接合容量の特長を生かして高速化を行うことがで さる。
従って、 本発明は半導体集積回路により形成する論理回路に広く利用できるも のである。

Claims

請 求 の 範 囲
1. 第 1導電型の第 1の M I S FETと、
上記第 1導電型と異なる導電型である第 2導電型の第 2の M I S FETと、 入力端子を有する出力バッファ回路とを有し、
上記第 1の M I S FETの一方のソース ♦ ドレイン領域と上記第 2の M I S FETの一方のソース · ドレイン領域とは共通に上記出力バッファ回路の入力 端子に接続され、
上記第 1の MI S FETのゲート電極と上記第 2の M I SFETのゲ一ト電 極とは共通に接続され、
上記第 1の M I S F ET及び上記第 2の M I S FE Tは、 絶緣膜上に形成さ れた半導体基体領域に形成されてなることを特徴とする M I S F ET型半導体 装置。 ·
2. 上記第 1導電型は n型であり、 上記第 2導電型は p型であることを特徴とす る請求の範囲第 1項記載の MI S型半導体装置。
3. 上記第 1の M I S FETの他方のソース · ドレイン領域には第 1の入力信号 が印加され、 上記第 2の M I S FETの他方のソース · ドレイン領域には第 2 の入力信号が印加され、 上記第 1及び第 2の MI S F ETのゲート電極には共 通に第 1の制御信号が印加され、 該第 1の制御信号の値により上記第 1又は第 2の入力信号が選択的に上記第 1又は第 2のソース · ドレイン領域に伝達され ることを特徴とする請求の範囲第 1項記載の M I S型半導体装置。
4. 上記半導体基体領域は絶縁膜により分離された第 1の領域と第 2の領域とを 有し、
上記第 1の M I S F ETは上記第 1の領域に、 上記第 2 M I S FETは上記 第 2の領域に形成され、
上記第 1の領域は、 上記第 1の M I S F E Tのチャネル領域に反転層が形成 される時に完全に空乏化されるよう構成され、
上記第 2の領域は、 上記第 2の MI S F ETのチャネル領域に反転層が形成 される時に完全に空乏化されるよう構成されたことを特徴とする請求の範囲第 1項記載の M I S型半導体装置。
. 絶縁膜上に形成された半導体基体領域と、
上記半導体基体領域に形成された n型 M I Sトランジスタと p型 M I Sトラ ンジスタと、
第 1及び第 2のインバータ回路とを有し、
上記 n型 M I S トランジスタと上記 p型 M I S トランジスタの一方のソー ス · ドレイン電極は共通に上記第 1のインバ一タ回路の入力に接続され、 上記 n型 M I Sトランジスタと上記 p型 M I S トランジスタのゲ一ト電極は 共通に接続され、
上記第 2のィンバ一タ回路の入力は上記第 1のインバータ回路の出力に接続 され、 上記第 2のインバータ回路の出力は上記第 1のィンバータ回路の出力に 接続されたことを特徴とする M I S型半導体装置。
. 上記第 1のインバータ回路及び上記第 2のインバ一タ回路はそれぞれ、 直列 接続された n型 M I Sトランジスタと p型 M I Sトランジスタとを有し、 該第 及び第 2のインバータ回路を形成する n型 M I S トランジスタと p型 M I Sト ランジスタは上記半導体基体上に形成されてなることを特徴とする請求の範囲 第 5項記載の M I S型半導体装置。
. 上記第 2のィンバータ回路を構成する n型 M I Sトランジスタ及び p型 M I S トランジスタは、 そのゲート電極が共通に上記第 1のインバ一タ回路に出力 に接続され、 そのドレイン電極が共通に上記第 1のインバータ回路の入力に接 続され、 上記 n型 M I S トランジスタのソ一ス電極は回路の接地電位に接続さ れ、 上記 p型 M I S トランジスタのソース電極は回路の電源電圧に接続されて なることを特徴とする請求の範囲第 6項記載の M I S型半導体装置。
. 上記半導体基体領域は局所酸化膜により分離された第 1及び第 2の領域を有 し、 上記 n型 M I S トランジスタは上記第 1の領域に形成され、 上記 p型 M l Sトランジスタは上記第 2の領域に形成されたことを特徴とする請求の範囲第 5項記載の M I S型半導体装置。
. 上記第 1の領域は、 上記 n型 M I S トランジスタの反転層形成時には完全に 空乏化するよう構成され、 上記第 2の領域は、 上記 p型 MI S トランジスタの反転層形成時には完全に 空乏化するよう構成されたことを特徴とする請求の範囲第 8項記載の M I S型 半導体装置。
10. 半導体基板と、
上記半導体基板上に形成された絶縁膜と、
上記絶縁膜上に形成された複数の半導体基体と、
上記複数の半導体基体を電気的に分離する分離用酸化膜とを有し、 上記複数の半導体基体の一つには n型 M I Sトランジスタが形成され、 上記複数の半導体基体の他の一つには p型 MI Sトランジスタが形成され、 上記 n型 MI Sトランジスタ及び p型 MI Sトランジスタの一方のソース ♦ ドレイン領域は共通に接続され、
上記 n型 MI Sトランジスタの他方のソース · ドレイン領域には第 1の入力 信号が印加され、
上記 P型 MI Sトランジスタの他方のソース · ドレイン領域には第 2の入力 信号が印加され、
上記 n型 MI Sトランジスタ及び p型 M I Sトランジスタのゲート電極は共 通に接続されてなることを特徴とする MI S型半導体装置。
1 1. 上記 n型 MI Sトランジスタ及び上記 p型 M I S トランジスタのゲート電 極には制御信号が共通に印加され、
上記制御信号により上記 n型 M I S トランジスタ及び上記 p_型 M I Sトラン ジスタの導通状態が選択的に制御されるよう構成された請求の範囲第 1 0項記 载の MI S型半導体装置。
12. 上記 n型 MI Sトランジスタのゲート電極と上記 p型 M I S トランジスタ のゲート電極とはタングステンにより形成されたことを特徴とする請求の範囲 第 11項記載の M I S型半導体装置。
13. 上記 n型 MI Sトランジスタのしきい値電圧と上記 p型 M I S トランジス タのしき 、値電圧とは略等しく構成されたことを特徴とする請求の範囲第 1 2 項記載の MI S型半導体装置。
14. 絶縁膜上に形成された複数の半導体領域と、 上記複数の半導体領域を電気的に分離する分離絶縁膜とを有する M I S型半導 体装置であって、
上記複数の半導体領域の一つである第 1の半導体領域に形成された第 1の n 型 M I S F E Tと、
上記複数の半導体領域の一つである第 2の半導体領域に形成された第 1の p 型 M I S F E Tと、
上記複数の半導体領域の一つである第 3の半導体領域に形成された第 2の n 型 M I S FETと、
上記複数の半導体領域の一つである第 4の半導体領域に形成された第 2の p 型 M I S F E Tと、
電源配線と、 接地配線と、 第 1及ぴ第 2のゲート電極配線とを有し、 上記電源配線は第 1の方向に延在され、 上記接地配線は該電源配線と略平行 に延在され、
上記第 1の半導体領域及び第 3の半導体領域は上記接地配線と平面的に重な るように、 上記第 1の方向に隣接して形成され、
上記第 2の半導体領域及び第 4の半導体領域は上記電源配線と平面的に重な るように、 上記第 1の方向に隣接して形成され、
上記第 1のゲート電極は上記第 1及ぴ第 2の半導体領域上に共通に延在され、 上記第 2のゲ一ト電極は上記第 3及び第 4の半導体領域上に共通に延在され、 上記第 1の MI S FETの一方のソース · ドレイン領域と上 _記第 2の M I S FETの一方のソース · ドレイン領域と上記第 2のゲ一ト電極とは第 1の金属 配線により接続され、
上記第 3の M I S FETの一方のソース . ドレイン領域と上記第 4の M I S FETの一方のソース ♦ ドレイン領域とは第 2の金属配線により接続され、 上記第 3の M I S F ETの他方のソース ♦ ドレイン領域は上記接地配線と接 続され、
上記第 4の M I S FETの他方のソース · ドレイン領域は上記電源配線と接 続されてなることを特徴とする MI S型半導体装置。
5. 上記第 1の M I S FETの他方のソース . ドレイン領域には第 1の入力信 号が印加され、 上記第 2の MI S FETの他方のソース · ドレイン領域には第 2の入力信号が印加され、上記第 1のゲート電極配線には制御信号が印可され、 上記第 1の入力信号あるいは上記第 2の入力信号は上記制御信号に応答して選 択的に上記第 2のゲート電極配線に伝達されることを特徴とする請求の範囲第 14項記載の M I S型半導体装置。
16. 上記第 1及び第 2のゲート電極配線は同一の配線層により形成され、
上記第 1の金属配線及び第 2の金属配線及び上記電源配線及び接地配線は同
—の配線層により形成されてなることを特徴とする請求の範囲第 14項記載の MI S型半導体装置。
1 7. 上記 MI S型半導体装置はさらに、
上記複数の半導体領域の一つである第 5の半導体領域に形成された第 3の n 型 M I S F E Tと、
上記複数の半導体領域の一つである第 6の半導体領域に形成された第 3の p 型 M I S F E Tと、
第 3のゲート電極配線とを有し、
上記第 5の半導体領域は、 上記第 1の方向に上記第 1の半導体領域と隣接し て配置され、
上記第 6の半導体領域は、 上記第 1の方向に上記第 2の半導体領域と隣接し て配置され、
上記第 3のゲート電極は上記第 5及び第 6の半導体領域上に共通に延在され、 上記第 3の n型 MI SFETの一方のソース · ドレイン領域と上記第 3の p 型 MI S FETの一方のソース · ドレイン領域と上記第 1の n型 M I S FET の他方のソース · ドレイン領域とは第 3の金属配線により接続されてなること を特徴とする請求の範囲第 14項記載の MI S型半導体装置。
18. 上記 MI S型半導体装置はさらに、
上記複数の半導体領域の一つである第 7の半導体領域に形成された第 4の n 型 M I S FETと、
上記複数の半導体領域の一つである第 8の半導体領域に形成された第 4の p 型 M I S F ETと、 第 4のゲ一ト電極配線と、
第 4の金属配線とを有し、
上記第 7の半導体領域は、 上記第 1の方向に上記第 3の半導体領域と隣接し て配置され、
上記第 8の半導体領域は、 上記第 1の方向に上記第 4の半導体領域と隣接し て配置され、
上記第 4のグート電極は上記第 7.及び第 8の半導体領域上に共通に延在され、 かつ、 上記第 2の金属配線と接続され、
上記第 4の金属配線は、 上記第 1の金属配線と上記第 4の n型 M I SFET 及び上記第 4の p型 MI S FETの一方のソース · ドレイン領域と電気的に接 続されてなることを特徴とする請求の範囲第 14項記載の MI S型半導体装置。 1 9. 上記第 4の金属配線は、 上記第 1及び第 2の金属配線と異なった配線層に より形成されてなることを特徴とする請求の範囲第 18項記載の MI S型半導 体装置。
20. 上記第 4の n型 M I S F ETのゲ一ト幅は上記第 2の n型 MI S FETの ゲート幅より小さく構成され、 上記第 4の p型 MI S FETのゲート幅は上記 第 2の p型 M I S FETのゲート幅より小さく構成されたことを特徴とする請 求の範囲第 18項記載の MI S型半導体装置。
21. 絶縁膜上の薄膜半導体層に形成され、 該薄膜半導体層は MI S トランジス タの反転層形成時には完全に空乏化する n形の第 1の M I 型 ランジスタと P形の第 2の MI S型トランジスタにおいて、
第 1および第 2の MI S型トランジスタそれぞれのソース ドレイン領域の 一方を互いに接続して出力ノードとし、 ゲ一ト電極は互いに接続して制御信号 入力ノードとし、 第 1および第 2の MI S型トランジスタのソース Zドレイン 領域の他の一方にそれぞれ接続した入力信号の一方を前記制御信号により選択 して第 1の出力ノードに出力する回路およびその組み合わせを有することを特 徴とする M I S型半導体装置。
22. 絶縁膜上の薄膜半導体層に形成され， 該薄膜半導体層は MI Sトランジス タの反転層形成時には完全に空乏化する n形の第 1および第 3の M I S型トラ ンジスタと p形の第 2および第 4の M I S型トランジスタにおいて、 第 1および第 2の M I S型トランジスタそれぞれのソースノドレイン領域の 一方を互いに接続して第 1の出力ノードとし、 ゲート電極は互いに接続して第 1の制御信号入力ノードとし、 第 3および第 4の M I S型トランジスタそれぞ れのソース ドレイン領域の一方を互いに接続して第 1の M I S型トランジス タのソース Zドレイン領域の他の一方に接続し、 第 3および第 4の M I S型ト ランジスタのゲ一ト電極は互いに接続して第 2の制御信号入力ノードとし、 第 3および第 4の M I S型トランジスタのソースノドレイン領域の他の一方にそ れぞれ接続した入力信号の一方を第 2の制御信号により選択して第 1の M I S 型トランジスタのソース Zドレイン領域の他の一方に出力し、 該出力信号と第 2の M I S型トランジスタのソ一スノドレイン領域の他の一方に接続した入力 信号を第 1の制御信号により選択して第 1の出力ノードに出力する回路および その組み合わせを有することを特徴とする M I S型半導体装置。
3 . 絶縁膜上の薄膜半導体層に形成され， 該薄膜半導体層は M I S トランジス タの反転層形成時には完全に空乏化する n形の第 1、 第 3および第 5の M I S 型トランジスタと p形の第 2、 第 4および第 6の M I S型トランジスタにおい て、
第 1および第 2の M I S型トランジスタそれぞれのソース ドレイン領域の —方を互いに接続して第 1の出力ノードとし、 ゲート電極は互いに接続して第 1の制御信号入力ノードとし、 第 3および第 4の M I S型トランジスタのソ一 スノドレイン領域の一方を互いに接続して第 1の M I S型トランジスタのソー スノドレイン領域の他の一方に接続し、 第 3および第 4の M I S型トランジス タのゲ一ト電極は互いに接続して第 2の制御信号入力ノードとし、 第 5および 第 6の M I S型トランジスタのソースノドレイン領域の一方を互いに接続して 第 2の M I S型トランジスタのソース Zドレイン領域の他の一方に接続し、 第 5および第 6の M I S型トランジスタのゲ一ト電極は互いに接続して第 3の制 御信号入力ノードとし、 第 3および第 4の M I S型トランジスタのソース Zド レイン領域の他の一方にそれぞれ接続した入力信号の一方を第 2の制御信号に より選択して第 1の M I S型トランジスタのソース/ドレイン領域の他の一方 に出力し、 第 5および第 6の MI S型トランジスタのソース/ドレイン領域の 他の一方にそれぞれ接続した入力信号の一方を第 3の制御信号により選択して 第 2の MI S型トランジスタのソース ドレイン領域の他の一方に出力し、 該 2つの出力信号の一方を第 1の制御信号により選択して第 1の出力ノードに出 力する回路およびその組み合わせを有することを特徴とする M I S型半導体装
24. 請求の範囲第 21項乃至第 23項記載の M I S型半導体装置において、 n 形の第 7の M I S型トランジスタと p形の第 8の MI S型トランジスタを追加 し， 第 7および第 8の MI S型トランジスタのゲート電極は前記第 1の出カノ ードに接続し， 第 7の MI S型トランジスタのソース領域はグラウンドへ接続 し， 第 8の M I S型トランジスタのソース領域は電源へ接続し， 第 7および第 8の M I S型トランジスタのドレイン領域は互いに接続して第 2の出力ノード としたことを特徴とする MI S型半導体装置。
25. 請求の範囲第 24項記載の M I S型半導体装置において、 ゲート幅が第 7 MI S型トランジスタよりも小さい n形の第 9の MI S型トランジスタとゲー ト幅が第 8M I S型トランジスタよりも小さい p形の第 10の M I S型トラン ジスタを追加し， 前記第 2の出力ノードに第 9, 第 10の M I S型トランジス タのゲート電極を接続し， 第 9の MI S型トランジスタのソース領域はグラウ ンドへ接続し， 第 10の MI S型トランジスタのソース領域は電源へ接続し， 第 9およぴ第 10の MI S型トランジスタのドレイン領域はそれぞれ第 1の出 力ノードに接続したことを特徴とする MI S型半導体装置。
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