JPH03248554A - Cmos半導体集積回路装置 - Google Patents
Cmos半導体集積回路装置Info
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- JPH03248554A JPH03248554A JP2046230A JP4623090A JPH03248554A JP H03248554 A JPH03248554 A JP H03248554A JP 2046230 A JP2046230 A JP 2046230A JP 4623090 A JP4623090 A JP 4623090A JP H03248554 A JPH03248554 A JP H03248554A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002411 adverse Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は特に複数段のインバータ回路が構成されるC
MOS半導体集積回路装置に関する。
MOS半導体集積回路装置に関する。
(従来の技術)
第3図(a)は従来のCMOS半導体集積回路装置のパ
ターン平面図であり、第3図(b)は同図(a)中のB
−B’線に沿った断面図である。
ターン平面図であり、第3図(b)は同図(a)中のB
−B’線に沿った断面図である。
図は2組のインバータ回路を含み、これが直列に接続さ
れた構成となっている。
れた構成となっている。
N型のシリコン半導体基板ll上にフィールド絶縁膜1
2及びチャネルストッパ層13が形成され、素子領域が
分離されている。基板11の表面には高濃度のP型の不
純物が導入されてなるP3型のソース領域14、ドレイ
ン領域15がそれぞれ形成されている。さらに、このソ
ース及びドレイン領域1415の周囲には絶縁膜を隔て
て高濃度のN型の不純物が導入されてなるN+型のガー
ドリング拡散領域16か形成されている。そしてソース
及びドレイン領域14と15の間のチャネル領域上には
ゲート絶縁膜を介してゲート電極17が形成されている
。このようにして第3図(a)内の1点鎖線で示す2個
のPチャネルMOSトランジスタ18.19が形成され
ている。
2及びチャネルストッパ層13が形成され、素子領域が
分離されている。基板11の表面には高濃度のP型の不
純物が導入されてなるP3型のソース領域14、ドレイ
ン領域15がそれぞれ形成されている。さらに、このソ
ース及びドレイン領域1415の周囲には絶縁膜を隔て
て高濃度のN型の不純物が導入されてなるN+型のガー
ドリング拡散領域16か形成されている。そしてソース
及びドレイン領域14と15の間のチャネル領域上には
ゲート絶縁膜を介してゲート電極17が形成されている
。このようにして第3図(a)内の1点鎖線で示す2個
のPチャネルMOSトランジスタ18.19が形成され
ている。
また、基板11の表面にはP型のウェル領域20が形成
され、この表面において、高濃度のN型の不純物か導入
されてなるN+型のソース領域21、ドレイン領域22
がそれぞれ形成されている。さらに、このソース及びド
レイン領域21.22の周囲には絶縁膜を隔てて高濃度
のP型の不純物が導入されてなるP゛型のガードリング
拡散領域23が形成されている。そしてソース及びドレ
イン領域21と22の間のチャネル領域上にはゲート絶
縁膜を介してゲート電極24が形成されている。
され、この表面において、高濃度のN型の不純物か導入
されてなるN+型のソース領域21、ドレイン領域22
がそれぞれ形成されている。さらに、このソース及びド
レイン領域21.22の周囲には絶縁膜を隔てて高濃度
のP型の不純物が導入されてなるP゛型のガードリング
拡散領域23が形成されている。そしてソース及びドレ
イン領域21と22の間のチャネル領域上にはゲート絶
縁膜を介してゲート電極24が形成されている。
このようにして第3図(a)内の2点鎖線で示す2個の
NチャネルMO8I−ランジスタ25.2Gが形成され
ている。
NチャネルMO8I−ランジスタ25.2Gが形成され
ている。
一方、低電位電源(GND)供給パッド27は金属配線
層28を介して2つのNチャネルMOSトランジスタ2
5.28のソース領域22及びガードリング拡散領域上
の基板コンタクト29に接続されている。
層28を介して2つのNチャネルMOSトランジスタ2
5.28のソース領域22及びガードリング拡散領域上
の基板コンタクト29に接続されている。
また、高電位電源(V cc)供給パッド3oは金属配
線層31を介して2つのPチャネルMOSトランジスタ
18. 19のソース領域14及びガードリング拡散領
域上の基板コンタクト32に接続されている。
線層31を介して2つのPチャネルMOSトランジスタ
18. 19のソース領域14及びガードリング拡散領
域上の基板コンタクト32に接続されている。
PチャネルMOSトランジスタ18とNチャネルMOS
トランジスタ25とで、PチャネルMOSトランジスタ
19とNチャネルMOSトランジスタ26とでそれぞれ
CMOSインバータ回路が構成され、トランジスタ18
と25とからなるインバータ回路の出力がトランジスタ
19と26からなるインバータ回路に入力されている。
トランジスタ25とで、PチャネルMOSトランジスタ
19とNチャネルMOSトランジスタ26とでそれぞれ
CMOSインバータ回路が構成され、トランジスタ18
と25とからなるインバータ回路の出力がトランジスタ
19と26からなるインバータ回路に入力されている。
トランジスタ18と25はゲート入力端のレベルに応じ
てオン、オフし、トランジスタ19と26はトランジス
タ18と25からなるインバータ回路の出力レベルに応
じてオン、オフする。
てオン、オフし、トランジスタ19と26はトランジス
タ18と25からなるインバータ回路の出力レベルに応
じてオン、オフする。
トランジスタ19と26からなるインバータ回路の出力
レベルが金属配線34を介して出力パッド35に与えら
れる。
レベルが金属配線34を介して出力パッド35に与えら
れる。
ところで、PチャネルMOSトランジスタ18□19の
ソース領域14には共通の高電位電源VCCが供給され
るように金属配線層31が設けられている。
ソース領域14には共通の高電位電源VCCが供給され
るように金属配線層31が設けられている。
このため、回路を構成する上でレイアウトの自由度が制
限されてしまう欠点がある。また、一般に出力電流容量
の大きい最終出力段(ここでは、トランジスタ19.2
6で構成されるCMOSインバータ回路)の供給電源が
、それ以外の出力段(ここでは、トランジスタ18.2
5で構成されるCMOSインバータ回路)の給電経路と
同じ<Vcc供給パッド30から金属配線層31を介し
て供給されるので、最終出力段のオン、オフによる瞬間
的な電源の電位変化が生じる。従って、同一の金属配線
でつながっている内部回路への供給電位も変動するため
、スイッチングノイズの発生、及び誤動作の原因となる
。
限されてしまう欠点がある。また、一般に出力電流容量
の大きい最終出力段(ここでは、トランジスタ19.2
6で構成されるCMOSインバータ回路)の供給電源が
、それ以外の出力段(ここでは、トランジスタ18.2
5で構成されるCMOSインバータ回路)の給電経路と
同じ<Vcc供給パッド30から金属配線層31を介し
て供給されるので、最終出力段のオン、オフによる瞬間
的な電源の電位変化が生じる。従って、同一の金属配線
でつながっている内部回路への供給電位も変動するため
、スイッチングノイズの発生、及び誤動作の原因となる
。
(発明が解決しようとする課題)
このように従来では、各CMOS回路にの高電位電源v
ccを供給する際に共通の金属配線層を介して行ってい
た。このため、基板上にVCC供給用の金属配線層を各
所に延長して形成せねばならず、レイアウトの自由度が
制限されてしまう欠点かある。また、出力電流容量の大
きい最終出力段とそれ以外の出力段の高電位の給電経路
は同じになるから、最終出力段のオン、オフによる電位
変化が内部回路に悪影響を及ぼす欠点がある。
ccを供給する際に共通の金属配線層を介して行ってい
た。このため、基板上にVCC供給用の金属配線層を各
所に延長して形成せねばならず、レイアウトの自由度が
制限されてしまう欠点かある。また、出力電流容量の大
きい最終出力段とそれ以外の出力段の高電位の給電経路
は同じになるから、最終出力段のオン、オフによる電位
変化が内部回路に悪影響を及ぼす欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、レイアウトの自由度の向上及びスイ
ッチングノイズの低減を実現するCMOS半導体集積回
路装置を提供することにある。
あり、その目的は、レイアウトの自由度の向上及びスイ
ッチングノイズの低減を実現するCMOS半導体集積回
路装置を提供することにある。
[発明の構成コ
(課題を解決するための手段)
この発明のCMOS半導体集積回路装置は第1導電型の
半導体基板と、前記半導体基板上に形成された素子分離
絶縁膜と、前記素子分離領域に囲まれた前記基板上に設
けられたPチャネル型MOSトランジスタ及びNチャネ
ル型MOSトランジスタから構成される複数のCMOS
回路を備え、電極パッド及びそれにつながる金属配線層
を介して前記CMOS回路へ所定の電位が供給される第
1の給電経路と、前記半導体基板内を介しこの基板上に
形成された第1導電型の半導体領域を介して前記CMO
S回路へ所定の電位が供給される第2の給電経路とから
構成される。
半導体基板と、前記半導体基板上に形成された素子分離
絶縁膜と、前記素子分離領域に囲まれた前記基板上に設
けられたPチャネル型MOSトランジスタ及びNチャネ
ル型MOSトランジスタから構成される複数のCMOS
回路を備え、電極パッド及びそれにつながる金属配線層
を介して前記CMOS回路へ所定の電位が供給される第
1の給電経路と、前記半導体基板内を介しこの基板上に
形成された第1導電型の半導体領域を介して前記CMO
S回路へ所定の電位が供給される第2の給電経路とから
構成される。
(作 用)
この発明ではCMOSロジック回路において、最終出力
段のへの電源供給には電極パッド及びそれにつながる金
属配線層を介して供給される第1の給電経路が用いられ
、それ以外の内部回路への電源供給には半導体基板から
エピタキシャル層、基板と同一の半導体領域を介して供
給される第2の給電経路が用いられる。
段のへの電源供給には電極パッド及びそれにつながる金
属配線層を介して供給される第1の給電経路が用いられ
、それ以外の内部回路への電源供給には半導体基板から
エピタキシャル層、基板と同一の半導体領域を介して供
給される第2の給電経路が用いられる。
これにより、回路を構成するのに基板上にVCC供給用
の金属配線層を各所に延長して形成する必要がなくなり
、レイアウトの自由度が増す。また、出力電流容量の大
きい最終出力段のオン、オフによる電位変化は他の出力
段に悪影響を及ぼすことはない。
の金属配線層を各所に延長して形成する必要がなくなり
、レイアウトの自由度が増す。また、出力電流容量の大
きい最終出力段のオン、オフによる電位変化は他の出力
段に悪影響を及ぼすことはない。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図(a)はこの発明従来のCMOS半導体集積回路
装置のパターン平面図であり、第1図(b)は同図(a
)のA−A’線に沿った断面図である。図は2組のイン
バータ回路を含み、これが直列に接続された構成となっ
ており、従来例の第3図と同様の箇所には同符号を付し
て説明する。
装置のパターン平面図であり、第1図(b)は同図(a
)のA−A’線に沿った断面図である。図は2組のイン
バータ回路を含み、これが直列に接続された構成となっ
ており、従来例の第3図と同様の箇所には同符号を付し
て説明する。
基板1は高濃度のN型の不純物が導入されたN゛型シリ
コン半導体基板であり、この基板1上にCVD法等によ
って形成されるN型のエピタキシャル層2が堆積されて
いる。このエピタキシャル層2上にフィールド絶縁膜1
2及びチャネルストッパ層13が形成され、素子領域が
分離されており、周知の技術により第1図(a)内の1
点鎖線で示す2個のPチャネルMOSトランジスタ1B
、 19.2点鎖線で示す2個のNチャネルMOSトラ
ンジスタ25.28が形成されている。
コン半導体基板であり、この基板1上にCVD法等によ
って形成されるN型のエピタキシャル層2が堆積されて
いる。このエピタキシャル層2上にフィールド絶縁膜1
2及びチャネルストッパ層13が形成され、素子領域が
分離されており、周知の技術により第1図(a)内の1
点鎖線で示す2個のPチャネルMOSトランジスタ1B
、 19.2点鎖線で示す2個のNチャネルMOSトラ
ンジスタ25.28が形成されている。
一方、低電位電源(GND)供給パ・ソド27は従来と
同様に金属配線層28を介して2つのNチャネルMOS
トランジスタ25.28のソース領域22及びガートリ
ング拡散領域上の基板コンタクト29に接続されている
。
同様に金属配線層28を介して2つのNチャネルMOS
トランジスタ25.28のソース領域22及びガートリ
ング拡散領域上の基板コンタクト29に接続されている
。
他方、高電位電源(V cc)供給バ・ソド30はトラ
ンジスタ18.25で形成されるCMOSインノく一夕
回路と、これにつながるトランジスタ19.28で形成
される最終段のCMOSインノく一夕回路との接続経路
が異なった構造になっている。すなわち、Vcc電源は
、最終出力段のPチャネルMOSトランジスタ19に対
しては従来と同様にノく・ンド30から金属配線層31
を介してソース領域14に供給されるが、それ以外のP
チャネルMOSトランジスタ18に対しては、パッド3
0のVccを例えば、リードフレーム3を介して基板1
に与え、エピタキシャル層2を介してガードリング拡散
領域1Bに伝達し、ガードリング拡散領域16とソース
領域14との上を跨ぐ金属配線4を介してソース領域1
4に供給されるように構成されている。
ンジスタ18.25で形成されるCMOSインノく一夕
回路と、これにつながるトランジスタ19.28で形成
される最終段のCMOSインノく一夕回路との接続経路
が異なった構造になっている。すなわち、Vcc電源は
、最終出力段のPチャネルMOSトランジスタ19に対
しては従来と同様にノく・ンド30から金属配線層31
を介してソース領域14に供給されるが、それ以外のP
チャネルMOSトランジスタ18に対しては、パッド3
0のVccを例えば、リードフレーム3を介して基板1
に与え、エピタキシャル層2を介してガードリング拡散
領域1Bに伝達し、ガードリング拡散領域16とソース
領域14との上を跨ぐ金属配線4を介してソース領域1
4に供給されるように構成されている。
最終出力段以外のトランジスタは本来、電流駆動能力は
少なくて良い。だから、上記実施例では基板1の抵抗を
比較的小さくすることにより、供給電源からの電圧降下
を極力小さくし、高電位電源供給パッド30から金属配
線31を用いての給電経路と同等の電位を基板から最終
出力段以外の出力段のトランジスタに供給するようにし
ている。
少なくて良い。だから、上記実施例では基板1の抵抗を
比較的小さくすることにより、供給電源からの電圧降下
を極力小さくし、高電位電源供給パッド30から金属配
線31を用いての給電経路と同等の電位を基板から最終
出力段以外の出力段のトランジスタに供給するようにし
ている。
このようにすれば、回路を構成するのに基板上にvCC
供給用の金属配線層を各所に延長して形成する必要がな
くなり、電流容量の大きい最終出力段の給電経路のみを
基板上の金属配線層を用いれば形成すればよい。
供給用の金属配線層を各所に延長して形成する必要がな
くなり、電流容量の大きい最終出力段の給電経路のみを
基板上の金属配線層を用いれば形成すればよい。
この結果、レイアウトの自由度が増し、パターン設計が
容易になる。例えば、第2図は1にゲート(ゲート回路
が1000個程度形成されている半導体チップ)の従来
のチップサイズを1.0とした場合、この発明によって
レイアウトされたチップサイズを従来のものと比較した
ゲート数/サイズ特性曲線である。図中線aはこの発明
によるもので、図中線すは従来によるものである。この
ように1にゲートでは、この発明でレイアウトされたチ
ップサイズは従来の85%程度のチップサイズとなり、
チップ縮小化に大いに寄与する。
容易になる。例えば、第2図は1にゲート(ゲート回路
が1000個程度形成されている半導体チップ)の従来
のチップサイズを1.0とした場合、この発明によって
レイアウトされたチップサイズを従来のものと比較した
ゲート数/サイズ特性曲線である。図中線aはこの発明
によるもので、図中線すは従来によるものである。この
ように1にゲートでは、この発明でレイアウトされたチ
ップサイズは従来の85%程度のチップサイズとなり、
チップ縮小化に大いに寄与する。
また、電流容量の大きい最終出力段とそれ以外の電流容
量の小さい内部回路の高電位電源の供給経路が異なるこ
とにより、最終出力段のオン、オフによる電位変化はそ
れ以外の出力段にそれほど影響なく、ノイズによる誤動
作は大幅に低減される。
量の小さい内部回路の高電位電源の供給経路が異なるこ
とにより、最終出力段のオン、オフによる電位変化はそ
れ以外の出力段にそれほど影響なく、ノイズによる誤動
作は大幅に低減される。
なお、この発明は上記実施例に限定されることはなく、
例えば、N型のシリコン半導体基板の代わりにP型のシ
リコン半導体基板で構成する場合は、作り込むチャネル
領域等もすべて逆になる。
例えば、N型のシリコン半導体基板の代わりにP型のシ
リコン半導体基板で構成する場合は、作り込むチャネル
領域等もすべて逆になる。
そして、GNDパッドを最終出力段とそれ以外の出力段
の供給経路とをこの発明と同様に異ならせることによっ
て構成することができる。
の供給経路とをこの発明と同様に異ならせることによっ
て構成することができる。
[発明の効果]
以上説明したようにこの発明によれば、最終出力段のイ
ンバータ回路への電源供給には電極パッド及びそれにつ
ながる金属配線層を介して供給される第1の給電経路が
用いられ、それ以外の内部回路への電源供給には半導体
基板内を介して供給される第2の給電経路が用いられる
ので、レイアウトの自由度の向上及びスイッチングノイ
ズの低減が可能なCMOS半導体集積回路装置を提供す
ることができる。
ンバータ回路への電源供給には電極パッド及びそれにつ
ながる金属配線層を介して供給される第1の給電経路が
用いられ、それ以外の内部回路への電源供給には半導体
基板内を介して供給される第2の給電経路が用いられる
ので、レイアウトの自由度の向上及びスイッチングノイ
ズの低減が可能なCMOS半導体集積回路装置を提供す
ることができる。
第1図は(a)はこの発明のCMOS半導体集積回路装
置の構成を示すパターン平面図、同図(b)は同図(a
)中のA−A’線に沿った断面図、第2図はチップサイ
ズを比較したゲート数/サイズ特性曲線、第3図(a)
は従来のCMOS半導体集積回路装置の構成を示すパタ
ーン平面図、同図(b)は同図(a)中のB−B’線に
沿った断面図である。 1・・・N″″型シリコン半導体基板、2・・・エピタ
キシャル層、3・・・リードフレーム、4.28.31
゜34・・・金属配線層、12・・・フィールド絶縁膜
、13・・・チャネルストッパ層、14.21・・・ソ
ース領域、15゜22・・・ドレイン領域、16.23
・・・ガードリング拡散領域、17.24・・・ゲート
電極、ill、 19・・・PチャネルMOSトランジ
スタ、20・・・ウェル領域、25゜26・・・Nチャ
ネルMOSトランジスタ、27・・・低電位電源供給パ
ッド、29・・・基板コンタクト、30・・・高電位電
源供給パッド、35・・・出力パッド。
置の構成を示すパターン平面図、同図(b)は同図(a
)中のA−A’線に沿った断面図、第2図はチップサイ
ズを比較したゲート数/サイズ特性曲線、第3図(a)
は従来のCMOS半導体集積回路装置の構成を示すパタ
ーン平面図、同図(b)は同図(a)中のB−B’線に
沿った断面図である。 1・・・N″″型シリコン半導体基板、2・・・エピタ
キシャル層、3・・・リードフレーム、4.28.31
゜34・・・金属配線層、12・・・フィールド絶縁膜
、13・・・チャネルストッパ層、14.21・・・ソ
ース領域、15゜22・・・ドレイン領域、16.23
・・・ガードリング拡散領域、17.24・・・ゲート
電極、ill、 19・・・PチャネルMOSトランジ
スタ、20・・・ウェル領域、25゜26・・・Nチャ
ネルMOSトランジスタ、27・・・低電位電源供給パ
ッド、29・・・基板コンタクト、30・・・高電位電
源供給パッド、35・・・出力パッド。
Claims (3)
- (1)第1導電型の半導体基板と、 前記半導体基板上に形成された素子分離絶縁膜と、 前記素子分離領域に囲まれた前記基板上に設けられたP
チャネル型MOSトランジスタ及びNチャネル型MOS
トランジスタから構成される複数のCMOS回路を備え
、 電極パッド及びそれにつながる金属配線層を介して前記
CMOS回路へ所定の電位が供給される第1の給電経路
と、 前記半導体基板内を介しこの基板上に形成された第1導
電型の半導体領域を介して前記CMOS回路へ所定の電
位が供給される第2の給電経路とを具備したことを特徴
とするCMOS半導体集積回路装置。 - (2)前記CMOS回路がインバータ回路である請求項
1記載のCMOS半導体集積回路装置。 - (3)前記複数のCMOS回路を用いて形成された複数
段のインバータ回路において、最終出力段のインバータ
回路への電源に前記第1の給電経路が用いられ、それ以
外のインバータ回路への電源に前記第2の給電経路が用
いられることを特徴とする請求項2記載のCMOS半導
体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2046230A JP2602974B2 (ja) | 1990-02-27 | 1990-02-27 | Cmos半導体集積回路装置 |
KR1019910003128A KR940004455B1 (ko) | 1990-02-27 | 1991-02-26 | Cmos 반도체 집적 회로 장치 |
US07/661,013 US5083179A (en) | 1990-02-27 | 1991-02-26 | CMOS semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2046230A JP2602974B2 (ja) | 1990-02-27 | 1990-02-27 | Cmos半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03248554A true JPH03248554A (ja) | 1991-11-06 |
JP2602974B2 JP2602974B2 (ja) | 1997-04-23 |
Family
ID=12741316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2046230A Expired - Lifetime JP2602974B2 (ja) | 1990-02-27 | 1990-02-27 | Cmos半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5083179A (ja) |
JP (1) | JP2602974B2 (ja) |
KR (1) | KR940004455B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
JP2007113364A (ja) * | 2005-10-24 | 2007-05-10 | Kawata:Kk | アスベスト無害化工法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2325889B1 (en) * | 1995-04-12 | 2015-06-10 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
JP3808116B2 (ja) * | 1995-04-12 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 高耐圧ic |
TW396542B (en) * | 1998-07-07 | 2000-07-01 | Winbond Electronics Corp | Decreasing the latch sensitivity in CMOS circuit |
US6420221B1 (en) * | 2000-02-22 | 2002-07-16 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing a highly latchup-immune CMOS I/O structure |
US8482029B2 (en) * | 2011-05-27 | 2013-07-09 | Infineon Technologies Austria Ag | Semiconductor device and integrated circuit including the semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4969029A (en) * | 1977-11-01 | 1990-11-06 | Fujitsu Limited | Cellular integrated circuit and hierarchial method |
JPS6489557A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Semiconductor device |
-
1990
- 1990-02-27 JP JP2046230A patent/JP2602974B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-26 US US07/661,013 patent/US5083179A/en not_active Expired - Lifetime
- 1991-02-26 KR KR1019910003128A patent/KR940004455B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
JP2602974B2 (ja) | 1997-04-23 |
KR940004455B1 (ko) | 1994-05-25 |
US5083179A (en) | 1992-01-21 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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