JPH04176165A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04176165A JPH04176165A JP2302909A JP30290990A JPH04176165A JP H04176165 A JPH04176165 A JP H04176165A JP 2302909 A JP2302909 A JP 2302909A JP 30290990 A JP30290990 A JP 30290990A JP H04176165 A JPH04176165 A JP H04176165A
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- transistor
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000010409 thin film Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 30
- 238000005498 polishing Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 50
- 239000010703 silicon Substances 0.000 abstract description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 48
- 108091006146 Channels Proteins 0.000 abstract description 26
- 239000010408 film Substances 0.000 abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 15
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 10
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 10
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｖ！Ａ要］
半導体装置に係り、特にＳｏ Ｉ （Ｓｉｌｉｃｏｎ
Ｏｎ １ｎｓｕｌａｔｏｒ） 栢’ｆ２のＭＯＳ （Ｍ
ｅｔａｌ ０ｘｉｄｅ ５ｅｌｉｃｏｎｄｕｃｔｏｒ
） トランジスタに関し、ｓｏ ｒＷｉ造のＣＭＯ３）
ランジスタにおいて、ｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタとに異なる背面バイアス
を印加することができる半導体装置を提供することを目
的とし、 半導体基板上に絶縁層を介して設けられた半導体薄膜に
ｎチャネル電界効果トランジスタ及び１１チヤネル電界
効果トランジスタが形成されている半導体装置において
、前記Ｐチャネル電界効果１ヘランジスタ又は前記ｎチ
ャネル電界効果トランジスタの少なくともいずれか一方
のトランジスタ下方の前記半導体基板の前記絶縁層との
界面に、背面バイアス用不純物領域が設りられているよ
うに構成する。
Ｏｎ １ｎｓｕｌａｔｏｒ） 栢’ｆ２のＭＯＳ （Ｍ
ｅｔａｌ ０ｘｉｄｅ ５ｅｌｉｃｏｎｄｕｃｔｏｒ
） トランジスタに関し、ｓｏ ｒＷｉ造のＣＭＯ３）
ランジスタにおいて、ｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタとに異なる背面バイアス
を印加することができる半導体装置を提供することを目
的とし、 半導体基板上に絶縁層を介して設けられた半導体薄膜に
ｎチャネル電界効果トランジスタ及び１１チヤネル電界
効果トランジスタが形成されている半導体装置において
、前記Ｐチャネル電界効果１ヘランジスタ又は前記ｎチ
ャネル電界効果トランジスタの少なくともいずれか一方
のトランジスタ下方の前記半導体基板の前記絶縁層との
界面に、背面バイアス用不純物領域が設りられているよ
うに構成する。
［産業上の利用分野］
本発明は半導体装置及びその製造方法に係り、特にＳｏ
Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）
構造のＭＯ３（Ｍｅｔａｌ ０ｘｉｄｅ ５ｅｎｉｃｏ
ｎｄｕｃｔｏｒ ） ）ランジスタ及びその製造方法に
関する。
Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）
構造のＭＯ３（Ｍｅｔａｌ ０ｘｉｄｅ ５ｅｎｉｃｏ
ｎｄｕｃｔｏｒ ） ）ランジスタ及びその製造方法に
関する。
［従来の技術］
従来のバルク形ＣＭＯＳ （Ｃｏｎｐｌｅｉｅｎｔａｒ
ｙ ＭＯ８）トランジスタを第３図に示す。
ｙ ＭＯ８）トランジスタを第３図に示す。
Ｐ型シリコン基板３１」二にフィード酸化膜３２が形成
され、素子領域を分離している。また、この素子領域に
は、ｎ型ウェル領域３３が形成されている。そしてこの
ｎ型ウェル領域３３表面には、Ｐ４型ソース、ドレイン
領域３４が相対して形成され、これらのＰ＋型ソース、
ドレイン領域３４に挟まれてｎ型チャネル領域３５が形
成されている。また、ｎ型ウェル領域３３に隣接する素
子領域のＰ型シリコン基板３１表面には、ｎ＋型ソース
、ドレイン領域３６が相対して形成され、これらのｎ４
型ソース、ドレイン領域３６に挟まれてＰ型チャネル領
域３７が形成されている。
され、素子領域を分離している。また、この素子領域に
は、ｎ型ウェル領域３３が形成されている。そしてこの
ｎ型ウェル領域３３表面には、Ｐ４型ソース、ドレイン
領域３４が相対して形成され、これらのＰ＋型ソース、
ドレイン領域３４に挟まれてｎ型チャネル領域３５が形
成されている。また、ｎ型ウェル領域３３に隣接する素
子領域のＰ型シリコン基板３１表面には、ｎ＋型ソース
、ドレイン領域３６が相対して形成され、これらのｎ４
型ソース、ドレイン領域３６に挟まれてＰ型チャネル領
域３７が形成されている。
そしてこれらのｎ型チャネル領域３５及びｐ型チャネル
領域３７上には、それぞれゲー１へ酸化膜３８．３９を
介して、ポリシリコン層からなるゲート電極４０．４１
が設けられている。このようにして、ＰチャネルＭＯ３
＋−ランジスタ４２とｎチャネルＭＯＳトランジスタ４
３とが形成され、ＣＭＯ３？−ランシスタを構成してい
る。
領域３７上には、それぞれゲー１へ酸化膜３８．３９を
介して、ポリシリコン層からなるゲート電極４０．４１
が設けられている。このようにして、ＰチャネルＭＯ３
＋−ランジスタ４２とｎチャネルＭＯＳトランジスタ４
３とが形成され、ＣＭＯ３？−ランシスタを構成してい
る。
このようなバルク型のＣＭＯ３Ｉ−ランジスタにおいて
は、通常背面バイアスとしてｐ型シリコン基板３１に例
えば■１ｌ−Ｑ〜−３Ｖ（ポルｌ−）の基板電圧が印加
され、またｎ型ウェル領域３３には電源電圧と同じ例え
ば■ｌ１−５ｖが印加されている。
は、通常背面バイアスとしてｐ型シリコン基板３１に例
えば■１ｌ−Ｑ〜−３Ｖ（ポルｌ−）の基板電圧が印加
され、またｎ型ウェル領域３３には電源電圧と同じ例え
ば■ｌ１−５ｖが印加されている。
［発明が解決しようとする課題］
しかしながら、このような背面バイアスを５ＯＩＩ造の
ＣＭＯＳトランジスタに適用することは困難である。
ＣＭＯＳトランジスタに適用することは困難である。
従来のＳＯＩ′！ｆＪ造のＣＭＯＳトランジスタを第４
図に示す。
図に示す。
即ち、ｐ型シリコン基板５１上に、シリコン酸化膜５２
を介してシリコン薄Ｊｌ！５３が形成されている。この
シリコン薄膜５３はフィールド酸化膜５４によって素子
領域を分離されている。そしてこの素子領域のシリコン
薄膜５３には、ｐ４型ソース、ドレイン領域５５とこれ
らに挟まれたｎ型チャネル領域５６が形成されている。
を介してシリコン薄Ｊｌ！５３が形成されている。この
シリコン薄膜５３はフィールド酸化膜５４によって素子
領域を分離されている。そしてこの素子領域のシリコン
薄膜５３には、ｐ４型ソース、ドレイン領域５５とこれ
らに挟まれたｎ型チャネル領域５６が形成されている。
また、隣接する素子領域のシリコン薄膜５３には、ｎ＋
をソース、ドレイン領域５７とこれらＰ＋型ソース、ド
レイン領域５７に挟まれたＰ型チャネル領域５８とが形
成されている。
をソース、ドレイン領域５７とこれらＰ＋型ソース、ド
レイン領域５７に挟まれたＰ型チャネル領域５８とが形
成されている。
そしてこれらｎ型チャネル領域５６及びＰ型チャネル領
域５８」二には、それぞれゲート酸化ＷＡ５９．６０を
介して、ポリシリコン層からなるゲート電［！６１．６
２が形成されている。このようにして、ＰチャネルＭＯ
３）ランジスタロ３とｎチャネルＭｏＳトランジスタ６
４とか形成され、０ＭＯ３）ランジスタを構成している
。
域５８」二には、それぞれゲート酸化ＷＡ５９．６０を
介して、ポリシリコン層からなるゲート電［！６１．６
２が形成されている。このようにして、ＰチャネルＭＯ
３）ランジスタロ３とｎチャネルＭｏＳトランジスタ６
４とか形成され、０ＭＯ３）ランジスタを構成している
。
このような従来の５ＯＩＩ造のＣＭＯ８Ｉ−ランジスタ
においては、トランジスタの高度化、高密度化に伴って
シリコン薄膜５３の薄膜化を行なうと、Ｐ＋型ソース、
ドレイン領域５５間及びｎ１型ソース、ドレイン領域５
７間のブレークダウン電圧が低下するという問題ある。
においては、トランジスタの高度化、高密度化に伴って
シリコン薄膜５３の薄膜化を行なうと、Ｐ＋型ソース、
ドレイン領域５５間及びｎ１型ソース、ドレイン領域５
７間のブレークダウン電圧が低下するという問題ある。
この問題を解決するには、背面からバイアスを印加する
ことが必要であるが、例えはｎチャネルＭｏＳトランジ
スタ６４の動作に合わせてｐ型シリコン基板５１に背面
バイアスＶ、＝ＯＶを印加して固定すると、Ｐ＋型ソー
ス、ドレイン領域５５、ｎ型チャネル領域５６及びＰ型
シリコン基板５１をゲート電極とするＦ）チャネルＭＯ
Ｓトランジスタが形成され、Ｐ＋型ソース、ドレイン領
域５５間が導通状態になる。即ち、ＰチャネルＭＯ８ｌ
〜ランジスタロ３か導通状態となり、トランジスタとし
て動作することができなくなるという問題がある。
ことが必要であるが、例えはｎチャネルＭｏＳトランジ
スタ６４の動作に合わせてｐ型シリコン基板５１に背面
バイアスＶ、＝ＯＶを印加して固定すると、Ｐ＋型ソー
ス、ドレイン領域５５、ｎ型チャネル領域５６及びＰ型
シリコン基板５１をゲート電極とするＦ）チャネルＭＯ
Ｓトランジスタが形成され、Ｐ＋型ソース、ドレイン領
域５５間が導通状態になる。即ち、ＰチャネルＭＯ８ｌ
〜ランジスタロ３か導通状態となり、トランジスタとし
て動作することができなくなるという問題がある。
従って、これらの問題を解決するには、ＰチャネルＭＯ
３）ランジスタロ３及びｎチャネルＭＯ８トランジスタ
ロ４のそれぞれに背面からバイアスを印加することが必
要である。しかし、、ＳＯＪ構造」二からして、ｐ ／
ｎ相異なる電極を背面基板に形成することは極めて困
難である。
３）ランジスタロ３及びｎチャネルＭＯ８トランジスタ
ロ４のそれぞれに背面からバイアスを印加することが必
要である。しかし、、ＳＯＪ構造」二からして、ｐ ／
ｎ相異なる電極を背面基板に形成することは極めて困
難である。
そこで本発明は、ＳＯＩ構造のＣＭＯＳトランジスタに
おいて、ＰチャネルＭＯ８）ランジスタとｎチャネルＭ
ＯＳトランジスタとに異なる背面バイアスを印加するこ
とができる半導体装置及びその製造方法を提供すること
を目的とする。
おいて、ＰチャネルＭＯ８）ランジスタとｎチャネルＭ
ＯＳトランジスタとに異なる背面バイアスを印加するこ
とができる半導体装置及びその製造方法を提供すること
を目的とする。
［課題を解決するための手段］
上記目的は、半導体基板」二に絶縁層を介して設けられ
た半導体薄膜にＰチャネル電界効果トランジスタ及びｎ
チャネル電界効果トランジスタが形成されている半導体
装置において、前記Ｐチャネル電界効果トランジスタ又
は前記ｎチャネル電界効果トランジスタの少なくともい
ずれか一方のトランジスタ下方の前記半導体基板の前記
絶縁層との界面に、背面バイアス用不純物領域が設けら
れていることを特徴とする半導体装置によって達成され
る。
た半導体薄膜にＰチャネル電界効果トランジスタ及びｎ
チャネル電界効果トランジスタが形成されている半導体
装置において、前記Ｐチャネル電界効果トランジスタ又
は前記ｎチャネル電界効果トランジスタの少なくともい
ずれか一方のトランジスタ下方の前記半導体基板の前記
絶縁層との界面に、背面バイアス用不純物領域が設けら
れていることを特徴とする半導体装置によって達成され
る。
また、上記目的は、支持基板としての第１の半導体基板
上の所定の位置にマークを形成する工程と、前記マーク
を位置合わせに利用して定めた前記半導体基板上の所定
の位置に、不純物を添加して背面バイアス用不純物領域
を形成する工程と、前記第１の半導体基板表面に、絶縁
層を介して第２の半導体基板を張り合わせる工程と、前
記第２の半導体基板裏面を研磨して、前記第１の半導体
基板上に前記絶縁層を介して半導体薄膜を形成する工程
と、前記マークを位置合わせに利用して、前記背面バイ
アス用不純物領域上方の前記半導体薄膜に、Ｐチャネル
電界効果トランジスタ又はｎチャネル電界効果トランジ
スタのいずれか一方の第１のトランジスタを形成すると
共に、前記背面バイアス用不純物領域以外の前記第１の
半導体基板上方の前記半導体薄膜に、前記第１のトラン
ジスタと異なるチャネル型の第２のトランジスタを形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
上の所定の位置にマークを形成する工程と、前記マーク
を位置合わせに利用して定めた前記半導体基板上の所定
の位置に、不純物を添加して背面バイアス用不純物領域
を形成する工程と、前記第１の半導体基板表面に、絶縁
層を介して第２の半導体基板を張り合わせる工程と、前
記第２の半導体基板裏面を研磨して、前記第１の半導体
基板上に前記絶縁層を介して半導体薄膜を形成する工程
と、前記マークを位置合わせに利用して、前記背面バイ
アス用不純物領域上方の前記半導体薄膜に、Ｐチャネル
電界効果トランジスタ又はｎチャネル電界効果トランジ
スタのいずれか一方の第１のトランジスタを形成すると
共に、前記背面バイアス用不純物領域以外の前記第１の
半導体基板上方の前記半導体薄膜に、前記第１のトラン
ジスタと異なるチャネル型の第２のトランジスタを形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
また、支持基板としての第１の半導体基板」二の所定の
位置にマークを形成する工程と、前記マークを位置合わ
せに利用して定めた前記半導体基板上の所定の位置に、
異種の不純物をそれぞれ添加して第１及び第２の背面バ
イアス用不純物領域を形成する工程と、前記第１の半導
体基板表面に、絶縁層を介して第２の半導体基板を張り
合わぜる工程と、前記第２の半導体基板裏面を研磨して
、前記第１の半導体基板上に前記絶縁層を介して半導体
薄膜を形成する工程と、前記マークを位置合わせに利用
して、前記第１の背面バイアス用不純物領域上方の前記
半導体薄膜にＰチャネル電界効果トランジスタを形成す
ると共に、前記第２の背面バイアス用不純物領域上方の
前記半導体薄膜にｎチャネル電界効果トランジスタを形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成される。
位置にマークを形成する工程と、前記マークを位置合わ
せに利用して定めた前記半導体基板上の所定の位置に、
異種の不純物をそれぞれ添加して第１及び第２の背面バ
イアス用不純物領域を形成する工程と、前記第１の半導
体基板表面に、絶縁層を介して第２の半導体基板を張り
合わぜる工程と、前記第２の半導体基板裏面を研磨して
、前記第１の半導体基板上に前記絶縁層を介して半導体
薄膜を形成する工程と、前記マークを位置合わせに利用
して、前記第１の背面バイアス用不純物領域上方の前記
半導体薄膜にＰチャネル電界効果トランジスタを形成す
ると共に、前記第２の背面バイアス用不純物領域上方の
前記半導体薄膜にｎチャネル電界効果トランジスタを形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成される。
「作用］
本発明は、Ｐチャネル電界効果トランジスタ又はｎチャ
ネル電界効果トランジスタのいずれか一方又は両方のト
ランジスタの下方の半導体基板に、背面バイアス用不純
物領域を設（うることにより、Ｐヂャネル電界効果Ｉ・
ランジスタとｎチャネル電界効果１−ランジスタとに互
いに異なる背面バイアスを印加することができる。
ネル電界効果トランジスタのいずれか一方又は両方のト
ランジスタの下方の半導体基板に、背面バイアス用不純
物領域を設（うることにより、Ｐヂャネル電界効果Ｉ・
ランジスタとｎチャネル電界効果１−ランジスタとに互
いに異なる背面バイアスを印加することができる。
また、この背面バイアスの制御によってソース、ドレイ
ン間のブレイクダウン電圧の低下を防ぐことにより、半
導体薄膜の更なる薄膜化及び半導体薄膜と半導体基板と
の間の絶縁層の更なる薄膜化を実現し、従って電界効果
ｌ・ランジスタの短チヤネル化、即ち高速化及び高密度
化を実現することかできる。
ン間のブレイクダウン電圧の低下を防ぐことにより、半
導体薄膜の更なる薄膜化及び半導体薄膜と半導体基板と
の間の絶縁層の更なる薄膜化を実現し、従って電界効果
ｌ・ランジスタの短チヤネル化、即ち高速化及び高密度
化を実現することかできる。
まな、かかる半導体装置の製造方法において、張り合わ
せ前のシリコン半導体基板表面に、背面バイアス用不純
物領域と共に位置合わせ用のマークを形成することによ
り、張り合わせ法によってＳ ＯＩ ＪＭ造を形成した
のち、マークを位置合わせに利用して、背面バイアス用
不純物領域上方の半導体薄膜に所定のＭＯＳトランジス
タを正確かつ容易に形成することができる。
せ前のシリコン半導体基板表面に、背面バイアス用不純
物領域と共に位置合わせ用のマークを形成することによ
り、張り合わせ法によってＳ ＯＩ ＪＭ造を形成した
のち、マークを位置合わせに利用して、背面バイアス用
不純物領域上方の半導体薄膜に所定のＭＯＳトランジス
タを正確かつ容易に形成することができる。
［実施例］
＝ １２ −
以下、本発明を維持する実施例に基づいて具体的に説明
する。
する。
第１図は本発明の一実施例による５ＯＩｉ造の０ＭＯ８
）ランジスタを示す断面図である。
）ランジスタを示す断面図である。
Ｐ型シリコン基板１１表面の所定の位置にｎ＋型背面バ
イアス用不純物領域１２が形成されている。そしてＰ型
シリコン基板１１及びｎ４型背面バイアス用不純物領域
１２上には、シリコン酸化膜１３を介してシリコン薄Ｈ
１４ａが形成されている。このシリコン薄ＩＷＡ １．
４ ａはフィールド酸化膜１５によって素子分離されて
いる。
イアス用不純物領域１２が形成されている。そしてＰ型
シリコン基板１１及びｎ４型背面バイアス用不純物領域
１２上には、シリコン酸化膜１３を介してシリコン薄Ｈ
１４ａが形成されている。このシリコン薄ＩＷＡ １．
４ ａはフィールド酸化膜１５によって素子分離されて
いる。
そしてｎ＋型背面バイアス用不純物領域１２上方のシリ
コン薄膜１．４ ａからなる素子領域には、Ｐ４型ソー
ス、ドレイン領域１６が相対して形成され、またこれら
ｐ＋型ソース、ドレイン領域１６に挟まれてｎ型チャネ
ル領域１７が形成されている。
コン薄膜１．４ ａからなる素子領域には、Ｐ４型ソー
ス、ドレイン領域１６が相対して形成され、またこれら
ｐ＋型ソース、ドレイン領域１６に挟まれてｎ型チャネ
ル領域１７が形成されている。
また、この素子領域に隣接する素子領域にも、同様にし
てｎ４型ソース、トレイン領域１８及びｐ型ヂャネル領
域１つが形成されている。
てｎ４型ソース、トレイン領域１８及びｐ型ヂャネル領
域１つが形成されている。
＝ １３ −
そしてｎ型チャネル頒域Ｊ７及びＰ型チャネル領域１つ
上には、それぞれゲート酸化膜２０．２１を介して、ポ
リシリコン層からなるなるゲート電極２２．２３が形成
されている。こうして、ＰヂャネルＭＯ８）−ランジス
タ２４及びｎチャネルＭＯＳトランジスタ２５が形成さ
れている。
上には、それぞれゲート酸化膜２０．２１を介して、ポ
リシリコン層からなるなるゲート電極２２．２３が形成
されている。こうして、ＰヂャネルＭＯ８）−ランジス
タ２４及びｎチャネルＭＯＳトランジスタ２５が形成さ
れている。
このように本実施例によれば、ｐ型シリコン基板１１表
面に設けられたｎ゛型背面バイアス用不純物領域１２上
方に、シリコン酸化［１，３を介してｐチャネルＭＯ３
）ランジスタ２４が形成され、またｎ＋型背面バイアス
用不純物領域か設りられていないｐ型シリコン基板１１
上方に、シリコン酸化膜１３を介してｎチャネルＭＯＳ
トランジスタ２５が形成され、ＣＭ ＯＳ １−ランジ
スタを構成している。
面に設けられたｎ゛型背面バイアス用不純物領域１２上
方に、シリコン酸化［１，３を介してｐチャネルＭＯ３
）ランジスタ２４が形成され、またｎ＋型背面バイアス
用不純物領域か設りられていないｐ型シリコン基板１１
上方に、シリコン酸化膜１３を介してｎチャネルＭＯＳ
トランジスタ２５が形成され、ＣＭ ＯＳ １−ランジ
スタを構成している。
従って、Ｐ型シリコン基板１１及びｒ１４型背面バイア
ス用不純物領域１２に互いに異なる電圧を印加すること
により、１゛）チャネルＭＯ３Ｉ−ランジスタ２４及び
ｎチャネルＭＯＳトランジスタ２５にそれぞれ異なる所
望の背面バイアスを印加するＩＡ−− ことができ、これらｐチャネルＭＯ８Ｉ〜ランジスタ２
４及びｎチャネルＭＯＳトランジスタ２５からなる０Ｍ
Ｏ８）ランジスタを適性に動作させることができる。
ス用不純物領域１２に互いに異なる電圧を印加すること
により、１゛）チャネルＭＯ３Ｉ−ランジスタ２４及び
ｎチャネルＭＯＳトランジスタ２５にそれぞれ異なる所
望の背面バイアスを印加するＩＡ−− ことができ、これらｐチャネルＭＯ８Ｉ〜ランジスタ２
４及びｎチャネルＭＯＳトランジスタ２５からなる０Ｍ
Ｏ８）ランジスタを適性に動作させることができる。
また、このとき背面バイアスの制御によってソース、ド
レイン間のブレイクダウン電圧の低下を防ぐことができ
るため、素子領域たるシリコン薄膜１４ａの薄膜化及び
シリコン酸化膜１３の薄膜化を実現することができ、従
ってＭｏ８）ランジスタの短チヤネル化、即ち高速化及
び高密度化を実現することができる。
レイン間のブレイクダウン電圧の低下を防ぐことができ
るため、素子領域たるシリコン薄膜１４ａの薄膜化及び
シリコン酸化膜１３の薄膜化を実現することができ、従
ってＭｏ８）ランジスタの短チヤネル化、即ち高速化及
び高密度化を実現することができる。
なお、上記実施例においてはｐチャネルＭＯＳトランジ
スタの下方のシリコン基板表面にｎ＋型背面バイアス用
不純物領域を形成したが、逆に、ｎチャネルＭＯＳトラ
ンジスタ下方のシリコン基板表面にＰ＋型背面バイアス
用不純物領域を形成してもよい。
スタの下方のシリコン基板表面にｎ＋型背面バイアス用
不純物領域を形成したが、逆に、ｎチャネルＭＯＳトラ
ンジスタ下方のシリコン基板表面にＰ＋型背面バイアス
用不純物領域を形成してもよい。
或いはまた、ＰチャネルＭＯＳトランジスタ及びｎチャ
ネルＭＯＳトランジスタ下方のシリコン基板表面に、そ
れぞれｎ＋型及びＰ４型の背面バイアス用不純物領域を
形成してもよい。
ネルＭＯＳトランジスタ下方のシリコン基板表面に、そ
れぞれｎ＋型及びＰ４型の背面バイアス用不純物領域を
形成してもよい。
次に、第２図の工程図を用いて、第１図に示す半導体装
置の製造方法を説明する。
置の製造方法を説明する。
Ｐ型シリコン基板１１表面の所定の位置に、位置合わせ
用マークとしての満２６を形成するく第２図（ａ）参照
）。続いて、全面にシリコン酸化Ｍ２７を形成した後、
消２６を用いて位置合わせした所定の位置に選択的に窓
を開口する。そしてこのシリコン酸化膜２７に開口した
窓を通してイオン注入を行ない、Ｐ型シリコン基板１１
表面に０４型背面バイアス用不純物領域１２を形成する
（第２図（ｂ）参照）。
用マークとしての満２６を形成するく第２図（ａ）参照
）。続いて、全面にシリコン酸化Ｍ２７を形成した後、
消２６を用いて位置合わせした所定の位置に選択的に窓
を開口する。そしてこのシリコン酸化膜２７に開口した
窓を通してイオン注入を行ない、Ｐ型シリコン基板１１
表面に０４型背面バイアス用不純物領域１２を形成する
（第２図（ｂ）参照）。
次いで、シリコン酸化膜２７を除去した後、ｎ１型背面
バイアス用不純物領域１２を形成しなＰ型シリコン基板
１１表面に、表面にシリコン酸化膜１３を形成したシリ
コン基板１４を張り合わせる（第２図（ｃ）参照）。続
いて、シリコン基板１４の裏面を研磨エツチングして薄
膜化し、シリコン薄膜１４ａを形成する。このようにし
て、Ｐ型シリコン基板１１」二にシリコン酸化膜１３を
介してシリコン薄膜１４ａが形成されたＳＯＩ構造を形
成する（第２図（ｄ）参照）。
バイアス用不純物領域１２を形成しなＰ型シリコン基板
１１表面に、表面にシリコン酸化膜１３を形成したシリ
コン基板１４を張り合わせる（第２図（ｃ）参照）。続
いて、シリコン基板１４の裏面を研磨エツチングして薄
膜化し、シリコン薄膜１４ａを形成する。このようにし
て、Ｐ型シリコン基板１１」二にシリコン酸化膜１３を
介してシリコン薄膜１４ａが形成されたＳＯＩ構造を形
成する（第２図（ｄ）参照）。
次いで、溝２６を位置合わせマークとして用いてシリコ
ン薄膜１４ａを選択的に酸化し、フィールド酸化膜】５
を形成して素子領域を分離する。
ン薄膜１４ａを選択的に酸化し、フィールド酸化膜】５
を形成して素子領域を分離する。
このときｎ＋型背面バイアス用不純物領域１２上方に所
定の素子領域が形成されるようにする。
定の素子領域が形成されるようにする。
そしてこのｎ４型背面バイアス用不純物領域１２」ニガ
の素子領域に、Ｐ＋型ソース、ドレイン領域１６、ｎ型
チャネル領域１７、ゲート酸化膜２０及びゲート電極２
２からなるＰチャネルＭＯＳトランジスタ２４を形成す
ると共に、ｎ４型背面バイアス用不純物領域１２に隣接
するＰ型シリコン基板１１上方の素子領域に、ｎ４型ソ
ース、ドレイン領域１８、ｎ型チャネル領域１９、ゲー
ト酸化膜２】及びゲーＩ−電極２３からなるｎチャネル
Ｍｏ５ｔ〜ランジスタ２５を形成するく第２図（ｅ）参
照）。
の素子領域に、Ｐ＋型ソース、ドレイン領域１６、ｎ型
チャネル領域１７、ゲート酸化膜２０及びゲート電極２
２からなるＰチャネルＭＯＳトランジスタ２４を形成す
ると共に、ｎ４型背面バイアス用不純物領域１２に隣接
するＰ型シリコン基板１１上方の素子領域に、ｎ４型ソ
ース、ドレイン領域１８、ｎ型チャネル領域１９、ゲー
ト酸化膜２】及びゲーＩ−電極２３からなるｎチャネル
Ｍｏ５ｔ〜ランジスタ２５を形成するく第２図（ｅ）参
照）。
また、図示しないが、ｎ１型背面バイアス用不純物領域
１２に接続する電極を形成する。
１２に接続する電極を形成する。
このように本実施例による製造方法によれば、張り合わ
せ前のＰ型シリコン基板ＩＪ表面に０４型背面バイアス
用不純物領域１２を形成すると共に位置合わせ用マーク
としての消２６を形成することにより、張り合わぜな後
、消２６を利用して容易に位置合わせを行なうことがで
き、従ってｎ＋型背面バイアス用不純物領域１２上方の
正確な位置に所望のＰチャネルＭＯ８＋−ランジスタ２
４を容易に形成することかできる。
せ前のＰ型シリコン基板ＩＪ表面に０４型背面バイアス
用不純物領域１２を形成すると共に位置合わせ用マーク
としての消２６を形成することにより、張り合わぜな後
、消２６を利用して容易に位置合わせを行なうことがで
き、従ってｎ＋型背面バイアス用不純物領域１２上方の
正確な位置に所望のＰチャネルＭＯ８＋−ランジスタ２
４を容易に形成することかできる。
なお、上記実施例においてはＰ型シリコン基板１１上に
形成した位置合わせ用マークとして消２６を用いたが、
これに限定されず、シリコン酸化ＪＩｉ１３及びシリコ
ン薄膜１４ａを介して位置合わせ用マークとして用いら
れるものであれば、例えばクロム系の金属やタングステ
ン等の高融点金属をパターニングしたしのでもよい。
形成した位置合わせ用マークとして消２６を用いたが、
これに限定されず、シリコン酸化ＪＩｉ１３及びシリコ
ン薄膜１４ａを介して位置合わせ用マークとして用いら
れるものであれば、例えばクロム系の金属やタングステ
ン等の高融点金属をパターニングしたしのでもよい。
また、張り合わせの際、Ｐ型シリコン基板１１上のシリ
コン酸化膜２７を除去した後、シリコン基板１４表面に
シリコン酸化１１！１３を形成して張り合わせを行なっ
たが、ｐをシリコン基板１１側にシリコン酸化膜を形成
して張り合わせを行なってもよい。
コン酸化膜２７を除去した後、シリコン基板１４表面に
シリコン酸化１１！１３を形成して張り合わせを行なっ
たが、ｐをシリコン基板１１側にシリコン酸化膜を形成
して張り合わせを行なってもよい。
更に、上記製造方法においては、第２図（ｂ）に示され
るように、ｐ型シリコン基板１１表面にｎ＋型背面バイ
アス用不純物領域１２を形成しているが、これと共に、
所定の位置にＰ＋型背面バイアス用不純物領域を形成す
ることにより、ｐチャネルＭＯ８）ランジスタ２４及び
ｎチャネル間Ｏ３）ランジメタ２５下方のシリコン基板
表面にそれぞれｎ″型及びｐ４４型背バイアス用不純物
領域を形成することができる。
るように、ｐ型シリコン基板１１表面にｎ＋型背面バイ
アス用不純物領域１２を形成しているが、これと共に、
所定の位置にＰ＋型背面バイアス用不純物領域を形成す
ることにより、ｐチャネルＭＯ８）ランジスタ２４及び
ｎチャネル間Ｏ３）ランジメタ２５下方のシリコン基板
表面にそれぞれｎ″型及びｐ４４型背バイアス用不純物
領域を形成することができる。
或いはまた、ｎ型シリコン基板を用いた場合、本実施例
とは逆に、ｎチャネル間Ｏ３）ランジスタ下方のシリコ
ン基板表面にＰ＋型背面バイアス用不純物領域を形成す
ることもできる。
とは逆に、ｎチャネル間Ｏ３）ランジスタ下方のシリコ
ン基板表面にＰ＋型背面バイアス用不純物領域を形成す
ることもできる。
［発明の効果］
以上のように、本発明によれは、半導体基板上に絶縁層
を介して設けられた半導体薄膜にＰチャネル電界効果ト
ランジスタ及びｎチャネル電界効果トランジスタが形成
されている半導体装置において、Ｐチャネル電界効果Ｉ
・ランジスタ又はｎチャネル電界効果トランジスタの少
なくともいずれか一方のトランジスタ下方の半導体基板
界面に、背面バイアス用不純物領域か設けられているこ
とにより、ｎチャネル電界効果トランジスタとｎチャネ
ル電界効果トランジスタとに互いに異なる背面バイアス
を印加することができる。
を介して設けられた半導体薄膜にＰチャネル電界効果ト
ランジスタ及びｎチャネル電界効果トランジスタが形成
されている半導体装置において、Ｐチャネル電界効果Ｉ
・ランジスタ又はｎチャネル電界効果トランジスタの少
なくともいずれか一方のトランジスタ下方の半導体基板
界面に、背面バイアス用不純物領域か設けられているこ
とにより、ｎチャネル電界効果トランジスタとｎチャネ
ル電界効果トランジスタとに互いに異なる背面バイアス
を印加することができる。
これにより、ソース、トレイン間のブレイクタウン電圧
の低下を防ぐことかできるなめ、半導体薄膜の更なる薄
膜化及び半導体薄膜と半導体基板との間の絶縁層の更な
る薄膜化を実現し、従ってトランジスタの高速化及び高
密度化を実現することかできる。
の低下を防ぐことかできるなめ、半導体薄膜の更なる薄
膜化及び半導体薄膜と半導体基板との間の絶縁層の更な
る薄膜化を実現し、従ってトランジスタの高速化及び高
密度化を実現することかできる。
また、かかる半導体装置の製造方法において、張り合わ
せ前のシリコン半導体基板表面に背面バイアス用不純物
領域と共に位置合わせ用のマークを形成していることに
より、張り合わせによって５ＯＩｉ造を形成した後、マ
ークを利用して背面バイアス不純物領域」一方の半導体
薄膜に所定の１・ランジスタを正確かつ容易に形成する
ことができる。
せ前のシリコン半導体基板表面に背面バイアス用不純物
領域と共に位置合わせ用のマークを形成していることに
より、張り合わせによって５ＯＩｉ造を形成した後、マ
ークを利用して背面バイアス不純物領域」一方の半導体
薄膜に所定の１・ランジスタを正確かつ容易に形成する
ことができる。
第１図は本発明の一実施例によるＳＯＴ′！ｆＪ造のＭ
ＯＳ）−ランジスタを示す断面図、 第２図は第１図に示すＭＯＳ）ランジスタの製造方法を
説明する工程図、 第３図及び第４図は従来のＭＯＳ）ランジスタを示す断
面図である。 図において、 １１．３１．５１・・・・・・ｐ型シリコン基板、１２
・・・・・・ｎ４型背面バイアス用不純物領域、１３．
５２・・・・・・シリコン酸化膜、１４・・・・・・シ
リコン基板、 １４ａ、５３・・・・・・シリコン薄膜、１５．３２．
５４・・・・・・フィールド酸化膜、１６．３４．５５
・・・・・・ｐ＋型ソース、ドレイン領域、 １７，３５，５６・・・・・・ｎ型チャネル領域、１８
．３６．５７・・・・・・ｎ＋型ソース、ドレイン領域
、 １９．３８．５８・・・・・・Ｐ型チャネル領域、２０
．２１．３８．３９．５９．６０・・・・・・ゲート酸
化膜、 ２２．２３．４０．４１．６１．６２・・・・・・ゲー
ト電極、 ２４．５２．６３・・・・・・ＰチャネルＭＯ３）ラン
ジスタ、 ２５．５３．６４・・・・・・０チャネルＭＯ８Ｉ〜ラ
ンジスタ、 ２６・・・・・・溝、 ２７・・・・・・シリコン酸化膜、 ３３・・・・・・ｎ型ウェル領域。 出願人 富 士 通 株 式 会 社代理人
弁理士 北 野 好 人畦 〇
ＯＳ）−ランジスタを示す断面図、 第２図は第１図に示すＭＯＳ）ランジスタの製造方法を
説明する工程図、 第３図及び第４図は従来のＭＯＳ）ランジスタを示す断
面図である。 図において、 １１．３１．５１・・・・・・ｐ型シリコン基板、１２
・・・・・・ｎ４型背面バイアス用不純物領域、１３．
５２・・・・・・シリコン酸化膜、１４・・・・・・シ
リコン基板、 １４ａ、５３・・・・・・シリコン薄膜、１５．３２．
５４・・・・・・フィールド酸化膜、１６．３４．５５
・・・・・・ｐ＋型ソース、ドレイン領域、 １７，３５，５６・・・・・・ｎ型チャネル領域、１８
．３６．５７・・・・・・ｎ＋型ソース、ドレイン領域
、 １９．３８．５８・・・・・・Ｐ型チャネル領域、２０
．２１．３８．３９．５９．６０・・・・・・ゲート酸
化膜、 ２２．２３．４０．４１．６１．６２・・・・・・ゲー
ト電極、 ２４．５２．６３・・・・・・ＰチャネルＭＯ３）ラン
ジスタ、 ２５．５３．６４・・・・・・０チャネルＭＯ８Ｉ〜ラ
ンジスタ、 ２６・・・・・・溝、 ２７・・・・・・シリコン酸化膜、 ３３・・・・・・ｎ型ウェル領域。 出願人 富 士 通 株 式 会 社代理人
弁理士 北 野 好 人畦 〇
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁層を介して設けられた半導体薄
膜にｐチャネル電界効果トランジスタ及びｎチャネル電
界効果トランジスタが形成されている半導体装置におい
て、 前記ｐチャネル電界効果トランジスタ又は前記ｎチャネ
ル電界効果トランジスタの少なくともいずれか一方のト
ランジスタ下方の前記半導体基板の前記絶縁層との界面
に、背面バイアス用不純物領域が設けられている ことを特徴とする半導体装置。 ２、支持基板としての第１の半導体基板上の所定の位置
にマークを形成する工程と、 前記マークを位置合わせに利用して定めた前記半導体基
板上の所定の位置に、不純物を添加して背面バイアス用
不純物領域を形成する工程と、前記第１の半導体基板表
面に、絶縁層を介して第２の半導体基板を張り合わせる
工程と、 前記第２の半導体基板裏面を研磨して、前記第１の半導
体基板上に前記絶縁層を介して半導体薄膜を形成する工
程と、 前記マークを位置合わせに利用して、前記背面バイアス
用不純物領域上方の前記半導体薄膜に、ｐチャネル電界
効果トランジスタ又はｎチャネル電界効果トランジスタ
のいずれか一方の第１のトランジスタを形成すると共に
、前記背面バイアス用不純物領域以外の前記第１の半導
体基板上方の前記半導体薄膜に、前記第１のトランジス
タと異なるチャネル型の第２のトランジスタを形成する
工程と を有することを特徴とする半導体装置の製造方法。 ３、支持基板としての第１の半導体基板上の所定の位置
にマークを形成する工程と、 前記マークを位置合わせに利用して定めた前記半導体基
板上の所定の位置に、異種の不純物をそれぞれ添加して
第１及び第２の背面バイアス用不純物領域を形成する工
程と、 前記第１の半導体基板表面に、絶縁層を介して第２の半
導体基板を張り合わせる工程と、前記第２の半導体基板
裏面を研磨して、前記第１の半導体基板上に前記絶縁層
を介して半導体薄膜を形成する工程と、 前記マークを位置合わせに利用して、前記第１の背面バ
イアス用不純物領域上方の前記半導体薄膜にｐチャネル
電界効果トランジスタを形成すると共に、前記第２の背
面バイアス用不純物領域上方の前記半導体薄膜にｎチャ
ネル電界効果トランジスタを形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302909A JPH04176165A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302909A JPH04176165A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176165A true JPH04176165A (ja) | 1992-06-23 |
Family
ID=17914572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302909A Pending JPH04176165A (ja) | 1990-11-08 | 1990-11-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176165A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100366468B1 (ko) * | 1993-11-05 | 2003-05-09 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
| KR100693056B1 (ko) * | 1999-04-19 | 2007-03-12 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
-
1990
- 1990-11-08 JP JP2302909A patent/JPH04176165A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366468B1 (ko) * | 1993-11-05 | 2003-05-09 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
| US5905286A (en) * | 1994-11-02 | 1999-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| KR100693056B1 (ko) * | 1999-04-19 | 2007-03-12 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
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