JPH0527267B2 - - Google Patents
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- JPH0527267B2 JPH0527267B2 JP58177957A JP17795783A JPH0527267B2 JP H0527267 B2 JPH0527267 B2 JP H0527267B2 JP 58177957 A JP58177957 A JP 58177957A JP 17795783 A JP17795783 A JP 17795783A JP H0527267 B2 JPH0527267 B2 JP H0527267B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に係わり、特にpチ
ヤンネルFET(電界効果トランジスタ)とnチヤ
ンネルFETとを有する半導体集積回路に関する。
ヤンネルFET(電界効果トランジスタ)とnチヤ
ンネルFETとを有する半導体集積回路に関する。
nチヤンネルFETとpチヤンネルFETとを有
する半導体集積回路の代表的なものは、FETと
して絶縁ゲート型電果効果トランジスタ(MOS
トランジスタ)を用いたCMOS集積回路である。
する半導体集積回路の代表的なものは、FETと
して絶縁ゲート型電果効果トランジスタ(MOS
トランジスタ)を用いたCMOS集積回路である。
CMOS集積回路の基本構成は、第1図に回路
図を示すように、nチヤンネルMOSトランジス
タ1とpチヤンネルMOSトランジスタ2とで構
成したインバータ回路である。第1図で、3は入
力端子、4は出力端子、5はVss端子、6はVcc
端子である。
図を示すように、nチヤンネルMOSトランジス
タ1とpチヤンネルMOSトランジスタ2とで構
成したインバータ回路である。第1図で、3は入
力端子、4は出力端子、5はVss端子、6はVcc
端子である。
第1図のインバータ回路は、第2図に示すよう
にSi基板10内に形成したp型ウエル領域9、n
型ウエル領域11の中に、それぞれnチヤンネル
MOSトランジスタ1と、pチヤンネルMOSトラ
ンジスタ2が形成されている。ここでは、pおよ
びnウエルの両者を形成しているが、Si基板10
をどちらか一方に兼ねさせることもできるので、
少なくともどちらか一方のウエルのみでも代用で
きる。第2図では、n--型基板にn-型ウエルとp-
型ウエルを設けた構造になつている。又、第2図
において、7はn+型領域、8はp+型領域、12
は素子分離用フイールド絶縁膜、13はゲート電
極、14は絶縁膜、90はp型領域、91はn型
領域である。
にSi基板10内に形成したp型ウエル領域9、n
型ウエル領域11の中に、それぞれnチヤンネル
MOSトランジスタ1と、pチヤンネルMOSトラ
ンジスタ2が形成されている。ここでは、pおよ
びnウエルの両者を形成しているが、Si基板10
をどちらか一方に兼ねさせることもできるので、
少なくともどちらか一方のウエルのみでも代用で
きる。第2図では、n--型基板にn-型ウエルとp-
型ウエルを設けた構造になつている。又、第2図
において、7はn+型領域、8はp+型領域、12
は素子分離用フイールド絶縁膜、13はゲート電
極、14は絶縁膜、90はp型領域、91はn型
領域である。
従来のこのCOMS構造は第2図に示すように、
平面的に形成されており、nチヤンネルMOSト
ランジスタ1とpチヤンネルMOSトランジスタ
2を電気的に互いに分離するために、幅の広いフ
イールド酸化膜12を形成する必要があり、かつ
pウエルとnウエルは不純物濃度が高いためにそ
の間の耐圧が問題になる場合は両ウエルを離す必
要がある。いずれの場合も、CMOSデバイスの
高集積化を妨げる要因となつている。たとえば、
ゲート長2μm水準の集積回路では、ウエル間の
分離のフイールド酸化膜12の幅は約10μm必要
であり、1μm水準でも5μm程度必要である。
平面的に形成されており、nチヤンネルMOSト
ランジスタ1とpチヤンネルMOSトランジスタ
2を電気的に互いに分離するために、幅の広いフ
イールド酸化膜12を形成する必要があり、かつ
pウエルとnウエルは不純物濃度が高いためにそ
の間の耐圧が問題になる場合は両ウエルを離す必
要がある。いずれの場合も、CMOSデバイスの
高集積化を妨げる要因となつている。たとえば、
ゲート長2μm水準の集積回路では、ウエル間の
分離のフイールド酸化膜12の幅は約10μm必要
であり、1μm水準でも5μm程度必要である。
本発明の目的は、従来のCMOS構成半導体集
積回路の高密度化の最大の障害の1つであつたウ
エル間アイソレーシヨンの微細化構造を提供する
ことにある。
積回路の高密度化の最大の障害の1つであつたウ
エル間アイソレーシヨンの微細化構造を提供する
ことにある。
本発明の骨子は、pウエルとnウエルを対向し
て形成し、かつ両ウエル間を薄い絶縁領域でへだ
てて、CMOS集積回路の高密度化を図るもので
ある。
て形成し、かつ両ウエル間を薄い絶縁領域でへだ
てて、CMOS集積回路の高密度化を図るもので
ある。
以下、本発明の実施例を第3図〜第7図に示
す。第3図に示すように、n型Si基板10に、通
常よく用いられるイオン打込み法や熱拡散法によ
つて不純物濃度が1020cm-3以上のn+領域15とp+
領域16を形成し、さらにエピタキシヤル層17
を成長させる。その後、第4図に示すように、ド
ライエツチングで、突出柱18と19を形成し、
かつそれぞれにp型ドーパントとn型ドーパント
をイオン打込みし、共にその不純物濃度が1014〜
1017cm-3の範囲の所望の値にする。その結果、p
型突出柱18とn型突出柱19が形成される。そ
の後熱酸化膜や、CVD法で両突出柱の間に分離
絶縁膜20を形成する。
す。第3図に示すように、n型Si基板10に、通
常よく用いられるイオン打込み法や熱拡散法によ
つて不純物濃度が1020cm-3以上のn+領域15とp+
領域16を形成し、さらにエピタキシヤル層17
を成長させる。その後、第4図に示すように、ド
ライエツチングで、突出柱18と19を形成し、
かつそれぞれにp型ドーパントとn型ドーパント
をイオン打込みし、共にその不純物濃度が1014〜
1017cm-3の範囲の所望の値にする。その結果、p
型突出柱18とn型突出柱19が形成される。そ
の後熱酸化膜や、CVD法で両突出柱の間に分離
絶縁膜20を形成する。
その後第5図に示すように、分離領域に200〜
1000nm厚のフイールド酸化膜12をLOCOS法
等で形成し、さらに5〜100nm厚のゲート酸化
膜21を熱酸化法で形成する。その後全体にスパ
ツタ法やCVD法で各結晶Siや、リフラクトリ金
属、あるいはそのシリサイド等の膜を全体に被着
し、それらの配線部上にはドライエツチング用の
レジストを残し、全体に方向性の強いドライエツ
チングを行う。すると、突出柱18と19の側壁
部にはエツチ残りが生じ、これがゲート13とな
る。さらに、n+領域151とp+領域161をイ
オン打込、拡散等により形成する。その後第6図
に示すようにCVD・PSGで代表される層間絶縁
膜22を被着し、所望の部分に接続孔24を形成
し、Alで代表される電極231〜233を形成
する。これによつて電極231,232,233
はそれぞれVss端子、出力端子、Vcc端子とな
る。
1000nm厚のフイールド酸化膜12をLOCOS法
等で形成し、さらに5〜100nm厚のゲート酸化
膜21を熱酸化法で形成する。その後全体にスパ
ツタ法やCVD法で各結晶Siや、リフラクトリ金
属、あるいはそのシリサイド等の膜を全体に被着
し、それらの配線部上にはドライエツチング用の
レジストを残し、全体に方向性の強いドライエツ
チングを行う。すると、突出柱18と19の側壁
部にはエツチ残りが生じ、これがゲート13とな
る。さらに、n+領域151とp+領域161をイ
オン打込、拡散等により形成する。その後第6図
に示すようにCVD・PSGで代表される層間絶縁
膜22を被着し、所望の部分に接続孔24を形成
し、Alで代表される電極231〜233を形成
する。これによつて電極231,232,233
はそれぞれVss端子、出力端子、Vcc端子とな
る。
第5図に示した本実施例の構造の断面図を、鳥
瞰的に眺めたものを第7図に示す。ゲート13の
平坦部131は配線や、電極との接続に用いる部
分である。
瞰的に眺めたものを第7図に示す。ゲート13の
平坦部131は配線や、電極との接続に用いる部
分である。
本実施例は、n型突出部19、p型突出部18
はそれぞれCMOSのnウエル、pウエルに相当
するもので、これらのウエル間は通常0.1〜1μm
厚の分離絶縁膜20で隔てられており、第2図で
示した従来のCMOS構造の5〜10μmに及ぶ分離
領域の幅に比べて著しく小さい。
はそれぞれCMOSのnウエル、pウエルに相当
するもので、これらのウエル間は通常0.1〜1μm
厚の分離絶縁膜20で隔てられており、第2図で
示した従来のCMOS構造の5〜10μmに及ぶ分離
領域の幅に比べて著しく小さい。
以上述べた本発明の一実施例は、分離領域が絶
縁膜20で充填されている場合であるが、この部
分がSiの熱酸化膜SiO2と各結晶Siなどの材料で埋
め込まれていてもよく、本発明では、領域20が
全体として絶縁領域として働けばよく、その構成
材料は制限しない。
縁膜20で充填されている場合であるが、この部
分がSiの熱酸化膜SiO2と各結晶Siなどの材料で埋
め込まれていてもよく、本発明では、領域20が
全体として絶縁領域として働けばよく、その構成
材料は制限しない。
第8図に本発明の他の実施例を示す。これは、
第6図に示した実施例の分離絶縁領域20が、ゲ
ート酸化膜22とゲート13で構成されるもので
あり、Si突出性18と19の側面はすべてゲート
酸化膜22で囲まれ、囲まれた両突出柱の間には
さまれた領域にゲート13が埋め込まれた状態で
ある。この場合には、突出柱18と19の側面全
体がトランジスタのチヤネルとなり、微小な領域
でかつ相互コンダクタンスの大きなトランジスタ
を得ることができる。
第6図に示した実施例の分離絶縁領域20が、ゲ
ート酸化膜22とゲート13で構成されるもので
あり、Si突出性18と19の側面はすべてゲート
酸化膜22で囲まれ、囲まれた両突出柱の間には
さまれた領域にゲート13が埋め込まれた状態で
ある。この場合には、突出柱18と19の側面全
体がトランジスタのチヤネルとなり、微小な領域
でかつ相互コンダクタンスの大きなトランジスタ
を得ることができる。
第9図に本発明の他の実施例を示す。ここまで
の本発明の実施例では、pとnの突出柱18,1
9はそれぞれ1つづつで独立していたが、本実施
例は複数のp型突出柱と、複数のn型突出柱が互
いに連らなつて梁状をなしている場合である。隣
接するCMOSインバータと分離するために、所
望の部分には厚いフイールド酸化膜12を形成す
る。ゲート酸化膜22はそれぞれの突出梁の側面
に形成し、ゲート13はこの梁にまたがつて形成
される。第9図は2つのCMOSインバータが形
成されている場合を示す。
の本発明の実施例では、pとnの突出柱18,1
9はそれぞれ1つづつで独立していたが、本実施
例は複数のp型突出柱と、複数のn型突出柱が互
いに連らなつて梁状をなしている場合である。隣
接するCMOSインバータと分離するために、所
望の部分には厚いフイールド酸化膜12を形成す
る。ゲート酸化膜22はそれぞれの突出梁の側面
に形成し、ゲート13はこの梁にまたがつて形成
される。第9図は2つのCMOSインバータが形
成されている場合を示す。
本発明によれば、nチヤンネルとpチヤンネル
MOSトランジスタが薄い絶縁領域で隔てられて
いるのみなので、CMOS集積回路の高集積化に
特に顕著な効果があるばかりでなく、微小な領域
で特に高い相互コンダクタンスを持つトランジス
タを形成することができる。
MOSトランジスタが薄い絶縁領域で隔てられて
いるのみなので、CMOS集積回路の高集積化に
特に顕著な効果があるばかりでなく、微小な領域
で特に高い相互コンダクタンスを持つトランジス
タを形成することができる。
第1図はCMOSインバータを示す回路図、第
2図はCMOSインバータの構造断面図、第3図、
第4図、第5図、第6図は本発明の実施例を示す
断面図、第7図、第8図、第9図は本発明の実施
例を示す鳥瞰図である。 1……nチヤンネルトランジスタ、2……pチ
ヤンネルトランジスタ、3……入力端子、4……
出力端子、5……Vss端子、6……Vcc端子、1
0……Si基板、11……ウエル、12……フイー
ルド酸化膜、13……ゲート、14……ソース・
ドレイン領域、15……n+領域、16……p+領
域、17……エピタキシヤル層、18……p型突
出柱、19……n型突出柱、20……分離絶縁
膜、21……ゲート酸化膜、22……層間絶縁
膜、23……電極、24……接続孔。
2図はCMOSインバータの構造断面図、第3図、
第4図、第5図、第6図は本発明の実施例を示す
断面図、第7図、第8図、第9図は本発明の実施
例を示す鳥瞰図である。 1……nチヤンネルトランジスタ、2……pチ
ヤンネルトランジスタ、3……入力端子、4……
出力端子、5……Vss端子、6……Vcc端子、1
0……Si基板、11……ウエル、12……フイー
ルド酸化膜、13……ゲート、14……ソース・
ドレイン領域、15……n+領域、16……p+領
域、17……エピタキシヤル層、18……p型突
出柱、19……n型突出柱、20……分離絶縁
膜、21……ゲート酸化膜、22……層間絶縁
膜、23……電極、24……接続孔。
Claims (1)
- 1 半導体基板の表面領域内に形成された第1導
電形を有する第1の低抵抗領域と、当該第1の低
抵抗領域と所定の間隔を介して形成された上記第
1導電形とは逆の第2導電形を有する第2の低抵
抗領域と、上記第1の低抵抗領域に接して形成さ
れた、上記第2導電形を有する上記半導体基板の
第1の突出部と、上記第2の低抵抗領域に接し、
上記第1の突出部に近接して形成された上記第1
導電形を有する上記半導体基板の第2の突出部
と、上記第1および第2の突出部の間に介在し、
当該第1および第2の突出部を互いに電気的に分
離する第1の絶縁膜と、上記第1の突出部の表面
領域内に形成された上記第1導電形を有する第3
の低抵抗領域と、上記第2の突出部の表面領域内
に形成された上記第2導電形を有する第4の低抵
抗領域と、上記第1および第2の突出部の露出さ
れた側面上にそれぞれ形成された第1および第2
のゲート絶縁膜と、当該第1および第2のゲート
絶縁膜上にそれぞれ形成された導電性膜からなる
第1および第2のゲート電極と、上記第1および
第2の低抵抗領域の上面にそれぞれ接続された第
1および第2の電極と、上記第3および第4の低
抵抗領域を互いに電気的に接続する第3の電極を
具備することを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177957A JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177957A JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6070757A JPS6070757A (ja) | 1985-04-22 |
JPH0527267B2 true JPH0527267B2 (ja) | 1993-04-20 |
Family
ID=16040033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58177957A Granted JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6070757A (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0480968A (ja) * | 1990-07-24 | 1992-03-13 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
SG165252A1 (en) | 2009-03-25 | 2010-10-28 | Unisantis Electronics Jp Ltd | Semiconductor device and production method therefor |
JP5032532B2 (ja) | 2009-06-05 | 2012-09-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
JP5006378B2 (ja) | 2009-08-11 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
JP5006379B2 (ja) | 2009-09-16 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP5006375B2 (ja) * | 2009-12-10 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
JP2011216657A (ja) * | 2010-03-31 | 2011-10-27 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
JP5312656B2 (ja) * | 2012-08-29 | 2013-10-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP5491602B2 (ja) * | 2012-10-26 | 2014-05-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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1983
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