JPH0527267B2 - - Google Patents
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- JPH0527267B2 JPH0527267B2 JP58177957A JP17795783A JPH0527267B2 JP H0527267 B2 JPH0527267 B2 JP H0527267B2 JP 58177957 A JP58177957 A JP 58177957A JP 17795783 A JP17795783 A JP 17795783A JP H0527267 B2 JPH0527267 B2 JP H0527267B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に係わり、特にｐチ
ヤンネルFET（電界効果トランジスタ）とｎチヤ
ンネルFETとを有する半導体集積回路に関する。
ヤンネルFET（電界効果トランジスタ）とｎチヤ
ンネルFETとを有する半導体集積回路に関する。
ｎチヤンネルFETとｐチヤンネルFETとを有
する半導体集積回路の代表的なものは、FETと
して絶縁ゲート型電果効果トランジスタ（MOS
トランジスタ）を用いたCMOS集積回路である。
する半導体集積回路の代表的なものは、FETと
して絶縁ゲート型電果効果トランジスタ（MOS
トランジスタ）を用いたCMOS集積回路である。
CMOS集積回路の基本構成は、第１図に回路
図を示すように、ｎチヤンネルMOSトランジス
タ１とｐチヤンネルMOSトランジスタ２とで構
成したインバータ回路である。第１図で、３は入
力端子、４は出力端子、５はVss端子、６はVcc
端子である。
図を示すように、ｎチヤンネルMOSトランジス
タ１とｐチヤンネルMOSトランジスタ２とで構
成したインバータ回路である。第１図で、３は入
力端子、４は出力端子、５はVss端子、６はVcc
端子である。
第１図のインバータ回路は、第２図に示すよう
にSi基板１０内に形成したｐ型ウエル領域９、ｎ
型ウエル領域１１の中に、それぞれｎチヤンネル
MOSトランジスタ１と、ｐチヤンネルMOSトラ
ンジスタ２が形成されている。ここでは、ｐおよ
びｎウエルの両者を形成しているが、Si基板１０
をどちらか一方に兼ねさせることもできるので、
少なくともどちらか一方のウエルのみでも代用で
きる。第２図では、n--型基板にn-型ウエルとp-
型ウエルを設けた構造になつている。又、第２図
において、７はn+型領域、８はp+型領域、１２
は素子分離用フイールド絶縁膜、１３はゲート電
極、１４は絶縁膜、９０はｐ型領域、９１はｎ型
領域である。
にSi基板１０内に形成したｐ型ウエル領域９、ｎ
型ウエル領域１１の中に、それぞれｎチヤンネル
MOSトランジスタ１と、ｐチヤンネルMOSトラ
ンジスタ２が形成されている。ここでは、ｐおよ
びｎウエルの両者を形成しているが、Si基板１０
をどちらか一方に兼ねさせることもできるので、
少なくともどちらか一方のウエルのみでも代用で
きる。第２図では、n--型基板にn-型ウエルとp-
型ウエルを設けた構造になつている。又、第２図
において、７はn+型領域、８はp+型領域、１２
は素子分離用フイールド絶縁膜、１３はゲート電
極、１４は絶縁膜、９０はｐ型領域、９１はｎ型
領域である。
従来のこのCOMS構造は第２図に示すように、
平面的に形成されており、ｎチヤンネルMOSト
ランジスタ１とｐチヤンネルMOSトランジスタ
２を電気的に互いに分離するために、幅の広いフ
イールド酸化膜１２を形成する必要があり、かつ
ｐウエルとｎウエルは不純物濃度が高いためにそ
の間の耐圧が問題になる場合は両ウエルを離す必
要がある。いずれの場合も、CMOSデバイスの
高集積化を妨げる要因となつている。たとえば、
ゲート長2μｍ水準の集積回路では、ウエル間の
分離のフイールド酸化膜１２の幅は約10μｍ必要
であり、1μｍ水準でも5μｍ程度必要である。
平面的に形成されており、ｎチヤンネルMOSト
ランジスタ１とｐチヤンネルMOSトランジスタ
２を電気的に互いに分離するために、幅の広いフ
イールド酸化膜１２を形成する必要があり、かつ
ｐウエルとｎウエルは不純物濃度が高いためにそ
の間の耐圧が問題になる場合は両ウエルを離す必
要がある。いずれの場合も、CMOSデバイスの
高集積化を妨げる要因となつている。たとえば、
ゲート長2μｍ水準の集積回路では、ウエル間の
分離のフイールド酸化膜１２の幅は約10μｍ必要
であり、1μｍ水準でも5μｍ程度必要である。
本発明の目的は、従来のCMOS構成半導体集
積回路の高密度化の最大の障害の１つであつたウ
エル間アイソレーシヨンの微細化構造を提供する
ことにある。
積回路の高密度化の最大の障害の１つであつたウ
エル間アイソレーシヨンの微細化構造を提供する
ことにある。
本発明の骨子は、ｐウエルとｎウエルを対向し
て形成し、かつ両ウエル間を薄い絶縁領域でへだ
てて、CMOS集積回路の高密度化を図るもので
ある。
て形成し、かつ両ウエル間を薄い絶縁領域でへだ
てて、CMOS集積回路の高密度化を図るもので
ある。
以下、本発明の実施例を第３図〜第７図に示
す。第３図に示すように、ｎ型Si基板１０に、通
常よく用いられるイオン打込み法や熱拡散法によ
つて不純物濃度が1020cm-3以上のn+領域１５とp+
領域１６を形成し、さらにエピタキシヤル層１７
を成長させる。その後、第４図に示すように、ド
ライエツチングで、突出柱１８と１９を形成し、
かつそれぞれにｐ型ドーパントとｎ型ドーパント
をイオン打込みし、共にその不純物濃度が1014〜
1017cm-3の範囲の所望の値にする。その結果、ｐ
型突出柱１８とｎ型突出柱１９が形成される。そ
の後熱酸化膜や、CVD法で両突出柱の間に分離
絶縁膜２０を形成する。
す。第３図に示すように、ｎ型Si基板１０に、通
常よく用いられるイオン打込み法や熱拡散法によ
つて不純物濃度が1020cm-3以上のn+領域１５とp+
領域１６を形成し、さらにエピタキシヤル層１７
を成長させる。その後、第４図に示すように、ド
ライエツチングで、突出柱１８と１９を形成し、
かつそれぞれにｐ型ドーパントとｎ型ドーパント
をイオン打込みし、共にその不純物濃度が1014〜
1017cm-3の範囲の所望の値にする。その結果、ｐ
型突出柱１８とｎ型突出柱１９が形成される。そ
の後熱酸化膜や、CVD法で両突出柱の間に分離
絶縁膜２０を形成する。
その後第５図に示すように、分離領域に200〜
1000nｍ厚のフイールド酸化膜１２をLOCOS法
等で形成し、さらに５〜100nｍ厚のゲート酸化
膜２１を熱酸化法で形成する。その後全体にスパ
ツタ法やCVD法で各結晶Siや、リフラクトリ金
属、あるいはそのシリサイド等の膜を全体に被着
し、それらの配線部上にはドライエツチング用の
レジストを残し、全体に方向性の強いドライエツ
チングを行う。すると、突出柱１８と１９の側壁
部にはエツチ残りが生じ、これがゲート１３とな
る。さらに、n+領域１５１とp+領域１６１をイ
オン打込、拡散等により形成する。その後第６図
に示すようにCVD・PSGで代表される層間絶縁
膜２２を被着し、所望の部分に接続孔２４を形成
し、Alで代表される電極２３１〜２３３を形成
する。これによつて電極２３１，２３２，２３３
はそれぞれVss端子、出力端子、Vcc端子とな
る。
1000nｍ厚のフイールド酸化膜１２をLOCOS法
等で形成し、さらに５〜100nｍ厚のゲート酸化
膜２１を熱酸化法で形成する。その後全体にスパ
ツタ法やCVD法で各結晶Siや、リフラクトリ金
属、あるいはそのシリサイド等の膜を全体に被着
し、それらの配線部上にはドライエツチング用の
レジストを残し、全体に方向性の強いドライエツ
チングを行う。すると、突出柱１８と１９の側壁
部にはエツチ残りが生じ、これがゲート１３とな
る。さらに、n+領域１５１とp+領域１６１をイ
オン打込、拡散等により形成する。その後第６図
に示すようにCVD・PSGで代表される層間絶縁
膜２２を被着し、所望の部分に接続孔２４を形成
し、Alで代表される電極２３１〜２３３を形成
する。これによつて電極２３１，２３２，２３３
はそれぞれVss端子、出力端子、Vcc端子とな
る。
第５図に示した本実施例の構造の断面図を、鳥
瞰的に眺めたものを第７図に示す。ゲート１３の
平坦部１３１は配線や、電極との接続に用いる部
分である。
瞰的に眺めたものを第７図に示す。ゲート１３の
平坦部１３１は配線や、電極との接続に用いる部
分である。
本実施例は、ｎ型突出部１９、ｐ型突出部１８
はそれぞれCMOSのｎウエル、ｐウエルに相当
するもので、これらのウエル間は通常0.1〜1μｍ
厚の分離絶縁膜２０で隔てられており、第２図で
示した従来のCMOS構造の５〜10μｍに及ぶ分離
領域の幅に比べて著しく小さい。
はそれぞれCMOSのｎウエル、ｐウエルに相当
するもので、これらのウエル間は通常0.1〜1μｍ
厚の分離絶縁膜２０で隔てられており、第２図で
示した従来のCMOS構造の５〜10μｍに及ぶ分離
領域の幅に比べて著しく小さい。
以上述べた本発明の一実施例は、分離領域が絶
縁膜２０で充填されている場合であるが、この部
分がSiの熱酸化膜SiO2と各結晶Siなどの材料で埋
め込まれていてもよく、本発明では、領域２０が
全体として絶縁領域として働けばよく、その構成
材料は制限しない。
縁膜２０で充填されている場合であるが、この部
分がSiの熱酸化膜SiO2と各結晶Siなどの材料で埋
め込まれていてもよく、本発明では、領域２０が
全体として絶縁領域として働けばよく、その構成
材料は制限しない。
第８図に本発明の他の実施例を示す。これは、
第６図に示した実施例の分離絶縁領域２０が、ゲ
ート酸化膜２２とゲート１３で構成されるもので
あり、Si突出性１８と１９の側面はすべてゲート
酸化膜２２で囲まれ、囲まれた両突出柱の間には
さまれた領域にゲート１３が埋め込まれた状態で
ある。この場合には、突出柱１８と１９の側面全
体がトランジスタのチヤネルとなり、微小な領域
でかつ相互コンダクタンスの大きなトランジスタ
を得ることができる。
第６図に示した実施例の分離絶縁領域２０が、ゲ
ート酸化膜２２とゲート１３で構成されるもので
あり、Si突出性１８と１９の側面はすべてゲート
酸化膜２２で囲まれ、囲まれた両突出柱の間には
さまれた領域にゲート１３が埋め込まれた状態で
ある。この場合には、突出柱１８と１９の側面全
体がトランジスタのチヤネルとなり、微小な領域
でかつ相互コンダクタンスの大きなトランジスタ
を得ることができる。
第９図に本発明の他の実施例を示す。ここまで
の本発明の実施例では、ｐとｎの突出柱１８，１
９はそれぞれ１つづつで独立していたが、本実施
例は複数のｐ型突出柱と、複数のｎ型突出柱が互
いに連らなつて梁状をなしている場合である。隣
接するCMOSインバータと分離するために、所
望の部分には厚いフイールド酸化膜１２を形成す
る。ゲート酸化膜２２はそれぞれの突出梁の側面
に形成し、ゲート１３はこの梁にまたがつて形成
される。第９図は２つのCMOSインバータが形
成されている場合を示す。
の本発明の実施例では、ｐとｎの突出柱１８，１
９はそれぞれ１つづつで独立していたが、本実施
例は複数のｐ型突出柱と、複数のｎ型突出柱が互
いに連らなつて梁状をなしている場合である。隣
接するCMOSインバータと分離するために、所
望の部分には厚いフイールド酸化膜１２を形成す
る。ゲート酸化膜２２はそれぞれの突出梁の側面
に形成し、ゲート１３はこの梁にまたがつて形成
される。第９図は２つのCMOSインバータが形
成されている場合を示す。
本発明によれば、ｎチヤンネルとｐチヤンネル
MOSトランジスタが薄い絶縁領域で隔てられて
いるのみなので、CMOS集積回路の高集積化に
特に顕著な効果があるばかりでなく、微小な領域
で特に高い相互コンダクタンスを持つトランジス
タを形成することができる。
MOSトランジスタが薄い絶縁領域で隔てられて
いるのみなので、CMOS集積回路の高集積化に
特に顕著な効果があるばかりでなく、微小な領域
で特に高い相互コンダクタンスを持つトランジス
タを形成することができる。
第１図はCMOSインバータを示す回路図、第
２図はCMOSインバータの構造断面図、第３図、
第４図、第５図、第６図は本発明の実施例を示す
断面図、第７図、第８図、第９図は本発明の実施
例を示す鳥瞰図である。 １……ｎチヤンネルトランジスタ、２……ｐチ
ヤンネルトランジスタ、３……入力端子、４……
出力端子、５……Vss端子、６……Vcc端子、１
０……Si基板、１１……ウエル、１２……フイー
ルド酸化膜、１３……ゲート、１４……ソース・
ドレイン領域、１５……n+領域、１６……p+領
域、１７……エピタキシヤル層、１８……ｐ型突
出柱、１９……ｎ型突出柱、２０……分離絶縁
膜、２１……ゲート酸化膜、２２……層間絶縁
膜、２３……電極、２４……接続孔。
２図はCMOSインバータの構造断面図、第３図、
第４図、第５図、第６図は本発明の実施例を示す
断面図、第７図、第８図、第９図は本発明の実施
例を示す鳥瞰図である。 １……ｎチヤンネルトランジスタ、２……ｐチ
ヤンネルトランジスタ、３……入力端子、４……
出力端子、５……Vss端子、６……Vcc端子、１
０……Si基板、１１……ウエル、１２……フイー
ルド酸化膜、１３……ゲート、１４……ソース・
ドレイン領域、１５……n+領域、１６……p+領
域、１７……エピタキシヤル層、１８……ｐ型突
出柱、１９……ｎ型突出柱、２０……分離絶縁
膜、２１……ゲート酸化膜、２２……層間絶縁
膜、２３……電極、２４……接続孔。
Claims (1)
- １ 半導体基板の表面領域内に形成された第１導
電形を有する第１の低抵抗領域と、当該第１の低
抵抗領域と所定の間隔を介して形成された上記第
１導電形とは逆の第２導電形を有する第２の低抵
抗領域と、上記第１の低抵抗領域に接して形成さ
れた、上記第２導電形を有する上記半導体基板の
第１の突出部と、上記第２の低抵抗領域に接し、
上記第１の突出部に近接して形成された上記第１
導電形を有する上記半導体基板の第２の突出部
と、上記第１および第２の突出部の間に介在し、
当該第１および第２の突出部を互いに電気的に分
離する第１の絶縁膜と、上記第１の突出部の表面
領域内に形成された上記第１導電形を有する第３
の低抵抗領域と、上記第２の突出部の表面領域内
に形成された上記第２導電形を有する第４の低抵
抗領域と、上記第１および第２の突出部の露出さ
れた側面上にそれぞれ形成された第１および第２
のゲート絶縁膜と、当該第１および第２のゲート
絶縁膜上にそれぞれ形成された導電性膜からなる
第１および第２のゲート電極と、上記第１および
第２の低抵抗領域の上面にそれぞれ接続された第
１および第２の電極と、上記第３および第４の低
抵抗領域を互いに電気的に接続する第３の電極を
具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177957A JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177957A JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070757A JPS6070757A (ja) | 1985-04-22 |
| JPH0527267B2 true JPH0527267B2 (ja) | 1993-04-20 |
Family
ID=16040033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177957A Granted JPS6070757A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070757A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480968A (ja) * | 1990-07-24 | 1992-03-13 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| SG165252A1 (en) | 2009-03-25 | 2010-10-28 | Unisantis Electronics Jp Ltd | Semiconductor device and production method therefor |
| JP5032532B2 (ja) | 2009-06-05 | 2012-09-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| JP5006378B2 (ja) | 2009-08-11 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| JP5006379B2 (ja) | 2009-09-16 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5006375B2 (ja) * | 2009-12-10 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| JP2011216657A (ja) * | 2010-03-31 | 2011-10-27 | Unisantis Electronics Japan Ltd | 半導体装置 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| JP5312656B2 (ja) * | 2012-08-29 | 2013-10-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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Also Published As
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|---|---|
| JPS6070757A (ja) | 1985-04-22 |
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