JPH0287568A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0287568A JPH0287568A JP63238746A JP23874688A JPH0287568A JP H0287568 A JPH0287568 A JP H0287568A JP 63238746 A JP63238746 A JP 63238746A JP 23874688 A JP23874688 A JP 23874688A JP H0287568 A JPH0287568 A JP H0287568A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- channel misfet
- wiring
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000000295 complement effect Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体技術に関するもので、さらに詳しくは
、相補型ＭＩＳＦＥＴの製造に適用して有効な技術に関
するものである。
、相補型ＭＩＳＦＥＴの製造に適用して有効な技術に関
するものである。
［従来の技術］
相補型ＭＩＳＦＥＴにあっては、耐ラツチアツプ性能確
保のため、一方のＭＩＳＦＥＴのソース／トレインの半
導体領域（拡散層）から他方のＭＩＳＦＥＴが構成され
るウェルの境界までの距離を十分取らなければならない
が、このように十分な距離を取った構造とした場合には
半導体集積回路の高集積化が阻害されてしまうことにな
る。そこで、そのような不都合を解消するため、最近、
ウェルの周囲またはウェル内側のソース／ドレインの半
導体領域をウェルと同じ導電型でしかもウェルよりも高
濃度の半導体領域である給電部で囲む構造の相補型ＭＩ
ＳＦＥＴが考えられている。
保のため、一方のＭＩＳＦＥＴのソース／トレインの半
導体領域（拡散層）から他方のＭＩＳＦＥＴが構成され
るウェルの境界までの距離を十分取らなければならない
が、このように十分な距離を取った構造とした場合には
半導体集積回路の高集積化が阻害されてしまうことにな
る。そこで、そのような不都合を解消するため、最近、
ウェルの周囲またはウェル内側のソース／ドレインの半
導体領域をウェルと同じ導電型でしかもウェルよりも高
濃度の半導体領域である給電部で囲む構造の相補型ＭＩ
ＳＦＥＴが考えられている。
このような構造の半導体装置については、例えば、特開
昭６２−７１２６０号に記載されている。
昭６２−７１２６０号に記載されている。
ところで、このような相補型ＭＩＳＦＥＴの実現にあた
ってはウェル周囲またはウェル内側のソース／ドレイン
の半導体領域を切れ目のない高濃度半導体領域（給電部
）で囲むことが必要となる。
ってはウェル周囲またはウェル内側のソース／ドレイン
の半導体領域を切れ目のない高濃度半導体領域（給電部
）で囲むことが必要となる。
なぜなら、給電部に切れ目があるとその領域でラッチア
ップ強度が低下してしまうことになるからである。
ップ強度が低下してしまうことになるからである。
そこで１例えば従来のインバータ等では、第３図に示す
ように、相補型ＭＩＳＦＥＴのゲート電極（実際にゲー
トとして機能する部分）１，２を相互に接続するゲート
配線３の途中部分をＡｌ１等の繋ぎ配線３ａによって構
成していた。理由は次のとおりである。
ように、相補型ＭＩＳＦＥＴのゲート電極（実際にゲー
トとして機能する部分）１，２を相互に接続するゲート
配線３の途中部分をＡｌ１等の繋ぎ配線３ａによって構
成していた。理由は次のとおりである。
即ち、従来においては、ＭＩＳＦＥＴのゲート電極１，
２に対してセルファラインでソース／ドレインの半導体
領域４，７をイオン打込みを通じて形成していた。また
、ウェル５の存在しない側のＭＩＳＦＥＴにおけるソー
ス／ドレインの半導体領域７を形成する際、同時に、給
電部形成予定領域にもイオン打込みを行って、それによ
って腋部に高濃度半導体領域（給電部）６を形成してい
た。その場合、相補型ＭＩＳＦＥＴにおけるゲート電極
１，２とそれを接続するゲート配線３とを。
２に対してセルファラインでソース／ドレインの半導体
領域４，７をイオン打込みを通じて形成していた。また
、ウェル５の存在しない側のＭＩＳＦＥＴにおけるソー
ス／ドレインの半導体領域７を形成する際、同時に、給
電部形成予定領域にもイオン打込みを行って、それによ
って腋部に高濃度半導体領域（給電部）６を形成してい
た。その場合、相補型ＭＩＳＦＥＴにおけるゲート電極
１，２とそれを接続するゲート配線３とを。
給電部となる高濃度半導体領域６の形成前に既に形成し
てしまっているとすれば、上記高濃度半導体領域６を形
成する時には既に、ゲート配線３の一部が給電部形成予
定領域の上方を横切っていることになるので、該ゲート
配線３がイオン打込みの際のマスクとして機能してしま
い、切れ目のある給電部つまり高濃度半導体領域６がで
きてしまう。そこで、そのような不都合を解消するため
、従来の相補型ＭＩＳＦＥＴの製造にあたっては、ゲー
ト配線３の給電部上方部分を高濃度半導体領域６の形成
の後に繋ぎ配置ｉ３ａによって繋ぐようにしていた。
てしまっているとすれば、上記高濃度半導体領域６を形
成する時には既に、ゲート配線３の一部が給電部形成予
定領域の上方を横切っていることになるので、該ゲート
配線３がイオン打込みの際のマスクとして機能してしま
い、切れ目のある給電部つまり高濃度半導体領域６がで
きてしまう。そこで、そのような不都合を解消するため
、従来の相補型ＭＩＳＦＥＴの製造にあたっては、ゲー
ト配線３の給電部上方部分を高濃度半導体領域６の形成
の後に繋ぎ配置ｉ３ａによって繋ぐようにしていた。
なお、第３図において符号８はＶｃｃ配線を、符号９は
Ｖｓｓ配線を表している。
Ｖｓｓ配線を表している。
［発明が解決しようとする課題］
しかし、このようにゲート配線３における給電部上方部
分を繋ぎ配線３ａによって繋ぐ構造の相補型ＭＩＳＦＥ
Ｔにあっては次のような問題があった・ 即ち、繋ぎ配線３ａを設ける場合、繋ぎ部（コンタクト
部）をウェル５の内側部分とウェル５の外側部分にそれ
ぞれ設けなければならないため、そのためのスペースの
確保が必要となり、したがってレイアウト面積が大きく
なってしまい、その分、半導体集積回路の微細化・高集
積化が妨げられることになってしまう。
分を繋ぎ配線３ａによって繋ぐ構造の相補型ＭＩＳＦＥ
Ｔにあっては次のような問題があった・ 即ち、繋ぎ配線３ａを設ける場合、繋ぎ部（コンタクト
部）をウェル５の内側部分とウェル５の外側部分にそれ
ぞれ設けなければならないため、そのためのスペースの
確保が必要となり、したがってレイアウト面積が大きく
なってしまい、その分、半導体集積回路の微細化・高集
積化が妨げられることになってしまう。
本発明は、かかる点に鑑みなされたもので、半導体集積
回路の信頼性向上と微細化・高集積化が図れる半導体装
置の製造方法を提供することを目的としている。
回路の信頼性向上と微細化・高集積化が図れる半導体装
置の製造方法を提供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
水頭において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、本発明に係る半導体装置の製造方法は、Ｎチャネ
ルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとが混載され
た半導体装置の製造にあたり、ＭＩＳＦＥＴのゲート電
極とそれに接続されるゲート配線の形成前に高濃度半導
体領域を形成し、しかる後、上記ゲート電極およびゲー
ト配線を同時に形成するようにしたものである。
ルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとが混載され
た半導体装置の製造にあたり、ＭＩＳＦＥＴのゲート電
極とそれに接続されるゲート配線の形成前に高濃度半導
体領域を形成し、しかる後、上記ゲート電極およびゲー
ト配線を同時に形成するようにしたものである。
［作用コ
上記した手段によれば、ゲート配線の形成前に給電部と
なる高濃度半導体領域を形成するようにしているので、
ゲート配線下方にも切れ目のない高濃度半導体領域の形
成が可能となる結果ラッチアップ強度が増し、しかもゲ
ート配線途中に繋ぎ配線を設ける必要がなくなる結果レ
イアウト面積の低減化が図れという作用によって、半導
体集積回路の信頼性向上と微細化・高集積化を図るとい
う上記目的が達成される。
なる高濃度半導体領域を形成するようにしているので、
ゲート配線下方にも切れ目のない高濃度半導体領域の形
成が可能となる結果ラッチアップ強度が増し、しかもゲ
ート配線途中に繋ぎ配線を設ける必要がなくなる結果レ
イアウト面積の低減化が図れという作用によって、半導
体集積回路の信頼性向上と微細化・高集積化を図るとい
う上記目的が達成される。
［実施例］
以下１本発明に係る半導体装置の製造方法を図面に基づ
いて説明する。
いて説明する。
第１図には実施例を適用して得られた半導体装置の平面
レイアウトが示されている。
レイアウトが示されている。
この実施例の半導体装置においては、基板として第２図
に示すようなＰ型のシリコン基板１１が用いられており
、このシリコン基板１１にはＮつエル１２が形成され、
さらにこのウェル１２内にはＮ＋型半導体領域（給電部
）１３が形成されており、このＮ１型半導体領域１３は
コンタクト部Ｃ工にてｖｃｃｉｉ！１ＩＸ２５に接続さ
れている。また、このＮウェル１２側にはＰチャネルＭ
ＩＳＦＥＴが構成され、一方、シリコン基板１１のウェ
ル１２が形成されていない領域にはＮ４−ヤネルＭＩＳ
ＦＥＴが構成されている。そして、上記ＰチャネルＭＩ
ＳＦＥＴとＮチャネルＭＩＳＦＥＴとはフィールド酸化
膜１４とその下側のＰ＋チャネルストツバ領域２４とに
よって分離されている。ここで、ＰチャネルＭＩＳＦＥ
Ｔは、ウェル１２内に形成されたＰ型半導体領域（ソー
ス／ドレイン）１５と、ウェル１２上にゲート絶縁膜を
介して設けられたゲート電極（実際ゲートとして機能す
る部分）１７とから構成されている。また、Ｎチャネル
ＭＩＳＦＥＴは、シリコン基板１１内に形成されたＮ型
半導体領域（ソース／ドレイン）１８と、シリコン基板
１１上にゲート絶縁膜を介して設けられたゲート電極２
０とから構成されている。
に示すようなＰ型のシリコン基板１１が用いられており
、このシリコン基板１１にはＮつエル１２が形成され、
さらにこのウェル１２内にはＮ＋型半導体領域（給電部
）１３が形成されており、このＮ１型半導体領域１３は
コンタクト部Ｃ工にてｖｃｃｉｉ！１ＩＸ２５に接続さ
れている。また、このＮウェル１２側にはＰチャネルＭ
ＩＳＦＥＴが構成され、一方、シリコン基板１１のウェ
ル１２が形成されていない領域にはＮ４−ヤネルＭＩＳ
ＦＥＴが構成されている。そして、上記ＰチャネルＭＩ
ＳＦＥＴとＮチャネルＭＩＳＦＥＴとはフィールド酸化
膜１４とその下側のＰ＋チャネルストツバ領域２４とに
よって分離されている。ここで、ＰチャネルＭＩＳＦＥ
Ｔは、ウェル１２内に形成されたＰ型半導体領域（ソー
ス／ドレイン）１５と、ウェル１２上にゲート絶縁膜を
介して設けられたゲート電極（実際ゲートとして機能す
る部分）１７とから構成されている。また、Ｎチャネル
ＭＩＳＦＥＴは、シリコン基板１１内に形成されたＮ型
半導体領域（ソース／ドレイン）１８と、シリコン基板
１１上にゲート絶縁膜を介して設けられたゲート電極２
０とから構成されている。
そして、ＰチャネルＭＩＳＦＥＴのゲート電極１７とＮ
チャネルＭＩＳＦＥＴのゲート電極２０とはゲート電極
材料で形成されたゲート配線２１によって相互に接続さ
れている。
チャネルＭＩＳＦＥＴのゲート電極２０とはゲート電極
材料で形成されたゲート配線２１によって相互に接続さ
れている。
なお、ＰチャネルＭＩＳＦＥＴの半導体領域１５の一方
とＮチャネルＭＩＳＦＥＴの半導体領域１８の一方とは
配線２２によって接続されている。
とＮチャネルＭＩＳＦＥＴの半導体領域１８の一方とは
配線２２によって接続されている。
また、ＰチャネルＭＩＳＦＥＴの半導体領域１５の他方
は上記Ｖｃｃ配線２５に、ＮチャネルＭＩＳＦＥＴの半
導体領域１８の他方はＶｓｓ配ｌ１Ａ２３にそれぞれ接
続されている。
は上記Ｖｃｃ配線２５に、ＮチャネルＭＩＳＦＥＴの半
導体領域１８の他方はＶｓｓ配ｌ１Ａ２３にそれぞれ接
続されている。
次に、本実施例の製造方法を第１図および第２図を用い
て説明する。
て説明する。
先ず、Ｐ型シリコン基板１１内にＮウェル１２を形成し
、これによってＰチャネルＭＩＳＦＥＴ領域とＮチャネ
ルＭＩＳＦＥＴ領域とを分離する。
、これによってＰチャネルＭＩＳＦＥＴ領域とＮチャネ
ルＭＩＳＦＥＴ領域とを分離する。
次に、素子分離を行う。この素子分離はフィールド酸化
膜１４とその下側に形成されるＰ＋チャネルストッパ領
域２４とによってなされる。その後、給電部に相当する
開口を有するホトレジスト被膜をマスクとして給電部を
形成する領域にＮ型不純物を例えばイオン打込みによっ
て導入させてＮ＋型半導体領域（給電部）１３を形成す
る。
膜１４とその下側に形成されるＰ＋チャネルストッパ領
域２４とによってなされる。その後、給電部に相当する
開口を有するホトレジスト被膜をマスクとして給電部を
形成する領域にＮ型不純物を例えばイオン打込みによっ
て導入させてＮ＋型半導体領域（給電部）１３を形成す
る。
次に、ゲート絶縁膜を形成した後、該ゲート絶縁膜の上
にゲート電極１７，２０を形成し、それと同時にゲート
配線２１を形成する。次いで、必要に応じてＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｆｎ）ｌ造形
成のための軽いイオン打込みおよびサイドウオール（ス
ペーサ）を形成し、その後、２回マスクを用いてＮチャ
ネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥＴの半導
体領域１５．１８を形成する。
にゲート電極１７，２０を形成し、それと同時にゲート
配線２１を形成する。次いで、必要に応じてＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｆｎ）ｌ造形
成のための軽いイオン打込みおよびサイドウオール（ス
ペーサ）を形成し、その後、２回マスクを用いてＮチャ
ネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥＴの半導
体領域１５．１８を形成する。
そして、ＰＥ３Ｇ等のＭＡ縁膜２６を形成した後コンタ
クト穴を開け、配線２６を形成してＰチャネルＭＩＳＦ
ＥＴの半導体領域１５の一方とＮチャネルＭＩＳＦＥＴ
の半導体領域１８の一方とを接続する。その後種々の工
程を経て第１図および第２図に示す半導体装置が完成す
る。
クト穴を開け、配線２６を形成してＰチャネルＭＩＳＦ
ＥＴの半導体領域１５の一方とＮチャネルＭＩＳＦＥＴ
の半導体領域１８の一方とを接続する。その後種々の工
程を経て第１図および第２図に示す半導体装置が完成す
る。
上記半導体装置によれば以下のような効果を得ることが
できる。
できる。
上記した方法によれば、ゲート配ｌｌＡ２１の形成前に
給電部となるＮ＋半導体領域１３を形成するようにして
いるので、ゲート配線２１下方に切れ目のないＮ１型半
導体領域１３が形成される結果ラッチアップ強度が増し
、しかもゲート配線２１の途中に従来のような繋ぎ配線
を設ける必要がなくなる結果レイアウト面積の低減が図
れるという作用によって、半導体集積回路の信頼性の向
上と微細化・高集積化が図れることになる。
給電部となるＮ＋半導体領域１３を形成するようにして
いるので、ゲート配線２１下方に切れ目のないＮ１型半
導体領域１３が形成される結果ラッチアップ強度が増し
、しかもゲート配線２１の途中に従来のような繋ぎ配線
を設ける必要がなくなる結果レイアウト面積の低減が図
れるという作用によって、半導体集積回路の信頼性の向
上と微細化・高集積化が図れることになる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
上記した実施例では、Ｐ型シリコン基板１１内にＮウェ
ル１２を形成し、このＮウェル１２内にＰチャネルＭＩ
ＳＦＥＴを構成したものについて説明したが、逆に、Ｎ
型シリコン基板内にＰウェルを形成し、このＰウェル内
にＮチャネルＭＩＳＦＥＴを構成したものにも応用でき
、さらにはダブルウェル型の半導体装置の製造方法にも
適用できる。
ル１２を形成し、このＮウェル１２内にＰチャネルＭＩ
ＳＦＥＴを構成したものについて説明したが、逆に、Ｎ
型シリコン基板内にＰウェルを形成し、このＰウェル内
にＮチャネルＭＩＳＦＥＴを構成したものにも応用でき
、さらにはダブルウェル型の半導体装置の製造方法にも
適用できる。
またさらに、上記した実施例では、ウェル１２の内側に
給電部を設ける場合について説明したが、給電部がウェ
ル１２の外側に該ウェル１２と連設された状態で設けら
れる半導体装置の製造方法にも適用できる。
給電部を設ける場合について説明したが、給電部がウェ
ル１２の外側に該ウェル１２と連設された状態で設けら
れる半導体装置の製造方法にも適用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、本発明に係る半導体装置の製造方法によれば、Ｍ
ＩＳＦＥＴのゲート同士を接続するゲート配線の形成前
に上記給電部を形成するようにし、その後、上記ゲート
電極およびグー１〜配線を同時に形成するようにしたの
で、切れ目のない給電部の形成が可能となり、しかもゲ
ート配線途中に繋ぎ配線を設ける必要がなくなり、その
結果、半導体集積回路の信頼性向上および微細化・高集
積化が図れることになる。
ＩＳＦＥＴのゲート同士を接続するゲート配線の形成前
に上記給電部を形成するようにし、その後、上記ゲート
電極およびグー１〜配線を同時に形成するようにしたの
で、切れ目のない給電部の形成が可能となり、しかもゲ
ート配線途中に繋ぎ配線を設ける必要がなくなり、その
結果、半導体集積回路の信頼性向上および微細化・高集
積化が図れることになる。
第１図は本発明に係る半導体装置の製造方法の実施例を
適用して得られた半導体装置の平面レイアウトを示す平
面図、 第２図は第１図の半導体装置のＩＩ −ＩＩ線に沿う縦
断面図。 第３図は従来の半導体装置の平面レイアウトを示す平面
図である。 １２・・・・ウェル、１３・・・・Ｎ＋半導体領域（高
濃度半導体領域）、１７．２０・・・・ゲート電極、２
１・・・・ゲート配線。 第 １ 図 竿２図 ―互
適用して得られた半導体装置の平面レイアウトを示す平
面図、 第２図は第１図の半導体装置のＩＩ −ＩＩ線に沿う縦
断面図。 第３図は従来の半導体装置の平面レイアウトを示す平面
図である。 １２・・・・ウェル、１３・・・・Ｎ＋半導体領域（高
濃度半導体領域）、１７．２０・・・・ゲート電極、２
１・・・・ゲート配線。 第 １ 図 竿２図 ―互
Claims (1)
- 【特許請求の範囲】 １、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴ
とを分離するためのウェルの周りまたはその内側に該ウ
ェルと同じ導電型の高濃度半導体領域からなる給電部を
形成するにあたり、ＭＩＳＦＥＴのゲート電極とそれに
接続されるゲート配線の形成前に上記高濃度半導体領域
を形成し、その後、上記ゲート電極およびゲート配線を
同時に形成するようにしたことを特徴とする半導体装置
の製造方法。 ２、上記ゲート電極およびゲート配線を多結晶シリコン
によって形成するようにしたことを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238746A JPH0287568A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238746A JPH0287568A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287568A true JPH0287568A (ja) | 1990-03-28 |
Family
ID=17034645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238746A Pending JPH0287568A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170185A (en) * | 1990-05-30 | 1992-12-08 | Mita Industrial Co., Ltd. | Image forming apparatus |
| US5200769A (en) * | 1990-11-26 | 1993-04-06 | Mita Industrial Co., Ltd. | Image forming apparatus provided with shifting means for the toner feed means |
| US5202704A (en) * | 1990-10-25 | 1993-04-13 | Brother Kogyo Kabushiki Kaisha | Toner jet recording apparatus having means for vibrating particle modulator electrode member |
| US5293181A (en) * | 1990-10-29 | 1994-03-08 | Brother Kogyo Kabushiki Kaisha | Image recording apparatus |
| US5296879A (en) * | 1990-07-09 | 1994-03-22 | Brother Kogyo Kabushiki Kaisha | Image recording apparatus having detachable cartridge |
-
1988
- 1988-09-26 JP JP63238746A patent/JPH0287568A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170185A (en) * | 1990-05-30 | 1992-12-08 | Mita Industrial Co., Ltd. | Image forming apparatus |
| US5296879A (en) * | 1990-07-09 | 1994-03-22 | Brother Kogyo Kabushiki Kaisha | Image recording apparatus having detachable cartridge |
| US5202704A (en) * | 1990-10-25 | 1993-04-13 | Brother Kogyo Kabushiki Kaisha | Toner jet recording apparatus having means for vibrating particle modulator electrode member |
| US5293181A (en) * | 1990-10-29 | 1994-03-08 | Brother Kogyo Kabushiki Kaisha | Image recording apparatus |
| US5200769A (en) * | 1990-11-26 | 1993-04-06 | Mita Industrial Co., Ltd. | Image forming apparatus provided with shifting means for the toner feed means |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0168411B1 (ko) | 반도체 집적회로장치 및 그 제법 | |
| JP2012059938A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| JP2000286346A (ja) | 半導体装置およびその製造方法 | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| JPH0622274B2 (ja) | 半導体集積回路装置 | |
| JPH0287568A (ja) | 半導体装置の製造方法 | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JPH04241452A (ja) | 半導体集積回路装置 | |
| US7138311B2 (en) | Semiconductor integrated circuit device and manufacture method therefore | |
| JPH02862B2 (ja) | ||
| JPS638623B2 (ja) | ||
| JP3468621B2 (ja) | 半導体装置およびその製法 | |
| JPS6038856A (ja) | 半導体装置及びその製造方法 | |
| JP2635577B2 (ja) | 半導体装置 | |
| JPH02198167A (ja) | 半導体装置 | |
| JPH0247849A (ja) | 半導体装置 | |
| JPH06216380A (ja) | 半導体装置及びその製造方法 | |
| JPH05251647A (ja) | 半導体集積回路装置 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPS59215766A (ja) | Ｍｏｓ集積回路装置 | |
| JP2002222869A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3196313B2 (ja) | 半導体装置の製造方法 | |
| US20020008259A1 (en) | Method of fabricating a semiconductor device with an open drain input/output terminal | |
| JP2940954B2 (ja) | 半導体装置の製造方法 | |
| JPH05291568A (ja) | 半導体装置 |