WO1983003174A1 - Pulse generation circuit - Google Patents

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WO1983003174A1
WO1983003174A1 PCT/JP1983/000068 JP8300068W WO8303174A1 WO 1983003174 A1 WO1983003174 A1 WO 1983003174A1 JP 8300068 W JP8300068 W JP 8300068W WO 8303174 A1 WO8303174 A1 WO 8303174A1
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pulse
input signal
switching element
output terminal
level
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PCT/JP1983/000068
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English (en)
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Inventor
Corporation Sony
Original Assignee
Soneda, Mitsuo
Fukuzawa, Manami
Ohtsu, Takaji
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Definitions

  • the present invention can generate a pulse signal having a relatively large amplitude at a predetermined timing, which is suitable for forming a drive circuit unit such as a solid-state imaging device or a liquid crystal display member.
  • a drive circuit unit such as a solid-state imaging device or a liquid crystal display member.
  • Photoelectric conversion elements are arranged in rows and columns, and a solid-state imaging element in which electric charges obtained by the photoelectric conversion elements are transferred by a charge transfer element to obtain an imaging output signal, or a predetermined liquid crystal part in a flat plate shape
  • a liquid crystal display member or the like in which a desired pattern is displayed by selectively applying a voltage to a portion of the liquid crystal display has a series of pulse voltages that are sequentially generated with a predetermined phase difference. A signal is supplied and driven. Then, each of the pulse voltage signals in that case has, for example, the amplitude value thereof.
  • Driving circuits such as the image sensor and the display member are usually configured using a shift register circuit.
  • the proposed drive circuit section does not fully satisfy the above requirements.
  • the present invention provides a novel driving circuit that can generate a different pulse voltage signal having a relatively large amplitude accurately with low power consumption. It is intended to provide a pulse generation circuit.
  • the first / second switching element and the first switching element are connected in series, and the first / second switching element is connected to the first / second switching element in series.
  • the capacitive element and the second switching element are connected in series at the connection point of the switching element, and the input terminal and the output terminal of the amplifier element to which the power supply voltage is supplied are connected to both ends of the capacitive element.
  • it has a configuration in which the first switching element is connected to the output terminal of the amplifying element, and the level is changed to the respective control terminals of the first and / or the second switching element.
  • a second input signal with a level change is supplied to the control ends of the first and second switching elements.
  • the time from the level change of the first input signal to the level change of the first input signal is set. It is assumed that a pulse signal having a corresponding width is obtained.
  • a relatively large-amplitude pulse voltage that makes full use of the power supply voltage is applied to the level change of the input signal.
  • the power consumption during the operation of generating the pulse voltage can be extremely reduced.
  • a plurality of pulse generating circuits according to the present invention connected in cascade a plurality of pulse voltages having sequentially different phases can be obtained.
  • the overlap time between each pulse electrode can be extremely reduced. Therefore, the pulse generating circuit according to the present invention can constitute a driving circuit as described above.))
  • each pulse having a relatively large amplitude is used. In order to generate a pulse voltage, the level change width of the input signal, that is, the amplitude can be reduced.
  • FIG. 1 is a circuit connection diagram showing an example of a pulse generation circuit according to the present invention.
  • FIG. 2 is a waveform diagram used to explain the operation of the example shown in FIG. , First?
  • the figure is a circuit connection diagram showing a part of an example of a drive circuit configured by using a plurality of the examples shown in FIG. 5 together with a shift register circuit, and FIG.
  • the waveform diagram used to explain the operation of the drive circuit shown in the figure the figure is a circuit connection diagram showing another part of the example of the drive circuit shown in FIG. J, and the figure ⁇ is an example of the example shown in FIG.
  • FIG. 7 is another example of a pulse generating circuit according to the present invention.
  • FIG. 1 A first figure.
  • FIG. 1 shows an example of a pulse generation circuit according to the present invention.
  • an N-channel insulated gate field effect transistor hereinafter referred to as a MOS FET
  • the power supply E supply terminal / The reference to which the reference power EV s is supplied. Between the power supply terminal 2, as the first and / or second switching elements, respectively.
  • the operating M0S • FETJ and its drain / source are connected in series. These M0S
  • First and / or second input terminals of the circuit thus configured? And / or as shown in Figures 2A and B, First and / or second input signals V / and V Contribu2, which produce level changes at times t / and t, respectively, are provided, respectively.
  • the / th input signal V / is approximately at power supply E at time t /.
  • the / th input signal V / is at the high level H]
  • the second input signal V is at the low level.
  • MOS * FETJ and ⁇ are in a talent state, and MOS′FET and ⁇ are in an off state.
  • the capacitive element is charged with the power supply voltage Vd through the MOSS'FETJ, and the capacitive element and the MOSS
  • the / is a high level H / which is almost equal to the power supply E V p.
  • the MOS * FET0 output is in the ON state, the voltage V of the output terminal //
  • CMPI Increase in the power E level of the source 7 ⁇ increase in the power level at the connection point P via the capacitive element — drain of the MOS FET 7. Increase in the source current ⁇ M 0 The positive feedback that the source E level of S rises?], M0S • The source E level of FET 7 rises rapidly and quickly. Then, as shown in FIG. 2C, the electric power EV p at the connection point P is almost twice the power supply E at the time t / 'immediately after the time t /.
  • Vth is Threshold Level tool tio Lumpur de voltage of MOS 7, C the capacitance of the capacitor, is 0 3 1 ⁇ 08 * 5 ⁇ , the parasitic capacitance at the source of 7) rises to the second high level H2]), the voltage level of the source of the MOS * FET 7 increases rapidly. It is approximately the power supply voltage Vd. Accordingly, as shown in FIG. 2D, the voltage V 0 of the output terminal // rises rapidly at the time t / to a high level H substantially equal to the power supply voltage V d.
  • the second input signal V2 rises from the low level L to the high level.]
  • the M0S • FET and the Ruru Therefore, the electric power EV p at the connection point ⁇ is the first. 2
  • the second high level ⁇ - ⁇ falls from the low level to the low level L
  • the M 0 S ⁇ FET The voltage at source 7 drops to low level L.
  • the voltage EV o of the output terminal // falls rapidly from the high level H, as shown in FIG. D, and goes to the low level L at time t2.
  • the voltage at the connection point P, EV p, and the voltage at the source of the MOS * FET 7 are mutually lowered through the capacitive element, and their falls fall shortly.
  • a pulse EQ that falls in response to the level change of the input signal V ⁇ can be obtained.
  • This pulse voltage Q has a timing and width defined by the first and second input signals and an amplitude of approximately Vd—Vs. In other words, it is a large-amplitude one that makes full use of the power supply voltage Vd.
  • the circuit shown in Fig. 1 uses the boosting operation of the capacitive element to apply a relatively large-amplitude pulse voltage that makes the most of the It can be obtained in response to level changes.
  • the power supply E supply terminal / and the reference power supply terminal are the power supply E supply terminal / and the reference power supply terminal.
  • the through current to 2 does not always flow, but only flows for a relatively short time, the power consumption is extremely reduced.
  • Poo second Since the input signal ⁇ ⁇ 2 is only required to be able to control the MOS 'FET and the on / off control, the high level may be relatively low.
  • a plurality of pulse generators according to the present invention described above are combined with a shift register circuit to generate a plurality of pulse generators whose phases are sequentially different.
  • o2 is a normal shift register circuit
  • a plurality of unit blocks 2 / ⁇ , ⁇ 2 / ⁇ + /
  • power supply voltage supply terminal 2 2 and It is configured to be cascaded with the reference power supply terminal 23.
  • each unit block. 2 / ⁇ , 2 / ⁇ + /, — are clock supply terminals
  • a plurality of such pulse generation circuits J according to the present invention described above for the shear register circuit ⁇ 2! ! 30 n + /, are arranged in cascade, and the output terminal of the first stage, such as ⁇ , // n, and the / th input terminal of the second stage, for example,? 11 + /, are connected in order.
  • each pulse generation circuit J n , J n + / has a common power supply E supply terminal / and a reference power EE supply terminal.
  • each of the pulse generation circuits J n, J k n + / uses the output pulse voltage of the preceding stage as the / th input signal, and shifts the An output pulse obtained from each unit block of the star circuit 2 is used as a second input signal to perform the pulse generation operation as described above. Therefore, the unit block of the shift register circuit / ⁇ ,,,,
  • V ⁇ n- / is the MOS 'FET ⁇ , ⁇ + /, and ⁇ , of each pulse generation circuit J ⁇ , J ⁇ + /,
  • ⁇ ⁇ + can be controlled on and off, but its amplitude is relatively small.
  • FIG. 1 shows an example of a circuit that supplies a first input signal to the first-stage pulse generation circuit J /.
  • the setup circuit is connected between the power supply E supply terminal / and the reference voltage supply terminal 2 in the first stage pulse generation circuit 3 (, This setup circuit
  • the output terminal 20 of the shift register circuit 2 In such a configuration, the output terminal 20 of the shift register circuit 2.
  • the MOSFET S ⁇ br> ⁇ 2 and J are both off, and the voltage at the node S is at the high level H which is almost equal to the power supply EVd.
  • the output terminal of the shift register circuit 20.
  • MOS 'F E T ⁇ oZ becomes low.
  • the electric power E at the connection point S becomes a low level L which is substantially equal to the reference electric power EV S. Then, the voltage at the connection point S that changes from a high level H to a low level L; the first input terminal of the pulse generator J / at the first stage? / In the
  • FIG. 3 is a diagram showing an example in which the capacitive element in the example of the pulse generating circuit according to the present invention shown in FIG. 3 is a drain in which a drain and a source are connected in common.
  • An example is shown that consists of the capacitance between the gate and channel of a MOS-FET / o2 of the shunt type. In this case, connect the gate side of MOSS FET./c2 to the connection point P! ), It is possible to carry out efficient EE. '
  • FIG. 7 shows another example of the pulse generating circuit according to the present invention.
  • the parts corresponding to the respective parts of the example shown in FIG. And the same reference numerals.
  • a MOS FET /? In which a drain and a gate are connected in common is used, and that drain is used. Terminals and gates are the / input terminals?
  • the source is connected to the drain of the MOSFET. Also in this case, the? In the case where the / th input signal V / supplied to the IGBT has a high level H3 ⁇ 4 substantially equal to the power supply voltage Vd, the same operation as the example shown in FIG.
  • the pulse generation circuit according to the present invention can reliably generate the pulse power E having a relatively large amplitude with the specified timing and width, and furthermore, the power consumption during the operation can be improved. It is assumed that the electric power is extremely small.D.
  • drive circuits such as solid-state imaging devices and liquid crystal display members, etc. Phase difference with different phase difference—for use in constructing various drive circuits that are required to generate different panorama voltage signals with relatively large amplitude with low power consumption. It is suitable.

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Description

/
明 細 パ ル ス発生回路
• 技術分野
この発明は、 固体撮像素子や液晶表示部材等の駆動 回路部を構成する に好適な、 定め られたタ イ ミ ン グ で 比較的大振幅を有するパ ル ス信号を発生する こ とがで き る パ ル ス発生回路に関する。
ϊ¾
光電変換素子が行列配置され、 これ ら光電変換素子 で得 られた電荷を電荷転送素子で転送 して撮像出力信 号を得る よ う にした固体撮像素子や、 平板状にされた 液晶部の所定の箇所に選択的に電圧を印加 して所望の パ タ ー ン表示を得る よ う に した液晶表示部材等は、 通 常、 所定の位相差を有 して順次発生する一連のパ ル ス 電圧信号が供給されて駆動される。 そ して、 その場合 のパ ル ス電圧信号の個々 は、 例えば、 その振幅値が
/ 〜 V程度と比較的大振幅であ る こ とが要求さ れる こ と があ ]? 、 この よ う な撮像素子や表示部材等の 駆動回路部には、 比較的大振幅る駆動用パ ル ス電 信 号を、 低消費電力の も と に、 正確に発生せしめる も の であ る こ と が要求される。
斯かる撮像素子や表示部材等の駆動回路部は、 通常、 シ フ ト レ ジ ス タ 回路を利用 して構成されるが、 従来提 案されている駆動回路部は、 上述の要求を充分に満し ている といえない。
発明の開示
斯かる点に鑑みこ の発明は、 比較的大振幅を有する —違のパ ル ス電圧信号を、 低消費電力の も と に、 正確 に発生せしめる駆動回路 ¾構成する こ とができ る新規 ¾ パ ル ス発生回路を提供する こ と を 目的とする。
そして、 この発明に係るパ ル ス発生回路は、 第 / の ス ィ ツ チ ン グ素子と第 の ス ィ ツ チ ン グ素子とが直列 接続され、 これ ら第 / 及び第 のス イ ッ チ ン グ素子の 接続中点に容量素子と 第 の ス ィ ツ チン グ素子とが直 列接続され、 この容量素子の両端に電源電圧が供給さ れる増幅素子の入力端及び出力端が接続され、 さ らに、 増幅素子の出力端に第 のス ィ ツ チン グ素子が接続さ れた構成を有し、 第 / 及び第 の ス ツ チ ン グ素子の 夫 々 の制御端にレ ベ ル変化を伴 う 第 / の入力信号が供 給される と と も に、 第 及び第 のス イ ッ チ ン グ素子 の制御端に レ べ ル変化を伴 う 第 の入力信号が供給さ れて、 増幅素子の出力端に、 第 / め入力信号の レ ベ ル 変化か ら第 の入力信号の レ ベ ル変化ま での時間に対 応する幅を有する パ ル ス信号が得 られる も の と される。
この よ う に形成される この発明に係る パ ル ス発生回 路に よれば、 その電源電£ ¾最大限に利用 した比較的 大振幅のパ ル ス電圧を、 入力信号の レ ベ ル変ィヒに よ ]? 規定される タ ィ ミ ン グ及び幅 ¾ も っ て確実に発生てき、
ΪΙ
ΟΜΡΙ しか も 、 パ ル ス電圧発生動作中の消費電力 を極めて低 減せしめる こ とがで き る。 ま た、 この発明に係るパ ル ス 発生回路を複数個縦続接続して用いる こ と に よ 、 · 順次位相が異つてい く 複数のパ ル ス電圧を得る こ とが でき 、 こ の と き 、 各パ ル ス電 Ε間のオー バー ラ ッ プ時 間を極めて小とする こ と ができ る。 従って、 こ の発明 に係る パ ル ス発生回路は、 前述の如 ぐ の駆動回路を構 成する こ とができ る も の と な ]) 、 さ らに、 その場合、 比較的大振幅の各パ ル ス電圧を発生させるに、 入力信 号の レ ベ ル変化幅、 即ち、 振幅を小なる も の と する こ とができ る。
図面の簡単な説明 - 第 / 図はこの発明に係る パ ル ス 発生回路の一例を示 す回路接続図、 第 =2 図は第 / 図に示される例の動作説 明に供される波形図、 第 ？ 図は第 / 図に示される例の 複数がシ フ ト レ ジ ス タ 回路と と も に用い られて構成さ れた駆動回路の例の一部分を示す回路接続図、 第 図 は第 J 図に示される駆動回路の動作説明に供される波 形図、 第 図は第 J 図に示される駆動回路の例の他の 一部分を示す回路接続図、 第 ^ 図は第 / 図に示される 例の一部分を よ D 具体的構成を も って示 した回路接続 図、 第 7 図はこの発明に係る パ ル ス発生回路の他の例
¾示す回路接続図であ る。
発明を実施するための最良の形態
以下、 こ の発明を実施するための最良の形態につい
?ゝ ΕΑ?Γ * ΟΜΡΙ て、 図面を参照 して述べる。
第 / 図はこの発明に係るパ ル ス発生回路の一例を示 す。 こ の例は、 Nチ ャ ン ネ ル形の絶縁ゲー ト 形電界効 '杲 ト ラ ン ジス タ （以下、 M O S ' F E T とい う） を用 いて構成された も ので、 電源電 £ V d が供給される電 源電 E供給端子 / と基準電 E V s が供給される基準.電 E供給端子 =2 との間に、 夫 々 、 第 / 及び第 のス イ ツ チ ン グ素子と して動作する M 0 S · F E T J 及び の ド レ イ ン · ソ ー ス間が直列に接続される。 これ ら M0S
• F E T J 及び の接続中点と基準電 E供給端子 =2 と の間に、 容量素子 と第 ？ の ス ィ ツ チ ン グ素子と して 動作する M O S · F E T 0 の ド レ イ ン · ソ ー ス 間と力 直列接続される。 こ の容量素子 の両端に、 増幅素子 と して動作する M O S · F E T ク のゲー ト 及び ソ ー ス が夫々接続され、 こ の M O S ' F E T 7 の ド レ イ ンは 電源電 E供給端子 / に接続される。 さ らに、 M 0 S · F E T 7 の ソ ー ス と基準電 EE供給端子 <2 との間に、 第 のス イ ッ チ ン グ素子と して動作する M 0 S · F E T の ド レ イ ン · ソ ー ス間が接続される。 そして、 MO S
• F E T J 及び のゲー ト が第 / の入力端子 ？ に接続 される と と も に、 M O S · F E T 及び のゲー ト が 第 。2 の入力端子 / ク に接続され、 ま た、 MO S ' F E T .7 の ソ ースか ら 出力端子 / / が導出される。
この よ う に構成された回路の第 / 及び第 の入力端 子 ？ 及び / には、 第 2 図 A及び B に示される如 ぐ 、 夫 々 時点 t / 及び t で レ ベ ル変化を生ずる 第 / 及び 第 の入力信号 V / 及び V „2 が、 夫々 、 供給される。
こ こ で、 第 / の入力信号 V / は時点 t / で略電源電 E
V d に等 しい高 レ ベ ル Hか ら略基準電圧 V s に等 しい 低 レ ベ ル Lへと立下 ！） 、 ま た、 第 の入力信号 v «2 は 時点 t j で低レ ベ ル Lか ら高 レべル へ と立上る も の と されている。
そして、 時点 t / 前では第 / の入力信号 V / は高レ ベ ル Hに なってお ]? 、 第 の入力信号 V は低レ ベ ル
L と なつ-ている ので、 M O S * F E T J 及び ό は才 ン 状態にあ ] 、 M O S ' F E T 及び ^ はオ フ状態にあ る。 この と き容量素子 は M O S ' F E T J を介して 電源電圧 V d で充電されてお 、 容量素子 と M O S
F E T 7 の ゲー ト と の接続点： P の電圧 V p は、 第《2 図
C に示される如 く 、 略電源電 E V p に等 しい第 / の高 レ ベ ル H / と なっている。 ま た、 M O S * F E T 0 力 s オ ン状態にあ るので、 出力端子 / / の電圧 V は、 第
図 D に示される如 ぐ 、 略基準電 E V S に等しい低レ ベ ル L になっている。 時点 t / に ^いて、 第 / の入力 信号 V / が高 レ ベ ル Hカゝ ら低レべノレ Lへ と立下 、 こ のため、 M O S ' F E T J 及び がオ フ と る。 従つ て、 M 0 S · F E T 0 及び の両者がオ フ状態と なる の で M O S * F E T 7 の ソ ー ス の電圧レべノレ 、 即ち、 出力端子 / / の電圧 V'o が上昇 し、 これに伴って接続 点 P の電 Eレ ベ ル も 上昇する。 こ の と き 、 MOS ' FET
CMPI , 7 の ソ 一 スの電 E レ ベ ル の上昇→容量素子 を介して 接続点 P の電 £レ ベ ル の上昇— M O S · F E T 7 の ド レ イ ン . ソ ー ス電流の増加→ M 0 S の ソ — ス の電 E レ ベ ル の上昇とい う 正帰還がかか ]? 、 M 0 S • F E T 7 の ソ ー ス の電 Eレ ベ ルは急、速に上昇する。 そ して、 接続点 P の電 E V p は、 第 2 図 C に示される 如 く 、 時点 t / 直後の時点 t / ' で、 略電源電 Eの 2倍
C
Vdに等 しい （詳細には、 V d — Vth + + ハ •Vd， 但 し、 Vthは M O S 7 の ス レ ツ シ ョ ー ル ド電 圧、 C は容量素子 の容量、 0 3 は1^ 0 8 * 5^ で 7 の ソ ー ス に於ける寄生容量） 第 2 の高 レ ベ ル H 2 へと 立上 ]) 、 M O S * F E T 7 の ソ ー ス の電圧レ ルは急 速に略電源電圧 V d と なる。 従って、 出力端子 / / の 電圧 V 0 は、 第 2 図 D に示される如 ぐ 、 時点 t / で急 速に上昇して、 略電源電圧 V d と等しい高レ ベ ル H と なる。 この場合、 第 / の入力信号 V , がほぼ低レ ベ ル L に ¾ ら ¾い と M O S · F E T がオ フ状態に ¾ ら ¾ い ので、 第 / の入力信号 V / の立下 ]? 部と 出力端子 / / の電 E V 0 の立上 部のオーバー ラ ッ プ期間はほ とんどな も の と なる。
次に時点 t 2 にな る と 、 第 =2 の入力信号 V 2 が低レ ベ ル Lか ら高 レべル へと立上 ]) 、 このため、 M 0 S • F E T 及び がオ ン と るる。 従って、 接続点 Ρ の 電 E V p が、 第。2 図 C に示される如 く 、 第 2の高 レべ ル Λ-Η 力 ら低レ ベ ル Lへと立下 、 ま た、 M 0 S · F E T 7 の ソ ー ス の電圧が低 レ ベ ル Lへ と 降下する。 従って、 出力端子 / / の電 E V o は、 第 =2 図 Dに示される如 ぐ、 高 レ ベ ル Hか ら急速に立下って、 時点 t 2 で低レ ベ ル L に な る 。 この場合、 接続点 Pの電 E V p と M O S * F E T 7 の ソ ー ス の電圧と は、 容量素子 を通 じて互 いに低め合ってその立下 ]? は急しゅんにな 、 時点
と との間は極めて短時間であ る。 お、 その 後、 第 / 及び第 2 の入力信号 V / 及び V «2 は、 夫 々 、 高 レ ベ ル H及び低レ ベ ル Lに戻る。
この よ う に して、 出力端子 / / には、 第 c2 図 D に示 される如 ぐ の、 第 / の入力信号 V / の レ ベ ル変化に対 応 して立上 、 第。2 の入力信号 Vゝ の レ ベ ル変化に対 応 して立下る パ ル ス電 E Qが得 られるのである。 この パ ル ス電圧 Qは、 そのタ イ ミ ン グ と幅が第 / 及び第 2 の入力信号に よって規定される も のである と と も に、 その振幅を略 V d — V s とする も の、 換言すれば、 電 源電圧 V d を最大限に利用 した大振幅の も の と ¾ る。 即ち、 第 / 図に示される回路は、 容量素子 の昇圧動 作を巧みに用いる こ と に よ 、 電 電 V d を最大限 に利用 した比較的大振幅のパ ル ス電圧を、 入力信号の レ ベ ル変化に対応して得る こ とができ る も のであ る。 そ して、 その動作中に.於いて、 電源電 E供給端子 / か ら基準電 £供給端子。2への貫通電流は、 常時流れてい る のではな く 、 比較的短時間流れるだけであ るので、 消費電力が極めて低減された も の と ¾ る。 ¾お、 第 2 の入力信号 ν ·2 は、 M O S ' F E T 及び をオ ン · オ フ制御で き ればよ い も のであ るので、 その高 レ ベ ル は比較的低い も の であって も よ い。
第 ？ 図は、 上述の この発明に係る パ ル ス発生回路の 一例の複数個がシ フ ト レ ジ ス タ 回路と組合されて 、 位 相が順次異なってい く 複数のパ ル ス電王を発生する駆 動回路が形成された例について、 その一部分を示す。 第 J 図に於いて、 o2 は通常の シ フ ト レ ジ ス タ 回路で あ 、 複数段の単位ブロ ッ ク =2/ιι , <2/η+/ , が 電源電圧供給端子 2 =2 と基準電£供給端子 2 3 と の間 に縦続接続されて構成されている。 そ して、 各単位ブ ロ ッ ク。2/η ， 2/η+/， — には、 ク ロ ッ ク供給端子
=2 及び c2 か ら、 第 図 Aに示される如 ぐ の 、 位相 を異にする ク ロ ッ ク パ ル ス $5 / 及び ？ 5 j が交互に供給 されて、 夫 々 の出力端子。2 η ， =2όη+/ , 力 ^ ら、 第 図 Β に示される如 く の出力パ ル ス V0n V^n+ ， が順次得られる。
斯かる シ ア ト レ ジ ス タ 回路 ο2 に対して 複数の上 述 した こ の発明に係るパ ル ス発生 Θ路 J ！！ 30n+/ ， が縦続配置され、 前段の も のの出力端子、 例え ぱ、 //nと後段の も の の第 / の入力端子、 例えば、 ?11+/とが順次接続されている。 ¾お、 こ の例では、 各 パ ル ス発生回路 J n ， J n+/ ， は、 共通の電源 電 E供給端子 / 及び基準電 EE供給端子 ¾有す も の と なっている。 また、 シ フ ト レ ジ ス タ 回路《2 の出力端 子 =24η ， =2όη+/ ， がパ ル ス発生回路 Jク n ，
J n+/ ， の第 の入力端子 / η , /ク n+/， · ·
· · に接続されている。 従って、 この場合、 パ ル ス発 生回路 J n , Jク n+/ ， の夫々 は、 前段の も のの 出力パ ル ス電圧を第 / の入力信号 と し、 ま た、 シ フ ト レ ジ ス タ 回路 2 ク の各単位ブ ロ ッ クか ら得 られる 出力 パ ル ス を第 2 の入力信号と して、 前述の如 ぐ のパ ル ス 発生動作を行う も の と なっている。 よって.ゝ シ フ ト レ ジ ス タ 回路 の単位ブ ロ ッ ク /η , ，
の 出力端子 n+/ ， 力 ら第 図 B に示さ れる如 く の出力パ ル ス V(in ， ， · · · · が得 られ るのに伴って、 各パ ル ス発生回路 ク!！ ， Jク n+/， の出力端子 / /n ， / /n + / ， か らは、 第 図 C に 示される如 ぐ の、 その前段の も のの出力パ ル ス電圧の 立下 ]3 に対応 して立上 ]) 、 シ フ ト レ ジ ス タ 回路 =2 か らの出力パ ル ス ， V0n+/ , ·.· · · の立上 に対応 して立下る パ ル ス電 E Q n ， Qn+/ ， ' が得 られる。 この場合、 シ フ ト レ ジ ス タ 回路 =2 の出力パ ル ス V0n，
V^n- / , は、 各パ ル ス発生回路 Jク η ， J η+/ , の M O S ' F E T η ， η+/， 及び η，
^η+ ， を オ ン · オ フ 制御で き れば よ い も ので あ るか ら、 その振幅は比較的小る る も'ので よ い。
¾お、 上述の如 ぐ のパ ル ス発生回路 J η ， 30η + /， —— の縦続接続に於いて 初段の も の、 即ち、 パ ル ス発生回路 J / の第 / の入方端子？ / への第 / の入力 / 0 信号は、 別途に供給される必要があ る。 第 図は、 斯 か る初段のパ ル ス 発生回路 J / に対する第 / の入力信 号を供給する 回路の一例を示す。 この例では、 初段の パ ル ス 発生回路 3( , の さ らに前段に於いて、 電源電 E 供給端子 / と基準電圧供給端子 2 と の間に、 セ ッ ト ァ ッ プ回路 が接続される。 こ のセ ッ ト ア ッ プ回路
は、 M O S * F E T / ， ^ «2 及び J で図示の 如 ぐ に構成されて お. 、 M O S * F E T / の ソ ー ス と M 0 S · F E T =2及び J の ド レ イ ン と の接続点
S が初段の パ ル ス発生回路 J / の第 / の入力端子 ？ I に接続され、 ま た、 M O S ' F E T =2 の ゲー ト 力； シ フ 卜 レ ジ ス タ 回路 o2 の零番目 の単位ブ ロ ッ ク o2 / の 出力端子。2 。 に接続され、 さ ら に、 M O S · F E T
J の ゲ一 ト が シ フ ト レ ジス タ 回路 =2 の / 番 目 の単 位ブロ ッ ク《2/ / の 出力端子。2ά / に接続されてい る。
斯かる構成に於いて、 シ フ ト レ ジ ス タ 回路 2 ク の 出 力端子 20。及び / に得 られる 、 第 図 Β に示される 出力パ ル ス V0n及び V0n+/と 同様な、 出力パ ル ス ク 及び V0/がオーバ一 ラ ッ プ して 出力端子 =20り 及び =20/ の電圧が共に低 レベ ル と ¾ る期間に、 M 0 S · F E T 屮 <2及び J が両者オ フ 状態 と ¾つて接続点 S の電圧 は略電源電 EV d に等 しい高 レ ベ ル H と な 、 その後、 シ フ ト レ ジ ス タ 回路 の 出力端子 =20。 に得 られる 出 力 パ ル ス V ク の後緣の時点 と なって こ の 出力端子 =20ク の電 Eが高 レ ベ ル にな る と 、 M O S ' F E T ^ oZ がォ —
.
Ο:-,·Γ?Ι / /
ン と なって、 接続点 S の電 Eは略基準電 E V S に等 し い低レ ベ ル L と な る。 .そ して、 この接続点 S に得 られ る 高 レ ベ ル Hか ら低レ ベ ル Lへ と変化する電圧力；、 初 段のパ ル ス発生回路 J / の第 / の入力端子？ / に、 第
/ の入力信号と して供給される のであ る。
第 ^ 図は、 第 / 図に示される こ の発明に係る パ ル ス 発生回路の一例に於ける容量素子 が、 具体的に、 ド レ イ ン と ソ ース が共通接続されたディ プ リ ー シ ヨ ン形 の M O S · F E T / o2 の ゲー ト · チ ャ ン ネ ル間の容量 で構成された例を示す。 この場合、 M O S · F E T ./ c2 のゲー ト 側を接続点 P に接続する こ と に よ'！） 、 効 率の良い昇 EEを行 う こ と がで き る。 '
さ らに、 第 7 図はこの発明に係る パ ル ス発生回路の 他の例を示し、 こ の第 7 図で も 、 第 / 図に示される例 の各部に対応する部分には第 / 図 と共通の符号が付さ れている。 この例では、 第 / 図に示される例に於ける M O S · F E T J に代えて、 ド レ イ ン と ゲ一 卜 が共通 接続された M O S • F E T / ? が用い られてお 、 そ の ド レ イ ン及びゲー ト が第 / の入力端子 ？ に接続され、 ま た、 ソ ースが M O S ' F E T の ド レ イ ン に接続さ れている。 こ の場合に も 、 第 / の入力端子 ？ に供給さ れる第 / の入力信号 V / が略電源電圧 V d に等 しい高 レ ベ ル H ¾ と る場合には、 第 / 図に示される例 と 同様 の動作をする。
. 産業上の利用可能性 / =2
以上の如 ぐ 、 この発明に係る パル ス発生回路は、 比 較的大振幅のパル ス電 Eを規定された タ ィ ミ ン グ及び 幅を もって確実に発生でき 、 しか も 、 動作中の消費電 力が極めて小な る も の と される も のであ D 、 その複数 個 ¾ シ 7 ト レ ジス タ 回路と組合せて、 固体撮像素子や 液晶表示部材等の駆動回路部をは じめ、 所定の位相差 を有して順次違なる—違のパ ノレ ス電圧信号を、 低消費 電力の も とに比較的大振幅で発生する こ とが要求され る各種駆動回路を構成すベ く 用いるに好適であ る。
cv.n

Claims

/ 3
請求の範囲 ん 第 / の ス イ ッ チ ン グ素子 （ J ： / 3 ) と 第 の ス イ ッ チ ン グ素子（ ） と が直列接続され、 該第 / 及び第 の ス ィ ツ チ ン グ素子の接続中点に容量素子（ ） と第 J の ス イ ッ チ ン グ素子（0) とが直列接続され、 上記容 量素子（ ）の両端に増幅素子（7)の入力端及び出力端 が接続され、 さ らに、 上記増幅素子（7)の出力端に第 のス イ ッ チ ン グ素子 が接続され、 ま た、 上記第 / 及び第 J の ス ィ ツ チ ン グ素子の夫々 の制御端に第 / の入力信号が供給される よ う にな される と と も に、 上 記第 =2及び第 のス ィ ツ チ ン グ素子の夫々 の制御端に 第 2の入力信号が供給される よ う になされて、 上記増 幅素子（7)の 出力端に、 上記第 / の入力信号の レ ベ ル 変化か ら上記第 c2の入力信号の レ ベ ル変化ま での時間 に対応する幅を有する パ ル ス信号が得 られる よ う にさ れた パ ル ス発生回路。
2. 上記第 / 、 第 <2、 第 J及び第 のス イ ッ チ ン グ素 子 （ J ： / 3 ， ， ， ε ) 及び上記増幅素子（7)が 夫 々 絶緣ゲー ト 形電界効杲 ト ラ ン ジ ス タ で形成された 請求の範囲第 / 項記載のパ ル ス 発生回路。
3. 上記第 / のス イ ッ チ ン グ素子 （/^ が、 ド レ イ ン と ゲ ー ト とが共通接続され、 ソ ー ス が上記第 =2 の ス イ ツ チ ン グ素子（ ） に接続された絶縁ゲ一 ト 形電界効果 ト
〇 ·Η 、 '0 / 屮
ラ ン ジ ス タ で形成され、 共通接続された上記 ド レ イ ン 及びゲー 卜 に上記第 / の入力信号が供給される よ う に な された請求の範囲第 項記載の パ ル ス 発生回路。 φ. 上記容量素子（ ） が、 ド レ イ ン と ソ ー ス と が共通 接続された絶緣ゲ一 ト 形電界効果 ト ラ ン ジ ス タ （/ο5 で 形成された請求の範囲第 / 項記載のパ ル ス 発生回路。
λ
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