JP4281359B2 - チャージポンプ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、直流低電圧を昇圧して直流高電圧を生成するチャージポンプ回路に関する。
【0002】
【従来の技術】
近年のLSI(大規模集積回路)においては、回路内部において3V、5V、10Vというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、LSI外部において複数の電源を生成してLSIへ供給するようになっていた。しかし、最近は、LSIへ供給する電源は1電源で、LSI内部において多電源を生成することが要求される。
【0003】
LSI内部において、外部から供給される電源電圧Vccより高い電圧を生成する回路として、チャージポンプ回路が用いられる。図9は、従来のチャージポンプ回路の構成を示す回路図である。この図において、符号201は波高値Vccでデューティ50%の周期パルスが供給される入力端子、202は電源電圧Vccが加えられる端子、203〜207はダイオード、211〜214はコンデンサ、220はインバータ、230は出力端子である。
【0004】
このような構成において、入力端子201が電圧0(接地電位)の時はダイオード203を介してコンデンサ211が電圧Vccに充電される。次に、入力端子201が電圧Vccになると、コンデンサ211の一端(ダイオード204のアノード側)が2Vccとなり、また、インバータ220の出力が電圧0となる。これにより、コンデンサ212が電圧2Vccに充電される。次に、入力端子201が再び電圧0、インバータ220の出力が電圧Vccになると、コンデンサ212の一端が電圧3Vccとなり、コンデンサ213がこの電圧3Vccに充電される。次に、入力端子201が電圧Vcc、インバータ220の出力が電圧0になると、コンデンサ213の一端が電圧4Vccとなり、コンデンサ214がこの電圧4Vccに充電される。次に、入力端子201が電圧0、インバータ220の出力が電圧Vccになると、コンデンサ214の一端が電圧5Vccとなる。この電圧5Vccがダイオード207を介して出力端子230へ出力される。なお、この出力電圧は、正確にはダイオード203〜207の順降下電圧を引いた電圧となる。
なお、従来の技術として特許文献1に記載されるものが知られている。
【0005】
【特許文献1】
特開2002-208290号公報
【0006】
【発明が解決しようとする課題】
ところで、近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば1V(ボルト)とかなり低くなってきている。このため、上述したチャージポンプ回路によって、1Vの電源電圧を例えば10Vまで昇圧しようとすると、図9における1個のコンデンサおよび1個のダイオードからなるブロックが10個またはそれ以上必要となる。しかし、特に、コンデンサはLSI内部において大きい面積を必要とし、このため、LSI内に多くのコンデンサを作成することは、他の回路を作成する面積が少なくなって極めて好ましくない。
本発明は上記事情を考慮してなされたもので、その目的は、コンデンサの面積を従来のものより少なくすることができるチャージポンプ回路を提供することにある。
【0007】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、順方向に直列接続され、第1のダイオード素子が電源端子に接続された第1〜第n(nは正の整数)のダイオード素子と、前記第1〜第nのダイオード素子と対応して設けられ、周期パルスを昇圧して出力する第1〜第nのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたn個のコンデンサと、入力端子に得られる周期パルスを前記第1、第3・・・のパルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第2、第4・・・のパルス昇圧回路へ供給する回路とを具備することを特徴とするチャージポンプ回路である。
【0008】
請求項2に記載の発明は、順方向に直列接続され、第1のダイオード素子が電源端子に接続された第1〜第n(nは正の整数)のダイオード素子と、前記第1〜第nのダイオード素子と対応して設けられ、周期パルスを昇圧して出力する第1〜第nのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿された第1〜第nのコンデンサと、入力端子に得られる周期パルスを前記第1、第3・・・のパルス昇圧回路へ供給すると共に、前記周期パルスを反転して前記第2、第4・・・のパルス昇圧回路へ供給する第1の回路と、順方向に直列接続され、第(n+1)のダイオード素子が前記第nのダイオード素子に接続された第(n+1)〜第m(mはnより大きい正の整数)のダイオード素子と、前記第(n+1)〜第mの各ダイオード素子の接続点に一端が接続された第(n+1)〜第mのコンデンサと、入力端子に得られる周期パルスまたは該周期パルスを反転した反転周期パルスを前記第(n+1)、第(n+3)・・・のコンデンサの他端へ供給すると共に、前記反転周期パルスまたは入力端子に得られる周期パルスを前記第(m+2)、第(m+4)・・・のコンデンサの他端へ供給する第2の回路とを具備することを特徴とするチャージポンプ回路である。
【0009】
請求項3に記載の発明は、請求項1または請求項2に記載のチャージポンプ回路において、前記パルス昇圧回路は、入力される周期パルスが第1のレベルの時、コンデンサを充電する充電回路と、第1、第2のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第1のレベルと、前記コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とする。
【0010】
請求項4に記載の発明は、請求項3に記載のチャージポンプ回路において、前記スイッチング回路は直列接続された導電型が異なる第1、第2の増幅素子からなることを特徴とする。
請求項5に記載の発明は、請求項4に記載のチャージポンプ回路において、前記第1、第2のレベルを繰り返す第1の周期パルスと、前記第1の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第1の周期パルスの立ち下がりより微少時間遅く立ち下がる第2の周期パルスを出力するパルス発生回路を設け、前記第1、第2の増幅素子を各々前記第1、第2の周期パルスによって駆動することを特徴とする。
【0011】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図1はこの発明の第1の実施の形態によるチャージポンプ回路の構成を示す回路図である。この図において、符号101は、波高値Vcc(電源電圧)、デューティ比50%の矩形状周期パルスが印加される入力端子であり、パルス昇圧回路102の入力端子に接続されると共に、インバータ103を介してパルス昇圧回路104の入力端子に接続されている。パルス昇圧回路102、104は同一の回路であり、入力される周期パルスを波高値2Vccまで昇圧して出力する。すなわち、パルス昇圧回路102は入力端子101へ供給される周期パルスと同相で波高値が2Vccの周期パルスを出力し、パルス昇圧回路104は入力端子101へ供給される周期パルスと位相が逆相で波高値が2Vccの周期パルスを出力する。
【0012】
図3はパルス昇圧回路102(104)の具体的構成を示す回路図である。この図において、符号INは、波高値Vcc、デューティ比50%の矩形状の周期パルスが入力される入力端子であり、この入力端子INに入力された周期パルスはインバータ8によって反転され、FET(電界効果トランジスタ)3のゲートへ供給される。FET3は、NチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ4を介して入力端子INに接続されると共に、FET5のゲートに接続される。FET5はNチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ6の一端およびFET7のソースに接続されている。インバータ8は、入力端子INの周期パルスを反転し、コンデンサ6の他端へ出力する。FET7およびFET9はそれぞれPチャネルおよびNチャネルFETであり、これらのFET7,9の各ゲートおよびドレインが共通接続され、これによってインバータが構成されている。そして、FET7,9のゲートが入力端子INに接続され、ドレインが出力端子OUTに接続され、また、FET9のソースが接地されている。
【0013】
このような構成において、入力端子INの電圧が”H”(ハイレベル=Vcc)の時は、インバータ8の出力が”L”(ロー=接地電位)となり、FET3がオフとなる。またこの時、入力端子INの”H”がコンデンサ4を介してFET5のゲートへ供給され、FET5がオンとなる。ここで、後に示すように、接続点Aは予めVcc−Vth(VthはFET3のしきい値)に充電されているため、接続点Bは2Vcc−Vthとなり、Vccより高い電圧となるので、FETが3極管動作となる。
FET5がオンとなると、このFET5を介してコンデンサ6に電圧Vccが充電される。また、この時点において、FET7,9の各ゲートへは”H”が加えられ、これにより、FET9がオン、FET7がオフとなり、出力端子OUTが接地電位となる。この時、接続点Aの電圧は、Vcc-Vthであり、Vccより低い電圧にある。
【0014】
次に、入力端子INが”L”になると、インバータ8の出力が”H”となり、FET3がオンとなる。これにより、FET3からコンデンサ4の充電電流が流れ、FET5のゲートが”L”となり、FET5がオフとなる。また、この時点で、コンデンサ6には電圧Vccが充電されていることから、インバータ8の出力が”H”になると、接続点Bの電圧が、2Vccとなる。そして、この時点でFET7がオン、FET9がオフとなることから、上記の電圧2Vccが出力端子OUTから出力される。
【0015】
次に、入力端子INが再び”H”になると、再び、出力端子OUTが接地電位となると共に、コンデンサ6の充電が行われ、入力端子INが”L”になると、出力端子OUTが電圧2Vccとなり、以下、この動作が繰り返される。
このように、上記実施形態のパルス昇圧回路によれば、波高値Vccの周期パルスを波高値2Vccの周期パルスに変換することができる。
【0016】
次に、図1に戻ると、符号106、107は各々、一端がパルス昇圧回路102、104の各出力端に接続されたコンデンサ、109は電源電圧Vccが供給される端子である。110〜112は各々、ゲートとドレインが接続されたNチャネルFETであり、FET110のドレインが電源端子109に接続され、FET110のソースとFET111のドレインが共通接続されると共に、コンデンサ106の他端に接続され、FET111のソースとFET112のドレインが共通接続されると共に、コンデンサ107の他端に接続され、FET112のソースが出力端子115に接続されている。ここで、FET110〜112はダイオードとして使用されている。
【0017】
次に、図1に示す回路の動作を説明する。
まず、入力端子101が電圧0(接地電位)になると、パルス昇圧回路102の出力電圧が0となり、コンデンサ106がFET110を介して電圧(Vcc−Vth)に充電される。ここで、VthはFET110のゲート−ソース間電圧であり、約0.7Vである。次に、入力端子101が電圧Vccになると、パルス昇圧回路102の出力電圧が電圧2Vccとなり、この結果、点C1の電圧(FET111のドレイン電圧)が
2Vcc+Vcc−Vth=3Vcc−Vth
となる。
【0018】
またこの時、インバータ103の電圧が0となり、パルス昇圧回路104の出力電圧が0となる。この結果、コンデンサ107に電圧(3Vcc−Vth−Vth)が充電される。次に、入力端子101が電圧0になると、インバータ103の出力が電圧Vccになり、パルス昇圧回路104の出力電圧が2Vccとなる。この結果、点C2の電圧(FET112のドレイン電圧)が
2Vcc+3Vcc−Vth−Vth=5Vcc−2Vth
となる。そして、この点C2の電圧がFET112を通して、
5Vcc−2Vth−Vth=5Vcc−3Vth
となり、出力端子115へ出力される。
このように、上述した第1の実施形態によれば、前述した図9の回路と近似した出力電圧を得ることができる。
【0019】
ところで、図9の回路におけるコンデンサ211〜214には各々、3000μm2の面積が必要であり、したがって図9の回路をLSI内に作成するには、コンデンサのために12000μm2の面積を必要とする。
これに対し、図3のコンデンサ4、6には各々500μm2および1000μm2の面積が必要であり、また、図1のコンデンサ106、107には各々1000μm2の面積が必要である。この結果、図1の回路をLSI内に構成するためには、5000μm2の面積でよいことになる。このように、図1の実施形態は、従来の回路に比較し、回路面積を小さくすることができる。
【0020】
上述したように、図1に示す実施形態は、回路面積を小さくすることができる利点がある。しかし、この実施形態は負荷電流が従来の回路より小さい問題がある。そこで、負荷電流を従来の回路と同様にとることができ、しかも、回路面積を従来のものより小さくすることができるこの発明の第2の実施形態について説明する。
【0021】
図2はこの発明の第2の実施形態の構成を示す回路図であり、この図において、図1の各部に対応する部分には同一の符号を付してある。この図に示す回路が図1に示す回路と異なる点は、入力端子101とFET112のソースとの間に介挿されたコンデンサ121と、FET112と出力端子115との間に介挿され、そのゲートとドレインが接続されたNチャネルFET122とが設けられている点である。
【0022】
このような構成によれば、入力端子101の電圧が0の時、点C3(FET122のドレイン)の電圧が前述したように、
5Vcc−3Vth
となり、この電圧がコンデンサ121に充電される。そして、入力端子101の電圧がVccになると、点C3の電圧が、
Vcc+(5Vcc−3Vth)=6Vcc−3Vth
となり、この点C3の電圧がFET122を通して、
6Vcc−3Vth−Vth=6Vcc−4Vth
となり、出力端子115へ出力される。
【0023】
ここで、コンデンサ121を面積2000μm2によって構成すれば、図9に示す回路とほぼ同じ負荷電流をとることができることが実験によって確認された。そして、この実施形態の場合、全コンデンサの面積は7000μm2となり、図9の回路の約6割の面積で済むことになる。
【0024】
なお、上記実施形態は、図1に示す第1の実施形態における点C2の後部にダイオードとして機能するFETおよびコンデンサを1組設けたものであるが、図2の点C3の後部にさらに複数のFETおよびコンデンサの組を設けてもよい。この場合、コンデンサへ供給する周期パルスは1個おきに位相を逆転させることは勿論である。
【0025】
次に、パルス昇圧回路102(104)の他の構成例を説明する。
図4は図3の構成をさらに簡略化した回路であり、この図において、入力端子INに入力される周期パルスはインバータ11において反転され、コンデンサ12の一端に供給される。また、NチャネルFET13のドレインは電源電圧Vccに接続され、ゲートがドレインと接続され、ソースがコンデンサ12の他端およびPチャネルFET14のソースに接続されている。FET14およびNチャネルFET15はインバータを構成しており、各ゲートの接続点に入力端子INの電圧が加えられ、各ドレインの接続点が出力端子OUTに接続されている。
【0026】
このような構成において、入力端子INの電圧が”H”の時は、インバータ11の出力が”L”となる。これにより、FET13を介してコンデンサ12に電圧(Vcc−Vth)が充電される。ここで、電圧VthはFET13のゲート−ソース間電圧であり、約0.7Vである。またこの時、FET14がオフ、FET15がオンとなり、出力端子OUTが接地電位となる。次に、入力端子INが”L”になると、インバータ11の出力が”H”となり、この結果、FET14のソース電圧が
Vcc+(Vcc−Vth)=2Vcc−Vth
となる。またこの時、FET13はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でFET14がオン、FET15がオフとなることから、上記の電圧(2Vcc−Vth)が出力端子OUTから出力される。
【0027】
図5はパルス昇圧回路102(104)のさらに他の構成例を示す回路図であり、この図において図3の各部と対応する部分には同一の符号が付してある。図3の回路においては、入力端子INに1相の周期パルスが供給され、FET7,9のゲートへこの周期パルスが入力されるようになっている。しかし、このような構成の場合、FET7,9のオン/オフ切替時においてFET7,9を貫通する貫通電流が流れる恐れがある。そこで、この回路においては、入力端子INの周期パルスに基づいて、波高値Vccの2相周期パルスP1、P2を発生するパルス発生回路20を設けている。図6はパルス発生回路20から出力される2相周期パルスP1、P2の波形図であり、この図に示すように、周期パルスP2が立ち上がった後、微少時間経過後に周期パルスP1が立ち上がり、周期パルスP1が立ち下がった後、微少時間後に周期パルスP2が立ち下がる。そして、周期パルスP1、P2がそれぞれがFET9、7のゲートへ入力されるようになっている。なお、パルス発生回路20は公知の回路であり、その一例を図7に示す。この図において、31〜38はインバータ、41,42はナンドゲートである。
【0028】
また、この回路においては、図3のインバータ8に代えてPチャネルFET21とNチャネルFET22を設け、FET21のゲートに周期パルスP2を加え、ソースを電源電圧Vccに、ドレインをFET22のドレインにそれぞれ接続し、また、FET22のゲートに周期パルスP1を加え、FET22のソースを接地している。そして、FET21、22の共通ドレインとFET7のソースとの間にコンデンサ6を接続している。また、FET7,21の各基板をそれぞれのソースに接続している。
【0029】
このような構成によれば、周期パルスP1が”L”となり、FET9がオフとなった後、周期パルスP2が”L”となってFET7がオンとなり、また、周期パルスP2が”H”となってFET7がオフとなった後、周期パルスP1が”H”となりFET9がオンとなる。これにより、FET7,9に貫通電流が流れることはない。
【0030】
図8はパルス昇圧回路102(104)のさらに他の構成例を示す回路図であり、この図において、図4の各部に対応する部分には同一の符号が付してある。この図に示すパルス昇圧回路は、図4に示す回路におけるFET14、15の貫通電流を防止するための回路である。すなわち、図5と同様に、2相周期パルスを出力するパルス発生回路20を設け、周期パルスP1、P2をそれぞれがFET15、14のゲートへ入力している。また、図4のインバータ11に代えてPチャネルFET24とNチャネルFET25を設け、FET24のゲートに周期パルスP2を加え、FET24のソースを電源電圧Vccに、ドレインをFET25のドレインにそれぞれ接続し、また、FET25のゲートに周期パルスP1を加え、FET25のソースを接地している。そして、FET24、25の共通ドレインとFET4のソースとの間にコンデンサ12を接続している。
そして、この回路によっても、図5の回路と同様にFET14、15の貫通電流を防ぐことができる。
【0031】
【発明の効果】
以上説明したように、この発明によれば、コンデンサの面積を従来のものより少なくすることができる効果がある。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態によるチャージポンプ回路の構成を示すブロック図である。
【図2】 この発明の第2の実施形態によるチャージポンプ回路の構成を示すブロック図である。
【図3】 図1におけるパルス昇圧回路102の第1の構成例を示す回路図である。
【図4】 図1におけるパルス昇圧回路102の第2の構成例を示す回路図である。
【図5】 図1におけるパルス昇圧回路102の第3の構成例を示す回路図である。
【図6】 図5におけるパルス発生回路20の動作を説明するためのタイミング図である。
【図7】 図5におけるパルス発生回路20の具体例を示す回路図である。
【図8】 図1におけるパルス昇圧回路102の第4の構成例を示す回路図である。
【図9】 従来のチャージポンプ回路の構成例を示す回路図である。
【符号の説明】
101…入力端子
102、104…パルス昇圧回路
103…インバータ
106、107、121…コンデンサ
109…電源端子
110〜112…FET
115…出力端子
Claims (2)
- 順方向に直列接続された複数の第1のダイオード素子と、
前記第1のダイオード素子間の第1の接続点ごとに設けられ、該第1の接続点に一端が接続された第1のコンデンサと、
各前記第1のコンデンサごとに設けられ、該第1のコンデンサの他端に接続されるパルス昇圧回路と、
を備え、
前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第1の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数の第1のダイオード素子の直列接続におけるアノード側の終端は電源端子に接続され、
前記複数の第1のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
前記パルス昇圧回路は、
前記入力パルスから2相周期パルスである第2の周期パルス及び第3の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第3の周期パルスを入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第2の周期パルスを入力される第3のNチャネルFETと、
ドレインが電源端子に接続され、ゲートが前記第1のPチャネルFETのドレインに接続される第1のNチャネルFETと、
一端に前記第2の周期パルスが入力され、他端が前記第1のNチャネルFETのソースに接続される第2のコンデンサと、
ドレインが電源端子に接続され、ゲートが前記第1のNチャネルFETのソースに接続される第2のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第2のNチャネルFETのソースに接続される第3のコンデンサと、
ソースが前記第3のコンデンサの他端に接続され、ゲートに前記第3の周期パルスを入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第2の周期パルスが入力され、ソースが接地される第4のNチャネルFETと
を有し、
前記第2の周期パルスは、前記第3の周期パルスが立ち上がった後に立ち上がり、
前記第3の周期パルスは、前記第2の周期パルスが立ち下がった後に立ち下がる
ことを特徴とするチャージポンプ回路。 - 前記複数の第1のダイオード素子の直列接続におけるカソード側の終端に、順方向に直列に接続される少なくとも1つの第2のダイオード素子と、
前記第2のダイオード素子ごとに設けられ、該第2のダイオード素子のアノードに一端が接続される少なくとも1つの第4のコンデンサと、
を備え、
前記パルス昇圧回路と前記第4のコンデンサとを併せて奇数番目の前記第4のコンデンサは、他端に前記第1の周期パルスが入力され、
前記パルス昇圧回路と前記第4のコンデンサとを併せて偶数番目の前記第4のコンデンサは、他端に前記反転周期パルスが入力され、
前記複数の第1のダイオード素子と前記第2のダイオード素子との直列接続におけるカソード側の終端から昇圧された電圧が出力される
ことを特徴とする請求項1に記載のチャージポンプ回路。
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