JP3658349B2 - 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 - Google Patents
信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 Download PDFInfo
- Publication number
- JP3658349B2 JP3658349B2 JP2001287683A JP2001287683A JP3658349B2 JP 3658349 B2 JP3658349 B2 JP 3658349B2 JP 2001287683 A JP2001287683 A JP 2001287683A JP 2001287683 A JP2001287683 A JP 2001287683A JP 3658349 B2 JP3658349 B2 JP 3658349B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- stage
- signal transmission
- transmission circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、液晶デイスプレイ、MOS型撮像装置を駆動するためのシフトレジスタに適用され、低電圧で駆動できる信号伝送回路に関する。
【0002】
【従来の技術】
図5は、従来の信号伝送回路の一構成例を示す回路図である。なお、図5には、説明の便宜上、多数段構成のうち4段部分のみを示している。この信号伝送回路は、次段への出力トランジスタT12、T22、T32、T42と、ブートストラップ用容量C1、C2、C3、C4と、ブートストラップ用容量充電トランジスタT11、T21、T31、T41と、放電トランジスタT13、T14、T23、T24、T33、T34、T43、T44とで構成され、電源電圧VDD、駆動パルスV1、V2、およびスタートパルスVSTが供給される。
【0003】
次に、このように構成された従来の信号伝送回路の動作について説明する。
【0004】
スタートパルスVSTが論理「High」レベルになると、初段のブートストラップ用容量充電トランジスタT11がオンになり、ブートストラップ用容量C1が電源電圧VDDへと充電され、ブートストラップ用容量C1の充電電圧が出力トランジスタT12の閾値電圧レベルを超えると、初段の出力トランジスタT12がオンする。
【0005】
その後、論理「High」レベルの駆動パルスV1が出力トランジスタT12のドレインに入力すると、出力トランジスタT12のゲートには、駆動パルスV1の電圧とブートストラップ用容量C1両端の電位差とが足されて印加されることとなり、出力トランジスタT12のゲート電位が駆動パルスV1の電位よりも上昇すると、駆動パルスV1がノードN12から出力パルスOUT1として利用される。
【0006】
また同時に、ノードN12の電圧が、2段目のブートストラップ用容量充電トランジスタT21のゲートに印加されて、トランジスタT21がオンになり、ブートストラップ用容量C2が電源電圧VDDへと充電され、ブートストラップ用容量C2の充電電圧が出力トランジスタT22の閾値電圧レベルを超えると、2段目の出力トランジスタT22がオンする。
【0007】
その後、論理「High」レベルの駆動パルスV2が出力トランジスタT22のドレインに入力すると、出力トランジスタT22のゲートには、駆動パルスV2の電位とブートストラップ用容量C2両端の電位差とが足されて印加されることとなり、出力トランジスタT22のゲート電位が駆動パルスV2の電位よりも上昇すると、駆動パルスV2がノードN22から出力パルスOUT2として利用される。
【0008】
また同時に、ノードN22の電圧が、3段目のブートストラップ用容量充電トランジスタT31のゲートに印加されて、トランジスタT31がオンになり、ブートストラップ用容量C3が電源電圧VDDへと充電され、ブートストラップ用容量C3の充電電圧が出力トランジスタT32の閾値電圧レベルを超えると、3段目の出力トランジスタT22がオンする。
【0009】
このような動作が繰り返されることで、信号伝送回路は、さらに出力パルスOUT3、OUT4と順次出力することになる。
【0010】
【発明が解決しようとする課題】
上記従来の信号伝送回路の問題点について、図6を参照して説明する。
【0011】
図6は、NMOSのみを用いた従来の信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は5V系の回路であり、駆動パルスV1、V2の電圧振幅、および電源電圧VDDが5Vの場合を示す。
【0012】
図5において、時刻t0において、スタートパルスVSTが5Vに立ち上がると、初段のブートストラップ用容量充電トランジスタT11がオンになり、ブートストラップ用容量C1が電源電圧VDDである5Vに向かって充電されていくが、ここでブートストラップ用容量充電トランジスタT11がエンハンスメント型のNMOSの場合には、トランジスタT11の閾値電圧Vtの影響で、出力トランジスタT12のゲートが接続されたノードN11の電圧VN11は、電源電圧VDDである5VからΔH0だけ低い電圧(5V−ΔH0)となり、この状態で出力トランジスタT12がオンする。
【0013】
次に、時刻t1において、5Vの駆動パルスV1が出力トランジスタT12のドレインに入力すると、出力トランジスタT12のゲート(ノードN11)には、駆動パルスV1の電圧5Vとブートストラップ用容量C1両端の電位差(5V−ΔH0)が加算された電圧HB1が印加され、ノードN12から振幅H1のパルスが出力されることとなる。
【0014】
また同時に、ノードN12の振幅H1のパルス電圧が、2段目のブートストラップ用容量充電トランジスタT21のゲートに印加されて、トランジスタT21がオンになるが、トランジスタT21の閾値電圧VTの影響により、出力トランジスタT22のゲートが接続されたノード21の電圧は、電圧H1からΔH1だけ低い電圧(H1−ΔH1)となり、ブートストラップ用容量C2が電圧(H1−ΔH1)へと充電されることとなる。
【0015】
同様に、時刻t2、t3、t4の場合も、時刻t1の動作を繰り返すこととなる。
【0016】
このように、従来の信号伝送回路の場合、ブートストラップ用容量充電トランジスタのゲートには最大でも5V未満の電圧しか加わらないため、ブートストラップ用容量は、電源電圧VDDである5Vよりも低い電圧にしか充電できないこととなる。したがって、ノードN21、N31、N41の電圧が次第に降下して、信号伝送回路は、何段か先では出力パルスを生成することができなくなる。
【0017】
特に、回路の電源系の低電圧化、たとえば3V系の回路などになると動作がより難しくなる。
【0018】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路電源を低電圧化しても安定な動作が可能で、低消費電力化に適した信号伝送回路、およびかかる信号伝送回路が適用される固体撮像装置、かかる固体撮像装置を搭載したカメラ、および上記信号伝送回路が適用される液晶表示装置を提供することにある。
【0019】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る信号伝送回路は、複数段回路で構成され、各段回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路であって、前記各段回路は、前記駆動パルスを前記パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【0020】
この構成によれば、次段のブートストラップ用容量充電トランジスタのゲートには、従来よりも高い電圧が加わることになり、ブートストラップ用容量充電トランジスタのゲート電位を電源電圧VDDよりも高くすることができる。これにより、次段のブートストラップ用容量を電源電圧VDDに充電することができ、ブートストラップ用容量への充電電圧の降下を防ぐことができる。したがって、伝送段数が増えることにより、出力パルス電圧が次第に低下したり、何段か先で出力パルスが出なくなることを防止することができる。
【0021】
本発明に係る信号伝送回路は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【0022】
本発明に係る信号伝送回路は、ドレインがブートストラップ用容量の一端に接続された第1の放電トランジスタと、ドレインがブートストラップ用容量の他端に接続された第2の放電トランジスタとを備え、第1および第2の放電トランジスタのゲートに共通のパルス電圧が印加されることが好ましい。この場合、共通のパルス電圧は、次段の出力トランジスタのソースから供給されることが好ましい。
【0023】
この構成によれば、放電トランジスタを2個追加するだけで、ブートストラップ用容量の放電ができ、他の外部入力パルスなどが無い規模の小さい回路構成にも本発明を適用することができる。
【0024】
また、本発明に係る信号伝送回路は、ドレインが3段目以降の出力トランジスタのゲートに接続された誤動作防止用トランジスタを備えることが好ましい。
【0025】
この構成によれば、出力トランジスタの閾値電圧が低い場合でも誤動作を防止でき、閾値電圧の範囲を広くとることができる。
【0026】
また、本発明に係る信号伝送回路は、3段目以降の各段回路において、誤動作防止用トランジスタは、ドレインが出力トランジスタのゲートに接続され、ゲートが前々段の出力トランジスタのソースに接続された誤動作防止用トランジスタを備えることが好ましい。
【0027】
この構成によれば、誤動作防止用トランジスタのゲートに前々段の出力トランジスタのソースを接続するように構成したことで、他の外部入力パルスなどが無い規模の小さい回路構成にも本発明を適用することができる。
【0028】
また、充電トランジスタのコンダクタンスが、誤動作防止用トランジスタのコンダクタンスよりも小さいことが好ましい。
【0029】
この構成によれば、ブートストラップ用容量のプラス端子側をより0Vに近づけることができ、誤動作をより確実に防止することができる。
【0030】
または、本発明に係る信号伝送回路において、ある段の出力トランジスタのソースにパルス電圧が出力されている期間、次段の充電トランジスタを動作可能とし、次次段の充電トランジスタを動作禁止にするような電源電圧パルスが次段の前記充電トランジスタのドレイン及び次次段の前記充電トランジスタのドレインのそれぞれに供給されることが好ましい。例えば、充電トランジスタがNMOSからなる場合、電源電圧パルスとして、「High」レベル電圧を次段の充電トランジスタのドレインに供給し、「Low」レベル電圧を次次段の充電トランジスタのドレインに供給する。また、充電トランジスタがPMOSからなる場合、電源電圧パルスとして、「Low」レベル電圧を次段の充電トランジスタのドレインに供給し、「High」レベル電圧を次次段の充電トランジスタのドレインに供給する。
【0031】
この構成によれば、誤動作防止用トランジスタを省略することができ、回路規模を縮小することができる。
【0032】
本発明に係る信号伝送回路において、初段の充電トランジスタのゲートに供給されるスタートパルスの電圧振幅は、駆動パルスの電圧振幅よりも大きいことが好ましい。
【0033】
この構成によれば、初段の充電トランジスタによる電圧降下を防止し、初段のブートストラップ用容量を電源電圧VDDに充電することができる。
【0034】
本発明に係る信号伝送回路において、トランジスタが全てNMOSトランジスタである場合、第1および第2の放電トランジスタのソースおよび誤動作防止用トランジスタのソースのうち少なくとも一方には、接地電位が供給される。
【0035】
または、本発明に係る信号伝送回路において、トランジスタが全てNMOSトランジスタである場合、第1および第2の放電トランジスタのソースおよび誤動作防止用トランジスタのソースには、出力トランジスタの閾値電圧よりも低い電圧が供給される。
【0036】
本発明に係る信号伝送回路において、トランジスタが全てPMOSトランジスタである場合、第1および第2の放電トランジスタのソースおよび誤動作防止用トランジスタのソースのうち少なくとも一方には、電源電圧が供給される。
【0037】
または、本発明に係る信号伝送回路において、トランジスタが全てPMOSトランジスタである場合、第1および第2の放電トランジスタのソースおよび誤動作防止用トランジスタのソースには、出力トランジスタの閾値電圧よりも高い電圧が供給される。
【0038】
前記の目的を達成するため、本発明に係る固体撮像装置は、複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する固体撮像装置であって、前記信号伝送回路の各段回路は、前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【0039】
本発明に係る固体撮像装置は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【0040】
前記の目的を達成するため、本発明に係るカメラは、本発明に係る固体撮像装置を搭載したことを特徴とする。
【0041】
前記の目的を達成するため、本発明に係る液晶表示装置は、複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する液晶表示装置であって、前記信号伝送回路の各段回路は、前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【0042】
本発明に係る液晶表示装置は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【0043】
上記の構成によれば、回路電源を低電圧化しても安定な動作を保証することができ、特に低消費電力化を図る必要のある携帯用機器に適用される、固体撮像装置、それを搭載したカメラ、および液晶表示装置において効果を発揮することができる。
【0044】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【0045】
図1は、本発明の第1の実施形態に係る信号伝送回路の一構成例を示す回路図である。なお、本実施形態が図5に示す従来例と異なる点は、前段の出力トランジスタのゲートが次段のブートストラップ用容量充電トランジスタのゲートに接続されている点にある。その他の構成については、図5の従来例と同じであり、図1において同一の符号を付す。
【0046】
図1において、スタートパルスVSTが論理「High」レベルになると、初段のブートストラップ用容量充電トランジスタT11がオンになり、ブートストラップ用容量C1が電源電圧VDDへと充電され、ブートストラップ用容量C1の充電電圧が出力トランジスタT12の閾値電圧レベルを超えると、初段の出力トランジスタT12がオンする。
【0047】
その後、論理「High」レベルの駆動パルスV1が出力トランジスタT12のドレインに入力すると、出力トランジスタT12のゲートには、駆動パルスV1の電圧とブートストラップ用容量C1両端の電位差とが足されて印加されることとなり、出力トランジスタT12のゲート電位が駆動パルスV1の電位よりも上昇すると、駆動パルスV1が初段の出力ノードN12から出力パルスOUT1として利用される。
【0048】
ここで、本実施形態による信号伝送回路の利点は、ブートストラップ用容量C1のプラス側の端子に接続されたノードN11の電圧が、2段目のブートストラップ用容量充電トランジスタT21のゲートに印加されるため、トランジスタT21のゲートに高い電圧を印加することができる点にある。これによって、2段目のブートストラップ用容量充電トランジスタT21が、たとえエンハンスメント型のNMOSであっても、ブートストラップ用容量C21を電源電圧VDDに確実に充電でき、出力トランジスタT22をオンにすることができる。
【0049】
その後、論理「High」レベルの駆動パルスV2が出力トランジスタT22のドレインに入力すると、出力トランジスタT22のゲートには、駆動パルスV2の電位とブートストラップ用容量C2両端の電位差とが足されて印加されることとなり、出力トランジスタT22のゲート電位が駆動パルスV2の電位よりも上昇すると、駆動パルスV2が2段目の出力ノードN22から出力パルスOUT2として利用される。
【0050】
また同時に、ブートストラップ用容量C2のプラス側の端子に接続されたノードN21の高い電圧が、3段目のブートストラップ用容量充電トランジスタT31のゲートに印加され、トランジスタT31がオンになり、ブートストラップ用容量C3が電源電圧VDDに確実に充電され、出力トランジスタT32がオンする。
【0051】
このような動作が繰り返されることで、信号伝送回路は、さらに出力パルスOUT3、OUT4と順次出力することになる。
【0052】
このようにして、全ての信号伝送段において、ブートストラップ用容量のプラス側の端子電圧が、次段のブートストラップ用容量充電トランジスタのゲートに加わるため、次段のブートストラップ用容量を確実に電源電圧VDDに充電できることとなり、電圧降下の無い低電圧の出力パルスを生成可能な信号伝送回路を実現できる。
【0053】
また、ブートストラップ用容量に充電した電圧を放電する手段として、回路のトランジスタや電源を少なくするために、ブートストラップ用容量C1の場合は、放電トランジスタT13のドレインをブートストラップ用容量C1のプラス側端子に接続し、放電トランジスタT14のドレインをブートストラップ用容量C1のマイナス側端子に接続し、放電トランジスタT13およびT14のゲートに、2段目の出力トランジスタT22のソースに接続された出力ノードN22を接続する。これにより、2段目の出力ノードN22に駆動パルスV2が出力された時に、ブートストラップ用容量C1が放電されることになる。
【0054】
この構成により、放電トランジスタを2個追加するだけで、ブートストラップ用容量の放電ができ、他の外部入力パルスなどが無い規模の小さい回路構成でも、本実施形態の信号伝送回路を実現することができる。
【0055】
なお、図2に示すように、ブートストラップ用容量のマイナス側の放電は、従来と同様に、駆動パルスV1またはV2を用いて行ってもよい。
【0056】
図3は、NMOSのみを用いた図1の信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は3V系の回路であり、駆動パルスV1、V2の電圧振幅、および電源電圧VDDが3Vの場合を示す。ただし、スタートパルスVSTの電圧振幅は5Vとする。ここで、スタートパルスVSTの電圧振幅のみ5Vとするのは、スタートパルスVSTが入力される初段のブートストラップ用容量充電トランジスタT11の場合のみ、前段からの高い電圧が供給できないため、スタートパルスVSTのみ駆動パルスV1、V2の電圧振幅である3Vよりも高い5VでトランジスタT11を駆動することにより、トランジスタT11による電圧降下を防止し、ブートストラップ用容量C1を電源電圧VDDである3Vに充電可能にするためである。
【0057】
図3において、時刻t0において、スタートパルスVSTの電圧が5Vに立ち上がり、エンハンスメント型のNMOSであるブートストラップ用容量充電トランジスタT11の閾値電圧Vtがあった場合でも、トランジスタT11を介してブートストラップ用容量C1が電源電圧VDDである3Vに充電され、出力トランジスタT12がオンする。
【0058】
次に、時刻t1において、駆動パルスV1が3Vに立ち上がり、出力トランジスタT12のドレインに入力すると、出力トランジスタT12のゲートには、駆動パルスV1の電圧3Vとブートストラップ用容量C1両端の電位差3Vとが足された高い電圧HB1電圧が印加されるめ、出力ノードN12から3V振幅の駆動パルスV1が出力パルスOUT1として確実に出力されることになる。
【0059】
また同時に、ブートストラップ用容量C1のプラス側の端子に接続されたノードN11の高電圧HB1が、2段目のブートストラップ用容量充電トランジスタT21のゲートに入力され、トランジスタT21がオンして、ブートストラップ用容量C2が確実に電源電圧VDDである3Vに充電されることになる。
【0060】
同様にして、時刻t2、t3、t4の場合も、時刻t1の動作を繰り返すこととなる。
【0061】
以上のように、本実施形態によれば、次段のブートストラップ用容量充電トランジスタのゲートには常に、前段のブートストラップ用容量のプラス側の端子電圧が加わるため、次段のブートストラップ用容量を確実に電源電圧3Vに充電できることとなり、電圧降下の無い、3Vの低電圧の出力パルスを生成可能な信号伝送回路を実現できる。
【0062】
(第2の実施形態)
図4は、本発明の第2の実施形態に係る信号伝送回路の一構成例を示す回路図である。第2の実施形態が第1の実施形態と異なる点は、ブートストラップ用容量のプラス側端子に誤動作防止用トランジスタ(T35、T45)を追加した点にある。以下、この相違点についてのみ説明する。
【0063】
2段目のブートストラップ用容量C2が3Vに充電された時、エンハンスメント型のNMOSであるブートストラップ用容量充電トランジスタT31の閾値電圧が低い場合には、ブートストラップ用容量C2のプラス側の端子に接続されたノードN21(3V)がゲートに接続されているブートストラップ用容量充電トランジスタT31がオンして、3段目のブートストラップ用容量C3が3V以下の低い電圧に充電される可能性がある。この状態では、駆動パルスV1が論理「High」レベルである3Vの場合、初段の出力ノードN12に駆動パルスV1が出力されている時に、同時に3段目の出力ノードN32にも駆動パルスV1が出力される可能性がある。
【0064】
そのため、図4に示すように、ブートストラップ用容量C3のプラス端子側を接地電位に近づけて、3段目の出力トランジスタT32がオフするように、ブートストラップ用容量C3のプラス端子側と接地電位との間に、誤動作防止用トランジスタT35を接続した。すなわち、誤動作防止用トランジスタT35のドレインをブートストラップ用容量C3のプラス側に、ソースを接地電位に、ゲートを初段の出力ノードN12に接続し、初段の出力ノードN12に駆動パルスV1が出ている時に誤動作防止用トランジスタをオンして、ノードN31を0V付近にして、3段目の出力ノードN32に駆動パルスV1が出ないようにする。
【0065】
このとき、ブートストラップ用容量充電トランジスタT31のコンダクタンスを誤動作防止用トランジスタT35のコンダクタンスよりも小さくすることで、ブートストラップ用容量C3のプラス端子側をより0Vに近づけることができ、誤動作をより確実に防止することができる。
【0066】
同様に、後段のブートストラップ用容量C4のプラス端子側と接地電位との間にも、それぞれ、誤動作防止用トランジスタT45のドレインとソースを接続し、ゲートには前々段の出力ノードN22を接続することで、全段にわたって誤動作を防止することができる。
【0067】
以上のように、本実施形態によれば、誤動作防止用トランジスタを設けることで、出力トランジスタの閾値電圧が低い場合でも誤動作を防止でき、閾値電圧の範囲を広くとることができる。
【0068】
また、誤動作防止用トランジスタのゲートに前々段の出力トランジスタのソースを接続するように構成したことで、他の外部入力パルスなどが無い規模の小さい回路構成の場合でも、本実施形態による信号伝送回路を実現することができる。
【0069】
なお、第1および第2の実施形態では、放電トランジスタおよび誤動作防止用トランジスタのそれぞれのソースは接地電位(0V)としているが、各ソース電圧は、出力トランジスタの閾値電圧よりも小さい値であれば、0Vでなくても同様の効果が得られる。
【0070】
また、第1および第2の実施形態では、ブートストラップ用容量充電トランジスタのドレインには、電源電圧VDDとしてDC電圧が印加されるため、誤動作が起こる可能性が発生し、誤動作防止用トランジスタを組み込む必要があるが、ブートストラップ用容量充電トランジスタのドレインに、電源電圧VDDとしてパルス電圧を印加することで誤動作を防止することができる。すなわち、出力トランジスタのソースに出力電圧が発生している期間、次段のブートストラップ容量充電トランジスタのドレインを「High」レベルとし、次次段のブートストラップ容量充電トランジスタのドレインを「Low」レベルにすることで、誤動作防止用トランジスタを省略することができる。
【0071】
また、第1および第2の実施形態では、NMOSトランジスタの場合について例示および説明したが、全てPMOSトランジスタである場合についても、同様な効果を得ることができる。
【0072】
【発明の効果】
以上説明したように、本発明によれば、次段のブートストラップ用容量を電源電圧VDDに充電することができ、ブートストラップ用容量への充電電圧の降下を防ぐことができる。したがって、伝送段数が増えることにより、出力パルス電圧が次第に低下したり、何段か先で出力パルスが出なくなることを防止することができる。これによって、安定な低電圧駆動が可能な信号伝送回路を実現することができる。
【0073】
また、かかる信号伝送回路は、液晶デイスプレイ、MOS型撮像装置の低電圧駆動実現の要請に沿いながら、信号伝送回路をシフトレジスタに使用して、低電圧化を実現とするものであって、産業上極めて有用である。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る信号伝送回路の一構成例を示す回路図
【図2】 本発明の第1の実施形態に係る信号伝送回路の他の構成例を示す回路図
【図3】 本発明の第1の実施形態に係る信号伝送回路における各部のパルス電圧を示すタイミングチャート
【図4】 本発明の第2の実施形態に係る信号伝送回路の一構成例を示す回路図
【図5】 従来の信号伝送回路の一構成例を示す回路図
【図6】 従来の信号伝送回路における各部のパルス電圧を示すタイミングチャート
【符号の説明】
C1、C2、C3、C4 ブートストラップ用容量
OUT1、OUT2、OUT3、OUT4 出力パルス(走査パルス)
T11、T21、T31、T41 ブートストラップ用容量充電トランジスタ(充電トランジスタ)
T12、T22、T32、T42 出力トランジスタ
T13、T23、T33、T43 放電トランジスタ(第1の放電トランジスタ)
T14、T24、T34、T44 放電トランジスタ(第2の放電トランジスタ)
T35、T45 誤動作防止用トランジスタ
V1、V2 駆動パルス
VDD 電源電圧
VST スタートパルス
Claims (22)
- 複数段回路で構成され、各段回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路であって、前記各段回路は、
前記駆動パルスを前記パルス電圧としてソースに出力する出力トランジスタと、
前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、
前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする信号伝送回路。 - 前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることを特徴とする請求項1記載の信号伝送回路。
- 前記信号伝送回路は、
ドレインが前記ブートストラップ用容量の一端に接続された第1の放電トランジスタと、
ドレインが前記ブートストラップ用容量の他端に接続された第2の放電トランジスタとを備え、
前記第1および第2の放電トランジスタのゲートに共通のパルス電圧が印加されることを特徴とする請求項1または2記載の信号伝送回路。 - 前記共通のパルス電圧は、次段の出力トランジスタのソースから供給されることを特徴とする請求項3記載の信号伝送回路。
- 前記信号伝送回路は、ドレインが3段目以降の前記出力トランジスタのゲートに接続された誤動作防止用トランジスタを備えたことを特徴とする請求項1から4のいずれか一項記載の信号伝送回路。
- 前記信号伝送回路は、3段目以降の各段回路において、ドレインが前記出力トランジスタのゲートに接続され、ゲートが前々段の前記出力トランジスタのソースに接続された誤動作防止用トランジスタを備えたことを特徴とする請求項1から4のいずれか一項記載の信号伝送回路。
- ある段の前記出力トランジスタのソースにパルス電圧が出力されている期間、次段の前記充電トランジスタを動作可能とし、次次段の前記充電トランジスタを動作禁止にするような電源電圧パルスが次段の前記充電トランジスタのドレイン及び次次段の前記充電トランジスタのドレインのそれぞれに供給されることを特徴とする請求項1から4のいずれか一項記載の信号伝送回路。
- 前記充電トランジスタのコンダクタンスが、前記誤動作防止用トランジスタのコンダクタンスよりも小さいことを特徴とする請求項5または6記載の信号伝送回路。
- 初段の前記充電トランジスタのゲートに供給される前記スタートパルスの電圧振幅は、前記駆動パルスの電圧振幅よりも大きいことを特徴とする請求項2から8のいずれか一項記載の信号伝送回路。
- 前記トランジスタは全てNMOSトランジスタであり、前記第1および第2の放電トランジスタのソースには、接地電位が供給されることを特徴とする請求項3または4記載の信号伝送回路。
- 前記トランジスタは全てNMOSトランジスタであり、前記第1および第2の放電トランジスタのソースには、前記出力トランジスタの閾値電圧よりも低い電圧が供給されることを特徴とする請求項3または4記載の信号伝送回路。
- 前記トランジスタは全てNMOSトランジスタであり、前記誤動作防止用トランジスタのソースには、接地電位が供給されることを特徴とする請求項5または6記載の信号伝送回路。
- 前記トランジスタは全てNMOSトランジスタであり、前記誤動作防止用トランジスタのソースには、前記出力トランジスタの閾値電圧よりも低い電圧が供給されることを特徴とする請求項5または6記載の信号伝送回路。
- 前記トランジスタは全てPMOSトランジスタであり、前記第1および第2の放電トランジスタのソースには、電源電圧が供給されることを特徴とする請求項3または4記載の信号伝送回路。
- 前記トランジスタは全てPMOSトランジスタであり、前記第1および第2の放電トランジスタのソースには、前記出力トランジスタの閾値電圧よりも高い電圧が供給されることを特徴とする請求項3または4記載の信号伝送回路。
- 前記トランジスタは全てPMOSトランジスタであり、前記誤動作防止用トランジスタのソースには、電源電圧が供給されることを特徴とする請求項5または6記載の信号伝送回路。
- 前記トランジスタは全てPMOSトランジスタであり、前記誤動作防止用トランジスタのソースには、前記出力トランジスタの閾値電圧よりも高い電圧が供給されることを特徴とする請求項5または6記載の信号伝送回路。
- 複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する固体撮像装置であって、
前記信号伝送回路の各段回路は、
前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、
前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、
前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする固体撮像装置。 - 前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることを特徴とする請求項18記載の固体撮像装置。
- 請求項18または19記載の固体撮像装置を搭載したことを特徴とするカメラ。
- 複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する液晶表示装置であって、
前記信号伝送回路の各段回路は、
前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、
前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、
前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、2段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする液晶表示装置。 - 前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることを特徴とする請求項21記載の液晶表示装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001287683A JP3658349B2 (ja) | 2001-09-20 | 2001-09-20 | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 |
US10/251,602 US20030052848A1 (en) | 2001-09-20 | 2002-09-19 | Signal transmission circuit, solid-state imaging device, camera and liquid crystal display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001287683A JP3658349B2 (ja) | 2001-09-20 | 2001-09-20 | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003101406A JP2003101406A (ja) | 2003-04-04 |
JP3658349B2 true JP3658349B2 (ja) | 2005-06-08 |
JP2003101406A5 JP2003101406A5 (ja) | 2005-08-25 |
Family
ID=19110452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001287683A Expired - Fee Related JP3658349B2 (ja) | 2001-09-20 | 2001-09-20 | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3658349B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8749468B2 (en) | 2009-03-06 | 2014-06-10 | Japan Display West Inc. | Scanner, electro-optical panel, electro-optical display device and electronic apparatus |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3674592B2 (ja) * | 2002-02-26 | 2005-07-20 | 松下電器産業株式会社 | 信号伝送回路の駆動方法 |
JP4321266B2 (ja) * | 2003-10-16 | 2009-08-26 | ソニー株式会社 | インバータ回路および表示装置 |
JP5190722B2 (ja) * | 2005-05-20 | 2013-04-24 | Nltテクノロジー株式会社 | ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 |
KR100729099B1 (ko) | 2005-09-20 | 2007-06-14 | 삼성에스디아이 주식회사 | 주사 구동회로와 이를 이용한 유기 전계발광 장치 |
KR100658269B1 (ko) * | 2005-09-20 | 2006-12-14 | 삼성에스디아이 주식회사 | 주사 구동회로와 이를 이용한 유기 전계발광 장치 |
US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
JP5291874B2 (ja) * | 2005-10-18 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 半導体装置、シフトレジスタ、表示装置 |
EP1895545B1 (en) * | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
JP4932415B2 (ja) | 2006-09-29 | 2012-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP5090008B2 (ja) * | 2007-02-07 | 2012-12-05 | 三菱電機株式会社 | 半導体装置およびシフトレジスタ回路 |
US20120242630A1 (en) * | 2009-12-28 | 2012-09-27 | Sharp Kabushiki Kaisha | Shift register |
JP5288654B2 (ja) * | 2011-11-02 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
US10068543B2 (en) * | 2013-06-28 | 2018-09-04 | Sharp Kabushiki Kaisha | Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device |
KR102633064B1 (ko) * | 2018-11-12 | 2024-02-06 | 삼성디스플레이 주식회사 | 스테이지 및 이를 포함하는 발광 제어 구동부 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58151719A (ja) * | 1982-03-05 | 1983-09-09 | Sony Corp | パルス発生回路 |
JPH0634360B2 (ja) * | 1984-10-16 | 1994-05-02 | ソニー株式会社 | 信号伝送回路 |
JP2002133890A (ja) * | 2000-10-24 | 2002-05-10 | Alps Electric Co Ltd | シフトレジスタ |
JP4439761B2 (ja) * | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
-
2001
- 2001-09-20 JP JP2001287683A patent/JP3658349B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8749468B2 (en) | 2009-03-06 | 2014-06-10 | Japan Display West Inc. | Scanner, electro-optical panel, electro-optical display device and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2003101406A (ja) | 2003-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3658349B2 (ja) | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 | |
US5323066A (en) | Method and apparatus for performing power on reset initialization in a data processing system | |
US6834095B2 (en) | Shift-register circuit | |
US7208996B2 (en) | Charge pump circuit | |
US6885723B2 (en) | Shift-register circuit | |
US7005912B2 (en) | Simple step-up apparatus including level shift circuits capable of low breakdown voltage | |
US5877635A (en) | Full-swing buffer circuit with charge pump | |
JP3699674B2 (ja) | 信号伝送回路、固体撮像装置、カメラおよび表示装置 | |
US20030052848A1 (en) | Signal transmission circuit, solid-state imaging device, camera and liquid crystal display | |
US6906552B2 (en) | System and method utilizing a one-stage level shift circuit | |
US5369320A (en) | Bootstrapped high-speed output buffer | |
US20050264342A1 (en) | Charge pump circuit with no output voltage loss | |
JP3674592B2 (ja) | 信号伝送回路の駆動方法 | |
US20050077951A1 (en) | High voltage switch circuit of semiconductor device | |
JP4149968B2 (ja) | 電圧レベル変換回路 | |
JP2005228459A (ja) | パルス信号生成方法、シフト回路、および表示装置 | |
JP3176339B2 (ja) | レベルシフト回路及びこれを備える不揮発性メモリ | |
JP3600103B2 (ja) | バッファ回路及びバッファ回路を備えるドライバ | |
JP3658357B2 (ja) | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 | |
US6288603B1 (en) | High-voltage bidirectional switch made using high-voltage MOS transistors | |
KR100218333B1 (ko) | 부트-스트랩프 회로 | |
JP2003242797A (ja) | 信号伝送回路 | |
JP2005276424A (ja) | 信号伝送回路、固体撮像装置、カメラおよび表示装置 | |
EP1041534A1 (en) | Semiconductor device with internal power supply circuit, together with liquid crystal device and electronic equipment using the same | |
KR100316982B1 (ko) | 2개의 n-채널 mos 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050311 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |