JP4877334B2 - チャージポンプ回路 - Google Patents
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Description
なお、従来の技術として特許文献1に記載されるものが知られている。
本発明は上記事情を考慮してなされたもので、その目的は、コンデンサの面積を従来のものより小さくすることができるチャージポンプ回路を提供することにある。また、この発明の他の目的は、負荷電流を従来のものより多くとることができるチャージポンプ回路を提供することにある。
請求項6に記載の発明は、請求項5に記載のチャージポンプ回路において、前記第1、第2のレベルを繰り返す第1の周期パルスと、前記第1の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第1の周期パルスの立ち下がりより微少時間遅く立ち下がる第2の周期パルスを出力するパルス発生回路を設け、前記第1、第2の増幅素子を各々前記第1、第2の周期パルスによって駆動することを特徴とする。
FET5がオンとなると、このFET5を介してコンデンサ6に電圧Vccが充電される。また、この時点において、FET7,9の各ゲートへは”H”が加えられ、これにより、FET9がオン、FET7がオフとなり、出力端子OUTが接地電位となる。この時、接続点Aの電圧は、Vcc-Vthであり、Vccより低い電圧にある。
このように、上記実施形態のパルス昇圧回路によれば、波高値Vccの周期パルスを波高値2Vccの周期パルスに変換することができる。
まず、入力端子INaが電圧0(接地電位)になると、パルス昇圧回路102の出力電圧が0、パルス昇圧回路105の出力が2Vcc、となり、コンデンサ106がダイオード110を介して電圧2Vccに充電される。なお、実際にはダイオード110の順降下電圧分だけ電源電圧Vccより低い電圧に充電されるが、ここでは説明の簡略化のためダイオードの順降下電圧を0として説明する。次に、入力端子INaが電圧Vccになると、パルス昇圧回路102の出力電圧が電圧2Vccとなり、この結果、点C1の電圧(ダイオード111のアノード電圧)が4Vccとなる。またこの時、インバータ103の電圧が0となり、パルス昇圧回路104の出力電圧が0となる。この結果、コンデンサ107が点C1の電圧4Vccによって充電され、一方、コンデンサ106が放電する。次に、入力端子INaの電圧が0になると、コンデンサ106が充電され、入力端子INaの電圧がVccになると、コンデンサ107が充電され、コンデンサ106が放電し、以下、この動作が繰り返され、これにより、コンデンサ107の充電電圧が4Vccとなる。
1500×3+1000+1000=6500μm2の面積でよいことになる。
なお、上記実施形態においては、ダイオード、コンデンサおよびパルス昇圧回路の組を2組(符号110、106、102の組および符号111、107、104の組)設けているが、この組数は出力電圧に応じて更に多数組設けてもよいことは勿論である。
図2はこの発明の第2の実施形態の構成を示す回路図であり、この図に示す実施形態は図1に示す実施形態より負荷電流をより多くとることができる。この図において、図1の各部に対応する部分には同一の符号を付してある。この図に示す回路が図1に示す回路と異なる点は、入力端子INaとダイオード112のカソードとの間に介挿されたコンデンサ108と、ダイオード112のカソードと出力端子OUTaとの間に介挿されダイオード113とが設けられている点である。
図3はこの発明の第3の実施形態の構成を示す回路図であり、この図に示す実施形態は、図2に示す実施形態を改良し、図2に示すものよりさらに負荷電流がとれるようにしたものである。
図1において説明したように、入力端子INaがVccの時、コンデンサ107に電圧4Vccが充電され、入力端子INaが0になると、パルス昇圧回路104の出力が2Vccとなることから、点C2の電圧が6Vccとなる。そして、入力端子INbの電圧が0の時、点C2の電圧によってコンデンサ120が充電される。次に、入力端子INaがVccになると、コンデンサ107が充電され、入力端子INaが0になると、コンデンサ107の電荷によってコンデンサ120が再び充電される。
図5は図4の構成をさらに簡略化した回路であり、この図において、入力端子INに入力される周期パルスはインバータ11において反転され、コンデンサ12の一端に供給される。また、NチャネルFET13のドレインは電源電圧Vccに接続され、ゲートがドレインと接続され、ソースがコンデンサ12の他端およびPチャネルFET14のソースに接続されている。FET14およびNチャネルFET15はインバータを構成しており、各ゲートの接続点に入力端子INの電圧が加えられ、各ドレインの接続点が出力端子OUTに接続されている。
Vcc+(Vcc−Vth)=2Vcc−Vthとなる。またこの時、FET13はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でFET14がオン、FET15がオフとなることから、上記の電圧(2Vcc−Vth)が出力端子OUTから出力される。
そして、この回路によっても、図6の回路と同様にFET14、15の貫通電流を防ぐことができる。
Claims (8)
- 順方向に直列接続される複数の第1のダイオード素子と、
前記第1のダイオード素子間の第1の接続点ごとに設けられ、該第1の接続点に一端が接続される第1のコンデンサと、
各前記第1のコンデンサごとに設けられ、該第1のコンデンサの他端に接続されるパルス昇圧回路と、
前記第1のダイオード素子の直列接続におけるアノード側の終端に接続される充電電流用パルス昇圧回路と、を備え、
前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第1の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記充電電流用パルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のダイオード素子の直列接続におけるアノード側の終端に出力し、
前記複数の第1のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
前記パルス昇圧回路及び充電電流用パルス昇圧回路は、
前記入力パルスから2相周期パルスである第2の周期パルス及び第3の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第3の周期パルスを入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第2の周期パルスを入力される第1のNチャネルFETと、
ドレインとゲートが電源端子に接続される第2のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第2のNチャネルFETのソースに接続される第2のコンデンサと、
ソースが前記第2のコンデンサの他端に接続され、ゲートに前記第3の周期パルスを入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第2の周期パルスが入力され、ソースが接地される第3のNチャネルFETと
を有し、
前記パルス発生回路が、
前記第3の周期パルスがHレベルのとき、前記第2のNチャネルFETを介して前記第2のコンデンサを充電し、前記第3の周期パルスがLレベルのとき、当該第2のコンデンサに充電された電圧を用い、前記第2のPチャネルFETのソース電圧を昇圧させる際、前記第2のPチャネルFET及び前記第3のNチャネルFETとを同時にオンさせて前記第2のコンデンサに充電された電荷を放電させないため、前記第3の周期パルスがLレベルの状態と、前記第2の周期パルスがHレベルである状態とが同時に起こらないように、前記第2の周期パルスを、前記第3の周期パルスがHレベルに立ち上がった後にHレベルに立ち上がらせ、前記第3の周期パルスを、前記第2の周期パルスがLレベルに立ち下がった後にLレベルに立ち下がらせる
ことを特徴とするチャージポンプ回路。 - 前記複数の第1のダイオード素子の直列接続におけるカソード側の終端に、順方向に直列に接続される少なくとも1つの第2のダイオード素子と、
前記第2のダイオード素子ごとに設けられ、該第2のダイオード素子のアノードに一端が接続される少なくとも1つの第3のコンデンサと、
を備え、
前記パルス昇圧回路と前記第3のコンデンサとを併せて奇数番目の前記第3のコンデンサは、他端に前記第1の周期パルスが入力され、
前記パルス昇圧回路と前記第3のコンデンサとを併せて偶数番目の前記第3のコンデンサは、他端に前記反転周期パルスが入力され、
前記複数の第1のダイオード素子と前記第2のダイオード素子との直列接続におけるカソード側の終端から昇圧された電圧が出力される
ことを特徴とする請求項1に記載のチャージポンプ回路。 - 前記第1のダイオード素子の直列接続におけるカソード側の終端に、アノードが接続される第3のダイオード素子と、
前記第1のダイオード素子の直列接続におけるカソード側の最終段である終段ダイオード素子のアノードにアノードが接続される第4のダイオード素子と、
前記第4のダイオード素子のカソードにアノードが接続され、カソードが前記第3のダイオード素子のカソードに接続される第5のダイオード素子と、
前記終段ダイオード素子と前記第3のダイオード素子との接続点に一端が接続される第1の出力コンデンサと、
前記第4のダイオード素子と前記第5のダイオード素子との接続点に一端が接続される第2の出力コンデンサと、を備え、
前記第1の出力コンデンサの他端には、第4の周期パルスが入力され、
前記第2の出力コンデンサの他端には、前記第4の周期パルスが反転して入力される
ことを特徴とする請求項1に記載のチャージポンプ回路。 - 順方向に直列接続される複数の第1のダイオード素子と、
前記第1のダイオード素子間の第1の接続点ごとに設けられ、該第1の接続点に一端が接続される第1のコンデンサと、
各前記第1のコンデンサごとに設けられ、該第1のコンデンサの他端に接続されるパルス昇圧回路と、
前記第1のダイオード素子の直列接続におけるアノード側の終端に接続される充電電流用パルス昇圧回路と、
前記複数の第1のダイオード素子の直列接続におけるカソード側の終端に、順方向に直列に接続される少なくとも1つの第2のダイオード素子と、
前記第2のダイオード素子ごとに設けられ、該第2のダイオード素子のアノードに一端が接続され、前記第1のコンデンサより大きな静電容量を有する少なくとも1つの第3のコンデンサと、
を備え、
前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第1の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記充電電流用パルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のダイオード素子の直列接続におけるアノード側の終端に出力し、
前記複数の第1のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
前記パルス昇圧回路と前記第3のコンデンサとを併せて奇数番目の前記第3のコンデンサは、他端に前記第1の周期パルスが入力され、
前記パルス昇圧回路と前記第3のコンデンサとを併せて偶数番目の前記第3のコンデンサは、他端に前記反転周期パルスが入力され、
前記複数の第1のダイオード素子と前記第2のダイオード素子との直列接続におけるカソード側の終端から昇圧された電圧が出力される
ことを特徴とするチャージポンプ回路。 - 順方向に直列接続される複数の第1のダイオード素子と、
前記第1のダイオード素子間の第1の接続点ごとに設けられ、該第1の接続点に一端が接続される第1のコンデンサと、
各前記第1のコンデンサごとに設けられ、該第1のコンデンサの他端に接続されるパルス昇圧回路と、
前記第1のダイオード素子の直列接続におけるアノード側の終端に接続される充電電流用パルス昇圧回路と、
前記第1のダイオード素子の直列接続におけるカソード側の終端に、アノードが接続される第3のダイオード素子と、
前記第1のダイオード素子の直列接続におけるカソード側の最終段である終段ダイオード素子のアノードにアノードが接続される第4のダイオード素子と、
前記第4のダイオード素子のカソードにアノードが接続され、カソードが前記第3のダイオード素子のカソードに接続される第5のダイオード素子と、
前記終段ダイオード素子と前記第3のダイオード素子との接続点に一端が接続され、前記第1のコンデンサより大きな静電容量を有する第1の出力コンデンサと、
前記第4のダイオード素子と前記第5のダイオード素子との接続点に一端が接続され、前記第1のコンデンサより大きな静電容量を有する第2の出力コンデンサと、
を備え、
前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第1の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記充電電流用パルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のダイオード素子の直列接続におけるアノード側の終端に出力し、
前記第1の出力コンデンサの他端には、第4の周期パルスが入力され、
前記第2の出力コンデンサの他端には、前記第4の周期パルスが反転して入力される
ことを特徴とするチャージポンプ回路。 - 前記パルス昇圧回路及び充電電流用パルス昇圧回路は、
前記入力パルスから2相周期パルスである第2の周期パルス及び第3の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第3の周期パルスを入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第2の周期パルスを入力される第1のNチャネルFETと、
ドレインとゲートが電源端子に接続される第2のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第2のNチャネルFETのソースに接続される第2のコンデンサと、
ソースが前記第2のコンデンサの他端に接続され、ゲートに前記第3の周期パルスを入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第2の周期パルスが入力され、ソースが接地される第3のNチャネルFETと、
を有することを特徴とする請求項4又は請求項5に記載のチャージポンプ回路。 - 前記パルス昇圧回路及び充電電流用パルス昇圧回路は、
前記入力パルスから2相周期パルスである第2の周期パルス及び第3の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第3の周期パルスを入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第2の周期パルスを入力される第1のNチャネルFETと、
ドレインとゲートが電源端子に接続される第2のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第2のNチャネルFETのソースに接続される第2のコンデンサと、
ソースが前記第2のコンデンサの他端に接続され、ゲートに前記第3の周期パルスを入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第2の周期パルスが入力され、ソースが接地される第3のNチャネルFETと
を有することを特徴とする請求項5に記載のチャージポンプ回路。 - 前記パルス昇圧回路及び充電電流用パルス昇圧回路は、
一端に前記入力パルスが入力され、他端が第2の接続点に接続される第4のコンデンサと、
一端に前記入力パルスを反転した反転入力パルスが入力され、他端が第3の接続点に接続される第5のコンデンサと、
ドレインが電源端子に接続され、ソースが前記第2の接続点に接続され、ゲートに前記反転入力パルスを入力される第1のNチャネルFETと、
ドレインが電源端子に接続され、ソースが前記第3の接続点に接続され、ゲートが前記第2の接続点に接続される第2のNチャネルFETと、
前記第3の接続点に接続され、前記入力パルスに応じて、前記第5のコンデンサの充電電圧に電源電圧を加えて得られる電位と接地電位とを交互に出力するスイッチング回路と
を有する
ことを特徴とする請求項4又は請求項5に記載のチャージポンプ回路。
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