KR20000003558A - 펄스발생장치 - Google Patents

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KR20000003558A
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Abstract

본 발명은 보다 작은 면적으로 펄스를 효과적으로 만들어 낼 수 있도록 된 펄스발생장치를 제공하기 위한 것이다.
이를 위해 본 발명은, 제어신호에 의해 동작하는 전압 레벨 조정기의 조정에 따라 일정한 전위를 유지하는 출력단자와, 상기 출력단자에 일단이 접속되고 타단은 입력신호단자 및 접지전압단자에 접속되어, 상기 출력단자에 펄스가 발생되도록 하기 위해 상기 입력신호단자로의 신호에 의해 상기 출력단자의 레벨을 변화시키는 출력레벨 가변수단을 구비함으로써, 좀 더 작은 크기로 펄스를 효과적으로 만들 수 있을 뿐만 아니라 제어가 쉬워 펄스신호를 사용하는 후속단에 밀착시켜 사용하기가 쉽다.

Description

펄스발생장치
본 발명은 반도체 회로에 적용되는 펄스발생장치에 관한 것으로, 보다 상세하게는 제어신호와 입력신호의 조건에 따라 출력단에 펄스를 발생시키는 펄스발생장치에 관한 것이다.
현재 개발되고 있는 고속의 디램은 속도향상을 위하여 제어신호로서 펄스신호를 많이 사용하고 있다.
종래의 펄스발생장치는 통상적으로 지연회로를 채용하는데, 그 지연회로는 도 1에 도시된 바와 같이 입력단과 출력단 사이에 저항 및 캐패시터(R1, C1; R2, C2)를 매개로 상호 직렬 접속된 다수개의 인버터(IV1, IV2, IV3)로 구성되어, 입력신호에 대해 일정시간 지연된 역위상 또는 동위상의 출력신호를 내보내게 된다(도 1에서는 역위상의 출력신호를 내보냄).
이와 같은 지연회로를 갖춘 일반적인 펄스발생장치는 도 2에 도시된 바와 같이, 외부로부터 입력되는 신호를 일정시간 지연시키는 지연회로(10)와, 그 외부 입력신호와 그 지연회로(10)로부터의 신호를 입력받아 낸드(NAND)처리하는 낸드 게이트(12)로 구성된다.
이러한 구성의 종래 펄스발생장치에 따르면, 외부에서 도 3a에 예시된 바와 같은 신호가 낸드 게이트(12)의 일입력단으로 입력되면 그 낸드 게이트(12)의 다른 입력단으로는 지연회로(10)를 통해 반전되고 지연된 신호(도 3b참조)가 입력되므로, 그 낸드 게이트(12)에서의 신호조합결과에 의해 입력신호가 로우(L)에서 하이(H)로 천이될 때 로우펄스(도 3c참조)가 생성된다.
그리고, 종래의 다른 펄스발생장치는 도 4에 도시된 바와 같이, 외부로부터 입력되는 신호를 일정시간 지연시키는 지연회로(10)와, 그 외부 입력신호와 그 지연회로(10)로부터의 신호를 입력받아 노어(NOR)처리하는 노어 게이트(14)로 구성된다.
이러한 종래의 다른 펄스발생장치에 따르면, 외부에서 도 5a에 예시된 바와 같은 신호가 노어 게이트(14)의 일입력단으로 입력되면 그 노어 게이트(14)의 다른 입력단으로는 지연회로(10)를 통해 반전되고 지연된 신호(도 5b참조)가 입력되므로, 그 노어 게이트(14)에서의 신호조합결과에 의해 입력신호가 하이(H)에서 로우(L)로 천이될 때 하이펄스(도 5c참조)가 생성된다.
그런데, 이와 같은 종래의 펄스발생장치들은 필요한 펄스신호의 길이를 늘리기 위해 면적이 큰 캐패시터를 더 연결하는 방법을 사용할 뿐만 아니라 이 펄스신호에 대한 제어를 위하여 또다른 게이트 등을 사용해야 함에 의해 많은 면적을 차지하는 문제가 발생된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 보다 작은 면적으로 펄스를 효과적으로 만들어 낼 수 있도록 된 펄스발생장치를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 제어신호에 의해 동작하는 전압 레벨 조정기의 조정에 따라 일정한 전위를 유지하는 출력단자와,
상기 출력단자에 일단이 접속되고 타단은 입력신호단자 및 접지전압단자에 접속되어, 상기 출력단자에 펄스가 발생되도록 하기 위해 상기 입력신호단자로의 신호에 의해 상기 출력단자의 레벨을 변화시키는 출력레벨 가변수단을 구비한 펄스발생장치가 제공된다.
도 1은 일반적인 지연회로의 구성을 나타낸 회로도,
도 2는 종래의 펄스발생장치의 구성을 나타낸 도면,
도 3은 도 2에 도시된 펄스발생장치의 입/출력 신호파형도,
도 4는 종래의 다른 펄스발생장치의 구성을 나타낸 도면,
도 5는 도 4에 도시된 펄스발생장치의 입/출력 신호파형도,
도 6은 본 발명의 제 1실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 7a 내지 도 7i는 도 6에 도시된 전압 레벨 조정기의 내부구성을 예시적으로 나타낸 회로도,
도 8a 내지 도 8f는 도 6에 도시된 제 1스위칭소자와 제 2스위칭소자의 내부구성을 예시적으로 나타낸 회로도,
도 9는 본 발명의 제 2실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 10은 본 발명의 제 3실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 11은 본 발명의 제 4실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 12는 본 발명의 제 5실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 13은 본 발명의 제 6실시예에 따른 펄스발생장치의 구성을 나타낸 도면,
도 14는 본 발명의 제 7실시예에 따른 펄스발생장치의 구성을 나타낸 도면이다.
< 도면의 주요부분에 대한 부호의 설명>
10 : 지연회로 20 : 전압 레벨 조정기
30 : 제 1스위칭소자 40 : 제 2스위칭소자
50, 90, 100 : 논리연산소자(노어 게이트)
60, 70, 80 : 논리연산소자(낸드 게이트)
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 6은 본 발명의 제 1실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 전압 레벨 조정기(20)는 제어신호가 입력됨에 따라 그 제어신호와 동일위상의 레벨 또는 역위상의 레벨을 출력단(N0)에 잡아주게 한다.
그 전압 레벨 조정기(20)는 여러가지의 형태로 구현시킬 수 있는데, 도 7a에 예시된 바와 같이 전원전압단(Vcc)과 출력단(N0) 사이에 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(N)로 구현될 수도 있고, 도 7b에 예시된 바와 같이 전원전압단(Vcc)과 출력단(N0) 사이에 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 PMOS 트랜지스터(P)로 구현될 수도 있으며, 도 7c에 예시된 바와 같이 인버터(IV)로 구현될 수도 있다.
그리고, 상기 전압 레벨 조정기(20)는 도 7d에 예시된 바와 같이 전원전압단(Vcc)과 출력단(N0) 사이에 저항(R)을 매개로 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(N)로 구현될 수도 있고, 도 7e에 예시된 바와 같이 전원전압단(Vcc)과 출력단(N0) 사이에 저항(R)을 매개로 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 PMOS 트랜지스터(P)로 구현될 수도 있다.
또한, 상기 전압 레벨 조정기(20)는 도 7f에 예시된 바와 같이 출력단(N0)과 접지전압단(Vss) 사이에 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(N)로 구현될 수도 있고, 도 7g에 예시된 바와 같이 출력단(N0)과 접지전압단(Vss) 사이에 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 PMOS 트랜지스터(P)로 구현될 수도 있으며, 도 7h에 예시된 바와 같이 출력단(N0)과 접지전압단(Vss) 사이에 저항(R)을 매개로 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 NMOS 트랜지스터(N)로 구현될 수도 있고, 도 7i에 예시된 바와 같이 출력단(N0)과 접지전압단(Vss) 사이에 저항(R)을 매개로 연결되어 상기 제어신호에 따라 온/오프스위칭하는 모스소자로서의 PMOS 트랜지스터(P)로 구현될 수도 있다.
도 6에서, 저항(R)과 캐패시터(C)는 펄스신호를 만들고 펄스신호의 폭을 조정하게 되는데, 전압 레벨 조정기(20)와 출력단(N0) 사이에 결선된 상기 저항(R)의 저항치 및 상기 출력단(N0)과 집지전원단(Vss) 사이에 결선된 상기 캐패시터(C)의 용량이 클수록 상기 출력단(N0)을 일정레벨(예컨대, 하이레벨)로 만드는데 소요되는 시간이 많이 걸리므로 펄스폭이 커지게 된다.
여기서, 상기 캐패시터(C)는 순수하게 두 노드(N0, N1)만을 가진 축전기인데, NMOS의 게이트를 한쪽 노드로 사용하고 드레인과 소오스 및 벌크(bulk)를 다른 쪽 노드에 같이 연결한 NMOS 축전기로 하여도 무방하고, 상기 NMOS 축전기와 같은 형태로 노드를 연결시킨 PMOS 축전기로 하여도 무방하다.
도 6에서, 제 1스위칭소자(30)와 제 2스위칭소자(40)는 상기 입력신호단자로의 신호를 입력받아 상기 출력레벨 가변수단으로서의 캐패시터(C)의 양단 사이의 전위차를 발생시키는 스위칭수단으로서, 입력신호에 의해 상호 반대되게 스위칭동작한다.
여기서, 상기 스위칭수단은 여러가지의 형태로 구현시킬 수 있는데, 예를 들어 도 8a에 도시된 바와 같이 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 PMOS 트랜지스터(MP1)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 NMOS 트랜지스터(MN1)로 구현시킬 수 있다.
그리고, 상기 스위칭수단은 도 8b에 도시된 바와 같이, 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 NMOS 트랜지스터(MN2)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 PMOS 트랜지스터(MP1)로 구현시킬 수도 있다.
다른 예로써, 상기 스위칭수단은 도 8c에 도시된 바와 같이, 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 인버터(IV4)에 의해 반전된 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 NMOS 트랜지스터(MN3)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 NMOS 트랜지스터(MN4)로 구현시킬 수 있다.
또 다른 예로써, 상기 스위칭수단은 도 8d에 도시된 바와 같이, 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 인버터(IV5)에 의해 반전된 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 PMOS 트랜지스터(MP3)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 PMOS 트랜지스터(MP4)로 구현시킬 수 있다.
또 다른 예로써, 상기 스위칭수단은 도 8e에 도시된 바와 같이, 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 PMOS 트랜지스터(MP5)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 인버터(IV6)에 의해 반전된 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 PMOS 트랜지스터(MP6)로 구현시킬 수 있다.
또 다른 예로써, 상기 스위칭수단은 도 8f에 도시된 바와 같이, 전원전압단(Vcc)과 상기 캐패시터(C)의 일단(N1) 사이에 연결되어 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자로서의 NMOS 트랜지스터(MN5)와, 상기 캐패시터(C)의 일단(N1)과 접지전압단(Vss) 사이에 연결되어 인버터(IV7)에 의해 반전된 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로서의 NMOS 트랜지스터(MN6)로 구현시킬 수 있다.
이어, 상기와 같이 구성된 본 발명의 제 1실시예에 따른 펄스발생장치의 동작에 대해 설명하면 다음과 같다.
먼저, 본 발명의 제 1실시예에서는 제어신호가 로우레벨이면 전압 레벨 조정기(20)에 의해 출력단(N0)은 하이레벨이 되고, 제어신호가 하이레벨이면 출력단(N0)은 로우레벨로 되는 것으로 설정한다.
그리고, 입력신호가 하이레벨(즉, 노드(N2)가 하이레벨)이면 제 1스위칭소자(30)는 오프(OFF)되고 제 2스위칭소자(40)는 온(ON)되어 노드(N1)가 로우레벨이 되는 반면에, 노드(N2)가 로우레벨이면 제 1스위칭소자(30)는 온되고 제 2스위칭소자(40)는 오프되어 노드(N1)이 하이레벨로 되는 것으로 설정한다.
여기서, 하이레벨은 전원전압(Vcc)을 의미하고, 로우레벨은 Vss 또는 접지전압(gnd)를 의미한다.
본 발명의 제 1실시예에서는 초기조건에 따라 두 가지의 펄스를 만들 수 있고, 이 초기조건은 제어신호에 의해 결정된다.
먼저 첫번째의 경우로서, 초기에 제어신호에 의해 출력단(즉, 노드(N0))이 하이(H)레벨로 있다고 설정하였을 경우에는 입력신호에 의해 노드(N0)에 로우(L)펄스를 만든다.
즉, 처음 입력신호(로우레벨의 신호)에 의해 제 1스위칭소자(30)가 온되고 제 2스위칭소자(40)는 오프되므로, 상기 노드(N0)와 노드(N1)는 상호 전위차가 없는 하이레벨상태로 된다.
이때, 입력신호가 로우레벨에서 하이레벨로 바뀌면 상기 제 1스위칭소자(30)는 오프되고 상기 제 2스위칭소자(40)는 온되므로 상기 노드(N1)가 로우레벨로 된다. 그러면 캐패시터(C)에 의해 노드(N0)도 역시 로우레벨로 진행되는데, 현재의 제어신호가 로우레벨이므로 전압 레벨 조정기(20)에 의해 노드(N0)는 곧 다시 하이레벨로 되어 노드(N0)와 연결된 출력단에 펄스를 만들게 된다. 여기에서 노드(N0)와 전압 레벨 조정기(20) 사이에 있는 저항(R)의 저항치가 클수록, 캐패시터(C)의 용량이 클수록 캐패시터(C)의 노드(N0)를 하이레벨로 만드는데 소요되는 시간이 많이 걸리므로 펄스폭이 커지게 된다.
이러한 상태에서, 다시 입력신호가 하이레벨에서 로우레벨로 환원되면 상기 제 1스위칭소자(30)가 온되고 상기 제 2스위칭소자(40)가 오프되는 초기상태로 돌아가서 상기 노드(N0)와 노드(N1)는 상호 전위차가 없는 하이레벨상태를 유지하게 된다.
그러므로, 상술한 경우는 입력신호가 라이징(Rising)할 때 펄스를 만들게 된다.
여기서, 상기 노드(N2)와 입력사이에 인버터를 홀수개 달면 입력신호에 의한 노드(N2)에 걸리는 상태는 상술한 방식과는 반대가 되므로, 입력신호에 따른 스위칭소자(30, 40)의 온/오프도 역시 반대가 되어, 이 경우에는 입력신호가 하이레벨에서 로우레벨로 폴링(Falling)할 때 펄스를 만들게 된다.
상기의 첫번째 경우만을 위해서라면 제어신호 대신에 접지전압단을 연결해도 되고 제 1스위칭소자(30)를 사용하지 않아도 무방하다.
그리고 두번째의 경우로서, 초기에 제어신호에 의해 출력단(즉, 노드(N0))이 로우레벨로 있다고 설정하였을 경우에는 입력신호에 의해 노드(N0)에 하이펄스를 만든다.
즉, 처음 입력신호(하이레벨의 신호)에 의해 제 1스위칭소자(30)가 오프되고 제 2스위칭소자(40)는 온되므로, 상기 노드(N0)와 노드(N1)는 상호 전위차가 없는 로우레벨상태로 된다.
이때, 입력신호가 하이레벨에서 로우레벨로 바뀌면 상기 제 1스위칭소자(30)는 온되고 상기 제 2스위칭소자(40)는 오프되므로 상기 노드(N1)가 하이레벨로 된다. 그러면 캐패시터(C)에 의해 노드(N0)도 역시 하이레벨로 진행되는데, 현재의 제어신호가 하이레벨이므로 전압 레벨 조정기(20)에 의해 노드(N0)는 곧 다시 로우레벨로 되어 노드(N0)와 연결된 출력단에 펄스를 만들게 된다. 여기에서 노드(N0)와 전압 레벨 조정기(20) 사이에 있는 저항(R)의 저항치가 클수록, 캐패시터(C)의 용량이 클수록 캐패시터(C)의 노드(N0)를 로우레벨로 만드는데 소요되는 시간이 많이 걸리므로 펄스폭이 커지게 된다.
이러한 상태에서, 다시 입력신호가 로우레벨에서 하이레벨로 환원되면 상기 제 1스위칭소자(30)가 오프되고 상기 제 2스위칭소자(40)가 온되는 초기상태로 돌아가서 상기 노드(N0)와 노드(N1)는 상호 전위차가 없는 로우레벨상태를 유지하게 된다.
그러므로, 상술한 경우는 입력신호가 폴링(Falling)할 때 펄스를 만들게 된다.
여기서, 상기 노드(N2)와 입력사이에 인버터를 홀수개 달면 입력신호에 의한 노드(N2)에 걸리는 상태는 상술한 방식과는 반대가 되므로, 입력신호에 따른 스위칭소자(30, 40)의 온/오프도 역시 반대가 되어, 이 경우에는 입력신호가 로우레벨에서 하이레벨로 라이징(Rising)할 때 펄스를 만들게 된다.
상기의 두번째 경우만을 위해서라면 제어신호 대신에 전원전압단(Vcc)을 연결해도 되며 제 2스위칭소자(40)를 사용하지 않아도 무방하다.
도 9는 본 발명의 제 2실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 6과 차이나는 점은 제 1스위칭소자(30)의 전원전압단자(Vcc)를 인버터(IV16)와 저항(R)으로 된 지연회로의 출력노드(N0)에 연결시키고, 제어신호와 노드(N0)의 신호를 입력으로 하여 출력단자의 전위를 일정하게 유지시키는 논리연산소자(50)로서의 노어(NOR) 게이트가 추가로 구비되었다는 점이 차이난다.
동 도면에서, 제 1스위칭소자(30)의 전원전압단(Vcc)을 노드(N0)에 연결시킨 것은 제어신호가 하이레벨이면 노드(N0)는 로우레벨로 되어 입력신호에 의해 제 1 및 제 2스위칭소자(30, 40)가 번갈아 가며 온/오프되더라도 노드(N1)의 전위는 변함없이 로우레벨이 되어 캐패시터(C)에 아무런 영향을 주지 못하게 만들기 위함이다.
본 발명의 제 2실시예에 따르면, 제어신호가 로우레벨이면 노드(N0)는 하이레벨이 되므로 출력단은 로우레벨로 있다가 입력신호에 따라 하이펄스를 만들지만, 제어신호가 하이레벨이면 노어 게이트(50)의 출력은 무조건 로우레벨로 되어 이 회로는 디스에이블(disable)된다.
도 10은 본 발명의 제 3실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 9와 차이나는 점은 인버터(IV8)를 추가하여 상기 제어신호를 반전시킨 신호 및 인버터(IV9)를 추가하여 노드(N0)의 신호를 반전시킨 신호를 논리연산소자(60)로서의 낸드 게이트(60)를 사용하였다는 점이 차이난다.
본 발명의 제 3실시예에 따르면, 제어신호가 로우레벨이면 입력신호에 따라 출력신호는 로우펄스가 되고, 제어신호가 하이레벨이면 입력신호와 관계없이 출력신호는 하이레벨이 된다.
도 11은 본 발명의 제 4실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 10과 차이나는 점은 논리연산소자(70)로서의 낸드 게이트의 일입력단으로는 제어신호가 그대로 입력되고, 그 논리연산소자(70)의 다른 입력단으로는 세개의 인버터(IV16, IV10, IV11) 및 저항(R)으로 된 지연회로를 거친 제어신호가 입력된다는 것이 차이난다.
본 발명의 제 4실시예에 따르면, 제어신호가 하이레벨이면 입력신호에 따라 출력신호는 로우펄스를 만들고, 제어신호가 로우레벨이면 입력신호와 관계없이 출력신호는 하이레벨이 된다.
도 12는 본 발명의 제 5실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 6과 차이나는 점은 일입력단으로 제어신호를 그대로 입력받고 다른 입력단으로는 인버터(IV16)와 저항(R)으로 된 지연회로를 거친 제어신호를 입력받아 논리연산하여 출력단자의 전위를 일정하게 유지시키는 논리연산소자(80)로서의 낸드 게이트가 추가되고, 제 2스위칭소자(40)의 접지전압단을 노드(N0)에 연결시켰다는 점이 차이난다.
동 도면에서, 제 2스위칭소자(40)의 접지전압단을 노드(N0)에 연결시킨 것은 제어신호가 로우레벨이면 노드(N0)는 하이레벨이 되어 입력신호에 의해 제 1 및 제 2스위칭소자(30, 40)가 번갈아 가며 온/오프되더라도 노드(N1)의 전위는 변함없이 하이레벨이 되어 캐패시터(C)에 아무런 영향을 주지 못하게 만들기 위함이다.
본 발명의 제 5실시예에 따르면, 제어신호가 하이레벨이면 노드(N0)는 로우레벨이 되므로 출력단은 하이레벨로 있다가 입력신호에 따라 출력단으로 로우펄스를 만들지만, 제어신호가 로우레벨이면 이 회로는 디스에이블되어 낸드 게이트(80)의 출력은 입력신호와 관계없이 하이레벨이 된다.
도 13은 본 발명의 제 6실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 12와 차이나는 점은 논리연산소자(90)가 노어 게이트이고, 그 노어 게이트의 일입력단으로는 인버터(IV12)를 제어신호를 입력받고 다른 입력단으로는 인버터(IV16, IV13) 및 저항(R)으로 된 지연회로를 거친 제어신호가 입력된다는 점이 차이난다.
본 발명의 제 6실시예에 따르면, 제어신호가 하이레벨이면 입력신호에 따라 출력신호는 하이펄스가 되고, 제어신호가 로우레벨이면 입력신호와 관계없이 출력신호는 로우레벨이 된다.
도 14는 본 발명의 제 7실시예에 따른 펄스발생장치의 구성을 나타낸 도면으로서, 도 13과 차이나는 점은 논리연산소자(100)로서의 노어 게이트의 일입력단으로 제어신호를 그대로 입력받고 그 논리연산소자(100)의 다른 입력단으로는 인버터(IV16, IV14, IV15)와 저항(R)으로 된 지연회로를 거친 제어신호가 입력된다는 점이 차이난다.
본 발명의 제 7실시예에 따르면, 제어신호가 로우레벨이면 입력신호에 따라 출력신호는 하이펄스가 되고, 제어신호가 하이레벨이면 입력신호와 관계없이 출력신호는 로우레벨이 된다.
이상 설명한 바와 같은 본 발명에 의하면, 펄스를 만들기 위해 종래와는 달리 캐패시터를 사용함으로써 좀 더 작은 크기로 펄스를 효과적으로 만들 수 있을 뿐만 아니라 제어가 쉬워 펄스신호를 사용하는 후속단에 밀착시켜 사용하기가 쉽다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (11)

  1. 제어신호에 의해 동작하는 전압 레벨 조정기의 조정에 따라 일정한 전위를 유지하는 출력단자와,
    상기 출력단자에 일단이 접속되고 타단은 입력신호단자 및 접지전압단자에 접속되어, 상기 출력단자에 펄스가 발생되도록 하기 위해 상기 입력신호단자로의 신호에 의해 상기 출력단자의 레벨을 변화시키는 출력레벨 가변수단을 구비하는 것을 특징으로 하는 펄스발생장치.
  2. 제 1항에 있어서, 상기 출력레벨 가변수단은 캐패시터인 것을 특징으로 하는 펄스발생장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 입력신호단자로의 신호를 입력받아 상기 출력레벨 가변수단의 양단 사이의 전위차를 발생시키는 수단을 추가로 구비하는 것을 특징으로 하는 펄스발생장치.
  4. 제 3항에 있어서, 상기 수단은 전원전압단자와 상기 출력레벨 가변수단의 타단 사이에 연결되어 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자와, 상기 출력레벨 가변수단의 타단과 접지전압단자 사이에 연결되어 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로 구성된 것을 특징으로 하는 펄스발생장치.
  5. 제 4항에 있어서, 상기 제 1스위칭소자는 PMOS트랜지스터이고, 상기 제 2스위칭소자는 NMOS트랜지스터인 것을 특징으로 하는 펄스발생장치.
  6. 제 4항에 있어서, 상기 제 1스위칭소자는 NMOS트랜지스터이고, 상기 제 2스위칭소자는 PMOS트랜지스터인 것을 특징으로 하는 펄스발생장치.
  7. 외부로부터의 제어신호를 일정시간 지연시킨 신호 및 상기 외부로부터의 제어신호를 입력받아 논리처리하는 논리연산수단의 출력신호에 따라 일정한 전위를 유지하는 출력단자와,
    상기 논리연산수단의 일입력단에 일단이 접속되고 타단은 입력신호단자 및 접지전압단자에 접속되어, 상기 입력신호단자로의 신호에 의해 상기 논리연산수단의 일입력단의 레벨을 변화시켜 상기 출력단자에서 펄스가 발생되게 하는 출력레벨 가변수단을 구비하는 것을 특징으로 하는 펄스발생장치.
  8. 제 7항에 있어서, 출력레벨 가변수단은 캐패시터인 것을 특징으로 하는 펄스발생장치.
  9. 제 7항 또는 제 8항에 있어서, 상기 입력신호단자로의 신호를 입력받아 상기 출력레벨 가변수단의 양단 사이의 전위차를 발생시키는 수단을 추가로 구비하는 것을 특징으로 하는 펄스발생장치.
  10. 제 9항에 있어서, 상기 수단은 상기 출력레벨 가변수단의 양단 사이에 접속되고 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자와, 상기 출력레벨 가변수단의 타단과 접지전압단자 사이에 접속되고 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로 구성된 것을 특징으로 하는 펄스발생장치.
  11. 제 9항에 있어서, 상기 수단은 전원전압단자와 상기 출력레벨 가변수단의 타단 사이에 접속되고 상기 입력신호에 의해 온/오프스위칭하는 제 1스위칭소자와, 상기 출력레벨 가변수단의 양단 사이에 접속되고 상기 입력신호에 의해 상기 제 1스위칭소자와는 반대되게 온/오프스위칭하는 제 2스위칭소자로 구성된 것을 특징으로 하는 펄스발생장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568535B1 (ko) * 1999-08-13 2006-04-06 삼성전자주식회사 펄스 발생기
KR100732283B1 (ko) * 2000-12-29 2007-06-25 주식회사 하이닉스반도체 펄스 발생 회로

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6683740B1 (en) 1999-10-21 2004-01-27 Sony Corporation Architecture for a hard disk drive write amplifier circuit with damping control
WO2001048919A1 (en) * 1999-12-28 2001-07-05 Mellanox Technologies Ltd. Variable delay generator
US6690098B1 (en) * 2000-01-31 2004-02-10 Litton Systems, Inc. Method and system for gating a power supply in a radiation detector
US7209307B2 (en) * 2003-03-27 2007-04-24 Sony Corporation Variable read output impedance control circuit for a magnetic media storage system
TWI308424B (en) * 2006-04-07 2009-04-01 Innolux Display Corp Clock-pulse generator and shift register
US8873270B2 (en) * 2012-12-14 2014-10-28 Palo Alto Research Center Incorporated Pulse generator and ferroelectric memory circuit
JP6622518B2 (ja) * 2015-08-28 2019-12-18 セイコーインスツル株式会社 電子時計
KR102394726B1 (ko) * 2015-10-26 2022-05-09 에스케이하이닉스 주식회사 내부전압생성회로
RU171416U1 (ru) * 2016-05-26 2017-05-30 Акционерное общество "Научно-исследовательский институт электронной техники" Генератор на кмоп транзисторах ультравысоких манипулированных по частоте гармонических колебаний
RU168665U1 (ru) * 2016-10-26 2017-02-14 Акционерное общество "Научно-исследовательский институт электронной техники" Устройство генерации частотно-манипулированных прямоугольных импульсов
RU170413U1 (ru) * 2016-11-08 2017-04-24 Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" (ВГТУ) Генератор частотно-манипулированных прямоугольных импульсов
US11824548B2 (en) * 2021-12-17 2023-11-21 Xilinx, Inc. Pulse generator for injection locked oscillator

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58151719A (ja) * 1982-03-05 1983-09-09 Sony Corp パルス発生回路
US4626705A (en) 1984-06-14 1986-12-02 International Business Machines Corporation Field effect transistor timing signal generator circuit
US5151164A (en) 1990-02-09 1992-09-29 The University Of Maryland Enhanced capillary zone electrophoresis and apparatus for performance thereof
EP0457347B1 (en) 1990-05-18 1997-01-22 Nec Corporation Semiconductor memory device
GB9204763D0 (en) 1992-03-05 1992-04-15 Philips Electronics Uk Ltd Signal processing arrangements
EP0701252A1 (en) 1994-08-22 1996-03-13 Canon Kabushiki Kaisha Information recording/reproducing apparatus
JPH08329686A (ja) 1995-03-27 1996-12-13 Sony Corp 強誘電体記憶装置
US5623218A (en) * 1995-07-10 1997-04-22 Lg Semicon Co., Ltd. Address transition signal detecting circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568535B1 (ko) * 1999-08-13 2006-04-06 삼성전자주식회사 펄스 발생기
KR100732283B1 (ko) * 2000-12-29 2007-06-25 주식회사 하이닉스반도체 펄스 발생 회로

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Publication number Publication date
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