JPS5811767B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS5811767B2 JPS5811767B2 JP53155713A JP15571378A JPS5811767B2 JP S5811767 B2 JPS5811767 B2 JP S5811767B2 JP 53155713 A JP53155713 A JP 53155713A JP 15571378 A JP15571378 A JP 15571378A JP S5811767 B2 JPS5811767 B2 JP S5811767B2
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- terminal
- voltage
- inverter
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
この発明は昇圧回路(電圧ブースト回路)、特に、出力
電圧を発生するための一対の昇圧キャパシタに電荷を注
入するようにされたインバータを各段に用いた型の昇圧
回路に関するものである。
電圧を発生するための一対の昇圧キャパシタに電荷を注
入するようにされたインバータを各段に用いた型の昇圧
回路に関するものである。
米国特許第3016476号明細書には、インバータと
4個のキャパシタを用いた昇圧段が示されている。
4個のキャパシタを用いた昇圧段が示されている。
これら4個のキャパシタの中の2個は、ダイオードの代
りとして働く各電界効果トランジスタ(以下、FETと
称す)によって、スイッチング信号が加えられるインバ
ータ入力端子と昇圧された出力電圧が発生する回路の出
力端子との間に選択的に結合される。
りとして働く各電界効果トランジスタ(以下、FETと
称す)によって、スイッチング信号が加えられるインバ
ータ入力端子と昇圧された出力電圧が発生する回路の出
力端子との間に選択的に結合される。
更に別の2個のFETがキャパシタのそれぞれと各電源
供給線路間に接続されており、インバータの出力信号に
よって制御されて、各動作サイクル中に最初の一対のキ
ャパシタの各々の電荷を補充するダイオードの代りとし
て動作する。
供給線路間に接続されており、インバータの出力信号に
よって制御されて、各動作サイクル中に最初の一対のキ
ャパシタの各々の電荷を補充するダイオードの代りとし
て動作する。
上記米国特許の回路では、上記の別の2個のFETのゲ
ートに制御電圧を加えるために、更に2つのキャパシタ
をインバータの出力と上記別のFETのそれぞれのゲー
ト電極との間に接続して、ゲート電極間に回路出力端子
における回路出力電圧と同じ大きさの電圧差を作ってい
る。
ートに制御電圧を加えるために、更に2つのキャパシタ
をインバータの出力と上記別のFETのそれぞれのゲー
ト電極との間に接続して、ゲート電極間に回路出力端子
における回路出力電圧と同じ大きさの電圧差を作ってい
る。
この発明は、上述の型の昇圧回路の改良に関し、使用キ
ャパシタの数を半分にして、同じ大きさ、あるいはより
大きな(3倍あるいは4倍)出力電圧を発生させるもの
である。
ャパシタの数を半分にして、同じ大きさ、あるいはより
大きな(3倍あるいは4倍)出力電圧を発生させるもの
である。
この改良型昇圧回路は、容易にカスケード動作をさせる
ようにすることができ、従来のカスケード昇圧構成にお
けるように直線的にではなく、段の数の2乗で増大する
出力電圧を発生する。
ようにすることができ、従来のカスケード昇圧構成にお
けるように直線的にではなく、段の数の2乗で増大する
出力電圧を発生する。
この発明の昇圧回路は、2つのキャパシタの6各の一方
の極板をプッシュプルで駆動するインバータを含み、上
記キャパシタの他方の極板は適当な電荷補充源と出力電
圧合成回路に接続されている。
の極板をプッシュプルで駆動するインバータを含み、上
記キャパシタの他方の極板は適当な電荷補充源と出力電
圧合成回路に接続されている。
この出力電圧合成回路は、上記のキャパシタの他方の極
板に発生する電圧によって付勢されかつ、第1のインバ
ータの入力信号によって同期化される第2のインバータ
を備えている。
板に発生する電圧によって付勢されかつ、第1のインバ
ータの入力信号によって同期化される第2のインバータ
を備えている。
第1図に示したこの発明を実施した昇圧回路はカスケー
ド接続された3つの段10,20,30を有している。
ド接続された3つの段10,20,30を有している。
第1図の左端には、一定電位子Vを供給する主電源2と
+V/2を中心に変化するスイッチング電圧VINの源
3とが示されている。
+V/2を中心に変化するスイッチング電圧VINの源
3とが示されている。
スイッチング電圧源3は、図示のように、接地電位と+
Vとの間で振れる電圧パルスを供給するものとすること
もできる。
Vとの間で振れる電圧パルスを供給するものとすること
もできる。
この電圧パルスは、第3図の時間関係図に示されている
ようなものである。
ようなものである。
第1図の昇圧段10,20,30はそれぞれインバータ
11,21,31を備えており、これらのインバータは
、第2図に示すように、それぞれのゲートが入力端子I
Nにおいて相互接続され、ドレンが出力端子OUTにお
いて相互接続され、さらに、一方のソース電極が正の動
作電源端子+VDDに、他方のソース電極が負の動作電
源端子−VDDにそれぞれ接続された2つの相補導電型
エンハンスメントモード電界効果トランジスタ(FET
)で形成することができる。
11,21,31を備えており、これらのインバータは
、第2図に示すように、それぞれのゲートが入力端子I
Nにおいて相互接続され、ドレンが出力端子OUTにお
いて相互接続され、さらに、一方のソース電極が正の動
作電源端子+VDDに、他方のソース電極が負の動作電
源端子−VDDにそれぞれ接続された2つの相補導電型
エンハンスメントモード電界効果トランジスタ(FET
)で形成することができる。
これらのインバータ11,21,31の各々の入力は電
源3からのVINを受入れるように接続されている。
源3からのVINを受入れるように接続されている。
インバータの各々の出力電位は、VINが+V/2より
も小さい時、即ち接地電位の時は、その正の動作電源電
位となり、VINが+V/2よりも大きい間、即ち+V
の時は、負の動作電源電位となる。
も小さい時、即ち接地電位の時は、その正の動作電源電
位となり、VINが+V/2よりも大きい間、即ち+V
の時は、負の動作電源電位となる。
第1図において、インバータ11に対する正及び負の動
作電源電位は、常に+Vと接地電位であり、従って、回
路点12へV12として与えられるインバータ11の出
力電圧は、第3の時間関係図に示すように、VINの否
定(補)である。
作電源電位は、常に+Vと接地電位であり、従って、回
路点12へV12として与えられるインバータ11の出
力電圧は、第3の時間関係図に示すように、VINの否
定(補)である。
各ダイオード14,17,24,27,34及び37は
アナログスイッチとして用いられており、後述するよう
に、順バイアスされた時にのみ、その陽極と陰極間が導
通する。
アナログスイッチとして用いられており、後述するよう
に、順バイアスされた時にのみ、その陽極と陰極間が導
通する。
VINが+Vに等しい時間t0とtlとの間では、奮で
あるV12の下方への振れが昇圧キャパシタ13を介し
てダイオード14の陰極に結合され、このダイオード1
4を順バイアスする。
あるV12の下方への振れが昇圧キャパシタ13を介し
てダイオード14の陰極に結合され、このダイオード1
4を順バイアスする。
これによって、ダイオード14の陰極とキャパシタ13
が接続されているノード(回路点)15が+Vよりも順
バイアスされたダイオード14の両端間オフセット電位
だけ小さな電位にクランプされる。
が接続されているノード(回路点)15が+Vよりも順
バイアスされたダイオード14の両端間オフセット電位
だけ小さな電位にクランプされる。
説明上、順バイアスされたダイオードのオフセット電位
は+Vに比して無視し得る程度のものと考え、従って、
ノード15の電圧V15は、第3図に示すように、実質
的に+Vに等しいものとする。
は+Vに比して無視し得る程度のものと考え、従って、
ノード15の電圧V15は、第3図に示すように、実質
的に+Vに等しいものとする。
ノード15が+Vに近い電位にクランプされ、ノード1
2が接地電位とされると、キャパシタ13の電荷は、ノ
ード12と15のそれぞれに接続された極板間に実質的
に+Vに等しい大きさの電圧が得られるように補充され
る。
2が接地電位とされると、キャパシタ13の電荷は、ノ
ード12と15のそれぞれに接続された極板間に実質的
に+Vに等しい大きさの電圧が得られるように補充され
る。
VINが接地電位にあり、V12がほぼ+Vであるto
の直前では、V12の上向きの振れが昇圧キャパシタ1
6を介してダイオード17の陽極に結合され、これによ
ってダイオード17は順バイアスされていた。
の直前では、V12の上向きの振れが昇圧キャパシタ1
6を介してダイオード17の陽極に結合され、これによ
ってダイオード17は順バイアスされていた。
その結果、ノード18は、接地電位よりも、順バイアス
されたダイオード17のオフセット電位だけ高い電位に
クランプされる。
されたダイオード17のオフセット電位だけ高い電位に
クランプされる。
キャパシタ16は、従って、その極板間の電圧が+Vに
実質的に等しくなるように充電されている。
実質的に等しくなるように充電されている。
そこで、VINが+Vに等しく、V12が接地電位にな
ったt0とt1の間の時間では、ノード18の電位はV
に実質的に等しい量だけ接地電位よりも低くなる。
ったt0とt1の間の時間では、ノード18の電位はV
に実質的に等しい量だけ接地電位よりも低くなる。
従って、t0とt1の間では、ノード18と15におけ
る電圧V18とV15の差は+2Vとなる。
る電圧V18とV15の差は+2Vとなる。
VINが接地電位で、V12が+Vである時間t1とt
2の間の次の半サイクルでは、キャパシタ13を介して
ダイオード14の陰極へ結合されたV12の上方への振
れによって、ダイオード14が逆バイアスされて非導通
となり、ノード15の電位V15が実質的に+2vへ昇
圧される。
2の間の次の半サイクルでは、キャパシタ13を介して
ダイオード14の陰極へ結合されたV12の上方への振
れによって、ダイオード14が逆バイアスされて非導通
となり、ノード15の電位V15が実質的に+2vへ昇
圧される。
キャパシタ16を介してダイオード17の陽極に結合さ
れたV12の上方への振れによって、ダイオード17が
順バイアスされ、ノード18は、時間t0の直前の場合
と同様に接地電位近くにクランプされ、また、キャパシ
タ16は、t0とt1との間に消失した電荷が補充する
べく充電される。
れたV12の上方への振れによって、ダイオード17が
順バイアスされ、ノード18は、時間t0の直前の場合
と同様に接地電位近くにクランプされ、また、キャパシ
タ16は、t0とt1との間に消失した電荷が補充する
べく充電される。
この時、電圧V18とV15の差は、依然として、+2
Vである。
Vである。
ノード18と15の間の電圧は、t0とt2間のサイク
ルのみならず、後続のサイクル中も、主電源2から与え
られる+V定電圧大きさの2倍である+2Vに実質的に
等しい値をとり続ける。
ルのみならず、後続のサイクル中も、主電源2から与え
られる+V定電圧大きさの2倍である+2Vに実質的に
等しい値をとり続ける。
この倍電圧は、そのまま用いることもできる。
しかし、この形の倍電圧は、入力にVINが供給され、
かつ、それに応じて、出力からノード22へ出力電圧V
22を供給するようにされた別のインバータ21に対す
る動作電源として用いる場合に特に有効である。
かつ、それに応じて、出力からノード22へ出力電圧V
22を供給するようにされた別のインバータ21に対す
る動作電源として用いる場合に特に有効である。
時間t0とt1の間では、インバータ21は+Vの値の
VINに応答して、その出力電圧V22をその負の動作
電源電圧、すなわち、この期間中は−Vに実質的に等し
いV18にクランプする。
VINに応答して、その出力電圧V22をその負の動作
電源電圧、すなわち、この期間中は−Vに実質的に等し
いV18にクランプする。
t1とt2の間では、インバータ21は接地電位である
VINに応答して、その出力電圧V22をその正の動作
電源電圧、すなわち、この期間中は+2Vに実質的に等
しいV15にクランプする。
VINに応答して、その出力電圧V22をその正の動作
電源電圧、すなわち、この期間中は+2Vに実質的に等
しいV15にクランプする。
従って、V22は−Vと+2Vのレベル間で交番し、V
IN及び主電源2からの+V定電圧振幅の3倍の振幅を
持った交番信号が得られる。
IN及び主電源2からの+V定電圧振幅の3倍の振幅を
持った交番信号が得られる。
この3倍電圧は整流器及び蓄積キャパシタを用いてピー
ク検波して、主電源2から与えられる電圧の実質的に3
倍の直流電圧を得ることができる。
ク検波して、主電源2から与えられる電圧の実質的に3
倍の直流電圧を得ることができる。
第1図においては、このインバータ21は更に別の電圧
逓倍段20の一部として用いられている。
逓倍段20の一部として用いられている。
時間t0とt1の間では、昇圧キャパシタ23を介して
ダイオード24の陰極に結合されたt22の下向きの振
れによってダイオード24が順バイアスされる。
ダイオード24の陰極に結合されたt22の下向きの振
れによってダイオード24が順バイアスされる。
これによって、キャパシタ23とダイオード24の陰極
との相互接続点であるノード25が、はぼ+Vに等しい
電位にクランプされ、ノード22と25に接続されたキ
ャパシタ23の極板間に+3Vに実質的に等しい電圧が
現われるように、キャパシタ23の電荷が補充される。
との相互接続点であるノード25が、はぼ+Vに等しい
電位にクランプされ、ノード22と25に接続されたキ
ャパシタ23の極板間に+3Vに実質的に等しい電圧が
現われるように、キャパシタ23の電荷が補充される。
VINが接地電位でV22が+2Vにほぼ等しい時間t
0の直前においては、昇圧キャパシタ26を介してダイ
オード27の陽極に結合されたV22の上向きの振れに
よってダイオード27が順バイアスされ、ノード28を
接地電位近傍にクランプし、さらに、キャパシタ26が
充電されて、その極板間に+2Vに実質的に等しい電圧
が発生している。
0の直前においては、昇圧キャパシタ26を介してダイ
オード27の陽極に結合されたV22の上向きの振れに
よってダイオード27が順バイアスされ、ノード28を
接地電位近傍にクランプし、さらに、キャパシタ26が
充電されて、その極板間に+2Vに実質的に等しい電圧
が発生している。
従って、VINが+Vに等しく、V22が−Vへ振れ終
った時間t0とt1の間においては、ノード28の電位
は3Vにほぼ等しい量だけ接地電位より低くなる。
った時間t0とt1の間においては、ノード28の電位
は3Vにほぼ等しい量だけ接地電位より低くなる。
ノード28と25におけるそれぞれの電圧v28とV2
5の差は、t0とt1の間の期間中、+4Vの振幅を持
つ。
5の差は、t0とt1の間の期間中、+4Vの振幅を持
つ。
引続くt1とt2間の半サイクルでは、キャパシタ23
を介してダイオード24の陰極に結合されたV22の上
向きの振れによってダイオード24が逆バイアスされて
非導通となり、ノード25の電位V25はほぼ+4Vに
昇圧される。
を介してダイオード24の陰極に結合されたV22の上
向きの振れによってダイオード24が逆バイアスされて
非導通となり、ノード25の電位V25はほぼ+4Vに
昇圧される。
キャパシタ26を介してダイオード27の陽極に結合さ
れたV22の上向きの振れによって、ダイオード27が
順バイアスされ、ノード28がt0の直前におけると同
様に接地電位の近傍にクランプされ、キャパシタ26が
t0とt1の間での損失を補充すべく充電される。
れたV22の上向きの振れによって、ダイオード27が
順バイアスされ、ノード28がt0の直前におけると同
様に接地電位の近傍にクランプされ、キャパシタ26が
t0とt1の間での損失を補充すべく充電される。
電圧V28とV25との間の差は依然として+4Vの振
幅である。
幅である。
ノード28と25の間の電位は、t0とt2間のサイク
ル中のみならず、後続のサイクル中も、+4Vにほぼ等
しい値、すなわち、主電源2から与えられる電圧の4倍
の値を取り続ける。
ル中のみならず、後続のサイクル中も、+4Vにほぼ等
しい値、すなわち、主電源2から与えられる電圧の4倍
の値を取り続ける。
この4倍電圧がインバータ31の動作電圧として与えら
れると、インバータ31が付勢されて、ノード32に、
−3Vと+4Vの間で振れる出力電圧V32が発生され
る。
れると、インバータ31が付勢されて、ノード32に、
−3Vと+4Vの間で振れる出力電圧V32が発生され
る。
ダイオード34と37及び昇圧キャパシタ33と37を
図示のように接続すると、ノード35に+Vと+8vの
間で振動する電圧V35及びノード38に一7Vと0と
の間で振動する電圧■38が得られる。
図示のように接続すると、ノード35に+Vと+8vの
間で振動する電圧V35及びノード38に一7Vと0と
の間で振動する電圧■38が得られる。
従って、V38とV35の間の差は常に+8Vである。
段10,20,30のカスケード接続に対して更に別の
昇圧段を追加して2nV(但し、nはカスケード接続中
の段の数)の電圧を得るようにすることもできる。
昇圧段を追加して2nV(但し、nはカスケード接続中
の段の数)の電圧を得るようにすることもできる。
第4図は第1図の昇圧回路の変形で、ダイオード14,
24,34の陽極が主電源2からの+Vではなく、スイ
ッチング電圧源3からのVINを受けるように接続され
ている。
24,34の陽極が主電源2からの+Vではなく、スイ
ッチング電圧源3からのVINを受けるように接続され
ている。
VINは時間t0とtlの間及びダイオード14,24
,34が順バイアスされる後続の1つおきの半サイクル
の期間中、十vの値を持っているので、この回路の動作
は第1図について述べたものと実質的に同じである。
,34が順バイアスされる後続の1つおきの半サイクル
の期間中、十vの値を持っているので、この回路の動作
は第1図について述べたものと実質的に同じである。
第5図も第1図の昇圧回路の変形で、カスケード接続さ
れた昇圧段110,120,130を備えている。
れた昇圧段110,120,130を備えている。
この例においては、各膜中のダイオード、たとえば段1
20中のダイオード24と27は前段の出力電圧によっ
てバイアスされている。
20中のダイオード24と27は前段の出力電圧によっ
てバイアスされている。
第4図の実施例もこれと同じようにすることもできる。
この構成は、各段への接続用として多数の長い母線を必
要とせず、むしろ、VINに対するもの以外の接続を膜
相互間だけ行えばよいので、ある種の集積回路構成で望
ましいものである。
要とせず、むしろ、VINに対するもの以外の接続を膜
相互間だけ行えばよいので、ある種の集積回路構成で望
ましいものである。
第1図、第4図及び第5図の昇圧回路中でアナログスイ
ッチとして用いられているダイオード14.24,34
,17,27,37の各々の両端間の電圧オフセットの
ために、これらの回路の出力電圧は理論的な値である2
nVよりも低くなる傾向がある。
ッチとして用いられているダイオード14.24,34
,17,27,37の各々の両端間の電圧オフセットの
ために、これらの回路の出力電圧は理論的な値である2
nVよりも低くなる傾向がある。
これは、アナログスイッチを第5図のように連結した場
合に著しい、米国特許第4000412号に示されてい
るように、この問題はアナログスイッチとしてのダイオ
ードの代りにFETを用いることによって回避できる。
合に著しい、米国特許第4000412号に示されてい
るように、この問題はアナログスイッチとしてのダイオ
ードの代りにFETを用いることによって回避できる。
第6図と第7図は、それぞれ、この方法によって第1図
と第5図の昇圧回路を変形したものを示す。
と第5図の昇圧回路を変形したものを示す。
第6図と第7図において、インバータ221は、互いに
相対的に正と負の動作電源V15とV18とを備えてい
る。
相対的に正と負の動作電源V15とV18とを備えてい
る。
t0とtlの間及びVINが+Vの値をとる後続のVI
Nの1つおきの半サイクル期間中、これらの相対的に正
及び負の動作電圧はそれぞれ+Vと−Vである。
Nの1つおきの半サイクル期間中、これらの相対的に正
及び負の動作電圧はそれぞれ+Vと−Vである。
この期間中、+VのVINはこれらの動作電圧の平均、
すなわち接地電位よりも正であり、従って、インバータ
221の出力は負の動作電圧−Vに変わる。
すなわち接地電位よりも正であり、従って、インバータ
221の出力は負の動作電圧−Vに変わる。
従って、インバータ221からノード219へ与えられ
る電位V219は−Vの値をとる。
る電位V219は−Vの値をとる。
このノード219にはFETスイッチ214と217の
ゲートが接続されている。
ゲートが接続されている。
主電源2からの+V雷電圧受取るように接続されたソー
スを有するエンハンスメントモードNチャンネルFET
214は、そのゲートに■219=−Vの電圧が”印加
されることにより導通状態にバイアスされ、ノード15
に接続されたそのドレン電極をソース電極の+V電位に
クランプする。
スを有するエンハンスメントモードNチャンネルFET
214は、そのゲートに■219=−Vの電圧が”印加
されることにより導通状態にバイアスされ、ノード15
に接続されたそのドレン電極をソース電極の+V電位に
クランプする。
ソース電極が接地電位に接続されているエンハンスメン
トモードNチャンネルFET217は、そのゲート電極
にV219=−Vが印加されることによって非導通にバ
イアスされ、ドレン電極が接続されているノード18は
キャパシタ16から与えられる電位を取ることができる
。
トモードNチャンネルFET217は、そのゲート電極
にV219=−Vが印加されることによって非導通にバ
イアスされ、ドレン電極が接続されているノード18は
キャパシタ16から与えられる電位を取ることができる
。
インバータ231は、相対的に正及び負の動作電源電圧
としてV25とV28を与えられている。
としてV25とV28を与えられている。
VINが+Vである時は、V25は+V、V28は一3
Vである。
Vである。
これら2つの電圧の平均は−Vで、これは+VであるV
INより低く、従ってインバータ231の出力は負の動
作電位−3vに切換えられる。
INより低く、従ってインバータ231の出力は負の動
作電位−3vに切換えられる。
この−3Vの電圧は、エンハンスメントモードのFET
224と227のゲートが接続されているノード229
へV229として与えられる。
224と227のゲートが接続されているノード229
へV229として与えられる。
PチャンネルFET224は、そのソースが第6図の回
路では+V電位に、第7図ではV15=+Vを受けるよ
うに接続されており、導通状態にバイアスされて、その
ドレンが接続されているノード25をソース電極の+V
電位にクランプする。
路では+V電位に、第7図ではV15=+Vを受けるよ
うに接続されており、導通状態にバイアスされて、その
ドレンが接続されているノード25をソース電極の+V
電位にクランプする。
ソース電極が第6図においては接地電位に、第7図では
V18=−Vを受けるべくノード18に接続されている
NチャンネルFET227は非導通にバイアスされ、そ
のドレン及びそれに接続されたノード28をキャパシタ
26を介して与えられる電位を取ることができる状態に
する。
V18=−Vを受けるべくノード18に接続されている
NチャンネルFET227は非導通にバイアスされ、そ
のドレン及びそれに接続されたノード28をキャパシタ
26を介して与えられる電位を取ることができる状態に
する。
インバータ241は、相対的に正及び負の動作電源電圧
として、ノード35と38の電圧V35とV38とを使
用する。
として、ノード35と38の電圧V35とV38とを使
用する。
VIN=+Vの時、V35=+V及びV38=−7Vで
あり、その平均値は一3Vで、VINの方が高い。
あり、その平均値は一3Vで、VINの方が高い。
従って、インバータ241は、−7Vの負の動作電圧に
等しい電圧V239をノード239に与えるように切換
わる。
等しい電圧V239をノード239に与えるように切換
わる。
ソース電極が+V(、第6図)又はV25=+V(第7
図)に接続されているエンハンスメントモードNチャン
ネルFET234が、ゲート電極に与えられたV219
=−7Vによって導通状態にバイアスされ、ドレンに接
続されているノード35をそのソースにおける電位子V
にクランプする。
図)に接続されているエンハンスメントモードNチャン
ネルFET234が、ゲート電極に与えられたV219
=−7Vによって導通状態にバイアスされ、ドレンに接
続されているノード35をそのソースにおける電位子V
にクランプする。
ソース電極が接地(第6図)又はV28=−3Vを受け
るべくノード28(第7図)に接続されているエンハン
スメントモードNチャンネルFET237は非導通状態
にバイアスされ、ドレン及びそれに接続されているノー
ド38を、キャパシタ36からの電位をとれる状態にす
る。
るべくノード28(第7図)に接続されているエンハン
スメントモードNチャンネルFET237は非導通状態
にバイアスされ、ドレン及びそれに接続されているノー
ド38を、キャパシタ36からの電位をとれる状態にす
る。
一方、tlとt2の間及びVINが接地電位となるVI
Nの後続の1つおきの半サイクルでは、次のようになる
。
Nの後続の1つおきの半サイクルでは、次のようになる
。
インバータ221の相対的圧及び負動作電位V15とV
18は、それぞれ+2Vと接地電位で、その平均は+V
である。
18は、それぞれ+2Vと接地電位で、その平均は+V
である。
インバータ231の相対的圧及び負動作電圧V25とV
28はそれぞれ+4V及び接地電位で、その平均は+2
Vである。
28はそれぞれ+4V及び接地電位で、その平均は+2
Vである。
さらに、インバータ241の相対的圧及び負動作電位V
35とV38はそれぞれ、+8V及び接地電位で、その
平均は+4Vである。
35とV38はそれぞれ、+8V及び接地電位で、その
平均は+4Vである。
接地電位であるVINは、これらの平均値のどれよりも
低く、従って、各インバータ221,231゜241は
、その出力が相対的に正の動作電圧にほぼ等しい電位と
なるように切換えられる。
低く、従って、各インバータ221,231゜241は
、その出力が相対的に正の動作電圧にほぼ等しい電位と
なるように切換えられる。
従って、ノード219の電位V219は、この期間中+
2Vとなり、さらに、ノード229の電位V229は+
4V、ノード239の電位V239は+8Vになる。
2Vとなり、さらに、ノード229の電位V229は+
4V、ノード239の電位V239は+8Vになる。
FET214と217のソースがそれぞれ+Vと接地電
位に接続されていることにより、これらのFETのゲー
トの電圧V219=+2VがPチャンネルFET214
を非導通にし、NチャンネルFET217を導通状態に
バイアスして、ノード15がキャパシタ13から与えら
れる電位をとれるようにし、かつ、ノード18を接地電
位にクランプする。
位に接続されていることにより、これらのFETのゲー
トの電圧V219=+2VがPチャンネルFET214
を非導通にし、NチャンネルFET217を導通状態に
バイアスして、ノード15がキャパシタ13から与えら
れる電位をとれるようにし、かつ、ノード18を接地電
位にクランプする。
PチャンネルFET224のソースが主電源2に接続さ
れていることにより+V(第6図の場合)又は、ノード
15の電位V15を受けるように接続されていることに
より+2V(第7図)であるので、ゲートにおけるV2
29=+4VによってこのFET224は非導通状態に
され、ノード25はキャパシタ23を介して与えられる
電位をとる。
れていることにより+V(第6図の場合)又は、ノード
15の電位V15を受けるように接続されていることに
より+2V(第7図)であるので、ゲートにおけるV2
29=+4VによってこのFET224は非導通状態に
され、ノード25はキャパシタ23を介して与えられる
電位をとる。
NチャンネルFET227のソース電極は接地電位(第
6図)又は接地電位に等しいV18を受けるべくノード
18(第7図)に接続されているので、そのゲートに与
えられているV229=+4Vによって導通状態とされ
、ドレン電極とノード28とをソースにおける接地電位
にクランプする。
6図)又は接地電位に等しいV18を受けるべくノード
18(第7図)に接続されているので、そのゲートに与
えられているV229=+4Vによって導通状態とされ
、ドレン電極とノード28とをソースにおける接地電位
にクランプする。
PチャンネルFET234のソース電極が主電源2に接
続されていることにより+V(第6図)又はV25を受
けるべくノード25に接続されていることにより+4V
(第7図)であるので、そのゲートに与えられているV
239=+8Vによって非導通になり、ノード35はキ
ャパシタ33を介して与えられる電位をとる。
続されていることにより+V(第6図)又はV25を受
けるべくノード25に接続されていることにより+4V
(第7図)であるので、そのゲートに与えられているV
239=+8Vによって非導通になり、ノード35はキ
ャパシタ33を介して与えられる電位をとる。
NチャンネルFET237のソースは接地(第6図)又
はノード28に接続(第7図)されて接地電位にあるの
で、そのゲートに与えられるV239=+8Vの電圧に
よってFET237は導通状態にバイアスされ、そのド
レンとこれに接続されたノード38をソースにおける接
地電位にクランプする。
はノード28に接続(第7図)されて接地電位にあるの
で、そのゲートに与えられるV239=+8Vの電圧に
よってFET237は導通状態にバイアスされ、そのド
レンとこれに接続されたノード38をソースにおける接
地電位にクランプする。
FETスイッチ214,217,224゜227.23
4,237の所定の時点での導通状態への切換えは、ソ
ースとドレン間のチャンネルインピーダンスを、その導
通チャンネルにおける電圧降下が無視し得る程度に小さ
くなるような、充分に低い値にするために、充分に大き
なソース・ゲート間電位を使用して行う。
4,237の所定の時点での導通状態への切換えは、ソ
ースとドレン間のチャンネルインピーダンスを、その導
通チャンネルにおける電圧降下が無視し得る程度に小さ
くなるような、充分に低い値にするために、充分に大き
なソース・ゲート間電位を使用して行う。
第8図と第9図は、それぞれ第6図と第7図の昇圧回路
の変形で、各昇圧段は各キャパシタを選択的にクランプ
するために用いられているFETスイッチのスイッチン
グを制御するために接続の段で用いられているインバー
タを利用している。
の変形で、各昇圧段は各キャパシタを選択的にクランプ
するために用いられているFETスイッチのスイッチン
グを制御するために接続の段で用いられているインバー
タを利用している。
すなわち、第8図の回路における段410と420では
、第6図の回路でインバータ221と231が行ってい
た機能は、それぞれ後段420と430におけるインバ
ータ21と31が受取っている。
、第6図の回路でインバータ221と231が行ってい
た機能は、それぞれ後段420と430におけるインバ
ータ21と31が受取っている。
第9図の回路における段510と520では、第7図の
インバータ221と231の機能は、それぞれ、後続の
段520と530のインバータ21と31が受持ってい
る。
インバータ221と231の機能は、それぞれ、後続の
段520と530のインバータ21と31が受持ってい
る。
第1図、第4〜9図に示した回路の動作は、VINが正
方形波の場合について説明したが、この発明の回路は、
VINが1:1以外のマーク対スペース比の矩形波でも
動作させることができる。
方形波の場合について説明したが、この発明の回路は、
VINが1:1以外のマーク対スペース比の矩形波でも
動作させることができる。
第1図は、この発明を実施した昇圧回路の概略図、第2
図は第1図の昇圧回路で使用可能な従来から知られてい
る典型的なインパークの概略図、第3図は、第1図の昇
圧回路の動作を説明する時間関係を示す図、第4図、第
5図、第6図、第7図、第8図及び第9図は、それぞれ
、この発明の異なる実施例による昇圧回路を示す回路図
である。 2・・・・・・主電流、計・・・・・スイッチング信号
源、11・・・・・・第1のインバータ、13・・・・
・・第1の昇圧キャパシタ、14・・・・・第1のアナ
ログスイッチ手段、15・・・・・・第1の回路点、1
6・・・・・・第2の昇圧キャパシタ、17・・・・・
・第2のアナログスイッチ手段、18・・・・・・第2
の回路点、21・・・・・・第2のインバータ。
図は第1図の昇圧回路で使用可能な従来から知られてい
る典型的なインパークの概略図、第3図は、第1図の昇
圧回路の動作を説明する時間関係を示す図、第4図、第
5図、第6図、第7図、第8図及び第9図は、それぞれ
、この発明の異なる実施例による昇圧回路を示す回路図
である。 2・・・・・・主電流、計・・・・・スイッチング信号
源、11・・・・・・第1のインバータ、13・・・・
・・第1の昇圧キャパシタ、14・・・・・第1のアナ
ログスイッチ手段、15・・・・・・第1の回路点、1
6・・・・・・第2の昇圧キャパシタ、17・・・・・
・第2のアナログスイッチ手段、18・・・・・・第2
の回路点、21・・・・・・第2のインバータ。
Claims (1)
- 【特許請求の範囲】 1 互いに相対的に正及び負の第1と第2の動作電圧を
供給する電圧源に接続された第1と第2の端子と: 上記第1の端子に接続された第1の電源端子と、上記第
2の端子に接続された第2の電源端子と、第1と第2の
電位レベルの間で振動するスイッチング信号を受けるた
めの入力端子と、出力端子とを有し、上記入力端子に与
えられる上記スイッチング信号電位の第2のレベルに応
答して、上記出力端子に、上記第1の電源端子に与えら
れた電位レベルと実質的に等しい電位レベルが現われ、
また、上記入力端子に与えられる上記スイッチング信号
電位の第1のレベルに応答して、上記出力端子に、上記
第2の電源端子に与えられた電位レベルと実質的に等し
い電位レベルが現われる型の第1のインバータと; 上記の相対的に正の第1の動作電圧と相対的に負の第2
の動作電圧の差のほぼ2倍の電圧がその間に発生される
べき第1と第2の回路点と;上記第1のインバータの出
力端子と上記第1の回路点との間に接続された第1の昇
圧容量と;上記第1のインバータの出力端子と上記第2
の回路点との間に接続された第2の昇圧容量と;上記ス
イッチング信号電位か上記第1のレベルの時にのみ選択
的に閉じて、上記第1の動作電圧を上記第1の回路点に
供給する第1のアナログスイッチ手段と; 上記スイッチング信号電位が上記第2のレベルの時にの
み選択的に閉じて、上記第2の動作電位を上記第2の回
路点に供給する第2のアナログスイッチ手段と: 上記第1の回路点に接続された第1の電源端子と、上記
第2の回路点に接続された第2の電源端子と、上記スイ
ッチング信号電位を受けるための入力端子とを有し、上
記入力端子に与えられるスイッチング信号電位の第2の
レベルに応答して、その出力端子に、上記第1の電源端
子に与えられた電位レベルと実質的に等しい電位レベル
が現われ、また、上記入力端子に与えられるスイッチン
グ信号電位の第1のレベルに応答して、その出力端子に
、上記第2の電源端子に与えられた電位レベルと実質的
に等しい電位レベルが現われる型の第2のインバータ; とを備え、上記第2のインバータの出力端子に、上記相
対的に正の動作電圧と相対的に負の動作電圧の差のほぼ
3倍の振幅を有する電圧が発生するようにされた昇圧回
路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/861,452 US4149232A (en) | 1977-12-16 | 1977-12-16 | Voltage boosting circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5489552A JPS5489552A (en) | 1979-07-16 |
JPS5811767B2 true JPS5811767B2 (ja) | 1983-03-04 |
Family
ID=25335829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53155713A Expired JPS5811767B2 (ja) | 1977-12-16 | 1978-12-15 | 昇圧回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4149232A (ja) |
JP (1) | JPS5811767B2 (ja) |
DE (1) | DE2854338A1 (ja) |
GB (1) | GB2010604B (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4275437A (en) * | 1979-02-16 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Semiconductor circuit for voltage conversion |
US4302804A (en) * | 1979-09-04 | 1981-11-24 | Burroughs Corporation | DC Voltage multiplier using phase-sequenced CMOS switches |
US4804906A (en) * | 1987-02-05 | 1989-02-14 | Chevron Research Company | Method and apparatus for well casing inspection |
US4769753A (en) * | 1987-07-02 | 1988-09-06 | Minnesota Mining And Manufacturing Company | Compensated exponential voltage multiplier for electroluminescent displays |
US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
DE4107597C2 (de) * | 1991-03-09 | 2001-02-15 | Temic Semiconductor Gmbh | Selbsttaktende Ladungspumpe |
US5258662A (en) * | 1992-04-06 | 1993-11-02 | Linear Technology Corp. | Micropower gate charge pump for power MOSFETS |
US5526253A (en) * | 1993-09-22 | 1996-06-11 | Advanced Micro Devices, Inc. | Low power voltage boost circuit with regulated output |
US5436587A (en) * | 1993-11-24 | 1995-07-25 | Sundisk Corporation | Charge pump circuit with exponetral multiplication |
US5798915A (en) * | 1997-01-29 | 1998-08-25 | Microchip Technology Incorporated | Progressive start-up charge pump and method therefor |
KR20000068537A (ko) * | 1997-07-10 | 2000-11-25 | 씨. 필립 채프맨 | 순차 스타트업 전하 펌프 및 그 제공 방법 |
US20040056704A1 (en) * | 2002-09-25 | 2004-03-25 | Aalami Dean D. | Apparatus for supplying high voltages with low power for solid state detectors and grids |
US6870401B1 (en) * | 2003-08-29 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
DE102005015769A1 (de) * | 2005-03-29 | 2006-10-05 | E.G.O. Elektro-Gerätebau GmbH | Schaltungsanordnung sowie Verfahren zur Erzeugung eines Rechtecksignals |
US11569738B1 (en) * | 2021-09-29 | 2023-01-31 | Globalfoundries U.S. Inc. | Multi-stage charge pump with clock-controlled initial stage and shifted clock-controlled additional stage |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1364618A (en) * | 1971-12-03 | 1974-08-21 | Seiko Instr & Electronics | Voltage boosters |
US4016476A (en) * | 1972-09-20 | 1977-04-05 | Citizen Watch Co., Ltd. | Booster circuits |
GB1504867A (en) * | 1974-06-05 | 1978-03-22 | Rca Corp | Voltage amplitude multiplying circuits |
CH1057575A4 (ja) * | 1975-08-14 | 1977-03-15 |
-
1977
- 1977-12-16 US US05/861,452 patent/US4149232A/en not_active Expired - Lifetime
-
1978
- 1978-12-14 GB GB7848596A patent/GB2010604B/en not_active Expired
- 1978-12-15 DE DE19782854338 patent/DE2854338A1/de not_active Withdrawn
- 1978-12-15 JP JP53155713A patent/JPS5811767B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4149232A (en) | 1979-04-10 |
JPS5489552A (en) | 1979-07-16 |
GB2010604A (en) | 1979-06-27 |
GB2010604B (en) | 1982-04-21 |
DE2854338A1 (de) | 1979-06-21 |
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