JPS5811767B2 - 昇圧回路 - Google Patents

Description

【発明の詳細な説明】 この発明は昇圧回路（電圧ブースト回路）、特に、出力
電圧を発生するための一対の昇圧キャパシタに電荷を注
入するようにされたインバータを各段に用いた型の昇圧
回路に関するものである。

米国特許第３０１６４７６号明細書には、インバータと
４個のキャパシタを用いた昇圧段が示されている。

これら４個のキャパシタの中の２個は、ダイオードの代
りとして働く各電界効果トランジスタ（以下、ＦＥＴと
称す）によって、スイッチング信号が加えられるインバ
ータ入力端子と昇圧された出力電圧が発生する回路の出
力端子との間に選択的に結合される。

更に別の２個のＦＥＴがキャパシタのそれぞれと各電源
供給線路間に接続されており、インバータの出力信号に
よって制御されて、各動作サイクル中に最初の一対のキ
ャパシタの各々の電荷を補充するダイオードの代りとし
て動作する。

上記米国特許の回路では、上記の別の２個のＦＥＴのゲ
ートに制御電圧を加えるために、更に２つのキャパシタ
をインバータの出力と上記別のＦＥＴのそれぞれのゲー
ト電極との間に接続して、ゲート電極間に回路出力端子
における回路出力電圧と同じ大きさの電圧差を作ってい
る。

この発明は、上述の型の昇圧回路の改良に関し、使用キ
ャパシタの数を半分にして、同じ大きさ、あるいはより
大きな（３倍あるいは４倍）出力電圧を発生させるもの
である。

この改良型昇圧回路は、容易にカスケード動作をさせる
ようにすることができ、従来のカスケード昇圧構成にお
けるように直線的にではなく、段の数の２乗で増大する
出力電圧を発生する。

この発明の昇圧回路は、２つのキャパシタの６各の一方
の極板をプッシュプルで駆動するインバータを含み、上
記キャパシタの他方の極板は適当な電荷補充源と出力電
圧合成回路に接続されている。

この出力電圧合成回路は、上記のキャパシタの他方の極
板に発生する電圧によって付勢されかつ、第１のインバ
ータの入力信号によって同期化される第２のインバータ
を備えている。

第１図に示したこの発明を実施した昇圧回路はカスケー
ド接続された３つの段１０，２０，３０を有している。

第１図の左端には、一定電位子Ｖを供給する主電源２と
＋Ｖ／２を中心に変化するスイッチング電圧ＶＩＮの源
３とが示されている。

スイッチング電圧源３は、図示のように、接地電位と＋
Ｖとの間で振れる電圧パルスを供給するものとすること
もできる。

この電圧パルスは、第３図の時間関係図に示されている
ようなものである。

第１図の昇圧段１０，２０，３０はそれぞれインバータ
１１，２１，３１を備えており、これらのインバータは
、第２図に示すように、それぞれのゲートが入力端子Ｉ
Ｎにおいて相互接続され、ドレンが出力端子ＯＵＴにお
いて相互接続され、さらに、一方のソース電極が正の動
作電源端子＋ＶＤＤに、他方のソース電極が負の動作電
源端子−ＶＤＤにそれぞれ接続された２つの相補導電型
エンハンスメントモード電界効果トランジスタ（ＦＥＴ
）で形成することができる。

これらのインバータ１１，２１，３１の各々の入力は電
源３からのＶＩＮを受入れるように接続されている。

インバータの各々の出力電位は、ＶＩＮが＋Ｖ／２より
も小さい時、即ち接地電位の時は、その正の動作電源電
位となり、ＶＩＮが＋Ｖ／２よりも大きい間、即ち＋Ｖ
の時は、負の動作電源電位となる。

第１図において、インバータ１１に対する正及び負の動
作電源電位は、常に＋Ｖと接地電位であり、従って、回
路点１２へＶ１２として与えられるインバータ１１の出
力電圧は、第３の時間関係図に示すように、ＶＩＮの否
定（補）である。

各ダイオード１４，１７，２４，２７，３４及び３７は
アナログスイッチとして用いられており、後述するよう
に、順バイアスされた時にのみ、その陽極と陰極間が導
通する。

ＶＩＮが＋Ｖに等しい時間ｔ０とｔｌとの間では、奮で
あるＶ１２の下方への振れが昇圧キャパシタ１３を介し
てダイオード１４の陰極に結合され、このダイオード１
４を順バイアスする。

これによって、ダイオード１４の陰極とキャパシタ１３
が接続されているノード（回路点）１５が＋Ｖよりも順
バイアスされたダイオード１４の両端間オフセット電位
だけ小さな電位にクランプされる。

説明上、順バイアスされたダイオードのオフセット電位
は＋Ｖに比して無視し得る程度のものと考え、従って、
ノード１５の電圧Ｖ１５は、第３図に示すように、実質
的に＋Ｖに等しいものとする。

ノード１５が＋Ｖに近い電位にクランプされ、ノード１
２が接地電位とされると、キャパシタ１３の電荷は、ノ
ード１２と１５のそれぞれに接続された極板間に実質的
に＋Ｖに等しい大きさの電圧が得られるように補充され
る。

ＶＩＮが接地電位にあり、Ｖ１２がほぼ＋Ｖであるｔｏ
の直前では、Ｖ１２の上向きの振れが昇圧キャパシタ１
６を介してダイオード１７の陽極に結合され、これによ
ってダイオード１７は順バイアスされていた。

その結果、ノード１８は、接地電位よりも、順バイアス
されたダイオード１７のオフセット電位だけ高い電位に
クランプされる。

キャパシタ１６は、従って、その極板間の電圧が＋Ｖに
実質的に等しくなるように充電されている。

そこで、ＶＩＮが＋Ｖに等しく、Ｖ１２が接地電位にな
ったｔ０とｔ１の間の時間では、ノード１８の電位はＶ
に実質的に等しい量だけ接地電位よりも低くなる。

従って、ｔ０とｔ１の間では、ノード１８と１５におけ
る電圧Ｖ１８とＶ１５の差は＋２Ｖとなる。

ＶＩＮが接地電位で、Ｖ１２が＋Ｖである時間ｔ１とｔ
２の間の次の半サイクルでは、キャパシタ１３を介して
ダイオード１４の陰極へ結合されたＶ１２の上方への振
れによって、ダイオード１４が逆バイアスされて非導通
となり、ノード１５の電位Ｖ１５が実質的に＋２ｖへ昇
圧される。

キャパシタ１６を介してダイオード１７の陽極に結合さ
れたＶ１２の上方への振れによって、ダイオード１７が
順バイアスされ、ノード１８は、時間ｔ０の直前の場合
と同様に接地電位近くにクランプされ、また、キャパシ
タ１６は、ｔ０とｔ１との間に消失した電荷が補充する
べく充電される。

この時、電圧Ｖ１８とＶ１５の差は、依然として、＋２
Ｖである。

ノード１８と１５の間の電圧は、ｔ０とｔ２間のサイク
ルのみならず、後続のサイクル中も、主電源２から与え
られる＋Ｖ定電圧大きさの２倍である＋２Ｖに実質的に
等しい値をとり続ける。

この倍電圧は、そのまま用いることもできる。

しかし、この形の倍電圧は、入力にＶＩＮが供給され、
かつ、それに応じて、出力からノード２２へ出力電圧Ｖ
２２を供給するようにされた別のインバータ２１に対す
る動作電源として用いる場合に特に有効である。

時間ｔ０とｔ１の間では、インバータ２１は＋Ｖの値の
ＶＩＮに応答して、その出力電圧Ｖ２２をその負の動作
電源電圧、すなわち、この期間中は−Ｖに実質的に等し
いＶ１８にクランプする。

ｔ１とｔ２の間では、インバータ２１は接地電位である
ＶＩＮに応答して、その出力電圧Ｖ２２をその正の動作
電源電圧、すなわち、この期間中は＋２Ｖに実質的に等
しいＶ１５にクランプする。

従って、Ｖ２２は−Ｖと＋２Ｖのレベル間で交番し、Ｖ
ＩＮ及び主電源２からの＋Ｖ定電圧振幅の３倍の振幅を
持った交番信号が得られる。

この３倍電圧は整流器及び蓄積キャパシタを用いてピー
ク検波して、主電源２から与えられる電圧の実質的に３
倍の直流電圧を得ることができる。

第１図においては、このインバータ２１は更に別の電圧
逓倍段２０の一部として用いられている。

時間ｔ０とｔ１の間では、昇圧キャパシタ２３を介して
ダイオード２４の陰極に結合されたｔ２２の下向きの振
れによってダイオード２４が順バイアスされる。

これによって、キャパシタ２３とダイオード２４の陰極
との相互接続点であるノード２５が、はぼ＋Ｖに等しい
電位にクランプされ、ノード２２と２５に接続されたキ
ャパシタ２３の極板間に＋３Ｖに実質的に等しい電圧が
現われるように、キャパシタ２３の電荷が補充される。

ＶＩＮが接地電位でＶ２２が＋２Ｖにほぼ等しい時間ｔ
０の直前においては、昇圧キャパシタ２６を介してダイ
オード２７の陽極に結合されたＶ２２の上向きの振れに
よってダイオード２７が順バイアスされ、ノード２８を
接地電位近傍にクランプし、さらに、キャパシタ２６が
充電されて、その極板間に＋２Ｖに実質的に等しい電圧
が発生している。

従って、ＶＩＮが＋Ｖに等しく、Ｖ２２が−Ｖへ振れ終
った時間ｔ０とｔ１の間においては、ノード２８の電位
は３Ｖにほぼ等しい量だけ接地電位より低くなる。

ノード２８と２５におけるそれぞれの電圧ｖ２８とＶ２
５の差は、ｔ０とｔ１の間の期間中、＋４Ｖの振幅を持
つ。

引続くｔ１とｔ２間の半サイクルでは、キャパシタ２３
を介してダイオード２４の陰極に結合されたＶ２２の上
向きの振れによってダイオード２４が逆バイアスされて
非導通となり、ノード２５の電位Ｖ２５はほぼ＋４Ｖに
昇圧される。

キャパシタ２６を介してダイオード２７の陽極に結合さ
れたＶ２２の上向きの振れによって、ダイオード２７が
順バイアスされ、ノード２８がｔ０の直前におけると同
様に接地電位の近傍にクランプされ、キャパシタ２６が
ｔ０とｔ１の間での損失を補充すべく充電される。

電圧Ｖ２８とＶ２５との間の差は依然として＋４Ｖの振
幅である。

ノード２８と２５の間の電位は、ｔ０とｔ２間のサイク
ル中のみならず、後続のサイクル中も、＋４Ｖにほぼ等
しい値、すなわち、主電源２から与えられる電圧の４倍
の値を取り続ける。

この４倍電圧がインバータ３１の動作電圧として与えら
れると、インバータ３１が付勢されて、ノード３２に、
−３Ｖと＋４Ｖの間で振れる出力電圧Ｖ３２が発生され
る。

ダイオード３４と３７及び昇圧キャパシタ３３と３７を
図示のように接続すると、ノード３５に＋Ｖと＋８ｖの
間で振動する電圧Ｖ３５及びノード３８に一７Ｖと０と
の間で振動する電圧■３８が得られる。

従って、Ｖ３８とＶ３５の間の差は常に＋８Ｖである。

段１０，２０，３０のカスケード接続に対して更に別の
昇圧段を追加して２ｎＶ（但し、ｎはカスケード接続中
の段の数）の電圧を得るようにすることもできる。

第４図は第１図の昇圧回路の変形で、ダイオード１４，
２４，３４の陽極が主電源２からの＋Ｖではなく、スイ
ッチング電圧源３からのＶＩＮを受けるように接続され
ている。

ＶＩＮは時間ｔ０とｔｌの間及びダイオード１４，２４
，３４が順バイアスされる後続の１つおきの半サイクル
の期間中、十ｖの値を持っているので、この回路の動作
は第１図について述べたものと実質的に同じである。

第５図も第１図の昇圧回路の変形で、カスケード接続さ
れた昇圧段１１０，１２０，１３０を備えている。

この例においては、各膜中のダイオード、たとえば段１
２０中のダイオード２４と２７は前段の出力電圧によっ
てバイアスされている。

第４図の実施例もこれと同じようにすることもできる。

この構成は、各段への接続用として多数の長い母線を必
要とせず、むしろ、ＶＩＮに対するもの以外の接続を膜
相互間だけ行えばよいので、ある種の集積回路構成で望
ましいものである。

第１図、第４図及び第５図の昇圧回路中でアナログスイ
ッチとして用いられているダイオード１４．２４，３４
，１７，２７，３７の各々の両端間の電圧オフセットの
ために、これらの回路の出力電圧は理論的な値である２
ｎＶよりも低くなる傾向がある。

これは、アナログスイッチを第５図のように連結した場
合に著しい、米国特許第４０００４１２号に示されてい
るように、この問題はアナログスイッチとしてのダイオ
ードの代りにＦＥＴを用いることによって回避できる。

第６図と第７図は、それぞれ、この方法によって第１図
と第５図の昇圧回路を変形したものを示す。

第６図と第７図において、インバータ２２１は、互いに
相対的に正と負の動作電源Ｖ１５とＶ１８とを備えてい
る。

ｔ０とｔｌの間及びＶＩＮが＋Ｖの値をとる後続のＶＩ
Ｎの１つおきの半サイクル期間中、これらの相対的に正
及び負の動作電圧はそれぞれ＋Ｖと−Ｖである。

この期間中、＋ＶのＶＩＮはこれらの動作電圧の平均、
すなわち接地電位よりも正であり、従って、インバータ
２２１の出力は負の動作電圧−Ｖに変わる。

従って、インバータ２２１からノード２１９へ与えられ
る電位Ｖ２１９は−Ｖの値をとる。

このノード２１９にはＦＥＴスイッチ２１４と２１７の
ゲートが接続されている。

主電源２からの＋Ｖ雷電圧受取るように接続されたソー
スを有するエンハンスメントモードＮチャンネルＦＥＴ
２１４は、そのゲートに■２１９＝−Ｖの電圧が”印加
されることにより導通状態にバイアスされ、ノード１５
に接続されたそのドレン電極をソース電極の＋Ｖ電位に
クランプする。

ソース電極が接地電位に接続されているエンハンスメン
トモードＮチャンネルＦＥＴ２１７は、そのゲート電極
にＶ２１９＝−Ｖが印加されることによって非導通にバ
イアスされ、ドレン電極が接続されているノード１８は
キャパシタ１６から与えられる電位を取ることができる
。

インバータ２３１は、相対的に正及び負の動作電源電圧
としてＶ２５とＶ２８を与えられている。

ＶＩＮが＋Ｖである時は、Ｖ２５は＋Ｖ、Ｖ２８は一３
Ｖである。

これら２つの電圧の平均は−Ｖで、これは＋ＶであるＶ
ＩＮより低く、従ってインバータ２３１の出力は負の動
作電位−３ｖに切換えられる。

この−３Ｖの電圧は、エンハンスメントモードのＦＥＴ
２２４と２２７のゲートが接続されているノード２２９
へＶ２２９として与えられる。

ＰチャンネルＦＥＴ２２４は、そのソースが第６図の回
路では＋Ｖ電位に、第７図ではＶ１５＝＋Ｖを受けるよ
うに接続されており、導通状態にバイアスされて、その
ドレンが接続されているノード２５をソース電極の＋Ｖ
電位にクランプする。

ソース電極が第６図においては接地電位に、第７図では
Ｖ１８＝−Ｖを受けるべくノード１８に接続されている
ＮチャンネルＦＥＴ２２７は非導通にバイアスされ、そ
のドレン及びそれに接続されたノード２８をキャパシタ
２６を介して与えられる電位を取ることができる状態に
する。

インバータ２４１は、相対的に正及び負の動作電源電圧
として、ノード３５と３８の電圧Ｖ３５とＶ３８とを使
用する。

ＶＩＮ＝＋Ｖの時、Ｖ３５＝＋Ｖ及びＶ３８＝−７Ｖで
あり、その平均値は一３Ｖで、ＶＩＮの方が高い。

従って、インバータ２４１は、−７Ｖの負の動作電圧に
等しい電圧Ｖ２３９をノード２３９に与えるように切換
わる。

ソース電極が＋Ｖ（、第６図）又はＶ２５＝＋Ｖ（第７
図）に接続されているエンハンスメントモードＮチャン
ネルＦＥＴ２３４が、ゲート電極に与えられたＶ２１９
＝−７Ｖによって導通状態にバイアスされ、ドレンに接
続されているノード３５をそのソースにおける電位子Ｖ
にクランプする。

ソース電極が接地（第６図）又はＶ２８＝−３Ｖを受け
るべくノード２８（第７図）に接続されているエンハン
スメントモードＮチャンネルＦＥＴ２３７は非導通状態
にバイアスされ、ドレン及びそれに接続されているノー
ド３８を、キャパシタ３６からの電位をとれる状態にす
る。

一方、ｔｌとｔ２の間及びＶＩＮが接地電位となるＶＩ
Ｎの後続の１つおきの半サイクルでは、次のようになる
。

インバータ２２１の相対的圧及び負動作電位Ｖ１５とＶ
１８は、それぞれ＋２Ｖと接地電位で、その平均は＋Ｖ
である。

インバータ２３１の相対的圧及び負動作電圧Ｖ２５とＶ
２８はそれぞれ＋４Ｖ及び接地電位で、その平均は＋２
Ｖである。

さらに、インバータ２４１の相対的圧及び負動作電位Ｖ
３５とＶ３８はそれぞれ、＋８Ｖ及び接地電位で、その
平均は＋４Ｖである。

接地電位であるＶＩＮは、これらの平均値のどれよりも
低く、従って、各インバータ２２１，２３１゜２４１は
、その出力が相対的に正の動作電圧にほぼ等しい電位と
なるように切換えられる。

従って、ノード２１９の電位Ｖ２１９は、この期間中＋
２Ｖとなり、さらに、ノード２２９の電位Ｖ２２９は＋
４Ｖ、ノード２３９の電位Ｖ２３９は＋８Ｖになる。

ＦＥＴ２１４と２１７のソースがそれぞれ＋Ｖと接地電
位に接続されていることにより、これらのＦＥＴのゲー
トの電圧Ｖ２１９＝＋２ＶがＰチャンネルＦＥＴ２１４
を非導通にし、ＮチャンネルＦＥＴ２１７を導通状態に
バイアスして、ノード１５がキャパシタ１３から与えら
れる電位をとれるようにし、かつ、ノード１８を接地電
位にクランプする。

ＰチャンネルＦＥＴ２２４のソースが主電源２に接続さ
れていることにより＋Ｖ（第６図の場合）又は、ノード
１５の電位Ｖ１５を受けるように接続されていることに
より＋２Ｖ（第７図）であるので、ゲートにおけるＶ２
２９＝＋４ＶによってこのＦＥＴ２２４は非導通状態に
され、ノード２５はキャパシタ２３を介して与えられる
電位をとる。

ＮチャンネルＦＥＴ２２７のソース電極は接地電位（第
６図）又は接地電位に等しいＶ１８を受けるべくノード
１８（第７図）に接続されているので、そのゲートに与
えられているＶ２２９＝＋４Ｖによって導通状態とされ
、ドレン電極とノード２８とをソースにおける接地電位
にクランプする。

ＰチャンネルＦＥＴ２３４のソース電極が主電源２に接
続されていることにより＋Ｖ（第６図）又はＶ２５を受
けるべくノード２５に接続されていることにより＋４Ｖ
（第７図）であるので、そのゲートに与えられているＶ
２３９＝＋８Ｖによって非導通になり、ノード３５はキ
ャパシタ３３を介して与えられる電位をとる。

ＮチャンネルＦＥＴ２３７のソースは接地（第６図）又
はノード２８に接続（第７図）されて接地電位にあるの
で、そのゲートに与えられるＶ２３９＝＋８Ｖの電圧に
よってＦＥＴ２３７は導通状態にバイアスされ、そのド
レンとこれに接続されたノード３８をソースにおける接
地電位にクランプする。

ＦＥＴスイッチ２１４，２１７，２２４゜２２７．２３
４，２３７の所定の時点での導通状態への切換えは、ソ
ースとドレン間のチャンネルインピーダンスを、その導
通チャンネルにおける電圧降下が無視し得る程度に小さ
くなるような、充分に低い値にするために、充分に大き
なソース・ゲート間電位を使用して行う。

第８図と第９図は、それぞれ第６図と第７図の昇圧回路
の変形で、各昇圧段は各キャパシタを選択的にクランプ
するために用いられているＦＥＴスイッチのスイッチン
グを制御するために接続の段で用いられているインバー
タを利用している。

すなわち、第８図の回路における段４１０と４２０では
、第６図の回路でインバータ２２１と２３１が行ってい
た機能は、それぞれ後段４２０と４３０におけるインバ
ータ２１と３１が受取っている。

第９図の回路における段５１０と５２０では、第７図の
インバータ２２１と２３１の機能は、それぞれ、後続の
段５２０と５３０のインバータ２１と３１が受持ってい
る。

第１図、第４〜９図に示した回路の動作は、ＶＩＮが正
方形波の場合について説明したが、この発明の回路は、
ＶＩＮが１：１以外のマーク対スペース比の矩形波でも
動作させることができる。

【図面の簡単な説明】

第１図は、この発明を実施した昇圧回路の概略図、第２
図は第１図の昇圧回路で使用可能な従来から知られてい
る典型的なインパークの概略図、第３図は、第１図の昇
圧回路の動作を説明する時間関係を示す図、第４図、第
５図、第６図、第７図、第８図及び第９図は、それぞれ
、この発明の異なる実施例による昇圧回路を示す回路図
である。 ２・・・・・・主電流、計・・・・・スイッチング信号
源、１１・・・・・・第１のインバータ、１３・・・・
・・第１の昇圧キャパシタ、１４・・・・・第１のアナ
ログスイッチ手段、１５・・・・・・第１の回路点、１
６・・・・・・第２の昇圧キャパシタ、１７・・・・・
・第２のアナログスイッチ手段、１８・・・・・・第２
の回路点、２１・・・・・・第２のインバータ。

Claims (1)

1. 【特許請求の範囲】 １ 互いに相対的に正及び負の第１と第２の動作電圧を
   供給する電圧源に接続された第１と第２の端子と： 上記第１の端子に接続された第１の電源端子と、上記第
   ２の端子に接続された第２の電源端子と、第１と第２の
   電位レベルの間で振動するスイッチング信号を受けるた
   めの入力端子と、出力端子とを有し、上記入力端子に与
   えられる上記スイッチング信号電位の第２のレベルに応
   答して、上記出力端子に、上記第１の電源端子に与えら
   れた電位レベルと実質的に等しい電位レベルが現われ、
   また、上記入力端子に与えられる上記スイッチング信号
   電位の第１のレベルに応答して、上記出力端子に、上記
   第２の電源端子に与えられた電位レベルと実質的に等し
   い電位レベルが現われる型の第１のインバータと； 上記の相対的に正の第１の動作電圧と相対的に負の第２
   の動作電圧の差のほぼ２倍の電圧がその間に発生される
   べき第１と第２の回路点と；上記第１のインバータの出
   力端子と上記第１の回路点との間に接続された第１の昇
   圧容量と；上記第１のインバータの出力端子と上記第２
   の回路点との間に接続された第２の昇圧容量と；上記ス
   イッチング信号電位か上記第１のレベルの時にのみ選択
   的に閉じて、上記第１の動作電圧を上記第１の回路点に
   供給する第１のアナログスイッチ手段と； 上記スイッチング信号電位が上記第２のレベルの時にの
   み選択的に閉じて、上記第２の動作電位を上記第２の回
   路点に供給する第２のアナログスイッチ手段と： 上記第１の回路点に接続された第１の電源端子と、上記
   第２の回路点に接続された第２の電源端子と、上記スイ
   ッチング信号電位を受けるための入力端子とを有し、上
   記入力端子に与えられるスイッチング信号電位の第２の
   レベルに応答して、その出力端子に、上記第１の電源端
   子に与えられた電位レベルと実質的に等しい電位レベル
   が現われ、また、上記入力端子に与えられるスイッチン
   グ信号電位の第１のレベルに応答して、その出力端子に
   、上記第２の電源端子に与えられた電位レベルと実質的
   に等しい電位レベルが現われる型の第２のインバータ； とを備え、上記第２のインバータの出力端子に、上記相
   対的に正の動作電圧と相対的に負の動作電圧の差のほぼ
   ３倍の振幅を有する電圧が発生するようにされた昇圧回
   路。