TWI698978B - 包含虛擬記憶體單元的半導體記憶體裝置和操作其之方法 - Google Patents

包含虛擬記憶體單元的半導體記憶體裝置和操作其之方法 Download PDF

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Abstract

一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括耦接至虛擬字線和正常字線的多個單元串，所述方法包括：通過將第一編程脈衝順序地施加至選中正常字線來對選中正常記憶體單元執行第一子編程操作；以及通過將比第一編程脈衝大的第二編程脈衝順序地施加至選中正常字線來對選中正常記憶體單元執行第二子編程操作，其中，每當第一編程脈衝中的每個被施加至選中正常字線時，以與選中正常字線相同的方式來偏置虛擬字線中的至少一個。

Description

包含虛擬記憶體單元的半導體記憶體裝置和操作其之方法 【相關申請案的交叉參考】
本申請要求2015年5月15日提交給韓國智慧財產權局的申請號為10-2015-0068059的韓國專利申請的優先權，其全部內容通過引用合併於此。
各種實施例總體涉及一種電子裝置，更具體地，涉及一種包括虛擬記憶體單元的半導體記憶體裝置及其操作方法。
半導體記憶體裝置由諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)的半導體材料製成。半導體記憶體裝置被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置在電源被關閉時丟失儲存的資料。揮發性記憶體裝置的範例包括靜態RAM(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)。非揮發性記憶體裝置不管電源開啟/關閉狀態如何都保持儲存的資料。非揮發性記憶體裝置的範例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體 (PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)。快閃記憶體被分類為反或(NOR)型記憶體和反及(NAND)型記憶體。
各種實施例涉及一種具有改進性能的半導體記憶體裝置及其操作方法。
根據實施例的一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括耦接至虛擬字線和正常字線的多個單元串，所述方法可以包括：通過將第一編程脈衝依序地施加至正常字線之中的選中正常字線來對選中正常記憶體單元執行第一子編程操作；以及通過將比第一編程脈衝大的第二編程脈衝依序地施加至選中正常字線來對選中正常記憶體單元執行第二子編程操作，其中，每當第一編程脈衝中的每個被施加至選中正常字線時，以與選中正常字線相同的方式來偏置虛擬字線中的至少一個。
每當第二編程脈衝中的每個被施加至選中正常字線時，可以將虛擬字線中的所述至少一個偏置為比第二編程脈衝低的編程通過脈衝。
每當第二編程脈衝中的每個被施加至選中正常字線時，可以將正常字線之中的未選中正常字線偏置為編程通過脈衝。
每當第一編程脈衝中的每個被施加至選中正常字線時，可以將正常字線之中的未選中正常字線偏置為比第一編程脈衝低的編程通過脈衝。
根據另一個實施例的一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括耦接至虛擬字線和正常字線的多個單元串，所述方法可以包括：將第一編程脈衝共同地施加至正常字線之中的選中正常字 線和虛擬字線，直到選中正常記憶體單元對應於第一編程通過為止；以及將第二編程脈衝施加至選中正常字線，直到選中正常記憶體單元對應於第二編程通過為止，其中，使用子驗證電壓來判斷選中正常記憶體單元是否對應於第一編程通過，以及使用比子驗證電壓大的目標驗證電壓來判斷選中正常記憶體單元是否對應於第二編程通過。
根據另一個實施例的一種半導體記憶體裝置可以包括：記憶體單元陣列，記憶體單元陣列包括耦接至虛擬字線的虛擬記憶體單元以及耦接至正常字線的正常記憶體單元；以及週邊電路，在編程操作期間，週邊電路通過將第一編程脈衝施加至正常字線之中的選中正常字線來對選中正常記憶體單元執行第一子編程，以及通過將第二編程脈衝施加至選中正常字線來對選中正常記憶體單元執行第二子編程，其中，在第一子編程的每個第一子編程期間，週邊電路以與選中正常字線相同的方式來控制虛擬字線之中的選中虛擬字線的電壓。
50‧‧‧半導體記憶體裝置
100‧‧‧記憶體單元陣列
110‧‧‧週邊電路
120‧‧‧位址解碼器
130‧‧‧電壓產生器
140‧‧‧讀寫電路
150‧‧‧資料輸入/輸出電路
160‧‧‧控制邏輯
161‧‧‧程式排程器
162‧‧‧暫存器
170‧‧‧檢測器
210‧‧‧預先充電電路
220‧‧‧感測電路
221‧‧‧比較器
230‧‧‧輸入/輸出電路
1000‧‧‧記憶體系統
1200‧‧‧控制器
1210‧‧‧隨機存取記憶體(RAM)
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧記憶體介面
1250‧‧‧錯誤校正塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
A‧‧‧編程
B‧‧‧編程
C‧‧‧編程
D‧‧‧編程
S110‧‧‧步驟
S120‧‧‧步驟
S200‧‧‧步驟
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S300‧‧‧步驟
S310‧‧‧步驟
S320‧‧‧步驟
S330‧‧‧步驟
圖1是圖示根據實施例的半導體記憶體裝置的方塊圖；圖2是圖示圖1中所示的記憶體單元的實施例的方塊圖；圖3是圖示圖2中所示的記憶塊中的一個的電路圖；圖4是圖示圖2中所示的記憶塊中的一個的另一個實施例的電路圖；圖5是圖示圖1中所示的頁緩衝器中的一個的方塊圖；圖6是圖示根據實施例的半導體記憶體裝置的編程操作的方法的流程圖； 圖7是詳細地圖示圖6中所示的編程操作的方法的流程圖；圖8是圖示圖1中所示的控制邏輯的一個實施例的方塊圖；圖9是圖示在第一子編程操作和第二子編程操作期間被施加至選中正常字線、未選中正常字線和選中虛擬字線的電壓的時序圖；圖10是示出在第一子編程操作期間被施加至正常字線和虛擬字線的電壓的表；圖11是示出在第二子編程操作期間被施加至正常字線和虛擬字線的電壓的表；圖12是示出在第一子編程操作期間被施加至正常字線和虛擬字線的電壓的另一個實施例的表；圖13是圖示圖2中所示的記憶塊中的一個記憶塊的另一個實施例的電路圖；圖14是圖示圖2中所示的記憶塊中的一個記憶塊的另一個實施例的電路圖；以及圖15是圖示圖2中所示的記憶塊中的一個記憶塊的另一個實施例的電路圖。
圖16是圖示包括圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖。
圖17是圖示圖16中所示的記憶體系統的應用示例的方塊圖。
圖18是圖示具有以上參照圖17描述的記憶體系統的計算系統的方塊圖。
在下文中，將參照附圖詳細描述實施例的各種示例。提供附圖以允許本領域技術人士理解本發明的實施例的範圍。然而，本發明可以以不同的形式來實施並且不應當被解釋為局限於闡述的實施例。更確切地說，這些實施例被提供使得本公開將是徹底和完整的。另外，實施例被提供以將本發明的範圍充分地傳達給本領域技術人士。
此外，“連接/耦接”代表一個元件直接電耦接至另一個元件或者通過另一個元件間接地電耦接。只要在句子中沒有明確地提及，單數形式就可以包括複數形式。此外，在說明書中使用的“包括/包含”或“包括有/包含有”代表存在或已經添加一個或更多個元件、步驟、操作和元件。
圖1是圖示根據實施例的半導體記憶體裝置50的方塊圖。
參照圖1，半導體記憶體裝置50可以包括記憶體單元陣列100和週邊電路110。
記憶體單元陣列100可以包括多個記憶塊BLK1至BLKz。記憶塊BLK1至BLKz可以通過列線RL耦接至位址解碼器120，且記憶塊BLK1至BLKz可以通過位元線BL1至BLm耦接至讀寫電路140。記憶塊BLK1至BLKz中的每個可以包括多個記憶體單元。根據實施例，多個記憶體單元可以是非揮發性記憶體單元。
週邊電路110可以包括位址解碼器120、電壓產生器130、讀寫電路140、資料輸入/輸出電路150、控制邏輯160和檢測器170。
位址解碼器120可以通過列線RL耦接至記憶體單元陣列100。列線RL可以包括汲極選擇線、正常字線、虛擬字線、源極選擇線和 公共源極線。根據實施例，列線RL還可以包括管線(pipe line)。
位址解碼器120可以被配置為回應於控制邏輯160的控制來操作列線RL。位址解碼器120可以從控制邏輯160接收位址ADDR。
在編程操作期間，位址ADDR可以包括塊位址和列位址。位址解碼器120可以被配置為對來自接收到的位址ADDR的塊位址解碼。位址解碼器120可以響應於解碼的塊位址來選擇一個記憶塊。位址解碼器120還可以被配置為對來自接收到的位址ADDR的列位址解碼。位址解碼器120可以回應於解碼的列位址來選擇選中記憶塊的汲極選擇線中的一個，以及選擇選中記憶塊的多個正常字線(其可以被劃分為第一正常字線和第二正常字線)中的一個。因此，與單個頁相對應的正常記憶體單元可以被選中。
根據實施例，位址解碼器120可以包括塊解碼器、列解碼器和位址緩衝器。
電壓產生器130可以響應於控制邏輯160來操作。電壓產生器130可以通過使用被提供給半導體記憶體裝置50的外部電源電壓來產生內部電源電壓。例如，電壓產生器130可以調節外部電源電壓以產生內部電源電壓。產生的內部電源電壓可以被提供給位址解碼器120、讀寫電路140、資料輸入/輸出電路150、控制邏輯160和檢測器170，並且用作半導體記憶體裝置50的操作電壓。
電壓產生器130可以使用外部電源電壓和內部電源電壓中的至少一種來產生多個電壓。根據實施例，電壓產生器130可以包括接收內部電源電壓的多個泵電容器，並回應於控制邏輯160的控制而通過選擇 性地啟動多個泵電容器來產生多個電壓。
在編程期間，電壓產生器130可以產生高電壓編程脈衝和比編程脈衝低的編程通過脈衝。位址解碼器120可以基於位址ADDR來將編程脈衝施加至選中正常字線，並且將編程通過脈衝施加至未選中正常字線。在編程驗證期間，電壓產生器130可以產生驗證電壓和比驗證電壓大的驗證通過電壓。位址解碼器120可以基於位址ADDR來將驗證電壓施加至選中正常字線並且將驗證通過電壓施加至未選中正常字線。
讀寫電路140可以通過位元線BL耦接至記憶體單元陣列100。讀寫電路140可以響應於控制邏輯160的控制來操作。
讀寫電路140可以通過資料線DL而與資料輸入/輸出電路150交流資料DATA。在編程操作期間，讀寫電路140可以通過資料輸入/輸出電路150來接收資料DATA。
讀寫電路140可以包括第一頁緩衝器PB1至第m頁緩衝器PBm。第一頁緩衝器PB1至第m頁緩衝器PBm可以分別通過第一位元線BL1至第m位元線BLm耦接至記憶體單元陣列100。第一頁緩衝器PB1至第m頁緩衝器PBm可以回應於控制邏輯160的控制來操作。
在編程操作期間，第一頁緩衝器PB1至第m頁緩衝器PBm可以從資料輸入/輸出電路150和資料線DL接收要被編程的資料DATA。當編程脈衝被施加至選中正常字線時，第一頁緩衝器PB1至第m頁緩衝器PBm可以根據要被編程的資料DATA而通過位元線BL1至BLm來對選中正常記憶體單元編程。施加了編程許可電壓(例如，接地電壓)的位元線的正常記憶體單元的閾值電壓可以增大。另一方面，施加了編程禁止電壓(例如， 電源電壓)的位元線的正常記憶體單元的閾值電壓可以保持。在編程驗證操作期間，第一頁緩衝器PB1至第m頁緩衝器PBm可以分別通過位元線BL1至BLm而從選中正常記憶體單元中讀取資料。可以基於選中正常記憶體單元的閾值電壓是否小於、大於還是等於驗證電壓來確定所述資料的值。例如，當選中正常記憶體單元的閾值電壓小於驗證電壓時，對應的資料位元可以被確定為具有邏輯值“1”。當選中正常記憶體單元的閾值電壓大於或等於驗證電壓時，對應的資料位元可以被確定為具有邏輯值“0”。隨後，第一頁緩衝器PB1至第m頁緩衝器PBm可以通過判斷讀取的資料與要被編程的資料DATA是否彼此一致來產生通過/失敗位元。產生的通過/失敗位元可以被傳輸至檢測器170。
在編程操作期間，資料輸入/輸出電路150可以從外部設備接收要被編程的資料DATA，並且將要被編程的資料DATA傳輸至讀寫電路140。
控制邏輯160可以耦接至位址解碼器120、電壓產生器130、讀寫電路140、資料輸入/輸出電路150和檢測器170。控制邏輯160可以從外部控制器接收命令CMD和位址ADDR。控制邏輯160可以被配置為回應於命令CMD來控制位址解碼器120、電壓產生器130、讀寫電路140、資料輸入/輸出電路150和檢測器170。控制邏輯160可以將位址ADDR傳輸至位址解碼器120。
檢測器170可以耦接至讀寫電路140和控制邏輯160。檢測器170可以回應於控制邏輯160的控制來操作。當通過/失敗位元之中的與編程通過相對應的資料位元的數量大於預定數量時，檢測器170可以賦能 檢測信號DS。當通過/失敗位元之中的與編程通過相對應的資料位元的數量小於或等於預定數量時，檢測器170可以去能檢測信號DS。
根據實施例，編程操作可以包括第一子編程操作和第二子編程操作。當檢測信號DS在第一子編程操作期間被賦能時，控制邏輯160可以控制週邊電路110執行第二子編程操作。當檢測信號DS在第二子編程操作期間被賦能時，控制邏輯160可以完成編程操作。控制邏輯160可以將編程通過信號傳輸至外部控制器(未示出)以通知外部控制器編程操作完成。
圖2是圖示圖1中所示的記憶體單元陣列100的實施例的方塊圖。
參照圖2，記憶體單元陣列100可以包括多個記憶塊BLK1至BLKz。每個記憶塊可以具有三維結構。每個記憶塊可以包括層疊在襯底之上的多個記憶體單元。多個記憶體單元可以沿+X方向、+Y方向和+Z方向佈置。參照圖3更詳細地描述每個記憶塊的結構。
圖3是圖示圖2中所示的記憶塊BLK1至BLKz中的一個記憶塊(即，第一記憶塊BLK1)的電路圖。
參照圖3，第一記憶塊BLK1可以包括單元串CS11至CS1m和CS21至CS2m。根據實施例，單元串CS11至CS1m和CS21至CS2m中的每個可以被形成為“U”形。在第一記憶塊BLK1中，m個單元串可以沿列方向(即，+X方向)佈置。為了方便解釋，圖3圖示沿行方向(即，+Y方向)佈置的兩個單元串。然而，可以沿行方向佈置三個或更多個單元串。
單元串CS11至CS1m和CS21至CS2m中的每個可以包括至少一個源極選擇電晶體SST、一個或更多個源極側虛擬記憶體單元SMC1 和SMC2、第一正常記憶體單元MC1至第n正常記憶體單元MCn、管道電晶體PT、一個或更多個汲極側虛擬記憶體單元DMC1和DMC2以及至少一個汲極選擇電晶體DST。在一個示例性實施例中，多個第一正常記憶體單元可以耦接至第一正常字線，以及第二記憶體單元可以耦接至第二正常字線。
選擇電晶體SST和DST、虛擬記憶體單元SMC1、SMC2、DMC1和DMC2以及正常記憶體單元MC1至MCn可以具有類似的結構。根據實施例，選擇電晶體SST和DST、虛擬記憶體單元SMC1、SMC2、DMC1和DMC2以及正常記憶體單元MC1至MCn中的每個可以包括通道層、穿隧絕緣層、電荷儲存層和阻擋絕緣層。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與源極側虛擬記憶體單元SMC1和SMC2之間。
根據實施例，佈置在同一列中的單元串的源極選擇電晶體可以耦接至沿列方向延伸的源極選擇線。佈置在不同列中的單元串的源極選擇電晶體可以電耦接至不同的源極選擇線。如圖3中所示，第一列中的單元串CS11至CS1m的源極選擇電晶體可以耦接至第一源極選擇線SSL1，以及第二列中的單元串CS21至CS2m的源極選擇電晶體可以耦接至第二源極選擇線SSL2。
可以給每個單元串提供兩個源極側虛擬記憶體單元SMC1和SMC2。然而，在其他實施例中，將理解為可以提供三個或更多個源極側虛擬記憶體單元。每個單元串的源極側虛擬記憶體單元SMC1和SMC2可以串聯耦接在源極選擇電晶體SST與正常記憶體單元MC1至MCp之間。 每個單元串的第一源極側虛擬記憶體單元SMC1的閘極可以耦接至第一源極側虛擬字線SWL1。第二源極側虛擬記憶體單元SMC2的閘極可以耦接至第二源極側虛擬字線SWL2。每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn可以耦接在源極側虛擬記憶體單元SMC1和SMC2與汲極側虛擬記憶體單元DMC1和DMC2之間。
第一正常記憶體單元MC1至第n正常記憶體單元MCn可以被劃分為第一正常記憶體單元MC1至第p正常記憶體單元MCp以及第(p+1)正常記憶體單元MCp+1至第n正常記憶體單元MCn。第一正常記憶體單元MC1至第p正常記憶體單元MCp可以沿+Z方向的反方向依序地佈置並且串聯耦接在源極側虛擬記憶體單元SMC1和SMC2與管道電晶體PT之間。第(p+1)正常記憶體單元MCp+1至第n正常記憶體單元MCn可以沿+Z方向依序地佈置並且串聯耦接在管道電晶體PT與汲極側虛擬記憶體單元DMC1和DMC2之間。第一正常記憶體單元MC1至第p正常記憶體單元MCp與第(p+1)正常記憶體單元MCp+1至第n正常記憶體單元MCn通過管道電晶體PT耦接。每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn的閘極可以分別耦接至第一正常字線WL1至第n正常字線WLn。
可以通過第一位元線BL1至第m位元線BLm將資料儲存在第一正常記憶體單元MC1至第n正常記憶體單元MCn中。可以通過第一位元線BL1至第m位元線BLm來讀取儲存在第一正常記憶體單元MC1至第n正常記憶體單元MCn中的資料。
每個單元串的管道電晶體PT的閘極可以耦接至管線PL。
出於說明的目的，示出了給每個單元串提供兩個汲極側虛擬記憶體單元DMC1和DMC2，但是可以給每個單元串提供三個或更多個汲極側虛擬記憶體單元。每個單元串的汲極側虛擬記憶體單元DMC1和DMC2可以串聯耦接在汲極選擇電晶體DST與正常記憶體單元MCp+1至MCn之間。每個單元串的第一汲極側虛擬記憶體單元DMC1的閘極可以耦接至第一汲極側虛擬字線DWL1。每個單元串的第二汲極側虛擬記憶體單元DMC2的閘極可以耦接至第二汲極側虛擬字線DWL2。
每個單元串的汲極選擇電晶體DST可以耦接在對應的位元線與汲極側虛擬記憶體單元DMC1和DMC2之間。沿列方向佈置的單元串可以耦接至沿列方向延伸的汲極選擇線。第一列中的單元串CS11至CS1m的汲極選擇電晶體可以耦接至第一汲極選擇線DSL1。第二列中的單元串CS21至CS2m的汲極選擇電晶體可以耦接至第二汲極選擇線DSL2。
沿行方向佈置的單元串可以耦接至沿行方向延伸的位元線。在圖3中，第一行中的單元串CS11和CS21可以耦接至第一位元線BL1。第m行中的單元串CS1m和CS2m可以耦接至第m位元線BLm。
根據另一個實施例，可以提供偶數位元線和奇數位元線以代替第一位元線BL1至第m位元線BLm。另外，沿列方向佈置的單元串CS11至CS1m或CS21至CS2m的偶數單元串可以分別耦接至偶數位元線，而沿列方向佈置的單元串CS11至CS1m或CS21至CS2m的奇數單元串可以分別耦接至奇數位元線。
可以提供虛擬記憶體單元SMC1、SMC2、DMC1和DMC2以穩定地控制對應單元串的電壓或電流。例如，可以提供源極側虛擬記憶 體單元SMC1和SMC2以減小源極選擇電晶體SST與正常記憶體單元MC1至MCp之間的電場。在另一個示例中，可以提供汲極側虛擬記憶體單元DMC1和DMC2以減小汲極選擇電晶體DST與正常記憶體單元MCp+1至MCn之間的電場。當更多虛擬記憶體單元被提供時，記憶塊BLK1的操作可靠性可以改善，但記憶塊BLK1的大小可以增加。當更少虛擬記憶體單元被提供時，可以減小記憶塊BLK1的大小，但可以降低記憶塊BLK1的操作可靠性。
為了有效地控制虛擬記憶體單元SMC1、SMC2、DMC1和DMC2，虛擬記憶體單元SMC1、SMC2、DMC1和DMC2可以具有期望的閾值電壓。在對記憶塊BLK1執行擦除操作之後，可以對虛擬記憶體單元SMC1、SMC2、DMC1和DMC2的一部分或全部執行編程操作。根據編程操作，虛擬記憶體單元SMC1、SMC2、DMC1和DMC2可以具有期望的閾值電壓。然而，當對虛擬記憶體單元SMC1、SMC2、DMC1和DMC2執行了單獨的編程操作時，半導體記憶體裝置50的性能可能退化。
圖4是圖示圖2中所示的記憶塊BLK1至BLKz中的一個記憶塊(BLK1)的另一個實施例(BLK1’)電路圖。
參照圖4，第一記憶塊BLK1’可以包括多個單元串CS11’至CS1m’和CS21’至CS2m’。單元串CS11’至CS1m’和CS21’至CS2m’中的每個可以沿+Z方向延伸。單元串CS11’至CS1m’和CS21’至CS2m’中的每個可以包括在記憶塊BLK1’之下的襯底(未示出)上層疊的至少一個源極選擇電晶體SST、一個或更多個源極側虛擬記憶體單元SMC1和SMC2、第一正常記憶體單元MC1至第n正常記憶體單元MCn、 一個或更多個汲極側虛擬記憶體單元DMC1和DMC2以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與源極側虛擬記憶體單元SMC1和SMC2之間。佈置在同一列中的單元串(例如，CS11’至CS1m’)的源極選擇電晶體可以耦接至同一源極選擇線(例如，SSL1)。佈置在第一列中的單元串CS11’至CS1m’的源極選擇電晶體可以耦接至第一源極選擇線SSL1。佈置在第二列中的單元串CS21’至CS2m’的源極選擇電晶體可以耦接至第二源極選擇線SSL2。
每個單元串的源極側虛擬記憶體單元SMC1和SMC2可以串聯耦接在源極選擇電晶體SST與正常記憶體單元MC1至MCn之間。在同一高度處的源極側虛擬記憶體單元可以耦接至同一源極側虛擬字線。第一源極側虛擬記憶體單元SMC1的閘極和第二源極側虛擬記憶體單元SMC2的閘極可以分別耦接至第一源極側虛擬字線SWL1和第二源極側虛擬字線SWL2。
每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn可以串聯耦接在源極側虛擬記憶體單元SMC1和SMC2與汲極側虛擬記憶體單元DMC1和DMC2之間。第一正常記憶體單元MC1至第n正常記憶體單元MCn的閘極可以分別耦接至第一正常字線WL1至第n正常字線WLn。
每個單元串的汲極側虛擬記憶體單元DMC1和DMC2可以串聯耦接在汲極選擇電晶體DST與正常記憶體單元MC1至MCn之間。在同一高度處的汲極側虛擬記憶體單元可以耦接至同一汲極側虛擬字線。第 一汲極側虛擬記憶體單元DMC1和第二汲極側虛擬記憶體單元DMC2可以分別耦接至第一汲極側虛擬字線DWL1和第二汲極側虛擬字線DWL2。
每個單元串的汲極選擇電晶體DST可以耦接在對應的位元線與汲極側虛擬記憶體單元DMC1和DMC2之間。沿列方向佈置的單元串的汲極選擇電晶體可以耦接至沿列方向延伸的汲極選擇線。第一列中的單元串CS11’至CS1m’的汲極選擇電晶體可以耦接至第一汲極選擇線DSL1。第二列中的單元串CS21’至CS2m’的汲極選擇電晶體可以耦接至第二汲極選擇線DSL2。
結果，除從每個單元串中去除了管道電晶體PT以外，圖4中所示的記憶塊BLK1’可以具有與圖3中所示的記憶塊BLK1的等效電路圖類似的等效電路圖。
在下文中，為了方便解釋，以下基於圖3中所示的記憶塊BLK1來描述本發明的實施例。
圖5是圖示圖1中所示的頁緩衝器PB1至PBm中的一個頁緩衝器(PB1)的方塊圖。
參照圖5，第一頁緩衝器PB1可以包括預先充電電路210、位元線選擇電晶體ST、感測電路220和輸入/輸出電路230。
預先充電電路210可以耦接至位元線BL1。在編程驗證操作期間，預先充電電路210可以響應於圖1中所示的控制邏輯160的控制來將預先充電電壓Vprc傳輸至第一位元線BL1。根據實施例，預先充電電路210可以包括回應於控制邏輯160的控制來操作的開關裝置。
位元線選擇電晶體ST可以耦接在第一位元線BL1與感測電 路220之間。響應於來自控制邏輯160的感測信號SES，位元線選擇電晶體ST可以將位元線BL1與感測電路220電連接。
感測電路220可以通過位元線選擇電晶體ST耦接至第一位元線BL1。感測電路220可以包括多個鎖存器LAT1至LAT3和比較器221。在編程驗證操作期間，當位元線選擇電晶體ST導通時，感測電路220可以感測第一位元線BL1中的電壓或電流並且將對應的資料儲存在第一鎖存器LAT1中。
第二鎖存器LAT2可以儲存示出對應的正常記憶體單元作為編程操作的結果所具有的電壓狀態的資料位元。第二鎖存器LAT2可以儲存來自如圖1中所示的要被編程的資料DATA中的與耦接至第一位元線BL1的正常記憶體單元相對應的資料位元。當正常記憶體單元是單位準單元時，如圖5中所示，可以提供單個第二鎖存器LAT2以儲存單個資料位元。當正常記憶體單元是多位準單元時，可以提供兩個或更多個第二鎖存器以儲存兩個或更多個資料位元。
比較器221可以將儲存在第一鎖存器LAT1中的資料位元與儲存在第二鎖存器LAT2中的資料位元進行比較以產生通過/失敗位元。產生的通過/失敗位元可以被儲存在第三鎖存器LAT3中。
輸入/輸出電路230可以耦接至感測電路220。輸入/輸出電路230可以回應於控制邏輯160而將第三鎖存器LAT3的通過/失敗位元輸出至檢測器170。
圖6是圖示根據實施例的半導體記憶體裝置50的編程操作的方法的流程圖。
參照圖1和圖6，在步驟S110處，半導體記憶體裝置50可以回應於表示編程的命令CMD而執行第一子編程操作。週邊電路110可以將第一編程脈衝依序地施加至選中記憶塊的選中正常字線以對選中正常記憶體單元編程。
根據實施例，每當第一編程脈衝中的每個被施加至選中正常字線時，可以以與選中正常字線中相同的方式來偏置耦接至選中記憶塊的虛擬字線中的任意一個。因此，耦接至對應虛擬字線的虛擬記憶體單元可以被編程。
在對選中正常記憶體單元的編程操作期間，可以對虛擬記憶體單元編程，這意味著不需要單獨的針對虛擬記憶體單元的編程操作。因此，可以改善半導體記憶體裝置50的性能。
在步驟S120處，半導體記憶體裝置50可以執行第二子編程操作。週邊電路110可以通過將第二編程脈衝依序地施加至選中正常字線來對選中正常記憶體單元編程。
根據實施例，當將第二編程脈衝中的每個施加至選中正常字線時，耦接至虛擬字線的虛擬記憶體單元不會被編程。每當例如第二編程脈衝中的每個被施加至選中正常字線時，比第二編程脈衝低的編程通過脈衝而不是第二編程脈衝可以被施加或偏置至虛擬字線。因此，可以防止耦接至對應虛擬字線的虛擬記憶體單元被過度編程。
圖7是圖示圖6中所示的編程操作的方法的流程圖。
參照圖1、圖3和圖7，在步驟S200處，可以執行第一子編程操作。第一子編程操作可以包括步驟S210至步驟S230。
在步驟S210處，在一個示例中，可以將第一編程脈衝共同地施加至選中正常字線和選中虛擬字線。在一個示例中，施加第一編程脈衝直到選中正常記憶體單元對應於第一編程通過為止。在一個實施例中，在每個第一子編程期間，週邊電路110以與選中字線基本上類似的方式來控制選中虛擬字線的電壓。基於第一正常字線WL1被選中並且第二源極側虛擬字線SWL2被選中的假設來參照圖7進行描述。
通過控制選中記憶塊的源極選擇線SSL1和SSL2，單元串CS11至CS1m和CS21至CS2m可以與公共源極線CSL電氣分離。
可以將接地電壓施加至選中記憶塊的汲極選擇線DSL1和DSL2中的未選中汲極選擇線(例如，DSL2)。未選中汲極選擇線的汲極選擇電晶體可以關斷，並且對應的單元串可以與位元線BL1至BLm電氣分離。可以將電源電壓施加至選中記憶塊的汲極選擇線DSL1和DSL2中的選中汲極選擇線(例如，DSL1)。因此，耦接至選中汲極選擇線的單元串可以被確定作為選中單元串(例如，CS11至CS1m)。
可以將比第一編程脈衝低的編程通過脈衝施加至未選中正常字線WL2至WLn。還可以將編程通過脈衝施加至未選中虛擬字線SWL1、DWL1和DWL2。可以將具有高電壓的第一編程脈衝施加至選中正常字線WL1。同樣地，可以將第一編程脈衝施加至選中虛擬字線SWL2。
接收具有高電壓的第一編程脈衝的正常記憶體單元和虛擬記憶體單元中的每個可以回應於通過對應位元線傳輸來的資料而被編程。
當編程禁止電壓(例如，電源電壓)被施加至位元線(例如，BLm)時，即使電源電壓被施加至選中汲極選擇線，對應的汲極選擇電晶 體也可以關斷並且對應的單元串(例如，CS1m)的通道也可以與位元線電氣分離。對應的單元串可以與位元線和公共源極線分離並且被浮置。當第一編程脈衝被施加時，對應的單元串的通道電壓可以通過第一編程脈衝而升高。由於通道升高的電壓與第一編程脈衝之差不大，因此可能不會增大對應單元串的正常記憶體單元的閾值電壓和虛擬記憶體單元的閾值電壓。
當編程許可電壓(例如，接地電壓)被施加至位元線(例如，BL1)時，對應的汲極選擇電晶體可以通過選中汲極選擇線的電源電壓而導通，並且單元串(例如，CS11)的通道可以從位元線接收編程許可電壓。通道的編程許可電壓與第一編程脈衝之差可以使對應單元串中的正常記憶體單元的閾值電壓和虛擬記憶體單元的閾值電壓增大。
因此，當選中正常記憶體單元的閾值電壓保持時，虛擬記憶體單元的閾值電壓可以保持。當選中正常記憶體單元的閾值電壓增大時，虛擬記憶體單元的閾值電壓也可以增大。
在步驟S220處，可以通過使用子驗證電壓執行編程驗證來判斷選中正常記憶體單元是否對應於第一編程通過。子驗證電壓可以低於目標驗證電壓。
可以使用子驗證電壓來讀取選中正常記憶體單元的閾值電壓。讀寫電路140可以將任意電壓或電流提供至位元線BL1至BLm。位址解碼器120可以通過將電源電壓施加至選中汲極選擇線(例如，DSL1)和選中源極選擇線(例如，SSL1)而將選中單元串CS11至CS1m連接至位元線BL1至BLm和公共源極線CSL。位址解碼器120可以將驗證通過電壓施加至未選中正常字線WL2至WLn和虛擬字線SWL1、SWL2、DWL1和 DWL2。不管其閾值電壓如何，虛擬記憶體單元SMC1和SMC2和正常記憶體單元MC1至MCn都可以導通。
位址解碼器120可以將子驗證電壓施加至選中正常字線WL1。當被提供給位元線的電壓或電流被發射至公共源極線CSL時，可以意味著對應單元串的選中正常記憶體單元MC1的閾值電壓可能低於子驗證電壓。當被提供至位元線的電壓或電流保持時，可以意味著對應單元串的選中正常記憶體單元MC1的閾值電壓可能大於或等於子驗證電壓。
頁緩衝器PB1至PBm中的每個可以基於通過對應位元線讀取的資料位元來產生通過/失敗位元。當讀取的資料位元與表示對應的正常記憶體單元被編程成的電壓狀態的資料位元一致時，可以產生表示編程通過的通過/失敗位元(例如，邏輯值“1”)。當讀取的資料位元與表示對應的正常記憶體單元被編程成的電壓狀態的資料位元不一致時，可以產生表示編程失敗的通過/失敗位元(例如，邏輯值“0”)。
通過/失敗位元可以被傳輸至檢測器170。當表示編程通過的通過/失敗位元的數量大於預定數量時，檢測器170可以賦能檢測信號DS。例如，當所有通過/失敗位元表示編程通過時，檢測器170可以賦能檢測信號DS。檢測信號DS可以被傳輸至控制邏輯160。
當表示編程通過的通過/失敗位元的數量大於預定數量時，可以意味著選中正常記憶體單元對應於第一編程通過。當選中正常記憶體單元對應於第一編程通過時，可以執行步驟S310。當選中正常記憶體單元不對應於第一編程通過時，可以執行步驟S230。
在步驟S230處，電壓產生器130可以被設置為增大第一編 程脈衝的電壓位準。隨後，可以使用增大的第一編程脈衝來執行步驟S210。可以將逐漸增大的第一編程脈衝施加至選中正常字線和虛擬字線，直到選中正常記憶體單元對應於第一編程通過為止。
在步驟S300處，可以執行第二子編程操作。第二子編程操作可以包括步驟S310至步驟S330。
在步驟S310處，可以通過將第二編程脈衝施加至選中正常字線WL1來執行第二子編程。在一個示例中，施加第二編程脈衝直到選中正常記憶體單元對應於第二編程通過為止。在實施例中，在每個第二子編程期間，週邊電路110以與未選中字線基本上類似的方式來控制選中虛擬字線的電壓。根據實施例，當將第二編程脈衝施加至選中正常字線WL1時，可以將編程通過脈衝施加至選中虛擬字線SWL2。換句話說，選中虛擬字線SWL2的虛擬記憶體單元在第二子編程期間可能不會被編程。
可以以與在第一子編程操作中相同的方式來控制汲極選擇線DSL1和DSL2、未選中正常字線WL2至WLn、未選中虛擬字線SWL1、DWL1和DWL2以及位元線BL1至BLm。在下文中，省略對重複內容的描述。
在步驟S320處，可以通過使用目標驗證電壓執行編程驗證來判斷選中正常記憶體單元是否對應於第二編程通過。
可以使用目標驗證電壓來讀取選中正常記憶體單元的閾值電壓。位址解碼器120可以將目標驗證電壓施加至選中正常字線WL1。可以以與在使用子驗證電壓的編程驗證中相同的方式來控制位元線BL1至BLm、公共源極線CSL、汲極選擇線DSL1和DSL2、正常字線WL2至WLn、 虛擬字線SWL1、SWL2、DWL1和DWL2以及源極選擇線SSL1和SSL2。在下文中，省略對重複內容的描述。
頁緩衝器PB1至PBm中的每個可以基於通過位元線讀取的資料位元來產生通過/失敗位元。產生的通過/失敗位元可以被傳輸至檢測器170。當表示編程通過的通過/失敗位元的數量大於或等於預定數量時，檢測器170可以賦能檢測信號DS。
當表示編程通過的通過/失敗位元的數量大於或等於預定數量時，可以意味著選中正常記憶體單元對應於第二編程通過。當選中正常記憶體單元不對應於第二編程通過時，可以執行步驟S330。當選中正常記憶體單元對應於第二編程通過時，可以終止編程操作。
在步驟S330處，電壓產生器130可以被設置為增大第二編程脈衝的電壓位準。在此之後，可以使用增大的第二編程脈衝來執行步驟S310。可以將逐漸增大的第二編程脈衝施加至選中正常字線，直到選中正常記憶體單元對應於第二編程通過為止。
根據實施例，可以以與正常記憶體單元相同的方式來編程虛擬記憶體單元，直到選中正常記憶體單元對應於第一編程通過為止。當虛擬記憶體單元在對選中正常記憶體單元的編程操作期間被編程時，可能不需要單獨的對虛擬記憶體單元的編程操作。因此，可以改善半導體記憶體裝置50的性能。
圖8是圖示圖1中所示的控制邏輯160的一個實施例的方塊圖。
參照圖1和圖8，控制邏輯160可以包括程式排程器161和 暫存器162。程式排程器161可以被配置為回應於命令CMD來控制位址解碼器120、電壓產生器130、讀寫電路140、資料輸入/輸出電路150和檢測器170。
暫存器162可以分別儲存表示預定正常字線的正常字線位址。例如，正常字線位址可以被儲存在記憶塊BLK1至BLKz中的一個中，並且在半導體記憶體裝置50連接電源時被從對應的記憶塊載入至暫存器162。
程式排程器161可以耦接至暫存器162。當位址ADDR與正常字線位址中的一個一致時，程式排程器161可以將虛擬選中信號DMS輸出至位址解碼器120。虛擬字線中的一個可以響應於虛擬選擇信號DMS而被選中。當第一編程脈衝被施加至選中正常字線時，位址解碼器120可以將第一編程脈衝施加至由虛擬選擇信號DMS表示的虛擬字線。當檢測信號DS被去能時，位址解碼器120可以輸出虛擬選擇信號DMS連同位址ADDR。當檢測信號DS被賦能時，位址解碼器120不會輸出虛擬選擇信號DMS。位址解碼器120可以將第二編程脈衝僅施加至選中正常字線。
根據實施例，暫存器162可以儲存表示正常字線的正常字線位址以及表示對應的虛擬字線的虛擬字線位址。當位址ADDR與儲存在暫存器162中的正常字線位址中的一個一致時，程式排程器161可以從暫存器162獲得對應的虛擬字線位址。程式排程器161可以輸出獲得的虛擬字線位址作為虛擬選擇信號DMS。
根據實施例，當對鄰近於源極側虛擬記憶體單元SMC1和SMC2的第一正常記憶體單元MC1執行編程操作時，源極側虛擬記憶體單 元SMC1和SMC2中的一個可以被編程。例如，當對第一正常記憶體單元MC1執行編程操作時，鄰近於該第一正常記憶體單元MC1的第二源極側虛擬記憶體單元SMC2可以被編程。例如，當對第一正常記憶體單元MC1至第q正常記憶體單元MCq中的每個執行編程操作時，第二源極側虛擬記憶體單元SMC2可以被編程，其中，q是大於1並且小於p的自然數。
根據實施例，當對鄰近於汲極側虛擬記憶體單元DMC1和DMC2的第n正常記憶體單元MCn執行編程操作時，汲極側虛擬記憶體單元DMC1和DMC2中的一個可以被編程。例如，在對第n正常記憶體單元MCn的編程操作期間，鄰近於第n正常記憶體單元MCn的第一汲極側虛擬記憶體單元DMC1可以被編程。例如，當對第r正常記憶體單元MCr至第n正常記憶體單元MCn中的每個執行編程操作時，第一汲極側虛擬記憶體單元DMC1可以被編程，其中，r是大於p+1並且小於n的自然數。
圖9是圖示在第一子編程操作期間和第二子編程操作期間被施加至選中正常字線的電壓、被施加至未選中正常字線的電壓以及被施加至選中虛擬字線的電壓的時序圖。
參照圖3和圖9，可以執行第一子編程A。可以將第一編程脈衝pgm1_1施加至選中正常字線(例如，WL1)。可以將比第一編程脈衝pgm1_1低的編程通過脈衝Vpp施加至未選中正常字線(例如，WL2至WLn)。因此，每當第一編程脈衝pgm1_1中的每個可以被施加至選中正常字線(例如，WL1)時，可以將未選中正常字線(例如，WL2至WLn)偏置為比第一編程脈衝pgm1_1低的編程通過脈衝Vpp。可以以與在選中正常字線中相同的方式來將第一編程脈衝pgm1_1施加至選中虛擬字線(例如， SWL2)。雖然在圖9中未示出，但是可以以與未選中正常字線相同的方式來偏置剩餘的虛擬字線(例如，SWL1、DWL1和DWL2)。
隨後，可以使用子驗證電壓Vsv來對選中正常記憶體單元執行編程驗證B。在第一子編程操作期間，可以使用子驗證電壓Vsv來執行編程驗證。可以將子驗證電壓Vsv施加至選中正常字線。可以將驗證通過電壓Vrp施加至未選中正常字線和選中虛擬字線。可以以與未選中正常字線相同的方式來偏置未選中虛擬字線。
可以重複第一子編程A和編程驗證B直到使用子驗證電壓Vsv的編程驗證的結果對應於通過為止。可以將逐漸增大的第一編程脈衝pgm1_2和pgm1_3施加至選中正常字線。可以通過第一階躍電壓Vstep1來逐漸增大編程脈衝pgm1_2和pgm1_3。每當編程脈衝pgm1_2和pgm1_3中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置選中虛擬字線。可以將編程通過脈衝Vpp施加至未選中正常字線。
假設使用子驗證電壓Vsv的編程驗證的結果對應於通過，則選中正常記憶體單元可以對應於第一編程通過。可以執行第二子編程C。在第二子編程C期間，可以將第二編程脈衝Vpgm2_1施加至選中正常字線。在第二子編程操作期間，可以不對選中虛擬字線執行編程。可以將編程通過脈衝Vpp施加至選中虛擬字線以及未選中正常字線。
第二編程脈衝Vpgm2_1之中的最低編程脈衝可以比第一編程脈衝Vpgm1_1至Vpgm1_3之中的最高編程脈衝Vpgm1_3大第二階躍電壓Vstep2。第二階躍電壓Vstep2可以低於第一階躍電壓Vstep1。
假設編程通過脈衝Vpp被施加至鄰近於選中正常字線的至 少一個列線(例如，未選中正常字線)，編程通過脈衝Vpp可以低於編程脈衝。即使當選中正常字線被偏置為編程脈衝時，選中正常字線的電壓也可以因鄰近列線上的編程通過脈衝Vpp的影響而緩慢地增大。另一方面，根據實施例，如果鄰近於選中正常字線的至少一個虛擬字線被選中並且編程脈衝被施加至選中正常字線和選中虛擬字線二者，則選中正常字線的電壓位準可以相對快速地增大。通過將第二階躍電壓Vstep2降低為低於第一階躍電壓Vstep1，可以防止選中正常記憶體單元的閾值電壓快速增大。
隨後，可以使用目標驗證電壓Vtv來執行編程驗證D。在第二子編程操作期間可以使用目標驗證電壓Vtv來執行編程驗證。在一個示例中，可以將目標驗證電壓Vtv施加至選中正常字線以判斷選中正常記憶體單元是否對應於編程通過。子驗證電壓Vsv可以低於目標驗證電壓Vtv。可以將驗證通過電壓Vrp施加至未選中正常字線和選中虛擬字線。可以以與未選中正常字線基本上相同的方式來偏置未選中虛擬字線。在這種條件下，可以通過位元線BL1至BLm來從選中正常記憶體單元中讀取資料。可以重複第二子編程C和編程驗證D直到使用目標驗證電壓Vtv的編程驗證的結果對應於通過為止。可以將逐漸增大的第二編程脈衝pgm2_2至pgm2_p施加至選中正常字線。可以通過第一階躍電壓Vstep1來逐漸增大第二編程脈衝pgm2_2至pgm2_p。每當第二編程脈衝pgm2_2至pgm2_p中的每個被施加時，可以以與未選中正常字線相同的方式來偏置選中虛擬字線。當使用目標驗證電壓Vtv的編程驗證的結果對應於通過時，可以終止編程操作。
圖10是示出在第一子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛擬字線SWL1、SWL2、DWL1和DWL2的電壓 的表。為了方便解釋，參照圖10和圖11而基於在虛擬字線SWL1、SWL2、DWL1和DWL2之中的第二源極側虛擬字線SWL2被選中的假設來進行描述。
參照圖10，可以將逐漸增大的第一編程脈衝Vpgm1_1至Vpgm1_3施加至選中正常字線WLs1，直到選中正常記憶體單元對應於第一編程通過為止。可以以與選中正常字線WLs1相同的方式來偏置選中虛擬字線SWL2。每當第一編程脈衝Vpgm1_1至Vpgm1_3中的每個被施加時，可以將未選中正常字線WLus1和剩餘虛擬字線SWL1、DWL1和DWL2偏置為編程通過脈衝Vpp。
圖11是示出在第二子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛擬字線SWL1、SWL2、DWL1和DWL2的電壓的表。
參照圖11，可以將逐漸增大的第二編程脈衝Vpgm2_1至Vpgm2_p施加至選中正常字線WLs1。可以以與未選中正常字線WLus1相同的方式來偏置選中虛擬字線SWL2。每當第二編程脈衝Vpgm2_1至Vpgm2_p中的每個被施加至選中正常字線WLs1時，可以將未選中正常字線WLus1和虛擬字線SWL1、SWL2、DWL1和DWL2偏置為編程通過脈衝Vpp。
圖12是示出在第一子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛擬字線SWL1、SWL2、DWL1和DWL2的電壓的另一個實施例的表。
根據實施例，在對正常字線的編程操作期間兩個或更多個虛擬字線可以被選中。為了方便解釋，參照圖12而基於在虛擬字線SWL1、 SWL2、DWL1和DWL2之中第一源極側虛擬字線SWL1和第二源極側虛擬字線SWL2被選中的假設來進行描述。
參照圖12，可以將逐漸增大的第一編程脈衝Vpgm1_1至Vpgm1_3施加至選中正常字線WLs1，直到選中正常記憶體單元對應於第一編程通過為止。可以以與選中正常字線WLs1相同的方式來偏置選中虛擬字線SWL1和SWL2。每當第一編程脈衝Vpgm1_1至Vpgm1_3中的每個被施加時，可以將未選中正常字線WLus1和剩餘的虛擬字線DWL1和DWL2偏置為編程通過脈衝Vpp。
圖13是圖示圖2中所示的記憶塊BLK1至BLKz中的一個記憶塊(BLK1)的另一個實施例(BLK1_1)的電路圖。
參照圖13，第一記憶塊BLK1_1可以包括單元串CS11_1至CS1m_1和CS21_1至CS2m_1。
單元串CS11_1至CS1m_1和CS21_1至CS2m_1中的每個可以包括源極選擇電晶體SST、源極側虛擬記憶體單元SMC1和SMC2、正常記憶體單元MC1至MCn、至少一個第一管道虛擬記憶體單元PMC1、管道電晶體PT、至少一個第二管道虛擬記憶體單元PMC2、汲極側虛擬記憶體單元DMC1和DMC2以及汲極選擇電晶體DST。與圖3中所示的實施例相比，在此實施例中的每個單元串中還可以設置有第一管道虛擬記憶體單元PMC1和第二管道虛擬記憶體單元PMC2。
第一管道虛擬記憶體單元PMC1和第二管道虛擬記憶體單元PMC2可以耦接至管道電晶體PT的兩端。第一管道虛擬記憶體單元PMC1可以耦接在管道電晶體PT與第一正常記憶體單元MC1至第p正常記憶體 單元MCp之間。第二管道虛擬記憶體單元PMC2可以耦接在管道電晶體PT與第(p+1)正常記憶體單元MCp+1至第n正常記憶體單元MCn之間。第一管道虛擬記憶體單元PMC1的閘極和第二管道虛擬記憶體單元PMC2的閘極可以分別耦接至第一管道虛擬字線PWL1和第二管道虛擬字線PWL2。
由於設置有第一管道虛擬記憶體單元PMC1和第二管道虛擬記憶體單元PMC2，因此可以穩定地控制單元串中的電壓或電流。例如，由於設置有第一管道虛擬記憶體單元PMC1，因此可以減小管道電晶體PT與正常記憶體單元MC1至MCp之間的電場。例如，當設置有第二管道虛擬記憶體單元PMC2時，管道電晶體PT與正常記憶體單元MCp+1至MCn之間的電場可以減小。
根據實施例，可以在對正常記憶體單元編程的同時執行對管道虛擬記憶體單元的編程。每當第一編程脈衝中的每個被施加至選中正常字線時，可以以與在選中正常字線中相同的方式來偏置第一管道虛擬字線PWL1和第二管道虛擬字線PWL2。
圖14是圖示圖2中所示的記憶塊BLK1至BLKz中的一個記憶塊(BLK1)的另一個實施例(BLK1_2)的電路圖。
參照圖14，第一記憶塊BLK1_2可以包括單元串CS11_2至CS1m_2和CS21_2至CS2m_2。
單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的每個可以包括源極選擇電晶體SST、源極側虛擬記憶體單元SMC1和SMC2、正常記憶體單元MC1至MCn、管道電晶體PT、中央虛擬記憶體單元CMC1至CMC4、汲極側虛擬記憶體單元DMC1和DMC2以及汲極選擇電晶體DST。 相比於圖3中所示的實施例，還可以給每個單元串提供第一中央虛擬記憶體單元CMC1至第四中央虛擬記憶體單元CMC4。第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2可以串聯耦接在第一正常記憶體單元MC1至第x正常記憶體單元MCx與第(x+1)正常記憶體單元MCx+1至第p正常記憶體單元MCp之間，其中，x是小於p的自然數。
第三中央虛擬記憶體單元CMC3和第四中央虛擬記憶體單元CMC4可以串聯耦接在第(n-x+1)正常記憶體單元MCn-x+1至第n正常記憶體單元MCn與第(p+1)正常記憶體單元MCp+1至第(n-x)正常記憶體單元MCn-x之間。第一中央虛擬記憶體單元CMC1的閘極至第四中央虛擬記憶體單元CMC4的閘極可以分別耦接至第一中央虛擬字線CWL1至第四中央虛擬字線CWL4。
根據實施例，與源極選擇電晶體SST、源極側虛擬記憶體單元SMC1和SMC2、正常記憶體單元MC1至MCp以及第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2相對應的柱體可以包括兩個子柱體。例如，第一子柱體可以從襯底沿+Z方向延伸，而第二子柱體可以從第一子柱體沿+Z方向延伸。第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2可以設置在第一子柱體與第二子柱體接觸的區域中。由於設置有第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2，因此第一子柱體與第二子柱體接觸的區域的特性可以得到完善。
同樣地，與汲極選擇電晶體DST、汲極側虛擬記憶體單元DMC1和DMC2、正常記憶體單元MCp+1至MCn以及第三中央虛擬記憶體單元CMC3和第四中央虛擬記憶體單元CMC4相對應的柱體可以包括兩個 子柱體。例如，對應的柱體可以包括從襯底沿+Z方向延伸的第三子柱體以及從第三子柱體沿+Z方向延伸的第四子柱體。第三中央虛擬記憶體單元CMC3和第四中央虛擬記憶體單元CMC4可以設置在第三子柱體與第四子柱體接觸的區域中。由於設置有第三中央虛擬記憶體單元CMC3和第四中央虛擬記憶體單元CMC4，因此第三子柱體與第四子柱體接觸的區域可以得到完善。
根據實施例，記憶塊BLK1_2可以被劃分為多個子塊，並且可以以子塊為單位執行擦除操作。例如，單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的上正常記憶體單元(第一正常記憶體單元至第x正常記憶體單元以及第(n-x+1)正常記憶體單元至第n正常記憶體單元)可以被包括在一個子塊中，而單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的下正常記憶體單元(第(x+1)正常記憶體單元至第p正常記憶體單元以及第(p+1)正常記憶體單元至第(n-x)正常記憶體單元)可以被包括在另一個子塊中。第一中央虛擬記憶體單元CMC1至第四中央虛擬記憶體單元CMC4可以設置在兩個子塊彼此相鄰或接觸的區域中。由於設置有第一中央虛擬記憶體單元CMC1至第四中央虛擬記憶體單元CMC4，因此正常記憶體單元的可靠性可以得到完善。
然而，第一中央虛擬記憶體單元CMC1至第四中央虛擬記憶體單元CMC4的位置可以改變。
根據實施例，可以在對正常記憶體單元編程的同時執行對中央虛擬記憶體單元的編程。每當第一編程脈衝中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置第一中央虛擬字線CWL1 至第四中央虛擬字線CML4中的至少一個。
圖15是圖示圖2中所示的記憶塊BLK1至BLKz中的一個記憶塊(BLK1)的另一個實施例(BLK1_3)的電路圖。
參照圖15，第一記憶塊BLK1_3可以包括單元串CS11_3至CS1m_3和CS21_3至CS2m_3。
單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的每個可以包括源極選擇電晶體SST、源極側虛擬記憶體單元SMC1和SMC2、第一正常記憶體單元MC1至第n正常記憶體單元MCn、第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2、汲極側虛擬記憶體單元DMC1和DMC2以及汲極選擇電晶體DST。相比於圖4中所示的實施例，給此實施例中的每個單元串還可以提供第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2。
第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2可以串聯耦接在第一正常記憶體單元MC1至第y正常記憶體單元MCy與第(y+1)正常記憶體單元MCy+1至第n正常記憶體單元MCn之間，其中，y是小於n的自然數。第一中央虛擬記憶體單元CMC1的閘極和第二中央虛擬記憶體單元CMC2的閘極可以分別耦接至第一中央虛擬字線CWL1和第二中央虛擬字線CWL2。
根據實施例，與單個單元串相對應的柱體可以包括兩個子柱體。第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2可以設置在兩個子柱體彼此接觸的區域中。
根據實施例，記憶塊BLK1_3可以被劃分為多個子塊，並且 可以以子塊為單位來執行擦除操作。例如，單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的上正常記憶體單元(第(y+1)正常記憶體單元至第n正常記憶體單元)可以被包括在單個子塊中，而單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的下正常記憶體單元(第一正常記憶體單元至第y正常記憶體單元)可以被包括在另一個子塊中。第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2可以設置在兩個子塊彼此相鄰或接觸的區域中。
然而，第一中央虛擬記憶體單元CMC1和第二中央虛擬記憶體單元CMC2的位置可以改變。
根據實施例，可以在對正常記憶體單元編程的同時執行對中央虛擬記憶體單元的編程。每當第一編程脈衝中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置第一中央虛擬字線CWL1和第二中央虛擬字線CML2中的至少一個。
圖16是圖示包括圖1中所示的半導體記憶體裝置50的記憶體系統1000的方塊圖。
如圖16中所示，記憶體系統1000可以包括半導體記憶體裝置50和控制器1200。
半導體記憶體裝置50可以以與以上描述的方式相同的方式來配置和操作。因此，將省略對其的詳細描述。
控制器1200可以耦接至主機和半導體記憶體裝置50。控制器1200可以回應於主機的請求來存取半導體記憶體裝置50。例如，控制器1200可以控制半導體記憶體裝置50的讀取操作、編程操作、擦除操作及/ 或背景操作。控制器1200可以提供半導體記憶體裝置50與主機之間的介面。控制器1200可以被配置為驅動用於控制半導體記憶體裝置50的韌體。
控制器1200可以包括隨機存取記憶體(RAM)1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正塊1250。
RAM 1210可以用作處理單元1220的操作記憶體、半導體記憶體裝置50與主機之間的快取記憶體及/或半導體記憶體裝置50與主機之間的緩衝記憶體中的至少一種。
處理單元1220可以控制控制器1200的操作。主機介面1230可以包括用於在主機與控制器1200之間交換資料的協定。例如，控制器1200可以通過諸如通用串列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件互連(peripheral component interconnection，PCI)協定、PCI快速(PCI-express，PCI-E)協定、先進技術附件(advanced technology attachment，ATA)協定、串列ATA協定、平行ATA協定、小型電腦系統介面(small computer system interface，SCSI)協定、增強小型磁碟介面(enhanced small disk interface，ESDI)協定、整合式驅動電子器件(integrated drive electronics，IDE)協定、私人協定等的各種協定中的至少一種與主機通信。
記憶體介面1240可以與半導體記憶體裝置50介接。例如，記憶體介面可以包括反及(NAND)快閃記憶體介面或反或(NOR)快閃記憶體介面。
記憶體系統1000還可以包括錯誤校正塊1250。錯誤校正塊1250可以通過使用錯誤校正碼(ECC)來檢測並校正從半導體記憶體裝置50讀取的資料中的錯誤。
控制器1200和半導體記憶體裝置50可以被整合至一個半導體記憶體裝置中。例如，控制器1200和半導體記憶體裝置50可以被整合至單個半導體記憶體裝置中以形成記憶卡，諸如，PC卡(國際個人電腦記憶卡協會(PCMCIA))、緊湊型快閃卡(CF)、智慧媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快閃儲存裝置(UFS)等。
在另一個示例中，控制器1200和半導體記憶體裝置50可以被整合作為固態驅動器(SSD)。SSD可以包括用於將資料儲存在半導體記憶體中的儲存設備。當記憶體系統1000用作SSD時，可以顯著地改善耦接至記憶體系統1000的主機的操作速度。
在另一個示例中，記憶體系統1000可以用作諸如電腦、超級行動PC(UMPC)、工作站、上網本(net-book)、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航設備、黑盒子、數位相機、三維電視、數位錄音機、數位音訊播放器、數位圖像記錄器、數位圖像播放器、數位錄影機、數位視訊播放器、用於在無線環境中收發資訊的裝置、用於家用網路的裝置、用於電腦網路的裝置、用於遠端資訊處理網路的裝置、RFID裝置、用於計算系統的其他裝置等的各種電子裝置的若干元件中的一種。
根據實施例，半導體記憶體裝置50或記憶體系統1000可以使用各種類型的封裝來安裝。例如，可以使用諸如疊層式封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(plastic leaded chip carrier，PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾封裝式晶粒(die in Waffle pack)、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮型小外型封裝(SSOP)、薄型小外型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)和晶圓級處理堆疊封裝(WSP)等的封裝來安裝半導體記憶體裝置50和記憶體系統1000。
圖17是圖示在圖16中所示的記憶體系統1000的應用示例(記憶體系統2000)的方塊圖。
參照圖17，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括半導體記憶體晶片。半導體記憶體晶片可以被分組。
圖17圖示了通過單個公共通道與控制器2200通信的組。每個半導體記憶體晶片可以以與以上參照圖1描述的半導體記憶體裝置50基本上相同的方式來配置和操作。
每個組可以通過單個公共通道與控制器2200通信。控制器2200可以以與參照圖16描述的控制器1200相同的方式來配置，並且被配置為控制半導體記憶體裝置2100的多個記憶體晶片。
如圖17中所示，多個半導體記憶體晶片可以耦接至單個通道。然而，可以修改記憶體系統2000使得單個半導體記憶體晶片可以耦接至單個通道。
圖18是圖示具有以上參照圖17描述的記憶體系統2000的 計算系統3000的方塊圖。
參照圖18，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000可以通過系統匯流排3500電連接至中央處理單元3100、RAM 3200、使用者介面3300和電源3400。通過中央處理單元3100處理的資料可以被儲存在記憶體系統2000中。
在圖18中，半導體記憶體裝置2100可以通過控制器2200耦接至系統匯流排3500。然而，半導體記憶體裝置2100可以直接連接至系統匯流排3500。中央處理單元3100和RAM 3200可以執行控制器2200的功能。
如圖18中所示，可以提供參照圖17所描述的記憶體系統2000。然而，記憶體系統2000可以由圖16中所示的記憶體系統1000代替。在一些實施例中，計算系統3000可以包括以上分別參照圖16和圖17描述的記憶體系統1000和2000二者。
根據實施例，可以在正常記憶體單元被編程的同時編程虛擬記憶體單元。因此，不需要執行單獨的對虛擬記憶體單元的編程操作。因此，可以改善半導體記憶體裝置的性能。
根據實施例，提供了一種具有改進性能的半導體記憶體裝置及其操作方法。
S200‧‧‧步驟
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S300‧‧‧步驟
S310‧‧‧步驟
S320‧‧‧步驟
S330‧‧‧步驟

Claims (20)

  1. 一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括耦接至虛擬字線和正常字線的多個單元串，所述方法包括：通過將第一編程脈衝依序地施加至選中正常字線來對選中正常記憶體單元執行第一子編程操作；以及通過將具有比所述第一編程脈衝還高的電壓位準的第二編程脈衝依序地施加至所述選中正常字線來對所述選中正常記憶體單元執行第二子編程操作，其中，當所述第一編程脈衝被施加至所述選中正常字線時，所述第一編程脈衝被施加至所述虛擬字線中的至少一個虛擬字線。
  2. 如申請專利範圍第1項所述的方法，其中，每當所述第二編程脈衝中的每個第二編程脈衝被施加至所述選中正常字線時，將所述虛擬字線中的所述至少一個虛擬字線偏置為比所述第二編程脈衝低的編程通過脈衝。
  3. 如申請專利範圍第2項所述的方法，其中，每當所述第二編程脈衝中的每個第二編程脈衝被施加至所述選中正常字線時，將未選中正常字線偏置為所述編程通過脈衝。
  4. 如申請專利範圍第1項所述的方法，其中，每當所述第一編程脈衝中的每個第一編程脈衝被施加至所述選中正常字線時，將未選中正常字線偏置為比所述第一編程脈衝低的編程通過脈衝。
  5. 如申請專利範圍第1項所述的方法，其中，所述虛擬字線中的所述至少一個虛擬字線鄰近於所述選中正常字線。
  6. 如申請專利範圍第1項所述的方法，其中，所述選中正常字線鄰近 於所述正常字線中的至少一個正常字線。
  7. 如申請專利範圍第1項所述的方法，其中，通過第一階躍電壓來逐漸增大所述第一編程脈衝，所述第二編程脈衝之中的最低編程脈衝具有比所述第一編程脈衝之中的最高編程脈衝還高第二階躍電壓的電壓位準，以及所述第二階躍電壓低於所述第一階躍電壓。
  8. 如申請專利範圍第7項所述的方法，其中，通過所述第一階躍電壓來逐漸增大所述第二編程脈衝。
  9. 如申請專利範圍第1項所述的方法，其中，執行所述第一子編程操作包括：將所述第一編程脈衝中的一個第一編程脈衝施加至所述選中正常字線以執行所述第一子編程操作；通過將子驗證電壓施加至所述選中正常字線來對所述選中正常記憶體單元執行第一編程驗證來判斷所述選中正常記憶體單元是否對應於編程通過；以及重複所述第一子編程和所述第一編程驗證，直到所述選中正常記憶體單元對應於所述編程通過為止。
  10. 如申請專利範圍第9項所述的方法，其中，執行所述第二子編程操作包括：將所述第二編程脈衝中的一個第二編程脈衝施加至所述選中正常字線；通過將目標驗證電壓施加至所述選中正常字線來對所述選中正常記憶 體單元執行第二編程驗證來判斷所述選中正常記憶體單元是否對應於所述編程通過；以及重複所述第二子編程和所述第二編程驗證，直到所述選中正常記憶體單元對應於所述編程通過為止，其中，所述子驗證電壓低於所述目標驗證電壓。
  11. 如申請專利範圍第1項所述的方法，其中，所述多個單元串中的每個單元串包括：虛擬記憶體單元，耦接至所述虛擬字線；正常記憶體單元，耦接至所述正常字線；以及汲極選擇電晶體，耦接在所述虛擬記憶體單元與位元線之間，其中，所述汲極選擇電晶體、所述虛擬記憶體單元和所述正常記憶體單元串聯耦接。
  12. 如申請專利範圍第1項所述的方法，其中，所述多個單元串中的每個單元串包括：虛擬記憶體單元，耦接至所述虛擬字線；正常記憶體單元，耦接至所述正常字線；以及源極選擇電晶體，耦接在所述虛擬記憶體單元與公共源極線之間，其中，所述源極選擇電晶體、所述虛擬記憶體單元和所述正常記憶體單元串聯耦接。
  13. 如申請專利範圍第1項所述的方法，其中，所述正常字線被劃分為第一正常字線和第二正常字線，以及其中，所述多個單元串中的每個單元串包括： 第一正常記憶體單元和第二正常記憶體單元，所述第一正常記憶體單元耦接至所述第一正常字線，所述第二正常記憶體單元耦接至所述第二正常字線；管道電晶體，耦接至管線；以及虛擬記憶體單元，耦接至所述虛擬字線，其中，所述虛擬記憶體單元之中的第一虛擬記憶體單元耦接在所述第一正常記憶體單元與所述管道電晶體之間，以及所述虛擬記憶體單元之中的第二虛擬記憶體單元耦接在所述第二正常記憶體單元與所述管道電晶體之間。
  14. 如申請專利範圍第1項所述的方法，其中，所述多個單元串中的每個單元串包括：第一正常記憶體單元，耦接至第一正常字線；第二正常記憶體單元，耦接至第二正常字線；以及虛擬記憶體單元，耦接至所述虛擬字線，其中，所述虛擬記憶體單元中的至少一個虛擬記憶體單元耦接在所述第一正常記憶體單元與所述第二正常記憶體單元之間。
  15. 一種操作半導體記憶體裝置的方法，所述半導體記憶體裝置包括耦接至虛擬字線和正常字線的多個單元串，所述方法包括：將第一編程脈衝共同地施加至選中正常字線和所述虛擬字線，直到選中正常記憶體單元對應於第一編程通過為止；以及將第二編程脈衝施加至所述選中正常字線，直到所述選中正常記憶體單元對應於第二編程通過為止， 其中，使用子驗證電壓來判斷所述選中正常記憶體單元是否對應於所述第一編程通過，以及使用比所述子驗證電壓大的目標驗證電壓來判斷所述選中正常記憶體單元是否對應於所述第二編程通過。
  16. 如申請專利範圍第15項所述的方法，其中，每當所述第二編程脈衝中的每個第二編程脈衝被施加至所述選中正常字線時，將所述虛擬字線偏置為比所述第二編程脈衝低的編程通過脈衝。
  17. 如申請專利範圍第16項所述的方法，其中，每當所述第二編程脈衝中的每個第二編程脈衝被施加至所述選中正常字線時，將未選中正常字線偏置為所述編程通過脈衝。
  18. 如申請專利範圍第15項所述的方法，其中，每當所述第一編程脈衝中的每個第一編程脈衝被施加至所述選中正常字線和所述虛擬字線時，將未選中正常字線偏置為比所述第一編程脈衝低的編程通過脈衝。
  19. 一種半導體記憶體裝置，包括：記憶體單元陣列，包括耦接至虛擬字線的虛擬記憶體單元以及耦接至正常字線的正常記憶體單元；以及週邊電路，在編程操作期間，通過將第一編程脈衝施加至選中正常字線來對選中正常記憶體單元執行第一子編程，以及通過將第二編程脈衝施加至所述選中正常字線來對所述選中正常記憶體單元執行第二子編程，其中，當所述第一編程脈衝被施加至所述選中正常字線時，所述週邊電路施加所述第一編程脈衝至選中虛擬字線。
  20. 如申請專利範圍第19項所述的半導體記憶體裝置，其中，在所述 第二子編程中的每個第二子編程期間，所述週邊電路以與所述正常字線之中的未選中正常字線相同的方式來控制所述選中虛擬字線的電壓。
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