CN113345485B - 非易失性存储装置、***及其编程操作方法 - Google Patents

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Abstract

本申请提供了一种非易失性存储装置、***及其编程操作方法。非易失性存储装置包括多个存储串、多条虚设字线以及多条选择线，每条虚设字线与多个存储串上的多个虚设存储单元连接，每条选择线与多个存储串上的多个选择晶体管连接，该方法包括编程执行阶段，其中，在编程执行阶段，将编程电压施加至多条虚设字线中的与选择线相邻的第一虚设字线，以对与第一虚设字线相连接的多个虚设存储单元编程。该非易失性存储装置、***及其编程操作方法，可使被编程的虚设存储单元的阈值电压分布状态具有较好的一致性。此外，还可以缩短虚设存储单元的编程时间，从而提高编程效率。

Description

非易失性存储装置、***及其编程操作方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及非易失性存储装置、***及其操作方法。
背景技术
非易失性存储装置能够在断电后仍保留存储于其中的数据，并且广泛应用于计算机、蜂窝电话、智能手机、个人数字助理及其它电子设备***。具有三维堆叠存储单元的非易失性存储装置能够提高存储数据的集成度。
随着半导体制程逐渐减小，高集成度加剧了在编程期间非易失性存储装置中的存储单元之间的不期望的耦合和干扰，从而降低了数据可靠性。当希望对选择的虚设字线上的一个选择的虚设存储单元进行编程而不对同一虚设字线上和其它虚设字线上的其它虚设存储单元编程时，会发生编程干扰。当将编程电压施加到选择的虚设字线时，该编程电压不仅施加到选择的虚设存储单元，而且还施加到沿着同一虚设字线的未选择的虚设存储单元。
采用现有的编程操作方法，会导致与选择的虚设存储单元与同一虚设字线相连接的多个未选择的虚设存储单元的阈值电压无法达到理想的分布状态，尤其对于靠近选择晶体管的虚设存储单元。因而，如何改善虚设存储单元的编程干扰问题是本领域技术人员亟待解决的技术问题之一。
发明内容
本申请一方面提供了一种非易失性存储装置的编程操作方法。该非易失性存储装置包括多个存储串、多条虚设字线以及多条选择线，每条虚设字线与多个存储串上的多个虚设存储单元连接，每条选择线与多个存储串上的多个选择晶体管连接，该方法包括编程执行阶段，其中，在编程执行阶段，将编程电压施加至多条虚设字线中的与选择线相邻的第一虚设字线，以对与第一虚设字线相连接的多个虚设存储单元编程。
在一些实施方式中，多个选择晶体管包括多个顶部选择晶体管和多个底部选择晶体管，多条选择线包括多条顶部选择线和多条底部选择线，每条顶部选择线与在第一方向上排列的多个存储串上的顶部选择晶体管连接，每条底部选择线与多个存储串上的多个底部选择晶体管连接，该方法还可包括编程预备阶段，其中，在编程预备阶段和编程执行阶段，将导通电压施加至与多个虚设存储单元相对应的顶部选择线，并将截止电压施加至与多个虚设存储单元相对应的底部选择线，使得至少部分虚设存储单元所在的存储串处于浮置状态。
在一些实施方式中，该方法还可包括：在编程执行阶段，将偏置电压施加至多个虚设存储单元相对应的未施加编程电压的第二虚设字线，其中，偏置电压小于编程电压。
在一些实施方式中，该方法还可包括：在编程执行阶段的第一时间节点之后，将偏置电压施加至第二虚设字线；以及在编程执行阶段的第二时间节点之后，将编程电压施加至第一虚设字线，其中，第一时间节点早于第二时间节点。
在一些实施方式中，该方法还可包括：在第一时间节点至第二时间节点之间，将偏置电压施加至第一虚设字线。
在一些实施方式中，该非易失性存储装置还包括多条位线，在第二方向上排列的多个存储串上的顶部选择晶体管连接至同一位线，其中，第一方向与第二方向相互垂直，该方法还可包括：在编程执行阶段，将接地电压施加至多条位线中的第一位线，其中，第一位线与多个虚设存储单元相对应。
在一些实施方式中，该方法还可包括：在编程预备阶段，将预充电电压施加至第一位线。
在一些实施方式中，编程执行阶段还可包括：在编程执行阶段，将编程截止电压施加至第一位线。
在一些实施方式中，第一虚设字线可与顶部选择线相邻。
本申请另一方面提供了一种非易失性存储装置。该非易失性存储装置包括：多个存储串、多条虚设字线、多条选择线以及***电路，其中，每条虚设字线与多个存储串上的多个虚设存储单元连接，每条选择线与多个存储串上的多个选择晶体管连接，***电路被配置为在编程执行阶段执行编程操作，其中，***电路还被配置为：在编程执行阶段，将编程电压施加至多条虚设字线中的与选择线相邻的第一虚设字线，以对与第一虚设字线相连接的多个虚设存储单元编程。
在一些实施方式中，多个选择晶体管包括多个顶部选择晶体管和多个底部选择晶体管，多条选择线包括多条顶部选择线和多条底部选择线，每条顶部选择线与在第一方向上排列的多个存储串上的顶部选择晶体管连接，每条底部选择线与多个存储串上的多个底部选择晶体管连接，***电路还可被配置为在编程预备阶段执行编程操作，其中，在编程预备阶段和编程执行阶段，将导通电压施加至与多个虚设存储单元相对应的顶部选择线，并将截止电压施加至与多个虚设存储单元相对应的底部选择线。
在一些实施方式中，***电路还可被配置为：在编程执行阶段，将偏置电压施加至多个虚设存储单元相对应的未施加编程电压的第二虚设字线，其中，偏置电压小于编程电压。
在一些实施方式中，***电路还可被配置为：在编程执行阶段的第一时间节点之后，将偏置电压施加至第二虚设字线；以及在编程执行阶段的第二时间节点之后，将编程电压施加至第一虚设字线，其中，第一时间节点早于第二时间节点。
在一些实施方式中，***电路还可被配置为：在第一时间节点至第二时间节点之间，将偏置电压施加至第一虚设字线。
在一些实施方式中，存储装置还包括多条位线，在第二方向上排列的多个存储串上的顶部选择晶体管连接至同一位线，其中，第一方向与第二方向相互垂直，***电路还可被配置为：在编程执行阶段，将接地电压施加至多条位线中的第一位线，其中，第一位线与多个虚设存储单元相对应。
在一些实施方式中，***电路还可被配置为：在编程预备阶段，将预充电电压施加至第一位线。
在一些实施方式中，***电路还可被配置为：在编程执行阶段，将编程截止电压施加至第一位线。
在一些实施方式中，第一虚设字线可与顶部选择线相邻。
本申请另一方面还提供了一种非易失性存储***。该非易失性存储***包括：如上文中任意实施方式所描述的非易失性存储装置；以及控制器，用于控制该非易失性存储装置执行如上文中任意实施方式所描述的编程操作方法。
根据本申请提供的非易失性存储装置、***及其编程操作方法，通过对第一虚设字线相连接的多个虚设存储单元在一次编程操作过程中进行编程，可避免或改善多次编程操作过程中与同一虚设字线相连接的虚设存储单元由于热电子注入(HCI)或者栅致漏极泄露(GIDL)电流引起的编程干扰(program disturb)问题。同时，可使编程后的多个虚设存储单元的阈值电压分布状态具有较好的一致性。此外，还可以缩短虚设存储单元的编程时间，从而提高编程效率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的非易失性存储装置的框图；
图2是根据本申请实施方式的存储块的等效电路图；
图3是根据图2示出的存储块的一部分的等效电路图；
图4是根据本申请实施方式的非易失性存储装置的操作方法的流程图；
图5A是根据本申请实施方式的非易失性存储装置的操作方法的电压波形图；
图5B是采用本申请实施方式的编程操作后的虚设存储单元的阈值电压分布图；
图6A是现有的非易失性存储装置的编程操作方法的电压波形图；
图6B是采用现有的编程操作方法后的虚设存储单元阈值电压分布图；以及
图7是根据本申请实施方式的非易失性存储***的框图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
图1是根据本申请实施方式的非易失性存储装置100的框图。如图1所示，非易失性存储装置100可包括存储单元阵列110和***电路120。***电路120可包括地址解码器121、页缓冲器122、控制逻辑电路123、I/O电路124以及电压产生器125。
存储单元阵列110可通过诸如字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL与地址解码器121连接，通过例如位线BL与页缓冲器122连接。存储单元阵列110可包括多个存储块BLK1～BLKz，每个存储块可包括多个页(Page)。示例性地，非易失性存储装置100以存储块BLK为单位执行擦除操作，以页为单位执行编程操作或读取操作。
地址解码器121可响应于控制逻辑电路123而控制与存储单元阵列连接的字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL。换言之，地址解码器121可接收来自控制逻辑电路123的地址ADDR并对其进行解码，并根据解码后的地址ADDR选择存储单元阵列110中多个存储块BLK1～BLKz中的一个，进一步地，可选择所选择的存储块中的多个页中的一个。每条字线WL可用于控制一个页。地址解码器121可将字线WL所需的电压从电压产生器125提供至所选择的存储块BLK中选择的字线WL。示例性地，在编程操作中，地址解码器121可将编程电压Vpgm提供至选择的虚设字线DWL，使得选择的虚设字线DWL对应的虚设存储单元被编程。
页缓冲器122可根据操作模式而作为写入驱动器或读出放大器。示例性地，在编程操作中，页缓冲器122可向存储单元阵列110的位线BL提供与需要编程的数据DATA相对应的位线电压。数据DATA可为需要编程的多位数据。在读取操作中，页缓冲器122可通过位线BL感测存储于所选择的存储单元中的数据，并将感测到的数据DATA输出至I/O电路124。页缓冲器122可包括分别连接至位线BL的多个页缓冲器。
控制逻辑电路123可响应于来自I/O电路124的命令CMD(例如编程命令和读取命令)和地址ADDR来控制地址解码器121、页缓冲器122以及电压产生器125。此外，控制逻辑电路123可控制非易失性存储装置100通过多步方法执行编程操作。多步方法可多次执行编程操作以配置期望的编程状态，并且可包括预/主编程方法、重编程方法、影子编程方法等。
电压产生器125可在控制逻辑电路123的控制下生成将要提供给包括字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL所需的电压。示例性地，提供给虚设字线DWL的电压可包括编程电压Vpgm和偏置电压Vbias。
本领域技术人员应理解的是，本申请中所描述的地址解码器121、页缓冲器122、控制逻辑电路123、电压产生器125执行的操作可由处理电路执行。其中，处理电路可包括但不限于逻辑电路的硬件或者执行软件的处理器的硬件/软件组合。
本申请提供了一种***电路120对虚设存储单元执行编程操作的方法。具体地，***电路120将编程电压Vpgm在编程执行阶段施加至多条虚设字线DWL中的与选择线TSL/BSL相邻的第一虚设字线，以对与第一虚设字线相连接的多个虚设存储单元执行编程操作。
根据本申请提供的编程操作方法，通过对第一虚设字线相连接的多个虚设存储单元在一次编程操作过程中进行编程，可避免或改善多次编程操作过程中与同一虚设字线相连接的虚设存储单元由于热电子注入(HCI)或者栅致漏极泄露(GIDL)电流引起的编程干扰(program disturb)问题。同时，可使编程后的虚设存储单元的阈值电压分布状态具有较好的一致性。此外，还可以缩短虚设存储单元的编程时间，从而提高编程效率。
图2是根据本申请实施方式的存储块BLK1的等效电路图。存储块BLK1可与存储单元阵列110中其它的存储块BLK2～BLKz相同或者相似，因而，本申请以存储块BLK1作为示例对其进行详细地说明。
如图2所示，存储块BLK1包括多个存储串MS11～MSnm。存储串MS11～Mnm可在xy平面上二维阵列布置。每个存储串MS可沿z轴方向延伸，并且可依次包括源极端和漏极端彼此串联连接的顶部选择晶体管TST、顶部虚设存储单元T-DMC、存储单元MC、底部虚设存储单元B-DMC以及底部选择晶体管BST。其中，每个存储串MS上的选择晶体管TST/BST、虚设存储单元T-DMC/B-DMC以及存储单元MC的数量本申请对此不做具体的限定。虚设存储单元T-DMC/B-DMC和存储单元MC可为电荷捕获型MOS晶体管，能够利用隧穿效应改变其阈值电压，从而使存储单元MC和/或虚设存储单元T-DMC/B-DMC的处于不同的存储状态。选择晶体管TST/BST可为常规的MOS晶体管或者电荷捕获型MOS晶体管，本申请对此不做具体的限定。此外，由于顶部虚设存储单元T-DMC与底部虚设存储单元B-DMC的连接方法相同，本申请中图2省略了底部虚设存储单元B-DMC以及对应的结构的编号描述。
存储块BLK1上的多个存储串MS11～MSnm可与公共源极线CSL连接。具体地，多个存储串MS11～MSnm中的位于端部的多个底部选择晶体管BST1的源极端可连接至公共源极线CSL。
多个存储串MS11～MSnm中的位于距离公共源极线CSL相同高度或相似高度的存储单元MC1～MCk的栅极端可连接至相同的字线WL1～WLk。根据上述结构的描述，连接至相同的字线WL以被能够同时编程的存储单元MC可以构成一个页，并且一个存储块BLK可包括多个页。相似地，多个存储串MS11～MSnm中的位于距离公共源极线CSL相同高度或相似高度的虚设存储单元T-DMC/B-DMC的栅极端可连接至相同的虚设字线T-DWL/B-DML。
在y轴方向上排列的多个存储串(例如MS11至MS1m)中的位于距离公共源极线CSL相同高度或相似高度的顶部选择晶体管TST(例如TST2)的栅极端可连接至相同的顶部选择线TSL21。相似地，在y轴方向上排列的多个存储串(例如MS11至MS1m)中的位于距离公共源极线CSL相同高度或相似高度的底部选择晶体管BST的栅极端可连接至相同的底部选择线BSL。作为一种选择，如图2所示，位于距离公共源极线CSL相同高度或相似高度的多个底部选择线BSL可彼此连接。换言之，与字线WL和虚设字线DWL相似，多个存储串MS11～MSnm中的位于距离公共源极线CSL相同高度或相似高度的底部晶体管BST(例如BST2)的栅极端可连接至相同的底部选择线BSL2。
存储块BLK1上的多个存储串MS11～MSnm可与多个位线BL1～BLm连接。具体地，在x轴方向上排列的多个存储串(例如MS11至MSn1)中的位于距离公共源极线CSL相同高度或相似高度的，且位于端部的顶部选择晶体管TST1的漏极端可连接至相同的位线BL1。
根据如上文中所描述的结构，位线BL的延伸方向可与顶部选择线TSL的延伸方向相互垂直。
图3是根据图2示出的存储块BLK1的一部分的等效电路图。图3示出了连接至相同的位线BL1的多个存储串MS11～MS16。存储串MS11～MS16中的顶部选择晶体管TST2的栅极端可分别连接至顶部选择线TSL21～TSL26，存储串MS12～MS16中的顶部选择晶体管TST1的栅极端可分别连接至顶部选择线TSL11～TSL16。下面将结合附图对存储串MS11～MS16中的靠近顶部选择晶体管TST2(顶部选择线TSL21～TSL26)的虚设存储单元T-DMC1执行编程操作进行详细地说明。
图4是根据本申请实施方式的非易失性存储装置的操作方法流程图。如图4所示，本申请实施方式提供的编程操作方法1000可对多个不同的存储串中的同一虚设字线连接的多个虚设存储单元在一次编程操作过程中进行编程，从而可避免或改善采用多次编程操作方式时与虚设字线相连接的虚设存储单元之间由于HCI或者GIDL电流引起的编程干扰问题。
图5A是本申请实施方式的非易失性存储装置的编程操作方法1000的电压波形图。图5A示出的编程操作电压波形图可由图3示出的非易失性存储装置100的一部分执行。
当将存储串MS11～MS16中的虚设存储单元T-DMC1作为将要被进行编程的虚设存储单元时，顶部选择晶体管TST2对应的顶部选择线TSL21～TSL26以及顶部选择晶体管TST1对应的顶部选择线TSL11～TSL16可作为选择的顶部选择线。虚设存储单元T-DMC1对应的虚设字线DWL1可作为第一虚设字线。虚设存储单元T-DMC2～T-DMC4对应的虚设字线DWL2～DWL4可作为第二虚设字线。底部选择晶体管BST2对应的底部选择线BSL2以及底部选择晶体管BST1对应的底部选择线BSL1可作为选择的底部选择线。位线BL1可作为第一位线。
在编程预备阶段的时间节点t0，选择的顶部选择线TSL21～TSL26和TSL11～TSL16、第一虚设字线DWL1、第二虚设字线DWL2～DWL4、底部选择线BSL1和BSL2处于其各自的基准电压状态。可将接地电压Vss施加至第一虚设字线DWL1和第二虚设字线DWL2～DWL4，并可将截止电压例如接地电压Vss施加至底部选择线BSL1和BSL2。选择的顶部选择线TSL21～TSL26和TSL11～TSL16以及第一位线BL1可保持基准电压。
在编程预备阶段的时间节点t1,可将导通电压Vtsl施加至选择的顶部选择线TSL21～TSL26和TSL11～TSL16，导通电压Vtsl可例如为2.8V。同时，可将预充电电压Vpre施加至第一位线BL1。第一虚设字线DWL1、第二虚设字线DWL2～DWL4以及底部选择线BSL1和BSL2可保持接地电压Vss。
在上述电压条件下，顶部选择晶体管TST1和TST2可处于导通状态，从而使顶部选择晶体管TST1和TST2与第一位线BL1电连接。底部选择晶体管BST1和BST2可处于关断状态，从而使顶部选择晶体管TST1和TST2或者底部选择晶体管BST1和BST2所在的存储串MS11～MS16处于浮置状态。换言之，可使待编程的虚设存储单元T-DMC1所在的存储串MS11～MS16处于浮置状态。并且，当第一位线BL1被施加至预充电电压Vpre时，可以减轻存储串MS11～MS16引入来自第一位线BL1的载流子。
在编程预备阶段的时间节点t2，可将接地电压Vss施加至第一位线BL1。选择的顶部选择线TSL21～TSL26和TSL11～TSL16、第一虚设字DWL1、第二虚设字线DWL2～DWL4、底部选择线BSL1和BSL2保持其各自的电压。
在编程执行阶段的时间节点t3，可将偏置电压Vbias施加至第一虚设字线DWL1和第二虚设字线DWL2～DWL4，偏置电压Vbias可例如为9V。选择的顶部选择线TSL21～TSL26和TSL11～TSL16、底部选择线BSL1和BSL2以及第一位线BL1可保持各自的电压。
在编程执行阶段的时间节点t4，可将编程电压Vpgm施加至第一虚设字线DWL1，编程电压Vpgm可例如为15V。选择的顶部选择线TSL21～TSL26和TSL11～TSL16、第二虚设字线DWL2～DWL4、底部选择线BSL1和BSL2以及第一位线BL1可保持各自的电压。
在上述电压条件下，由于存储串MS11～MS16中的顶部选择晶体管TST1和TST2均处于导通状态，可使存储串MS11～MS16与第一位线BL1电连接。同时，在第一虚设字线DWL1被施加为编程电压Vpgm的条件下，与第一虚设字线DWL1相连接的存储串MS11～MS16中的虚设存储单元T-DMC1可被在本次编程过程中被编程，从而可使存储串MS11～MS16中被编程后的虚设存储单元T-DMC1的阈值电压Vth分布状态具有一致性较好的特点。此外，在存储串MS11～MS16中的第一虚设字线DWL1被施加为编程电压Vpgm时，将存储串MS11～MS16中的第二虚设字线DWL2～DWL4施加为偏置电压Vbias，可避免或改善存储串MS11～MS16中与第二虚设字线DWL2～DWL4连接的多个虚设存储单元T-DMC2～T-DMC4产生编程干扰的问题。
在一些实施方式中，在编程执行阶段的时间节点t5，可将编程截止电压Vpgmco施加至第一位线BL1。编程截止电压Vpgmco可使虚设存储单元T-DMC1在达到预定的存储状态时，使虚设存储单元T-DMC1的停止被编程。
在编程执行阶段，当存储串MS11～MS16中的虚设存储单元T-DMC1达到预定的存储状态后，选择的顶部选择线TSL21～TSL26和TSL11～TSL16、第一虚设字线DWL1、第二虚设字线DWL2～DWL4、底部选择线BSL1和BSL2以及第一位线BL1在时间节点t6恢复为各自的基准电压。
图5B是采用本申请实施方式的编程操作方法1000后的虚设存储单元的阈值电压Vth分布图。如图5B所示，采用本申请实施方式的编程操作方法1000可使与存储串MS11～MS16中靠近顶部选择晶体管TST2的虚设存储单元T-DMC1的阈值电压Vth分布一致性较好，从而有利于对存储串MS11～MS16中的虚设存储单元T-DMC1的控制。
图6A是现有的非易失性存储装置的编程操作方法的电压波形图。图6B是采用现有的编程操作方法1000后的虚设存储单元的阈值电压Vth分布图。现有的编程操作方法与本申请实施方式的编程操作方法1000相比不同之处在于，当将存储串MS11～MS16中的虚设存储单元T-DMC1作为将要被编程的虚设存储单元时，现有的编程操作方法通过对存储串MS11～MS16中的虚设存储单元T-DMC1依次进行编程操作而实现。
具体地，当第一次编程操作时，存储串MS11中的虚设存储单元T-DMC1作为将要被编程的虚设存储单元，并且作为被选择的虚设存储单元。相应地，存储串MS11中的顶部选择晶体管TST2对应的顶部选择线TSL21以及顶部选择晶体管TST1对应的顶部选择线TSL11可作为选择的顶部选择线。存储串MS12～MS16中的顶部选择晶体管TST2对应的顶部选择线TSL22～TSL26以及顶部选择晶体管TST1对应的顶部选择线TSL12～TSL16可作为未选择的顶部选择线。存储串MS11中的虚设存储单元T-DMC1对应的虚设字线DWL1可作为第一虚设字线。存储串MS11中的虚设存储单元T-DMC1～T-DMC4对应的虚设字线管DWL2～DWL4可作为第二虚设字线。存储串MS11中的底部选择晶体管BST2对应的底部选择线BSL2以及底部选择晶体管BST1对应的底部选择线BSL1可作为底部选择线。位线BL1可作为第一位线。
如图6A所示，当对存储串MS11中的虚设存储单元T-DMC1执行编程操作时，在编程预备阶段的时间节点t0，将截止电压例如接地电压Vss施加至未选择的顶部选择线TSL22～TSL26和TSL12～TSL16，并且未选择的顶部选择线TSL22～TSL26和TSL12～TSL16在编程预备阶段和编程执行阶段保持该接地电压Vss直至在编程执行阶段的时间节点t6恢复为其基准电压。现有的编程操作方法与本申请实施方式的编程操作方法1000的选择的顶部选择线、第一虚设字线、第二虚设字线、底部选择线以及第一位线的电压条件在编程预备阶段至编程执行阶段均相同，本申请对此不再赘述。
在上述电压条件下，选择的顶部选择线TSL21和TSL11对应的存储串MS11中的顶部选择晶体管TST2和TST1处于导通状态，可使存储串MS11与第一位线BL1电连接。同时，在第一虚设字线DWL1施加编程电压Vpgm的条件下，存储串MS11中的虚设存储单元T-DMC1被编程。然而，尽管未选择的顶部选择线TSL22～TSL26和TSL12～TSL16对应的存储串MS12～MS16中的顶部选择晶体管TST2和TST1处于关断状态，但是与第一虚设字线DWL1相连接的且位于存储串MS12～MS16中的虚设存储单元T-DMC1会由于HCI和GIDL电流的影响使MS12～MS16中的虚设存储单元T-DMC1受到编程干扰。
进一步地，由于采用多次编程操作使存储串MS11～MS16中的虚设存储单元T-DMC1被编程。每一次对选择的虚设存储单元T-DWC1执行编程操作时，均会使未选择的虚设存储单元T-DWC1受到编程干扰，从而使对存储串MS11～MS16中的虚设存储单元T-DWC1均执行编程操作后，存储串MS11～MS16中的虚设存储单元T-DWC1的阈值电压Vth呈现不一致的分布状态(如图6B所示)，从而不利于对编程后的虚设存储单元T-DWC1的控制。此外，现有的编程操作方法编程速度较慢。因而，如上文所述，本申请实施方式的编程操作方法1000可至少部分解决现有的编程操作方法存在的上述技术问题。
本领域技术人员应理解的是，尽管本申请实施方式详细地描述了对与顶部选择晶体管相邻的虚设存储单元的编程操作方法以及执行该编程操作方法的电压条件，然而本申请的实施方式不限于此。示例性地，当在y轴方向上排列的多个底部选择晶体管与独立的底部选择线连接时，本申请实施方式的编程操作方法可对与底部选择晶体管相邻的多个虚设存储单元在一次编程操作过程中进行编程。
此外，对于选择线相邻的多个虚设存储单元执行编程操作时的电压条件，本申请的实施方式也不限于此。与本申请实施方式提供的编程操作电压条件不同的是，还可使底部选择晶体管导通并使顶部选择晶体管关断，从而使存储串与靠近底部选择晶体管的公共源极线形成电连接。
图7是根据本申请实施方式的非易失性存储***2000的框图。如图7所示，非易失性存储***2000包括非易失性存储装置100和控制器200。
存储装置100可与上文中任意实施方式的所描述的非易失性存储装置相同，本申请对此不再赘述。
控制器200可通过通道CH控制存储装置100，并且存储装置100可响应于来自主机300的请求基于控制器200的控制而执行操作。存储装置100可通过通道CH从控制器200接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，存储装置100可对由地址选择的区域执行与命令相对应的内部操作。更具体地，控制器200通过通道CH发送执行上文中任意实施方式的所描述的编程操作方法1000的命令以及地址ADDR，使存储装置100执行该编程操作方法1000。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (21)

1.非易失性存储装置的编程操作方法，所述非易失性存储装置包括多个存储串、多条虚设字线以及多条选择线，每条虚设字线与所述多个存储串上的多个虚设存储单元连接，每条选择线与所述多个存储串中在第一方向上排列的部分存储串上的部分选择晶体管连接，其特征在于，所述方法包括：
将编程电压施加至所述多条虚设字线中的与所述选择线相邻的第一虚设字线，以对所述第一虚设字线相连接的多个虚设存储单元编程；以及
将导通电压施加至与所述多个虚设存储单元相对应的选择线。
2.根据权利要求1所述的编程操作方法，其特征在于，所述多条选择线包括多条顶部选择线和多条底部选择线，每条顶部选择线与所述多个存储串中在所述第一方向上排列的部分存储串上的部分顶部选择晶体管连接，每条底部选择线与所述多个存储串上的多个底部选择晶体管连接，所述方法包括编程预备阶段和编程执行阶段，其中，
在所述编程预备阶段和所述编程执行阶段，将所述导通电压施加至与所述多个虚设存储单元相对应的顶部选择线，并将截止电压施加至与所述多个虚设存储单元相对应的底部选择线。
3.根据权利要求2所述的编程操作方法，其特征在于，所述方法还包括：
在所述编程执行阶段，将偏置电压施加至所述多个虚设存储单元相对应的未施加所述编程电压的第二虚设字线，其中，所述偏置电压小于所述编程电压。
4.根据权利要求3所述的编程操作方法，其特征在于，所述方法还包括：
在所述编程执行阶段的第一时间节点之后，将所述偏置电压施加至所述第二虚设字线；以及
在所述编程执行阶段的第二时间节点之后，将所述编程电压施加至所述第一虚设字线，其中，所述第一时间节点早于所述第二时间节点。
5.根据权利要求4所述的编程操作方法，其特征在于，所述方法还包括：
在所述第一时间节点至所述第二时间节点之间，将所述偏置电压施加至所述第一虚设字线。
6.根据权利要求5所述的编程操作方法，其特征在于，所述非易失性存储装置还包括多条位线，在第二方向上排列的多个存储串上的顶部选择晶体管连接至同一位线，其中，所述第一方向与所述第二方向相互垂直，所述方法还包括：
在所述编程执行阶段，将接地电压施加至所述多条位线中的第一位线，其中，所述第一位线与所述多个虚设存储单元相对应。
7.根据权利要求6所述的编程操作方法，其特征在于，所述方法还包括：
在所述编程预备阶段，将预充电电压施加至所述第一位线。
8.根据权利要求6所述的编程操作方法，其特征在于，所述方法还包括：
在所述编程执行阶段起始的预定时间段之后，将编程截止电压施加至所述第一位线。
9.根据权利要求2至8中任一项所述的编程操作方法，其特征在于，所述第一虚设字线与所述顶部选择线相邻。
10.根据权利要求1至8中任一项所述的编程操作方法，其特征在于，所述非易失性存储装置包括多个存储块，所述多个存储串位于同一存储块中，并且所述多个存储串为所述存储块中全部的存储串。
11.非易失性存储装置，包括：多个存储串、多条虚设字线、多条选择线以及***电路，其中，每条虚设字线与所述多个存储串上的多个虚设存储单元连接，每条选择线与所述多个存储串中在第一方向上排列的部分存储串上的部分选择晶体管连接，其特征在于，
所述***电路被配置为：
将编程电压施加至所述多条虚设字线中的与所述选择线相邻的第一虚设字线，以对与所述第一虚设字线相连接的多个虚设存储单元编程；以及
将导通电压施加至与所述多个虚设存储单元相对应的选择线。
12.根据权利要求11所述的存储装置，其特征在于，所述多条选择线包括多条顶部选择线和多条底部选择线，每条顶部选择线与所述多个存储串中在所述第一方向上排列的部分存储串上的部分顶部选择晶体管连接，每条底部选择线与所述多个存储串上的多个底部选择晶体管连接，所述***电路还被配置为：在编程预备阶段和编程执行阶段执行编程操作，其中，
在所述编程预备阶段和所述编程执行阶段，将所述导通电压施加至与所述多个虚设存储单元相对应的顶部选择线，并将截止电压施加至与所述多个虚设存储单元相对应的底部选择线。
13.根据权利要求12所述的存储装置，其特征在于，所述***电路还被配置为：
在所述编程执行阶段，将偏置电压施加至所述多个虚设存储单元相对应的未施加所述编程电压的第二虚设字线，其中，所述偏置电压小于所述编程电压。
14.根据权利要求13所述的存储装置，其特征在于，所述***电路还被配置为：
在所述编程执行阶段的第一时间节点之后，将所述偏置电压施加至所述第二虚设字线；以及
在所述编程执行阶段的第二时间节点之后，将所述编程电压施加至所述第一虚设字线，其中，所述第一时间节点早于所述第二时间节点。
15.根据权利要求14所述的存储装置，其特征在于，所述***电路还被配置为：
在所述第一时间节点至所述第二时间节点之间，将所述偏置电压施加至所述第一虚设字线。
16.根据权利要求15所述的存储装置，其特征在于，所述存储装置还包括多条位线，在第二方向上排列的多个存储串上的顶部选择晶体管连接至同一位线，其中，所述第一方向与所述第二方向相互垂直，所述***电路还被配置为：
在所述编程执行阶段，将接地电压施加至所述多条位线中的第一位线，其中，所述第一位线与所述多个虚设存储单元相对应。
17.根据权利要求16所述的存储装置，其特征在于，所述***电路被配置：
在所述编程预备阶段，将预充电电压施加至所述第一位线。
18.根据权利要求16所述的存储装置，其特征在于，所述***电路还被配置为：
在所述编程执行阶段起始的预定时间段之后，将编程截止电压施加至所述第一位线。
19.根据权利要求12至18中任一项所述的存储装置，其特征在于，所述第一虚设字线与所述顶部选择线相邻。
20.根据权利要求12至18中任一项所述的存储装置，其特征在于，所述非易失性存储装置包括多个存储块，所述多个存储串位于同一存储块中，并且所述多个存储串为所述存储块中全部的存储串。
21.非易失性存储***，其特征在于，包括：
如权利要求11至20任一项所述的非易失性存储装置；以及
控制器，用于控制所述非易失性存储装置执行如权利要求1至10中任一项的编程操作方法。
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