KR102210328B1 - 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

Abstract

불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법이 개시된다. 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작방법은, 프로그램될 제1 셀에 연결된 제1 워드라인으로 제1 전압을 인가하고, 비프로그램될 제2 셀에 연결된 제2 워드라인으로 제2 전압을 인가하는 단계와, 상기 제1 전압을 제1 레벨로 상승하는 단계와, 상기 제1 전압이 제1 레벨로 상승한 이후에, 상기 제2 전압을 상승하는 단계 및 상기 제1 전압을 제2 레벨에 해당하는 프로그램 전압 레벨로 상승하는 단계를 구비하는 것을 특징으로 한다.

Description

불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법{Non-volatile memory device, memory system and operating method of non-volatile memory device}

본 발명의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로, 자세하게는 산포 특성을 향상한 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법에 관한 것이다.

반도체 메모리 장치로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.

플래시 메모리 장치는 그 구조상 메모리 동작시 간섭(Disturbance)이 발생될 수 있다. 예컨대 핫 캐리어 인젝션(Hot Carrier Injection) 등의 발생으로 인하여 간섭이 발생됨에 따라 메모리 셀들의 문턱전압 산포가 변동될 수 있으며 이는 메모리 동작 특성을 저하시킬 수 있는 문제가 있다.

본 발명의 기술적 사상은, 메모리 동작시 문턱전압 산포 특성을 개선할 수 있는 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법을 제공하는데 있다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작방법은, 프로그램될 제1 셀에 연결된 제1 워드라인으로 제1 전압을 인가하고, 비프로그램될 제2 셀에 연결된 제2 워드라인으로 제2 전압을 인가하는 단계와, 상기 제1 전압을 제1 레벨로 상승하는 단계와, 상기 제1 전압이 제1 레벨로 상승한 이후에, 상기 제2 전압을 상승하는 단계 및 상기 제1 전압을 제2 레벨에 해당하는 프로그램 전압 레벨로 상승하는 단계를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 불휘발성 메모리 장치는 3차원 NAND(VNAND) 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제2 전압이 상기 제1 레벨로 상승한 이후에 상기 제1 전압이 상기 제2 레벨에 해당하는 프로그램 전압 레벨으로 상승하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제1 셀 및 제2 셀은 비트라인과 접지 선택라인 사이에 연결되며, 상기 제1 셀은 상기 비트라인에 인접하게 위치하고, 상기 제2 셀은 상기 접지 선택라인에 인접하게 위치하는 것을 특징으로 한다.

또한 바람직하게는, 상기 불휘발성 메모리 장치의 동작방법은, 비프로그램될 제3 셀에 연결된 제3 워드라인으로 상기 제1 전압을 인가하는 단계를 더 포함하는 것을 특징으로 한다.

바람직하게는, 상기 제3 셀은 상기 제1 셀과 상기 비트라인 사이에 위치하는 것을 특징으로 한다.

또한 바람직하게는, 상기 제1 전압이 제1 레벨로 상승하기 이전에, 상기 제1 전압을 접지전압과 상기 제1 레벨 사이의 값을 갖는 제3 레벨로 유지하는 단계를 더 구비하는 것을 특징으로 한다.

또한 바람직하게는, 상기 불휘발성 메모리 장치의 동작방법은, 상기 제1 전압을 상기 제3 레벨에서 접지전압 레벨로 변동시키는 단계를 더 구비하며, 상기 제1 전압은 상기 접지전압 레벨에서 상기 제1 레벨로 상승되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.

바람직하게는, 상기 불휘발성 메모리 장치의 동작방법은, 상기 제2 전압을 접지레벨과 상기 제1 레벨 사이의 값을 갖는 제3 레벨로 유지하는 단계를 더 구비하며, 상기 제1 전압이 제1 레벨로 상승한 이후에, 상기 제2 전압을 상기 제3 레벨에서 상기 제1 레벨로 상승하는 것을 특징으로 한다.

한편, 상기 제1 셀이 턴 온된 이후에 상기 제2 전압이 상승됨으로써, HCI에 의한 상기 제1 셀의 문턱전압 변동이 감소되는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 제1 워드라인에 연결된 제1 셀과, 접지 선택라인과 상기 제1 셀에 인접하게 위치하며 제2 워드라인에 연결된 하나 이상의 제2 셀들과, 상기 제1 및 제2 워드라인에 각각 제1 및 제2 전압을 제공하는 전압 발생부를 구비하고, 제1 셀이 프로그램될 때, 상기 제1 전압 및 제2 전압의 상승 타이밍을 제어하거나, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나의 레벨을 접지전압과 제1 레벨 사이의 값을 갖는 제2 레벨로 유지함에 의하여 HCI에 의한 상기 제1 셀의 문턱전압 변동이 감소되는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법은, 선택 워드라인에 연결된 메모리 셀의 프로그램 동작시, 인접하는 메모리 셀로부터의 HCI를 감소함으로써 문턱전압 산포를 향상할 수 있는 효과가 있다.

또한, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법은, 선택 워드라인에 인접한 비선택 워드라인에 대한 부스팅 현상을 감소하거나 방지함으로써 메모리 동작 특성을 향상할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3 내지 도 6은 도 1의 메모리 셀 어레이의 구현 예를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 메모리 동작시 워드라인 전압 제공의 일 예를 나타내는 블록도이다.
도 8a,b는 프로그램 동작시 HCI 의 발생 예를 나타내는 도면이다.
도 9 및 도 10은 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 예를 나타내는 도면이다.
도 11는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 다른 예를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 또 다른 예를 나타내는 도면이다.
도 13는 도 12의 타이밍도의 변형 예를 나타내는 도면이다.
도 14는 도 12의 타이밍도의 또 다른 변형 예를 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 또 다른 예를 나타내는 도면이다.
도 16은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작에 따른 산포 특성의 일예를 나타내는 그래프이다.
도 17a,b 본 발명의 실시예에 따른 전압 상승 타이밍 적용 후 문턱전압 산포를 확인하는 일예를 나타내는 도면이다.
도 18 및 도 19는 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 20은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 21은 본 발명의 일 실시예에 따른 불휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일예로서 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(Data)와 독출된 데이터(Data)가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.

메모리 장치(200)는 메모리 셀 어레이(210), 전압 발생부(220) 및 제어로직(230)을 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 불휘발성하게 저장하는 불휘발성 메모리 셀들을 포함할 수 있으며, 불휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노어(NOR) 플래시 메모리 셀 어레이 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이를 포함하고, 이에 따라 메모리 장치(200)가 불휘발성 메모리 장치임을 가정하여 본 발명의 실시예들을 상술하기로 한다.

메모리 콘트롤러(100)는 기록/독출 제어부(110), 전압 제어부(120) 및 타이밍 제어부(130)를 포함할 수 있다.

기록/독출 제어부(110)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 불휘발성 메모리 장치(200) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어정보(Info_vol)를 생성할 수 있다. 일예로서, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 독출하거나, 메모리 셀 어레이(210)에 데이터를 프로그램하기 위한 워드라인의 전압 레벨을 제어하기 위한 전압 제어정보(Info_vol)를 생성할 수 있다.

한편, 타이밍 제어부(130)는 메모리 장치(200)로 타이밍 제어정보(Info_Tim)를 제공할 수 있다. 타이밍 제어정보(Info_Tim)는 메모리 장치(200) 내에서의 각종 전압의 생성 타이밍을 제어하거나, 생성된 각종 전압의 메모리 장치(200) 내에서의 전달 타이밍을 제어하기 위한 정보일 수 있다. 예컨대, 메모리 장치(200)는 타이밍 제어정보(Info_Tim)에 기반하여 각종 워드라인 전압들을 생성할 수 있으며, 또는 타이밍 제어정보(Info_Tim)에 기반하여 워드라인 전압들이 로우 디코더를 통하여 워드라인들로 제공되는 타이밍이 제어될 수 있다.

한편, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 발생부(220) 및 제어로직(230)를 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(210)는 불휘발성 메모리 셀들을 포함할 수 있으며, 일예로서 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.

도 3 내지 도 6을 참조하여 메모리 셀 어레이(210)의 구현 예를 설명하면 다음과 같다. 메모리 셀 어레이(210)는 다수의 메모리 블록들을 포함할 수 있으며, 도 3에서는 어느 하나의 메모리 블록(예컨대, 제1 메모리 블록(BLK1))이 도시된다.

도 3을 참조하면, 제1 메모리 블록(BLK1)은 기판(211), 다수의 셀 스트링(CST), 더미 워드라인(DWL), 노멀 워드라인(NWL), 비트라인(BL), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)을 포함할 수 있다. 이하에서 설명되는 제1 메모리 블록(BLK1)에 구비되는 셀 스트링(CST), 워드라인(WL) 및 비트라인(BL) 등의 개수는 설명의 편의를 위해 특정한 개수로 기술될 뿐이고, 그 개수에 한정되지 아니하고 다양한 개수로 구비될 수 있음 알려둔다. 그 밖에, 후술되는 셀 스트링(CST)에 구비되는 노멀 셀 등의 개수 또한 일 예로 기술된다.

셀 스트링(CST)은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 전술한 바와 같이, 셀 스트링(CST)은 기판(211)으로부터 수직 방향(Z)으로 신장될 수 있다. 셀 스트링(CST)은 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 직렬로 연결되는 스트링 선택 트랜지스터(SST), 더미 셀(DC), 다수의 노멀 셀(MC)들, 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 예를 들어, 셀 스트링 CST11은 비트라인 BL1 및 공통 소스 라인(CSL) 사이에 직렬로 연결되는 스트링 선택 트랜지스터(SST), 더미 셀(DC), 노멀 셀들(MC1~MCn), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.

스트링 선택 트랜지스터(SST)는 열의 방향(Y)으로 연장된 스트링 선택 라인(SSL)과 연결되어 제어될 수 있고, 접지 선택 트랜지스터(GST)는 행의 방향(X) 및 열의 방향(Y)으로 연장된 접지 선택 라인(GSL)과 연결되어 제어될 수 있다. 예를 들어, 셀 스트링 CST11의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인 SSL1에 연결되어 제어되고, 셀 스트링 CST12의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인 SSL2에 연결되어 제어될 수 있다. 그리고, 셀 스트링 CST11, CST12, CST21, 및 CST22의 접지 선택 트랜지스터(GST)는 공유되는 접지 선택 라인(GSL)에 함께 연결되어 제어될 수 있다.

더미 셀(DC)은 행의 방향(X) 및 열의 방향(Y)으로 연장된 더미 워드 라인(DWL)과 연결되어 제어될 수 있고, 각 노말 셀(NC) 또한, 행의 방향(X) 및 열의 방향(Y)으로 연장된 노멀 워드라인(NWL)과 연결되어 제어될 수 있다. 예를 들어, 셀 스트링 CST11, CST12, CST21, 및 CST22의 더미 셀(DC)은 공유되는 더미 워드라인(DWL)에 함께 연결되어 제어될 수 있다. 더미 셀(DC)은 각 셀 스트링(CST)의 동작 특성을 향상시키기 위해 구비될 수 있다. 예를 들어, 각 셀 스트링(CST)의 스트링 선택 트랜지스터(SST)의 열화에 의한 셀 스트링(CST)에 대한 영향을 감소시키거나, 셀 스트링(CST)의 노멀 셀(NC)에 대한 동작 시에 스트링 선택 트랜지스터(SST)와 노멀 셀(NC)에 인가되는 전압의 차이에 의한 셀 스트링(CST)의 열화를 방지하기 위해 사용될 수 있다.

노멀 셀들(MC1~MCn)에는 데이터가 기록된다. 셀 스트링 CST11, CST12, CST21, 및 CST22의 노말 셀들(MC1~MCn)은 공유되는 노멀 워드라인(NWL)에 함께 연결되어 제어될 수 있다.

비트라인(BL)은 행의 방향(X)으로 배열된 다수의 셀 스트링(CST)과 연결될 수 있다. 예를 들어, 비트라인 BL1에는 셀 스트링 CST11 및 셀 스트링 CST12이 연결되고, 비트라인 BL2에는 셀 스트링 CST21 및 셀 스트링 CST22이 연결될 수 있다. 전술한 바와 같이, 메모리 셀 어레이(210)는 도 2에 도시된 것보다 더 많은 수의 비트라인(BL) 및 셀 스트링(CST)을 포함할 수 있다.

또한, 도 3에서는 각 셀 스트링(CST)이 하나의 더미 셀(DC)만을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 제1 메모리 블록(BLK1)의 다른 예를 나타내는 도 4를 참조하면, 기판(211)으로부터 수직 방향(Z)으로 적층되는 층들은 각각, 스트링 선택 라인(SSL), 더미 워드라인(DWL), 노멀 워드라인(NWL) 및 접지 선택 라인(GSL)으로 도시되었다. 이들 각각은 각 셀 스트링(CST)의 스트링 선택 트랜지스터(SST), 더미 셀(DC), 노멀 셀들(MC), 및 접지 선택 트랜지스터(GST)에 연결되는데, 도시의 편의를 위해 각 층에 해당 트랜지스터 또는 셀은 도시하지 아니하였다.

도 4에 도시되는 바와 같이, 더미 워드라인(DWL)은 스트링 선택 라인(SSL)에 인접한 두 개의 층(DWLa, DWLb)으로 구현될 수 있다. 나아가, 제1 메모리 블록(BLK1)의 다른 예를 나타내는 도 5를 참조하면, 더미 워드라인(DWL)은 스트링 선택 라인(SSL)에 인접한 두 개의 층(DWLa, DWLb) 및 접지 선택 라인(GSL)에 인접한 두 개의 층(DWLc, DWLd)으로 구현될 수 있다. 다만, 이에 한정되는 것은 아니고, 더미 워드라인(DWL)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 각각에 인접하여 하나의 층씩 구비될 수도 있다. 더미 셀(DC) 또는 더미 워드라인(DWL)으로 지시된 층은 메모리 장치(200)의 동작 시에 스트링 선택 라인(SSL), 더미 워드라인(DWL), 노멀 워드라인(NWL) 및 접지 선택 라인(GSL)으로 인가되는 전압에 의한, 셀 스트링(CST) 내에서의 원하지 아니한 영향을 최소화하기 위해 구비될 수 있다.

도 6은 도 4의 메모리 셀 어레이를 선 A-A' 기준으로 나타내는 단면도이다. 도 6을 참조하면, 제1 타입의 도전형을 갖는 기판(211) 상에, 제1 타입의 도전형과 상이한 도전형인 제2 타입의 웰(well, 212)이 형성된다. 제1 타입은 p 타입이고, 제2 타입은 n 타입일 수 있다. 다만, 이에 한정되는 것은 아니다. 쌍을 이루는 인접한 두 웰(212) 사이의 상부에 교대로 적층되는 절연 패턴(213)과 도전 패턴(214)이 형성될 수 있다. 절연 패턴(213)은 실리콘 산화물(silicon oxide)이고 도전 패턴(214)은 폴리 실리콘(poly silicon)일 수 있다. 절연 패턴(213)과 도전 패턴(214)은 화학기상증착 방식으로 형성될 수 있다. 전술된 스트링 선택 트랜지스터(SST), 더미 셀(DC), 노멀 셀들(MC), 및 접지 선택 트랜지스터(GST)의 게이트(gate)는 도전 패턴(214)에 의해 구현될 수 있다.

그리고, 절연 패턴(213)과 도전 패턴(214)이 교대로 적층된 두 적층 구조체들 사이에서 기판(211)과 콘택 플러그(216, 드레인(drain))을 연결하는 채널 구조체(215)가 형성될 수 있다. 채널 구조체(215)는 필러(pillar, 215a)와 채널 영역(215b)을 포함할 수 있다. 채널 구조체(215)의 필러(215a)는 절연 물질로 구성될 수 있다.

이렇듯, 셀 스트링(CST)에 포함되는 스트링 선택 트랜지스터(SST), 더미 셀(DC), 노멀 셀들(MC), 및 접지 선택 트랜지스터(GST)는 동일한 채널을 공유할 수 있다. 도 6에 도시된 바와 같이, 채널 구조체(215)는 기판(211)과 수직한 방향(Z)으로 연장되도록 형성될 수 있다. 채널 구조체(215)는, 도전 패턴이 형성된 후에 채널 구조체(215)가 형성되는 채널 라스트(channel last) 구조(예를 들어, BiCS(bit-cost scalable) 구조)일 수도 있고, 채널 구조체(215)가 먼저 형성되고 이후 도전 패턴이 형성되는 채널 퍼스트(channel first) 구조(예를 들어, TCAT(terabit cell array transistor) 구조)의 채널일 수도 있다.

다시 도 1을 참조하면, 메모리 장치(200)의 전압 발생부(220)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 위한 다양한 종류의 전압들을 발생한다. 예컨대, 전압 발생부(220)는 스트링 선택 트랜지스터(SST)의 워드라인으로 제공되는 스트링 선택 전압을 발생할 수 있으며, 또한 더미 셀(DC)의 워드라인으로 제공되는 더미 워드라인 전압을 발생할 수 있다. 또한, 전압 발생부(220)는 노멀 셀들(MC)의 워드라인으로 제공되는 노멀 워드라인 전압을 발생할 수 있으며, 또한 접지 선택 트랜지스터(GST)의 워드라인으로 제공되는 접지 선택 전압을 발생할 수 있다. 또한, 전압 발생부(220)는 프로그램/독출 및 소거 동작시마다 서로 다른 레벨의 전압들을 발생하여 워드라인들 및 비트라인들로 제공할 수 있다. 전압들을 발생함에 있어서 메모리 콘트롤러(100)의 전압 제어부(120)의 제어를 받을 수 있다.

한편, 본 발명의 실시예에 따르면, 제어로직(230)은 프로그램/독출 및 소거 동작 등의 메모리 동작에 관련된 제어동작을 수행할 수 있으며, 일예로서 메모리 동작시 전압 발생부(220)를 제어함으로써 워드라인 전압들의 생성 타이밍을 제어할 수 있다. 또는 일 실시예로서, 제어로직(230)은 메모리 동작시 전압 발생부(220)를 제어함으로써 워드라인 전압들이 로우 디코더(미도시)로 제공되는 타이밍을 제어할 수 있다. 또는 다른 실시예로서, 제어로직(230)은 로우 디코더(미도시)를 제어함으로써, 워드라인 전압들이 워드라인들로 제공되는 타이밍을 제어할 수 있다. 상기와 같은 타이밍 제어를 통하여, 각종 전압들(스트링 선택 전압, 더미 워드라인 전압, 노멀 워드라인 전압, 접지 선택 전압)이 워드라인들로 제공되는 타이밍이 제어될 수 있다.

이하에서 지칭되는 워드라인들은 상기 스트링 선택 라인, 더미/노멀 워드라인 및 접지 선택 라인들을 포함하는 개념인 것으로 정의한다. 즉, 메모리 동작시 스트링 선택 라인, 더미/노멀 워드라인 및 접지 선택 라인들로 각각의 메모리 동작에 대응하는 레벨을 갖는 전압 신호가 제공될 수 있으며, 각각의 라인들로 제공되는 전압 신호는 워드라인 전압으로 정의될 수 있다.

도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 발생부(220) 및 제어로직(230)을 포함할 수 있다. 또한, 메모리 장치(200)는 로우 디코더(240) 및 입출력 회로(250)를 더 포함할 수 있다.

메모리 셀 어레이(210)는 하나 이상의 스트링 선택 라인들(SSLs), 복수 개의 워드라인들(WL1~WLm, 노멀 워드라인 및 더미 워드라인을 포함) 및 하나 이상의 접지 선택 라인들(GSLs)에 연결될 수 있으며, 또한 복수 개의 비트라인들(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드라인 전압들(V1~Vi)을 발생할 수 있으며, 상기 워드라인 전압들(V1~Vi)은 로우 디코더(240)로 제공될 수 있다. 또한, 프로그램될 데이터는 입출력 회로(250)를 통해 메모리 셀 어레이(210)로 제공될 수 있으며, 또한 독출된 데이터는 입출력 회로(250)를 통해 외부로 제공될 수 있다. 제어로직(230)은 메모리 동작과 관련된 각종 제어신호들을 로우 디코더(240), 전압 발생부(220) 및 입출력 회로(250)로 제공할 수 있다.

전압 발생부(220)가 생성하는 워드라인 전압들(V1~Vi)은 각종 메모리 동작에 대응하는 레벨들을 가질 수 있다. 예컨대, 하나의 워드라인에는 복수 개의 메모리 셀들이 연결되며, 상기 메모리 셀들은 비트라인과 접지 선택라인 사이에 위치할 수 있다. 상기 메모리 셀들 중 선택된 메모리 셀을 제1 메모리 셀로 정의할 때, 상기 워드라인 전압들(V1~Vi)은 제1 메모리 셀에 연결된 워드라인으로 제공되는 제1 전압(예컨대, 제1 패스전압)을 포함할 수 있으며, 비선택된 메모리 셀들에 연결된 워드라인으로 제공되는 전압을 포함할 수 있다. 예컨대, 제1 메모리 셀과 접지 선택라인 사이에 위치하는 하나 이상의 메모리 셀들을 제2 메모리 셀로 정의할 때, 상기 워드라인 전압들(V1~Vi)은 상기 제2 메모리 셀에 연결된 워드라인으로 제공되는 제2 전압(예컨대, 제2 패스전압)을 포함할 수 있다. 또한, 제1 메모리 셀과 비트라인 사이에 위치하는 하나 이상의 메모리 셀들을 제3 메모리 셀로 정의할 때, 상기 워드라인 전압들(V1~Vi)은 상기 제3 메모리 셀에 연결된 워드라인으로 제공되는 제3 전압(예컨대, 제3 패스전압)을 포함할 수 있다.

로우 디코더(240)의 디코딩 동작에 따라, 워드라인 전압들(V1~Vi)은 각종 워드라인들(SSLs, WL1~WLm, GSLs)에 제공될 수 있다. 예컨대, 워드라인 전압들(V1~Vi)은 스트링 선택 전압, 워드라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드라인 전압은 하나 이상의 워드라인(더미 및 노멀 워드라인 포함, WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 접지 선택라인(GSLs)에 제공될 수 있다.

도 7은 본 발명의 일실시예에 따른 메모리 동작시 워드라인 전압 제공의 일 예를 나타내는 블록도이다. 도 7에서는 메모리 동작으로서 프로그램 동작이 예시된다.

제어로직으로부터의 각종 제어신호(Ctrl_lev, Ctrl_Tim)에 따라 전압 발생부(220)는 워드라인 전압들을 생성한다. 예컨대, 선택된 워드라인으로 제공될 제1 전압(예컨대, 제1 패스전압 Vpass1)과, 비선택된 워드라인으로 제공될 제2 및 제3 전압(예컨대, 제2 및 제3 패스전압 Vpass2, Vrdps)을 생성할 수 있다. 또한, 전압 발생부(220)는 전원전압(VDD)과 접지전압(GND)을 로우 디코더(240)으로 제공할 수 있으며, 이와 함께 본 발명의 실시예에 따라 프로그램 동작시 핫 캐리어 인젝션(Hot Carrier Injection, HCI) 발생을 감소하기 위하여 소정의 전압 레벨을 갖는 하나 이상의 중간 전압(Vmid)을 생성하고 이를 로우 디코더(240)으로 제공할 수 있다.

본 발명의 실시예에 따라, 각종 제어신호(Ctrl_lev, Ctrl_Tim)에 근거하여 워드라인 전압들(Vpass1, Vpass2, Vrdps, Vmid)의 레벨이 변동될 수 있다. 또한, 각종 제어신호(Ctrl_lev, Ctrl_Tim)에 근거하여 워드라인 전압들(Vpass1, Vpass2, Vrdps, Vmid)의 로우 디코더(240)로의 출력 타이밍이 제어될 수 있다. 또는, 로우 디코더(240)는 타이밍 제어신호(Ctrl_OT)에 기반하여, 워드라인 전압들(Vpass1, Vpass2, Vrdps, Vmid)의 워드라인들으로의 출력 타이밍을 제어할 수 있다.

본 발명의 실시예에 따르면, 전술한 각종 제어신호들(Ctrl_lev, Ctrl_Tim, Ctrl_OT) 중 하나 이상의 제어신호만이 생성되어도 무방하다. 예컨대, 레벨 제어신호(Ctrl_lev)에 근거하여 워드라인 전압들의 레벨을 변동함과 함께 워드라인 전압들의 상승 타이밍을 딜레이시킴으로써, 워드라인 전압들이 딜레이되어 워드라인들로 제공되는 효과를 갖도록 할 수 있다. 또는, 레벨 제어신호(Ctrl_lev)는 워드라인 전압들의 전압 레벨만을 제어하고, 타이밍 제어신호(Ctrl_Tim, Ctrl_OT)에 근거하여 전압 발생부(220) 및 로우 디코더(240) 중 적어도 하나를 제어함으로써, 워드라인들로 워드라인 전압들이 제공되는 타이밍이 조절되도록 할 수 있다.

도 8a,b는 프로그램 동작시 핫 캐리어 인젝션(Hot Carrier Injection, HCI)의 발생 예를 나타내는 도면이다.

도 8a에 도시된 바와 같이, 하나의 워드라인에 다수 개의 메모리 셀들이 연결되고, 선택된 메모리 셀(예컨대, 제1 메모리 셀)에 연결된 워드라인(선택 워드라인)으로 제1 전압(예컨대, 제1 패스전압 Vpass1)이 제공되는 것으로 가정한다. 또한, 상기 메모리 셀들은 비트라인과 접지 선택라인(미도시) 사이에 연결될 수 있으며, 선택된 메모리 셀과 접지 선택라인 사이에 연결되는 하나 이상의 메모리 셀들(예컨대, 제2 메모리 셀)에 연결된 워드라인(제1 비선택 워드라인)으로 제2 전압(예컨대, 제2 패스전압 Vpass2)이 제공되는 것으로 가정한다. 또한, 선택된 메모리 셀과 비트라인 사이에 연결되는 하나 이상의 메모리 셀들(예컨대, 제3 메모리 셀)에 연결된 워드라인(제2 비선택 워드라인)으로 제3 전압(예컨대, 제3 패스전압 Vrdps)이 제공되는 것으로 가정한다. 또한, 도 8a에서는 하나 이상의 제2 메모리 셀들 및 제3 메모리 셀들이 소거 상태인 것으로 가정한다.

제1 내지 제3 전압은 제1 레벨(Lev 1)로 상승될 수 있다. 상기 제1 레벨은 소정의 전압 레벨을 가질 수 있으며, 예컨대 제1 내지 제3 전압은 일정 구간 라이징 타임을 가지며 소정의 전압 레벨(예컨대, 9.8V) 까지 상승할 수 있다. 한편, 선택 워드라인으로 제공되는 제1 전압은 소정의 레벨(예컨대, 19.6V)을 갖는 프로그램 전압(Lev 2)으로 상승할 수 있다. 또한, 비트라인은 접지전압 레벨을 가질 수 있으며 접지 선택라인은 플로팅 상태가 될 수 있다.

만약, 제1 전압(Vpass1)이 제1 레벨(Lev 1)로 상승하기 전에 제2 전압(Vpass2)이 제1 레벨(Lev 1)에 도달하는 경우, 제1 메모리 셀은 제1 전압(Vpass1)에 의하여 약하게(slightly) 턴 온되며, 하나 이상의 제2 메모리 셀들에 연결된 워드라인들이 부스팅됨에 따라 제3 메모리 셀로부터 제2 메모리 셀의 방향으로 채널 핫 일렉트론(Channel Hot Electron, CHE)이 발생된다. 또한, CHE에 의하여 제1 메모리 셀로 HCI가 발생됨에 따라 제1 메모리 셀의 문턱전압이 상승하게 된다. 반면에, 하나 이상의 제3 메모리 셀들의 경우 접지전압 레벨을 갖는 비트라인에 연결되어 있으므로 제3 메모리 셀들에 대해서는 HCI가 발생되지 않는다. 상기와 같은 조건 하에서 CHE가 발생됨에 따라 제1 메모리 셀에 의도치 않은 문턱전압 상승이 발생될 수 있으며, 이에 따른 프로그램 특성 저하가 발생될 수 있다.

도 9 및 도 10은 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 예를 나타내는 도면이다. 전술한 도 8a에서와 유사하게, 도 9에서는 하나의 워드라인에 다수 개의 메모리 셀들이 연결되고, 선택된 메모리 셀(예컨대, 제1 메모리 셀)에 연결된 워드라인(선택 워드라인)으로 제1 전압(예컨대, 제1 패스전압 Vpass1)이 제공되고, 하나 이상의 제2 메모리 셀(GSL 측, 또는 하위 워드라인의 메모리 셀들)에 연결된 워드라인(제1 비선택 워드라인)으로 제2 전압(예컨대, 제2 패스전압 Vpass2)이 제공되는 것으로 가정하며, 또한 하나 이상의 제3 메모리 셀(SSL 측, 또는 상위 워드라인의 메모리 셀들)에 연결된 워드라인(제2 비선택 워드라인)으로 제3 전압(예컨대, 제3 패스전압 Vrdps)이 제공되는 것으로 가정한다.

도 10에 도시된 바와 같이, 본 발명의 실시예에 따르면 제1 내지 제3 전압의 상승 타이밍이 제어될 수 있다. 예컨대, 소정의 시점(예컨대, t3)에서 제1 전압(Vpass1)이 먼저 상승한 이후에 다른 소정의 시점(예컨대, t4)에서 제2 전압(Vpass2)이 상승한다. 제1 전압(Vpass1) 및 제2 전압(Vpass2)은 제1 레벨까지 상승할 수 있다. 이후, 제1 전압(Vpass1)은 소정의 시점(예컨대, t5)에서 프로그램 레벨에 해당하는 제2 레벨까지 상승할 수 있으며, 이후 제1 전압(Vpass1)의 레벨이 하강함과 함께 소정의 시점(예컨대, t6)에서 제2 전압(Vpass2)의 레벨이 하강할 수 있다.

한편, 본 발명의 실시예에 따르면, 제3 전압(Vrdps)이 인가되는 제2 비선택 워드라인들에 연결된 메모리 셀들은 접지전압 레벨을 갖는 비트라인에 전기적으로 연결되어 있으므로, 제2 비선택 워드라인에는 부스팅이 발생되지 않는다. 이에 따라, 제3 전압(Vrdps)의 상승 타이밍은 돈 캐어(don’t care)될 수 있다. 도 10의 예에서는 제1 전압(Vpass1)과 제3 전압(Vrdps)이 같은 타이밍에 상승되는 예가 도시된다.

도 11는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 다른 예를 나타내는 도면이다. 전술한 바와 같이, 제2 비선택 워드라인의 경우 부스팅이 발생되지 않으므로 제3 전압(Vrdps)의 상승 타이밍은 돈 캐어(don’t care)될 수 있으며, 예컨대 도 11에 도시된 바와 같이 제3 전압(Vrdps)은 제1 전압(Vpass1)보다 이른 시점에서 상승할 수 있으며, 또는 제3 전압(Vrdps)은 제2 전압(Vpass2)보다 늦은 시점에서 상승하여도 무방하다. 또한, 제1 전압(Vpass1)이 상승한 이후 제3 전압(Vrdps)이 상승할 수 있으며, 또한 제3 전압(Vrdps)이 상승한 이후에 제2 전압(Vpass2)이 상승할 수 있다.

도 10 및 도 11의 예에 따르면, 제1 메모리 셀을 먼저 턴 온(예컨대, 강하게 턴온) 시킨 후 제2 전압(Vpass2)이 상승되도록 한다. 이에 따라 제1 비선택 워드라인에 연결된 메모리 셀들이 비트라인에 전기적으로 연결됨에 따라, 제2 전압(Vpass2)이 상승하더라도 제1 비선택 워드라인에 대해 부스팅이 발생되는 것이 감소되며, 이에 따라 제1 메모리 셀로의 HCI가 증가되는 것이 방지될 수 있다.

한편, 제1 메모리 셀이 두 개 이상의 비트를 저장하는 멀티레벨 셀인 경우, 상기 제1 메모리 셀에 대하여 복수 회의 프로그램 동작이 수행될 수 있다. 이 때, 도 10 및 도 11과 같은 제1 내지 제3 전압의 상승 타이밍 제어 동작은 어느 하나의 프로그램 동작에 국한되어 수행될 수도 있으며, 또는 모든 프로그램 동작에 대해 수행되어도 무방하다. 예컨대, 2 비트의 데이터의 경우 소거 상태 이외의 프로그램 상태(예컨대, P1, P2, P3)에 대해 본 발명의 실시예가 적용될 수 있다. 상대적으로 문턱전압 레벨이 낮은 P1 상태의 경우, 제1 전압(Vpass1)의 상승 타이밍에 따라 제1 메모리 셀이 약하게 턴 온될 가능성이 높으므로 해당 프로그램 동작시 본 발명의 실시예에 따른 전압 상승 타이밍이 적용될 수 있다. 반면에, 상대적으로 문턱전압 레벨이 높은 P2 및 P3 상태의 경우, 제1 전압(Vpass1)의 상승 타이밍에 무관하게 제1 메모리 셀이 턴 오프되므로(또는, 약하게 턴 온되지 않으므로), 상기 제1 메모리 셀에 HCI가 발생될 가능성이 적으며, 이에 따라 본 발명의 실시예에 따른 전압 상승 타이밍이 적용되지 않아도 무방하다.

도 12는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 또 다른 예를 나타내는 도면이다.

도 12의 실시예에 따르면, 제1 전압(Vpass1)이 접지전압과 제1 레벨 사이의 값(예컨대, 중간레벨이나 제3 레벨로 지칭될 수 있음, Vlocal)을 유지할 수 있다. 선택 워드라인으로 상기 제3 레벨(Vlocal)의 제1 전압(Vpass1)이 인가됨에 따라, 제1 메모리 셀은 턴 온될 수 있으며, 또한 제2 메모리 셀들은 접지전압 레벨을 갖는 비트라인에 전기적으로 연결될 수 있다.

이후 소정의 시점(예컨대, t3)에서 제1 전압(Vpass1), 제2 전압(Vpass2) 및 제3 전압(Vrdps)이 상승할 수 있다. 예컨대, 제1 전압(Vpass1)은 제3 레벨(Vlocal)에서 제1 레벨로 상승할 수 있으며, 또한 제2 전압(Vpass2) 및 제3 전압(Vrdps)은 접지전압 레벨에서 제1 레벨로 상승할 수 있다. 이후, 소정의 시점(예컨대, t5)에서 제1 전압(Vpass1)은 제2 레벨로 상승할 수 있으며, 또한 제2 전압(Vpass2) 및 제3 전압(Vrdps)은 제1 레벨을 유지할 수 있다. 이후, 제1 전압(Vpass1)의 레벨이 하강함과 함께 소정의 시점(예컨대, t6)에서 제2 전압(Vpass2) 및 제3 전압(Vrdps)의 레벨이 하강할 수 있다.

도 12의 실시예에 따르면, 제2 전압(Vpass2)의 레벨이 상승하더라도 이미 제1 메모리 셀이 턴 온되어 있으므로, 제1 비선택 워드라인에 대한 부스팅 발생이 감소되며, 이에 따라 제1 메모리 셀로의 HCI 현상이 감소하게 된다. 이에 따라, HCI에 의하여 제1 메모리 셀의 문턱전압이 상승하는 현상이 감소될 수 있다.

도 13는 도 12의 타이밍도의 변형 예를 나타내는 도면이다. 도 12에서는 제1 전압(Vpass1), 제2 전압(Vpass2) 및 제3 전압(Vrdps)이 동시에 제1 레벨로 상승되는 예가 도시되었으나, 도 13에 도시된 바와 같이 제1 전압(Vpass1)이 제1 레벨로 상승되는 시점은 제2 전압(Vpass2)이 제1 레벨로 상승되는 시점보다 늦어도 무방하다.

일예로서, 소정의 시점(예컨대, t3)에서 제2 전압(Vpass2)이 제1 레벨로 상승하나, 이미 제1 전압(Vpass1)의 레벨은 제3 레벨(Vlocal)을 유지하고 있으므로 제1 메모리 셀이 턴 온 상태를 유지한다. 이에 따라, 제2 전압(Vpass2)의 상승 타이밍과 무관하게 제1 비선택 워드라인에 대한 부스팅 동작이 감소될 수 있음과 함께, HCI에 따른 제1 메모리 셀의 문턱전압 증가가 감소될 수 있다. 도 13에서는 제2 전압(Vpass2) 및 제3 전압(Vrdps)이 동시에 제1 레벨로 상승되는 예가 도시되었으나, 전술한 실시예에서와 같이 제3 전압(Vrdps) 레벨의 상승 타이밍은 돈 케어(don’t care)되어도 무방하다.

도 14는 도 12의 타이밍도의 또 다른 변형 예를 나타내는 도면이다. 도 12에서는 제1 전압(Vpass1)이 제3 레벨(Vlocal)을 계속하여 유지하는 예가 도시되었으나, 도 14에 도시된 바와 같이 제1 전압(Vpass1)은 접지전압 레벨로 천이(transition)한 후 제1 레벨로 상승될 수 있다.

도 9에는 하나의 셀 스트링만이 도시되었으나, 실질적으로 프로그램 동작시 상기 제1 전압(Vpass1), 제2 전압(Vpass2) 및 제3 전압(Vrdps)은 다른 셀 스트링에도 제공될 수 있다. 프로그램 수행될 메모리 셀을 포함하는 셀 스트링의 경우, 전술한 실시예에서와 같은 전압 상승 타이밍 제어 동작이 적용됨으로써 HCI에 의한 영향을 감소할 수 있다. 반면에, 비선택된 셀 스트링(예컨대, 금지 스트링, inhibit string)의 경우 상기 제1 전압(Vpass1), 제2 전압(Vpass2) 및 제3 전압(Vrdps)에 의해 워드라인에 대한 부스팅 동작이 이루어질 필요가 있다.

도 14의 예에 따르면, 소정의 시점에서 제1 전압(Vpass1)이 제3 레벨(Vlocal)에서 접지전압 레벨로 천이(transition)될 수 있으며, 예컨대 특정 시점들(t3, t4)의 사이에서 접지전압 레벨로 천이될 수 있다. 본 발명의 실시예에 따르면, 상기 제1 전압(Vpass1)이 접지전압 레벨로 천이되는 시점은 도 14의 예에 한정될 필요는 없으며, 또한 제3 전압(Vrdps)의 상승 타이밍은 돈 케어(don’t care)되어도 무방하다. 또한, 도 14의 실시예에 따르면 금지 스트링(inhibit string)에서 제1 전압(Vpass1)을 수신하는 워드라인 또한 접지전압 레벨에서 제1 레벨로 상승하므로, 상기 전압 상승에 따른 부스팅 효과가 발생될 수 있다.

도 15는 본 발명의 실시예에 따른 프로그램 동작시 HCI를 감소하는 또 다른 예를 나타내는 도면이다.

도 15의 실시예에 따르면, 제2 전압(Vpass2)은 적어도 두 개의 단계에 따라 상승할 수 있다. 도 15에서는 제2 전압(Vpass2)이 두 개의 단계로 상승하는 예가 도시되며, 이에 따라 제2 전압(Vpass2)은 소정의 시점까지 중간 단계의 전압 레벨을 유지하다가 제1 레벨로 상승될 수 있다. 제2 전압(Vpass2)이 제1 레벨로 상승하는 시점은, 제1 전압(Vpass1)이 제1 레벨로 상승하는 시점보다 빨라도 무방하며 늦어도 무방하다. 또한, 제1 전압(Vpass1)과 제3 전압(Vrdps)이 동시에 제1 레벨로 상승하는 것으로 도시되었으나, 제3 전압(Vrdps)의 상승 타이밍은 돈 케어(don’t care)되어도 무방하다.

도 15의 실시예에 따르면, 제2 전압(Vpass2)이 제1 전압(Vpass1)보다 먼저 제1 레벨로 상승하더라도, 제2 전압(Vpass2)이 중간 레벨에서 제1 레벨로 증가하게 되므로(또는, 제2 전압(Vpass2)의 전압 증가량을 감소할 수 있으므로) 이에 따른 부스팅 영향이 감소되도록 할 수 있다. 또는, 제2 전압(Vpass2)이 제1 전압(Vpass1)보다 늦게 제1 레벨로 상승하는 경우에는, 이미 제1 메모리 셀이 턴 온되어 있으므로, 제2 메모리 셀은 접지레벨을 갖는 비트라인에 전기적으로 연결되고, 이에 따라 제1 비선택 워드라인에 대한 부스팅이 감소될 수 있다.

도 16은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작에 따른 산포 특성의 일예를 나타내는 그래프이다. 도 16에 도시된 바와 같이, 서로 다른 온도에서 프로그램 수행에 따른 기존 문턱전압과 본 발명의 실시예에 따른 문턱전압의 분포가 서로 달라질 수 있다. 도 16에서와 같이 본 발명의 실시예에 따라 각 프로그램 상태의 문턱전압 산포의 윈도우가 좁아진 것을 알 수 있다.

도 17a,b 본 발명의 실시예에 따른 전압 상승 타이밍 적용 후 문턱전압 산포를 확인하는 일예를 나타내는 도면이다. 도 17a에 도시된 바와 같이, 소정의 모니터링 셀(E)이 설정되며, 상기 모니터링 셀에 우측으로 인접하는 다수 개의 메모리 셀들(P3)에 프로그램 동작이 수행되는 예가 도시된다. 상기 메모리 셀들(P3)에 대한 프로그램 동작에 따라, HCI에 따른 모니터링 셀(E)의 문턱전압 증가 현상이 발생될 수 있다. 도 17b에서와 같이 금지 스트링의 메모리 셀들의 경우 모니터링 셀(E)의 문턱전압은 대략 일정한 값을 갖는다. 반면에, 프로그램 스트링(PGM String)의 경우 다수 개의 메모리 셀들(P3)에 대한 프로그램 동작이 순차적으로 수행됨에 따라 모니터링 셀(E)의 문턱전압이 점차적으로 증가할 수 있다. 본 발명의 실시예에 따른 전압 상승 타이밍을 적용하는 경우, 그 문턱전압 레벨의 증가 량이 감소되는 것을 알 수 있다.

도 18 및 도 19는 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 동작방법을 나타내는 플로우차트이다. 전술한 실시예에서 설명된 전압 상승 타이밍과 관련하여, 도 18에서는 제1 전압이 제2 전압보다 제1 레벨로 먼저 상승하는 예가 도시되며, 도 19에서는 제1 전압과 제2 전압의 상승 타이밍이 돈 케어(don’t care)되는 예가 도시된다.

도 18에 도시된 바와 같이, 프로그램될 제1 메모리 셀에 연결된 선택 워드라인(예컨대, 제1 워드라인)으로 제1 전압이 제공되고, 또한 비프로그램될 제2 메모리 셀에 연결된 제1 비선택 워드라인(예컨대, 제2 워드라인)으로 제2 전압이 제공된다. 상기 제2 메모리 셀은 제1 메모리 셀과 접지 선택라인 사이에 배치되는 메모리 셀일 수 있으며, 제1 메모리 셀과 비트라인 사이에 배치되는 메모리 셀(예컨대, 제3 메모리 셀)에 연결되는 제2 비선택 워드라인으로 제공되는 제3 전압은 그 레벨 상승 타이밍이 돈 케어될 수 있으므로, 이에 대해서 도 18에서는 도시가 생략된다.

먼저, 제1 전압의 레벨이 소정의 구간 동안 상승하고(S11), 상승 결과에 따라 제1 전압이 제1 레벨에 도달한다(S12). 상기 제1 전압이 제1 레벨에 도달하기 전까지 제2 전압은 상승되지 않는다.

이후, 제1 비선택 워드라인(제2 워드라인)으로 제공되는 제2 전압의 레벨이 소정의 구간 동안 상승하고 (S13), 상승 결과에 따라 제2 전압이 제1 레벨에 도달한다(S14). 제1 메모리 셀이 턴 온된 후 제2 전압의 레벨이 상승하므로, 제2 메모리 셀(또는 제2 워드라인)에 대한 부스팅 정도가 감소될 수 있으며, 또한 HCI에 의한 제1 메모리 셀의 문턱전압이 상승되는 정도가 감소될 수 있다. 이후, 프로그램 동작을 위하여 제1 전압이 프로그램 전압 레벨로 상승한다(S15).

한편, 도 19에 도시된 바와 같이, 프로그램될 제1 메모리 셀에 연결된 선택 워드라인(예컨대, 제1 워드라인)으로 제1 전압이 제공되며, 상기 제1 전압은 제3 레벨을 유지할 수 있다(S21). 상기 제3 레벨은 접지전압과 제1 레벨 사이의 값을 가질 수 있으며, 일예로서 상기 제3 레벨은 접지전압과 제1 레벨의 중간 값을 가질 수 있다.

이후, 제1 비선택 워드라인(제2 워드라인)으로 제공되는 제2 전압의 레벨이 소정의 구간 동안 상승하고(S22), 상승 결과에 따라 제2 전압이 제1 레벨에 도달한다(S23). 제2 전압이 제1 레벨에 도달하더라도, 상기 제1 워드라인에 인가된 제3 레벨의 전압에 의하여 제1 메모리 셀이 턴 온되고, 이에 따라 제2 메모리 셀(또는 제2 워드라인)에 대한 부스팅 정도가 감소될 수 있다. 이후, 비선택 셀 스트링에 대한 부스팅 정도를 상승하기 위하여 제1 전압이 접지전압 레벨로 천이될 수 있다(S24). 이후, 제1 전압의 레벨이 상승함에 따라 제1 레벨로 도달할 수 있으며(S25), 또한 프로그램 동작을 위하여 제1 전압이 프로그램 전압 레벨로 상승한다(S26).

도 20은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다. 도 20을 참조하면, 메모리 모듈(300)은 메모리 칩(321~324)들 및 제어 칩(310)을 포함할 수 있다. 메모리 칩(321~324)들은 데이터를 저장할 수 있다. 예를 들어, 메모리 칩(321~324)들은 각각, 도 1의 메모리 장치(200)일 수 있다. 제어 칩(310)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 칩들(321~324)을 제어할 수 있다. 예를 들어, 제어 칩(310)은 외부로부터 전송되는 칩 선택 신호에 대응되는 메모리 칩(321~324)을 활성화할 수 있고, 각 메모리 칩(321~324)들에서 독출되는 데이터에 대한 에러 체크 및 정정 동작을 수행할 수 있다.

본 발명의 실시예에 따라, 메모리 칩(321~324)들에 대하여 프로그램 동작을 수행하는 경우, 전술한 실시예에서와 같이 전압 레벨 상승 타이밍이 제어될 수 있다. 상기 전압 레벨 상승 타이밍 제어는 제어 칩(310)에서 수행되며, 타이밍 제어된 전압들(예컨대, 제1 내지 제3 전압들)이 각 메모리 칩(321~324)들로 제공될 수 있다.

도 21은 본 발명의 일 실시예에 따른 불휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 발명의 일실시예에 따른 컴퓨팅 시스템(400)은 모바일 기기나 데스크 탑 컴퓨터 등일 수 있고, CPU 등을 포함하는 호스트(410), 램(420), 유저 인터페이스(430) 및 장치 드라이버(440)를 포함할 수 있으며, 이들 구성요소는 각각 버스(460)에 전기적으로 연결되어 있다. 불휘발성 저장 시스템(450)은 장치 드라이버(440)과 연결될 수 있다. 호스트(410)는 컴퓨팅 시스템(400) 전체를 제어하고, 유저 인터페이스(430)를 통해서 입력된 유저의 명령에 대응하는 연산을 수행할 수 있다. 램(420)은 호스트(410)의 데이터 메모리 역할을 할 수 있고, 호스트(410)는 장치 드라이버(440)를 통해서 불휘발성 저장 시스템(450)에 유저 데이터를 기록하거나 독출할 수 있다. 또한 도 21에서는 불휘발성 저장 시스템(450)의 동작 및 관리를 제어하기 위한 장치 드라이버(440)가 호스트(410)의 외부에 구비되는 것으로 도시되었으나, 장치 드라이버(440)는 호스트(410)의 내부에 구비되어도 무방하다. 불휘발성 저장 시스템(450)은 도 1의 메모리 장치(200)를 포함할 수 있다.

도 22는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 도면이다. 메모리 카드(500)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다. 도 22에 도시된 바와 같이, 상기 메모리 카드(500)는 메모리 컨트롤러(510), 메모리 장치(520) 및 포트 영역(530)을 구비할 수 있다. 메모리 카드(500)는 포트 영역(530)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 컨트롤러(510)는 메모리 장치(520)를 제어할 수 있다. 메모리 컨트롤러(510)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다. 본 발명의 실시예에 따라, 메모리 컨트롤러(510)는 메모리 장치(520)로 전압 레벨의 제어 및/또는 전압 상승 타이밍의 제어를 위한 각종 정보를 제공할 수 있으며, 또한 메모리 장치(520)는 수신된 정보에 기반하여 워드라인으로 제공되는 전압들의 상승 타이밍을 조절할 수 있다.

도 23은 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다. 도 23의 이동 단말기(600)에는 본 발명의 일 실시예에 따른 메모리 시스템이 장착될 수 있다. 이동 단말기(600)는 기능이 제한되어 있지 않고 응용 프로그램을 통해 상당 부분의 기능을 변경하거나 확장할 수 있는 스마트폰일 수 있다. 이동 단말기(600)는, 무선기지국과 RF신호를 교환하기 위한 내장 안테나(610)을 포함하고, 카메라(630)에 의해 촬영된 영상들 또는 안테나(610)에 의해 수신되어 복호화된 영상들을 디스플레이하기 위한 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes)화면 같은 디스플레이화면(620)를 포함한다. 이동 단말기(600)는 제어버튼, 터치패널을 포함하는 동작 패널(640)를 포함할 수 있다. 또한 디스플레이화면(620)이 터치스크린인 경우, 동작 패널(640)은 디스플레이화면(620)의 터치감지패널을 더 포함할 수 있다. 이동 단말기(600)은 음성, 음향을 출력하기 위한 스피커(680) 또는 다른 형태의 음향출력부와, 음성, 음향이 입력되는 마이크로폰(650) 또는 다른 형태의 음향입력부를 포함한다. 이동 단말기(600)는 비디오 및 정지영상을 촬영하기 위한 CCD 카메라와 같은 카메라(630)를 더 포함한다. 또한, 이동 단말기(600)는 카메라(630)에 의해 촬영되거나 이메일(E-mail)로 수신되거나 다른 형태로 획득된 비디오나 정지영상들과 같이, 부호화되거나 복호화된 데이터를 저장하기 위한 저장매체(670), 그리고 저장매체(670)를 이동 단말기(600)에 장착하기 위한 슬롯(660)을 포함할 수 있다. 저장매체(670)는 도 1의 메모리 장치(200)를 포함하여 구현될 수 있다.

이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 다만, 이는 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

1. 프로그램될 제1 셀에 연결된 제1 워드라인으로 제1 전압을 인가하고, 비프로그램될 제2 셀에 연결된 제2 워드라인으로 제2 전압을 인가하는 단계;
   비프로그램될 제3 셀에 연결된 제3 워드라인으로 제3 전압을 인가하는 단계;
   상기 제1 전압 및 상기 제3 전압을 제1 레벨로 상승하는 단계;
   상기 제1 전압 및 상기 제3 전압이 상기 제1 레벨로 상승한 이후에, 상기 제2 전압을 상승하는 단계; 및
   상기 제2 전압이 상승되고 난 후, 상기 제1 전압을 제2 레벨에 해당하는 프로그램 전압 레벨로 상승하는 단계를 구비하고,
   상기 제2 셀은 상기 제1 셀과 접지 선택 트랜지스터 사이에 위치하고, 상기 제3 셀은 상기 제1 셀과 스트링 선택 트랜지스터 사이에 위치하며,
   상기 제2 전압과 상기 제3 전압은 그 레벨 변동 타이밍이 별개로 제어되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
2. 제1항에 있어서,
   상기 불휘발성 메모리 장치는 3차원 NAND(VNAND) 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
3. 제1항에 있어서,
   상기 제2 전압이 상기 제1 레벨로 상승한 이후에 상기 제1 전압이 상기 제2 레벨에 해당하는 프로그램 전압 레벨으로 상승하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 제1 워드라인에 연결된 제1 셀;
   접지 선택라인과 상기 제1 셀에 인접하게 위치하며 제2 워드라인에 연결된 하나 이상의 제2 셀들; 및
   상기 제1 및 제2 워드라인에 각각 제1 및 제2 전압을 제공하는 전압 발생부를 구비하고,
   제1 셀이 프로그램될 때, 상기 제1 전압 및 제2 전압의 상승 타이밍을 제어하거나, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나의 레벨을 접지전압과 제1 레벨 사이의 값을 갖는 제2 레벨로 유지함에 의하여 HCI에 의한 상기 제1 셀의 문턱전압 변동이 감소되고,
   상기 제1 전압이 상기 제2 레벨을 유지하는 동안 상기 제2 전압이 상기 제1 레벨로 상승하며, 상기 제2 전압의 레벨이 상승한 후 상기 제1 전압이 상기 제2 레벨에서 상기 제1 레벨로 상승하는 것을 특징으로 하는 불휘발성 메모리 장치.
10. 제1 워드라인에 연결된 제1 셀;
    접지 선택라인과 상기 제1 셀에 인접하게 위치하며 제2 워드라인에 연결된 하나 이상의 제2 셀들; 및
    상기 제1 및 제2 워드라인에 각각 제1 및 제2 전압을 제공하는 전압 발생부를 구비하고,
    제1 셀이 프로그램될 때, 상기 제1 전압 및 제2 전압의 상승 타이밍을 제어하거나, 상기 제1 전압 및 상기 제2 전압 중 적어도 하나의 레벨을 접지전압과 제1 레벨 사이의 값을 갖는 제2 레벨로 유지함에 의하여 HCI에 의한 상기 제1 셀의 문턱전압 변동이 감소되고,
    상기 제2 전압이 상기 제2 레벨을 유지하며, 상기 제1 전압의 상승 타이밍과 무관하게 상기 제2 전압이 상기 제2 레벨에서 상기 제1 레벨로 상승하는 것을 특징으로 하는 불휘발성 메모리 장치.

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