CN112908370B - 存储器装置和操作该存储器装置的方法 - Google Patents

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Abstract

本文可以提供一种存储器装置和操作该存储器装置的方法。该存储器装置包括：存储器单元；页缓冲器，其通过位线联接到存储器单元，并且被配置为执行感测存储在存储器单元中的数据的读取操作，其中，页缓冲器包括数据存储器，其被配置为存储从存储器单元感测的数据，读取操作包括预充电时段、评估时段和数据存储时段，在预充电时段期间，将预充电电压施加到位线，在评估时段期间，将存储器单元的状态反映到位线的电压中，并且在数据存储时段期间，将通过位线感测的数据存储在数据存储器中，并且在评估时段期间初始化数据存储器。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及一种电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
存储装置是存储数据的装置。存储装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储器。存储器装置主要分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是当电源中断时存储的数据丢失的存储器装置。易失性存储器装置的代表性示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。
非易失性存储器装置是即使在电源中断时也能保持存储的数据的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存存储器主要分为NOR型和NAND型。
发明内容
本公开的实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器单元；页缓冲器，其通过位线联接到存储器单元，并且被配置为执行感测存储在存储器单元中的数据的读取操作；以及复位控制器，其被配置为控制被施加到页缓冲器的信号，其中，页缓冲器可以包括：数据存储器，其被配置为存储从存储器单元感测的数据，其中，读取操作可以包括预充电时段和评估时段，在预充电时段期间，将预充电电压施加到位线，在评估时段期间，将存储器单元的状态反映到位线的电压中，并且其中，复位控制器可以控制数据存储器，使得数据存储器在评估时段期间被初始化。
本公开的实施方式可以提供一种操作存储器装置的方法，该存储器装置包括存储器单元和通过位线联接到该存储器单元的页缓冲器。该方法可以包括以下步骤：执行向位线施加预充电电压的预充电操作；执行将存储器单元的状态反映到位线的电压中的评估操作；以及执行将与存储器单元的状态相对应的感测的数据存储在被包括在页缓冲器中的数据存储器中的数据存储操作，其中，在执行评估操作时，初始化数据存储器。
本公开的实施方式可以提供一种存储装置。该存储装置可以包括：存储器装置，其包括存储器单元；以及存储器控制器，其被配置为控制存储器装置的操作，其中，存储器装置可以包括锁存器，该锁存器被配置为执行感测存储在存储器单元中的数据的感测操作，并且然后存储感测的结果，并且其中，感测操作可以包括以下操作：将预充电电压施加到与存储器单元联接的位线，将存储器单元的状态反映到位线的电压中，以及在将存储器单元的状态反映到位线的电压中时初始化锁存器。
本公开的实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器单元；以及页缓冲器，其通过位线联接到存储器单元并且被配置为响应于页缓冲器控制信号而执行感测存储在存储器单元中的数据的读取操作。页缓冲器包括被配置为存储从存储器单元感测的数据的数据存储器。读取操作包括预充电时段和评估时段，在预充电时段期间，将预充电电压施加到位线，并且在评估时段期间，将存储器单元的状态反映到位线的电压中。可以在评估时段期间响应于页缓冲器控制信号而初始化数据存储器。
附图说明
图1是示出根据本公开的一个实施方式的存储装置的框图。
图2是示出根据本公开的一个实施方式的存储器装置的图。
图3是示出图2的存储器单元阵列的一个实施方式的图。
图4是示出图3的存储器块BLK1至BLKz中任意一个存储器块BLKa的电路图。
图5是示出图3的存储器块BLK1至BLKz中任意一个存储器块BLKb的示例的电路图。
图6是解释感测存储在存储器单元中的数据的操作的图。
图7是示出根据一个实施方式的页缓冲器的图。
图8是解释被施加到图7的页缓冲器的信号的时序图。
图9是示出根据本公开的一个实施方式的包括存储器装置的存储装置的框图。
图10是示出图9的存储装置的应用的示例的框图。
图11是示出包括参照图10描述的存储装置2000的计算***的框图。
具体实施方式
将本说明书或本申请中介绍的本公开实施方式中的具体的结构或功能描述作为范例来描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且不应被解释为限于说明书或申请中描述的实施方式。
现在将在下文中参照附图更全面地描述本公开的各种实施方式，在附图中示出了本公开的优选实施方式，使得本领域技术人员能够容易地实践本公开的技术精神。
本公开的各种实施方式可以涉及一种具有改进的存储器单元读取性能的存储器装置和操作该存储器装置的方法。
图1是示出根据本公开的一个实施方式的存储装置的框图。
参照图1，存储装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。
存储装置50可以是在例如移动电话、智能手机、MP3播放器、膝上型计算机、台式计算机、游戏控制台、电视机、平板PC或车载信息娱乐***的主机300的控制下存储数据的装置。
根据作为与主机300的通信方法的主机接口，可以将存储装置50制造为各种类型的存储装置中的任何一种。例如，存储装置50可被实现为例如固态驱动器(SSD)，多媒体卡(例如，MMC、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)或微型MMC)、安全数字卡(例如，SD、迷你SD或微型SD)、通用串行总线(USB)存储装置、通用闪存存储(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡式存储装置、***组件互连(PCI)卡式存储装置、快速PCI(PCI-E)卡式存储装置、紧凑型闪存卡(CF)、智能媒体卡和记忆棒的各种类型的存储装置中的任何一种。
存储装置50可以以各种类型的封装形式中的任何一种进行制造。例如，存储装置50可以被制造成例如叠层封装(POP)、***级封装(SIP)、芯片上***(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)的各种类型的封装形式中的任何一种。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
每一个存储器单元可以被实现为能够存储一个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或者能够存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。单个存储器块可以包括多个页。在一个实施方式中，每个页可以是将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储器块可以是擦除数据的单位。
在一个实施方式中，存储器装置100可以采用许多可选形式，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率***(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器装置、电阻式RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移力矩RAM(STT-RAM)。在本说明书中，为了便于描述，将假设存储器装置100是NAND闪存存储器来进行描述。
存储器装置100可以从存储器控制器200接收命令和地址。存储器装置100可以访问存储器单元阵列中的由所接收的地址选择的区域。访问所选区域可以表示对所选区域执行对应于接收的命令的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除被存储在由地址选择的区域中的数据。
在本公开的实施方式中，存储器装置100可以包括页缓冲器组123和复位控制器131。
页缓冲器组123可以临时存储要被编程到存储器装置100中所包括的存储器单元的数据，或者可以感测存储在存储器单元中的数据并且存储感测的数据。
复位控制器131可以控制被施加以感测存储在存储器单元中的数据的各种控制信号。在一个实施方式中，感测存储在存储器装置中的数据的操作可以包括位线预充电时段、评估时段、感测锁存器初始化时段和数据存储时段。复位控制器131可以控制对应的控制信号，以在评估操作期间初始化感测锁存器，从而减少数据感测操作所需的时间。上述数据感测操作可以与稍后将描述的感测操作或读取操作相同或等效。
将参照以下附图描述根据本公开的实施方式的存储器装置和操作存储器装置的方法的复位控制器131的操作。
存储器控制器200可以控制存储装置50的整体操作。
当向存储装置50供电时，存储器控制器200可以运行固件(FW)。固件(FW)可以包括：主机接口层(HIL)，其接收从主机300输入的请求或者向主机300输出响应；闪存转换层(FTL)，其管理主机300的接口和存储器装置100的接口之间的操作；以及闪存接口层(FIL)，其向存储器装置100提供命令或者从存储器装置100接收响应。
存储器控制器200可以从主机300接收数据和逻辑地址(LA)，并且可以将逻辑地址转换为物理地址(PA)，该物理地址(PA)指示被包括在存储器装置100中并且将要存储数据的存储器单元的地址。逻辑地址可以是逻辑块地址(LBA)，而物理地址可以是物理块地址(PBA)。
存储器控制器200可以控制存储器装置100，从而响应于从主机300接收的请求而执行编程操作，读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令，物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址。
在一个实施方式中，存储器控制器200可以控制存储器装置100，使得不管从主机300接收的请求如何，都自主地执行编程操作、读取操作或擦除操作。例如，存储器控制器200可以控制存储器装置100执行将要用于执行后台操作(例如，损耗均衡、垃圾收集和读取回收操作)的编程操作，读取操作或擦除操作。
主机300可以使用各种通信方法中的至少一种与存储装置50通信，通信方法例如为通用串行总线(USB)、串行AT附接(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、带有寄存器的DIMM(RDIMM)和负载减小DIMM(LRDIMM)通信方法。
图2是示出根据本公开的一种实施方式的存储器装置100的图。
参照图2，存储器装置100可以包括存储器单元阵列110、***电路120和控制逻辑130。控制逻辑130可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接到地址解码器121。存储器块BLK1至BLKz中的每一个可以通过位线BL1至BLn联接到页缓冲器组123。存储器块BLK1至BLKz中的每一个包括多个存储器单元。在一个实施方式中，多个存储器单元可以是非易失性存储器单元。可以将联接到相同字线的存储器单元定义为单个页。也即是说，存储器单元阵列110可以包括多个物理页。因此，单个存储器块可以包括多个页。
被包括在存储器单元阵列110中的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)形成。
***电路120可以在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读取操作或擦除操作。***电路120可以驱动存储器单元阵列110。例如，***电路120可以在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn，或者释放所施加的电压。
***电路120可以包括地址解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
***电路120可以驱动存储器单元阵列110。例如，***电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在一个实施方式中，字线可以包括正常字线和虚设字线。行线RL还可以包括管道选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收行地址RADD。
地址解码器121可以解码从控制逻辑130接收的行地址RADD。地址解码器121根据经解码的地址选择存储器块BLK1至BLKz中的至少一个。此外，地址解码器121可以选择所选存储器块的至少一条字线WL，从而根据经解码的地址将由电压生成器122产生的电压施加到该至少一条字线WL
例如，在编程操作期间，地址解码器121可以将编程电压施加到所选字线并且将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选字线并且将高于验证电压的验证通过电压施加到未选字线。在读取操作期间，地址解码器121可以将读取电压施加到所选字线并且将高于读取电压的读取通过电压施加到未选字线。
在一个实施方式中，基于存储器块执行存储器装置100的擦除操作。在擦除操作期间，地址解码器121可以根据经解码的地址选择一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选存储器块联接的字线。
电压生成器122可以在控制逻辑130的控制下操作。电压生成器122可以使用被提供给存储器装置的外部电源电压来产生多个电压。例如，电压生成器122可以响应于操作信号OPSIG而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成器122可以在控制逻辑130的控制下产生编程电压、验证电压，通过电压、读取电压、擦除电压等。
在一个实施方式中，电压生成器122可以通过调节外部电源电压来产生内部电源电压。由电压生成器122产生的内部电源电压用作存储器装置100的操作电压。
在一个实施方式中，电压生成器122可以使用外部电源电压或内部电源电来压产生多个电压。
例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦(pumping)电容器，并且通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来产生多个电压。
产生的电压可以由地址解码器121提供给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn而联接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn在控制逻辑130的控制下操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。
例如，在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传输到所选存储器单元。基于接收的数据DATA对所选页中的存储器单元进行编程。联接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以保持不变。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从所选存储器单元读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从所选页中的存储器单元读取数据DATA，并且可以在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125与页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1所述的存储器控制器200接收的命令CMD和地址ADDR传输到控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于使能位VRYBIT而产生参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与使用参考电流产生的参考电压进行比较，然后输出通过信号PASS或失败信号FAIL。
控制逻辑130可以通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能位VRYBIT来控制***电路120。此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL确定验证操作是通过还是失败。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维(3D)结构。每个存储器块包括层叠在基板上的多个存储器单元。这种存储器单元沿正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下面将参照图4和图5描述每个存储器块的结构。
图4是示出图3的存储器块BLK1至BLKz中的任意一个存储器块BLKa的电路图。
参照图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储器块BLKa中，沿行方向(即正(+)X方向)布置m个单元串。在图4中，示出了沿列方向(即正(+)Y方向)布置两个单元串。然而，该图示是为了便于描述而作出的，并且应当理解，可以沿列方向布置三个或更多个单元串。
在一个实施方式中，单个存储器块可以包括多个子块。单个子块可以包括在单个列中布置成“U”形的单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在一个实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可以在每个单元串中设置用于设置沟道层的柱。在一个实施方式中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在一个实施方式中，布置在相同行中的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21到CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在一个实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿与正(+)Z方向相反的方向顺序地布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序地布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。沿行方向的单元串联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
沿行方向布置的单元串中的联接到相同字线的存储器单元形成单个页。例如，在第一行中的单元串CS11至CS1m中，联接到第一字线WL1的存储器单元形成单个页。在第二行中的单元串CS21至CS2m中，联接到第一字线WL1的存储器单元形成另外一页。可以通过选择漏极选择线DSL1和DSL2中的任何一条来选择沿单行方向布置的单元串。可以通过选择字线WL1至WLn中的任何一条而从所选单元串中选择单个页。
在一个实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，在沿行方向布置的单元串CS11至CS1m或CS21至CS2m中，偶数编号的单元串可以联接到各条偶数位线。在沿行方向布置的单元串CS11至CS1m或CS21至CS2m中，奇数编号的单元串可以联接到各条奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可以用作虚设存储器单元。例如，设置一个或更多个虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。另选地，设置一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着设置更多的虚设存储器单元，存储器块BLKa的操作可靠性提高，但是存储器块BLKa的尺寸增大。随着设置更少的存储器单元，存储器块BLKa的尺寸减小，但是存储器块BLKa的操作可靠性可能劣化。
为了有效地控制一个或更多个虚设存储器单元，每一个虚设存储器单元可以具有所需阈值电压。在执行对存储器块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压由被施加到与各个虚设存储器单元联接的虚设字线的电压控制，因此虚设存储器单元可以具有所需阈值电压。
图5是示出图3的存储器块BLK1至BLKz中的任意一个存储器块BLKb的示例的电路图。
参照图5，存储器块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿正(+)Z方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在存储器块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
在一个实施方式中，单个存储器块可以包括多个子块。单个子块可以包括在单个列中布置为“I”形的单元串。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在一个实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同联接到单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图5的存储器块BLKb与图4的存储器块BLKa具有相似的等效电路。
在一个实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，在沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'中，偶数编号的单元串可以联接到各条偶数位线。在沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中，奇数编号的单元串可以联接到各条奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可以用作虚设存储器单元。例如，设置一个或更多个虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCn之间的电场。另选地，设置一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着设置的虚设存储器单元的数量增加，存储器块BLKb的操作可靠性可以提高，但是存储器块BLKb的尺寸可能增大。随着设置的虚设存储器单元的数量减少，存储器块BLKb的尺寸可以减小，但是存储器块BLKb的操作可靠性可能劣化。
为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可以具有所需阈值电压。在对存储器块BLKb执行擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在已执行编程操作之后执行擦除操作时，可以通过控制将要施加到与各个虚设存储器单元联接的虚设字线的电压而使虚设存储器单元可以具有所需阈值电压。
图6是解释感测存储在存储器单元MC中的数据的操作的图。
参照图6，联接到单条字线的多个存储器单元可以通过编程操作形成各种编程状态(Px，Py)。随着编程电压的施加，存储器单元的阈值电压可以从擦除状态(未示出)逐渐增加。
例如，假设当执行编程操作时，属于组A的存储器单元的阈值电压分布对应于第一编程状态Px，并且属于组B的存储器单元的阈值电压分布对应于第二编程状态Py。此外，当使用感测参考电压Va感测存储器单元时，电流可以流过属于组A的存储器单元(其阈值电压低于感测参考电压Va)。也即是说，可以将属于组A的存储器单元确定为导通单元(oncell)。同时，电流可能不会流过属于组B的存储器单元(其阈值电压高于感测参考电压Va)。也即是说，可以将属于组B的存储器单元确定为截止单元(off cell)。
图7是示出根据一个实施方式的页缓冲器的图。
图8是解释被施加到图7的页缓冲器的信号的时序图。
参照图7，以示例的方式描述了以上参照图2所述的页缓冲器组123中所包括的页缓冲器PB1。多个页缓冲器PB1至PBn可以彼此类似地配置。
可以响应于从控制逻辑130接收的页缓冲器控制信号PBSIGNALS来操作页缓冲器PB1。稍后将描述的信号SEL_BL、PB_SENSE、SA_CSOC、SA_PRECH_N、SA_SENSE、TRANS、PBRST、SSET和SRST可以被包括在从控制逻辑130输出的页缓冲器控制信号PBSIGNALS中。
可以使用通过位线BL联接到存储器单元MC的页缓冲器PB1来执行感测存储器单元MC的操作。参照图6，为了便于描述，示出了联接到包括在存储器单元阵列中的多个存储器单元中的任意一个存储器单元MC的位线BL。其它位线可以具有与以下将要描述的配置相同或等效的配置，并且位线的数量不限于实施方式。
在存储器装置的各种操作中可以执行感测存储在存储器单元MC中的数据的操作。感测存储在存储器单元MC中的数据的操作可以是感测存储器单元MC的阈值电压的状态的操作。在一个示例中，当对被包括在存储器装置中的存储器单元MC执行编程操作，并且执行验证编程操作是否已经通过或失败的编程验证操作时，可以执行感测存储器单元MC的操作。在一个示例中，当对被包括在存储器装置中的存储器单元MC执行擦除操作，并且执行验证擦除操作是否已经通过或失败的擦除验证操作时，可以执行感测存储器单元MC的操作。在一个示例中，使用存储器单元MC的阈值电压读取存储在存储器单元MC中的数据的操作可以包括感测存储器单元MC的操作。本公开的实施方式不限于存储器装置的操作类型，并且可以应用于感测存储在存储器单元MC中的数据的各种操作。
参照图7，页缓冲器PB1可以通过位线BL联接到存储器单元MC。页缓冲器PB1可以包括第一晶体管M1至第十晶体管M10和数据存储器706。这里，第一晶体管M1至第三晶体管M3、第五晶体管M5和第八晶体管M8至第十晶体管M10可以是NMOS晶体管。第四晶体管M4和第六晶体管M6可以是PMOS晶体管。每一个晶体管可以响应于被施加到其栅极的信号而导通或截止。在一个实施方式中，数据存储器706可以包括锁存电路。
页缓冲器PB1可以包括位线联接器701、页缓冲器传感器702、感测控制器703、预充电控制器704、感测节点联接器705、数据存储器706和数据存储器复位组件707。页缓冲器PB1可以包括第二感测节点SO、第一感测节点CSO和位线联接节点BLCM。第二感测节点SO可以是位线BL和数据存储器706所联接至的节点。第一感测节点CSO可以是页缓冲器传感器702、感测控制器703和感测节点联接器705所共同联接至的节点。位线联接节点BLCM可以是将位线联接器701联接到页缓冲器传感器702的节点。
联接到执行读取操作的存储器单元MC的位线BL可以通过位线联接器701联接到页缓冲器PB1。位线联接器701可以联接在位线BL和位线联接节点BLCM之间。位线联接器701可以包括响应于位线选择信号SEL_BL而被控制的第一晶体管M1。第一晶体管M1可以被实现为响应于位线选择信号SEL_BL而导通或截止的NMOS晶体管。
页缓冲器传感器702可以联接在位线联接节点BLCM和第一感测节点CSO之间。页缓冲器传感器702可以包括响应于页缓冲器感测信号PB_SENSE而被控制的第二晶体管M2。第二晶体管M2可以被实现为响应于页缓冲器感测信号PB_SENSE而导通或截止的NMOS晶体管。
感测控制器703可以联接在第一感测节点CSO和用于核心电压(core voltage)VCORE的端子之间。感测控制器703可以包括响应于电流感测信号SA_CSOC而被控制的第三晶体管M3。第三晶体管M3可以被实现为响应于电流感测信号SA_CSOC而导通或截止的NMOS晶体管。
预充电控制器704可以联接在第二感测节点SO和用于核心电压VCORE的端子之间。预充电控制器704可以包括响应于预充电信号SA_PRECH_N而被控制的第四晶体管M4。第四晶体管M4可以被实现为响应于预充电信号SA_PRECH_N而导通或截止的PMOS晶体管
感测节点联接器705可以联接在第二感测节点SO和第一感测节点CSO之间。感测节点联接器705可以被实现为响应于感测信号SA_SENSE而导通或截止的NMOS晶体管。
数据存储器706可以联接在第一节点QS和第二节点QS_N之间。数据存储器706可以包括存储通过位线BL感测的数据的锁存器。数据存储器706可以存储基于存储器单元MC的阈值电压而确定的数据。第一节点QS和第二节点QS_N可以具有彼此反相(inverted)的值。
数据存储器复位组件707可以包括响应于页缓冲器复位信号PBRST而被控制的第七晶体管M7和响应于感测设置信号SSET而被控制的第八晶体管M8。第七晶体管M7可以被实现为响应于页缓冲器复位信号PBRST而导通或截止的NMOS晶体管。第八晶体管M8可以被实现为响应于感测设置信号SSET而导通或截止的NMOS晶体管。在一个实施方式中，数据存储器复位组件707可以初始化数据存储器706中所包括的锁存器。当数据存储器706或被包括在数据存储器706中的锁存器由数据存储器复位组件707初始化时，存储在锁存器中的值可以被设置为初始值。在各种实施方式中，初始值可以是0和1中的一个。
可以响应于第一节点QS的电位来控制第六晶体管M6。可以响应于感测复位信号SRST来控制第九晶体管M9。可以响应于第二感测节点SO的电压电平来控制第十晶体管M10。第十一晶体管M11可以联接在第一节点QS和第二感测节点SO之间。第十一晶体管M11可以被实现为响应于第一节点QS的电压电平而导通或截止的NMOS晶体管。此外，参照图7，第二感测节点SO可以是联接到第四晶体管M4的源极端子并且还联接到第五晶体管M5的漏极端子的节点。第二感测节点SO可以是电压电平可以根据感测存储器单元MC的结果而改变的节点。页缓冲器PB1不限于图7所示的实施方式，并且还可以包括除了现有组件之外的附加组件。
感测存储在存储器单元MC中的数据的操作可以包括位线预充电时段(BL预充电)、评估时段(EVAL)、感测锁存器初始化时段和数据存储时段(DATA存储)。在BL预充电时段期间，可以执行使用从用于核心电压VCORE的端子提供的电荷对位线BL进行充电的操作。另选地，在BL预充电时段期间，可以执行将预充电电压施加到位线BL的操作。这里，预充电电压可以是图7所示的核心电压VCORE。在评估时段(EVAL)期间，可以根据联接到位线BL的存储器单元MC的阈值电压而导通或截止存储器单元MC，并且可以执行控制位线BL以使得第二感测节点SO具有对应于导通或截止状态的电压电平的操作。另选地，评估时段(EVAL)可以是其间存储器单元MC的状态被反映到位线BL的电压中的时段。另选地，评估时段(EVAL)可以是其间位线BL的电压电平被设置为对应于阈值电压的值的时段。在数据存储时段(DATA存储)期间，可以执行以下操作：将与基于存储器单元MC的阈值电压而感测的第二感测节点SO的电压相对应的结果存储在数据存储器706中的操作。在感测锁存器初始化时段期间，可以在将第二感测节点SO的电压值存储在数据存储器706中之前，执行初始化存储在数据存储器706中的值的操作。在下文中，感测锁存器可以与以上参照图7描述的数据存储器706相同或等效。
根据一个实施方式，可以在评估时段(EVAL)期间执行初始化感测锁存器(也即，数据存储器706)的操作。
首先，在预充电操作开始的时间点T1之前，可以对数据存储器706执行设置操作。设置数据存储器706的操作可以是设置用于感测存储器单元MC的标准的操作。例如，假设联接到位线BL的存储器单元MC是三层单元(TLC)，并且存储器单元MC具有第一编程状态PV1至第七编程状态PV7中的第五编程状态PV5作为目标编程状态。可以执行将验证电压施加到存储器单元MC并且检查存储器单元MC的状态是否已经达到第五编程状态PV5的验证操作。这里，在对位线BL预充电之前，可以设置数据存储器706。例如，可以将数据存储器706设置为与作为待验证的目标状态的第五编程状态PV5相对应的值。也即是说，可以将数据存储器706设置为作为用于感测存储器单元MC的标准的值。
在一个实施方式中，在从T1到T2的位线(BL)预充电时段期间执行的页缓冲器PB1的操作描述如下。
参照图8，将核心电压CORE施加到位线BL，从而位线BL可以被预充电。在时间点T1，位线联接器701可以响应于从逻辑低电平转换到逻辑高电平的位线选择信号SEL_BL而导通。此外，页缓冲器感测信号PB_SENSE、电流感测信号SA_CSOC和感测信号SA_SENSE中的每一个从逻辑低电平转换到逻辑高电平，从而可以导通页缓冲器传感器702、感测控制器703和感测节点联接器705。第六晶体管M6可以响应于第一节点QS的电位而导通或截止。此外，预充电控制器704可以响应于预充电信号SA_PRECH_N从逻辑高电平转换到逻辑低电平而导通。在位线(BL)预充电时段期间，可以保持被施加到上述晶体管的控制信号的电平。
在一个实施方式中，在从T2到T3的评估时段(EVAL)期间执行的页缓冲器PB1的操作描述如下。
参照图8，在时间点T2，可以开始评估时段(EVAL)。在评估时段(EVAL)期间，可以执行根据存储器单元MC的阈值电压来改变或维持第二感测节点SO的电压电平的操作。例如，可以响应于预充电信号SA_PRECH_N从逻辑低电平转换到逻辑高电平于是预充电控制器704截止的操作而开始评估时段(EVAL)。因为预充电控制器704截止，所以可以形成通过第一晶体管M1、第二晶体管M2、第三晶体管M3和第五晶体管M5的电流路径。在评估时段(EVAL)期间，根据联接到位线BL的存储器单元MC的阈值电压，第二感测节点SO的电压可以改变或者可以保持不变。也即是说，可以将存储器单元MC的状态反映到位线BL的电压中。例如，当存储器单元MC的阈值电压低于感测参考电压时，将对应的存储器单元MC确定为导通单元，从而可以形成通过位线BL的电流路径。因此，在第二感测节点SO中充入的电荷可以被释放到位线BL。因此，第二感测节点SO的电压可以降低。参照图6，在感测参考电压为Va的情况下，当存储器单元MC属于组A时，第二感测节点SO的电压可以降低。相反，当存储器单元MC的阈值电压高于感测参考电压时，将对应的存储器单元MC确定为截止单元，从而不会形成通过位线BL的电流路径，并且在第二感测节点SO中充入的电荷可能不会被释放。因此，第二感测节点SO的电压可以保持不变或者可能以非常小的程度降低。参照图6，在感测参考电压为Va的情况下，当存储器单元MC属于组B时，第二感测节点SO的电压可以保持在高值。从时间点T2开始的评估时段(EVAL)可以在时间点T3终止。例如，可以响应于感测信号SA_SENSE从逻辑高电平转换到逻辑低电平于是感测节点联接器705截止的操作而终止评估时段(EVAL)。
在评估时段(EVAL)已经终止之后，可以执行感测第二感测节点SO的电压并且将感测结果存储在数据存储器706中的数据存储操作(DATA存储)。也即是说，可以执行将感测存储器单元MC的结果存储在数据存储器706中的数据存储操作(DATA存储)。这里，在将感测存储器单元MC的结果存储在数据存储器706中之前，应必须涉及初始化数据存储器706的操作。在一个实施方式中，数据存储器706可以包括锁存器，并且应该在执行数据存储操作(DATA存储)之前初始化该锁存器。例如，在位线预充电时段开始之前，已经执行了使用数据存储器706来设置用于感测存储器单元MC的标准的设置操作，因此数据存储器706处于其中存储了用于设置的数据的状态。如果在数据存储器706没有被初始化的情况下将第二感测节点SO的值存储在数据存储器706中，则存储在数据存储器706中的数据可能由于任何可能已经被存储的值包含而不可靠的数据。因此，为了将第二感测节点SO的值无错误地存储在数据存储器706中，应该将数据存储器706初始化。
根据一个实施方式，上面参照图2描述的复位控制器131可以在评估时段(EVAL)终止之前(即，在执行评估操作的从T2到T3的区间期间)，将页缓冲器复位信号PBRST和感测设置信号SSET激活到逻辑高电平。当页缓冲器复位信号PBRST和感测设置信号SSET在评估时段(EVAL)已经终止之后(即，在时间点T3之后)被激活到逻辑高电平时，感测操作所需的时间可能进一步增加。
根据一个实施方式，参照图2描述的复位控制器131可以控制数据存储器706要被初始化的时序。也即是说，复位控制器131可以在评估时段(EVAL)期间激活页缓冲器复位信号PBRST和感测设置信号SSET。因此，可以在评估时段(EVAL)期间将数据存储器706初始化。也即是说，由于数据存储器706的初始化操作与评估时段(EVAL)期间的评估操作重叠，所以可以比在评估时段(EVAL)已终止之后才初始化数据存储器706的情况更快地执行感测操作。也即是说，由于缩短了存储器装置的感测操作所需的时间，所以可以提高存储器装置的性能。在评估时段(EVAL)(从T2到T3)期间，当激活了页缓冲器复位信号PBRST和感测设置信号SSET时，可以将数据存储器706的第一节点QS初始化为1，并且可以将第二节点QS_N初始化为0，0是与第一节点QS的值反相的值。
参照图8，在时间点T3，可以开始数据存储时段(在T3之后，DATA存储)。在数据存储时段(DATA存储)期间，可以响应于在先前执行的评估时段(EVAL)期间保持的第二感测节点SO的电压电平来控制第十晶体管M10的导通或截止操作。例如，参照图6，当感测参考电压为Va时，在存储器单元MC属于组A的情况下，可以确定对应的存储器单元MC为导通单元。因此，形成通过位线BL的电流路径，并且第二感测节点SO中的电荷被释放，从而可以降低第二感测节点SO的电压电平。这里，第二感测节点SO的电压电平可以低于足以导通第十晶体管M10的幅度。因此，第一节点QS的值和第二节点QS_N的值可以保持不变。相反，当存储器单元MC属于阈值电压高于感测参考电压的组B时，可以将存储器单元MC确定为截止单元。因此，可能不会形成通过位线BL的电流路径。也即是说，在第二感测节点SO中充入的电荷可能不会被释放，并且第二感测节点SO的电压可以保持不变或者可以仅以非常小的程度降低。这里，第二感测节点SO的电压电平可以具有足以导通第十晶体管M10的幅度。当第十晶体管M10导通时，形成联接到地的电流路径，因此，第一节点QS的值可以反相。由于第一节点QS的值和第二节点QS_N的值被配置为具有彼此反相的值，所以第二节点QS_N的值也可以反相。由于第一节点QS的值和第二节点QS_N的值仅仅是为了便于描述而举出的示例，因此它们不限于上述实施方式。
根据一个实施方式，在其中执行数据存储操作(DATA存储)的时段开始之前，数据存储器706的初始化操作可以已经在评估时段(EVAL)期间与评估操作一起执行。因此，与在评估时段(EVAL)已经终止之后在执行数据存储操作(DATA存储)之前初始化数据存储器706的情况相比，可以进一步缩短感测操作所需时间。也即是说，可以改善存储器装置的操作性能。
图9是示出根据本公开的一个实施方式的包括存储器装置的存储装置的框图。
参照图9，存储装置1000包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可以与参照图1描述的存储器装置100具有相同的配置和操作。在下文中，将省略重复的解释。
控制器1200联接到主机Host和半导体存储器装置1300。控制器1200可以响应于来自主机Host的请求而访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。控制器1200可以提供半导体存储器装置1300和主机Host之间的接口。控制器1200可以运行用于控制半导体存储器装置1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理器1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理器1220的工作存储器、半导体存储器装置1300与主机之间的高速缓存存储器以及半导体存储器装置1300和主机之间的缓冲存储器中的至少一个。
处理器1220控制控制器1200的整体操作。处理器1220可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理器1220可以运行用于控制半导体存储器装置1300的固件。处理器1220可以执行闪存转换层(FTL)的功能。处理器1220可以通过FTL将主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以接收LBA，并且使用映射表将LBA转换成PBA。通过FTL执行的地址映射方法的示例可以包括根据映射单元的各种方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1220可以随机化从主机Host接收的数据。例如，处理器1220可以使用随机化种子来随机化从主机Host接收的数据。经随机化的数据作为待存储的数据被提供给半导体存储器装置1300，并且然后被编程到存储器单元阵列中。
处理器1220可以在读取操作期间对从半导体存储器装置1300接收的数据进行去随机化。例如，处理器1220可以使用去随机化种子来对从半导体存储器装置1300接收的数据进行去随机化。经去随机化的数据可以输出到主机Host。
在一个实施方式中，处理器1220可以运行软件或固件来执行随机化或去随机化操作。
主机接口1230包括用于在主机Host和控制器1200之间执行数据交换的协议。在一个实施方式中，控制器1200可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI express(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议和私有协议的各种接口协议中的至少一种与主机通信。
存储器接口1240可以与半导体存储器装置1300进行接口连接。例如，存储器接口1240包括NAND接口或NOR接口。
纠错块1250可以使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。纠错块1250可以使用ECC来纠正来自读取的页数据的错误。纠错块1250可以使用低密度奇偶校验(LDPC)码、Bose、Chaudhri、Hocquenghem(BCH)码、turbo码、Reed-Solomon码、卷积码、递归***码(RSC)或编码调制(例如，网格编码调制(TCM)、块编码调制(BCM)或汉明码)来纠正错误。
控制器1200和半导体存储器装置1300可以集成到单个半导体装置中。在示例性实施方式中，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中，并且形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存存储(UFS)的存储卡。
控制器1200和半导体存储器装置1300可以集成到单个半导体装置中，以形成固态驱动器(SSD)。SSD包括被配置为在半导体存储器中存储数据的存储装置。当存储器***被用作SSD时，可以显著提高联接到存储器***的主机Host的操作速度。
在一个实施方式中，可以将存储装置1000设置为电子装置的各种元件中的一种，所述电子装置例如为计算机、超移动PC(UMPC)、工作站、网络书籍、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维(3D)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置或用于形成计算***的各种元件中的一种。
在一个实施方式的示例中，半导体存储器装置1300或存储装置1000可以被嵌入在各种类型的封装中。例如，半导体存储器装置1300或存储装置1000可以被封装和安装成诸如叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle组件管芯(Die in Waffle Pack)、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形封装(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)。
图10是示出存储装置2000的示例和图9的存储装置的应用的框图。
参照图10，存储装置2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个存储器芯片。可以将半导体存储器芯片分成多个组。
在图10中，示出了多个组分别通过第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图1描述的存储器装置100具有相同的配置和操作。
每个组可以通过一个公共信道与控制器2200通信。控制器2200可以与参照图9描述的控制器1200具有相同的配置，并且可以通过多个信道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
在图10中，将多个半导体存储器装置描述为联接到每个信道。然而，应当理解，可以修改存储装置2000以使得单个半导体存储器装置联接到每个信道。
图11是示出包括参照图10描述的存储装置2000的计算***的框图。
参照图11，计算***3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储装置2000。
存储装置2000通过***总线3500电联接到中央处理器3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据可以存储在存储装置2000中。
在图11中，将半导体存储器装置2100示出为通过控制器2200而联接到***总线3500。然而，半导体存储器装置2100可以直接联接到***总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图11中，示出设置了参照图10描述的存储装置2000。然而，存储装置2000可以用参照图9描述的存储装置1000代替。在一个实施方式中，计算***3000可以包括参照图9描述的存储装置1000和参照图10描述的存储装置2000两者。
根据本公开的实施方式，提供了一种具有改进的存储器单元读取性能的存储器装置和操作该存储器装置的方法。
相关申请的交叉引用
本申请要求2019年12月3日在韩国知识产权局提交的韩国专利申请No.10-2019-0158817的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元；
页缓冲器，所述页缓冲器通过位线联接到所述存储器单元，并且被配置为执行感测存储在所述存储器单元中的数据的读取操作；以及
复位控制器，所述复位控制器被配置为控制被施加到所述页缓冲器的信号，
其中，所述页缓冲器包括：
数据存储器，所述数据存储器被配置为存储从所述存储器单元感测的数据，
其中，所述读取操作包括预充电时段和评估时段，在所述预充电时段期间将预充电电压施加到所述位线，并且在所述评估时段期间根据所述存储器单元的状态形成通过所述位线的电流路径或不形成通过所述位线的电流路径，并且
其中，所述复位控制器被配置为控制所述数据存储器，使得所述数据存储器在所述评估时段期间被初始化。
2.根据权利要求1所述的存储器装置，其中，所述读取操作包括数据存储时段，在所述数据存储时段期间，将通过所述位线感测的数据存储在所述数据存储器中。
3.根据权利要求2所述的存储器装置，其中：
所述页缓冲器包括：
位线联接器，所述位线联接器联接在所述位线和位线联接节点之间；
页缓冲器传感器，所述页缓冲器传感器联接在所述位线联接节点和第一感测节点之间；以及
感测控制器，所述感测控制器联接在所述第一感测节点和核心电压端子之间，并且
所述位线联接器、所述页缓冲器传感器和所述感测控制器中的每一个包括在所述读取操作的执行期间导通的晶体管。
4.根据权利要求3所述的存储器装置，其中：
所述页缓冲器还包括联接到所述第一感测节点的感测节点联接器，并且
所述感测节点联接器包括在所述预充电时段和所述评估时段期间导通的晶体管。
5.根据权利要求4所述的存储器装置，其中：
所述页缓冲器还包括联接到所述感测节点联接器的预充电控制器，并且
所述预充电控制器包括在所述预充电时段期间导通并且在所述评估时段期间截止的晶体管。
6.根据权利要求5所述的存储器装置，其中：
所述页缓冲器还包括将所述预充电控制器联接到所述感测节点联接器的第二感测节点，并且
根据所述第二感测节点的电位，将所感测的数据存储在所述数据存储器中。
7.根据权利要求2所述的存储器装置，其中：
所述页缓冲器包括被配置为初始化所述数据存储器的数据存储器复位组件，并且
所述复位控制器在所述评估时段期间激活被施加到所述数据存储器复位组件的页缓冲器复位信号。
8.根据权利要求7所述的存储器装置，其中：
所述数据存储器包括被配置为存储数据的锁存电路，并且
响应于所述页缓冲器复位信号的施加，所述锁存电路被初始化。
9.根据权利要求5所述的存储器装置，其中，在所述感测节点联接器导通并且所述预充电控制器截止时，所述数据存储器被初始化。
10.根据权利要求9所述的存储器装置，其中：
所述页缓冲器还包括被配置为初始化所述数据存储器的数据存储器复位组件，并且
所述复位控制器在所述感测节点联接器导通的状态下激活被施加到所述数据存储器复位组件的页缓冲器复位信号。
11.根据权利要求10所述的存储器装置，其中，所述复位控制器在所述预充电控制器截止的状态下激活所述页缓冲器复位信号。
12.一种操作存储器装置的方法，该存储器装置包括存储器单元和通过位线联接到该存储器单元的页缓冲器，该方法包括以下步骤：
执行向所述位线施加预充电电压的预充电操作；
执行评估操作，在所述评估操作期间根据所述存储器单元的状态形成电流路径或不形成电流路径；以及
执行将与所述存储器单元的状态相对应的感测的数据存储在被包括在所述页缓冲器中的数据存储器中的数据存储操作，
其中，在执行所述评估操作时，所述数据存储器被初始化。
13.根据权利要求12所述的方法，其中：
所述页缓冲器包括：
位线联接器，所述位线联接器联接在所述位线和位线联接节点之间；
页缓冲器传感器，所述页缓冲器传感器联接在所述位线联接节点和第一感测节点之间；以及
感测控制器，所述感测控制器联接在所述第一感测节点和核心电压端子之间，并且
所述预充电操作被执行为使得被包括在所述位线联接器、所述页缓冲器传感器和所述感测控制器中的每一个中的晶体管导通。
14.根据权利要求13所述的方法，其中：
所述页缓冲器还包括：
感测节点联接器，所述感测节点联接器联接到所述第一感测节点；以及
预充电控制器，所述预充电控制器联接到所述感测节点联接器，
所述预充电操作被执行为使得被包括在所述感测节点联接器中的晶体管导通，并且被包括在所述预充电控制器中的晶体管导通。
15.根据权利要求14所述的方法，其中，所述评估操作被执行为使得被包括在所述感测节点联接器中的晶体管导通并且被包括在所述预充电控制器中的晶体管截止。
16.根据权利要求14所述的方法，其中：
所述页缓冲器还包括将所述预充电控制器联接到所述感测节点联接器的第二感测节点，并且
所述数据存储操作被执行为将与所述第二感测节点的电压电平相对应的值存储在所述数据存储器中。
17.根据权利要求15所述的方法，其中：
所述页缓冲器还包括被配置为初始化所述数据存储器的数据存储器复位组件，并且
所述评估操作被执行为激活被施加到所述数据存储器复位组件的信号。
18.根据权利要求17所述的方法，其中，所述信号初始化存储在所述数据存储器中的数据。
19.一种存储装置，该存储装置包括：
存储器装置，所述存储器装置包括存储器单元；以及
存储器控制器，所述存储器控制器被配置为控制所述存储器装置的操作，
其中，所述存储器装置包括锁存器，该锁存器被配置为执行感测存储在所述存储器单元中的数据的感测操作，并且然后存储感测的结果，
其中，所述感测操作包括将预充电电压施加到与所述存储器单元联接的位线的预充电操作，以及评估操作，在所述评估操作期间根据所述存储器单元的状态形成电流路径或不形成电流路径，并且
其中，所述存储器装置被配置为在所述评估操作期间初始化所述锁存器。
20.根据权利要求19所述的存储装置，其中：
所述存储器装置还包括被配置为初始化所述锁存器的锁存器复位组件，并且
所述锁存器复位组件被配置为使得激活信号在将所述存储器单元的状态反映到所述位线的电压中时被施加。
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