KR102634418B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents
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Abstract
반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어한다. 상기 복수의 셀 스트링들 각각은 대응하는 워드 라인들과 연결된 복수의 메모리 셀들을 포함한다. 프로그램 동작 시, 상기 제어 로직은 상기 셀 스트링 내 선택된 워드 라인의 위치에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정하고, 상기 프로그램 전압에 기초하여 비선택된 워드 라인에 인가될 패스 전압을 결정한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
메모리 컨트롤러는 메모리 장치가 프로그램 동작을 수행하도록 제어할 수 있다. 메모리 장치는 프로그램 동작 시, 복수의 셀 스트링들과 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인들에 패스 전압을 인가할 수 있다. 메모리 장치는 복수의 프로그램 펄스들을 인가하는 방식으로 프로그램 동작을 수행할 수 있다.
셀 스트링의 내 선택된 워드라인의 위치에 따라 선택된 워드라인과 연결된 메모리 셀의 제어 특성이 다르기 때문에, 각 프로그램 펄스에서 선택된 워드라인의 위치에 따라 선택된 워드라인에 인가되는 프로그램 전압과 비선택된 워드라인들에 인가되는 패스 전압이 다르게 설정될 수 있다.
메모리 컨트롤러는 메모리 장치가 프로그램 동작을 수행하도록 제어할 수 있다. 메모리 장치는 프로그램 동작 시, 복수의 셀 스트링들과 연결된 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인들에 패스 전압을 인가할 수 있다. 메모리 장치는 복수의 프로그램 펄스들을 인가하는 방식으로 프로그램 동작을 수행할 수 있다.
셀 스트링의 내 선택된 워드라인의 위치에 따라 선택된 워드라인과 연결된 메모리 셀의 제어 특성이 다르기 때문에, 각 프로그램 펄스에서 선택된 워드라인의 위치에 따라 선택된 워드라인에 인가되는 프로그램 전압과 비선택된 워드라인들에 인가되는 패스 전압이 다르게 설정될 수 있다.
본 발명의 일 실시예는 프로그램 동작 특성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시예는 프로그램 동작 특성이 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어한다. 상기 복수의 셀 스트링들 각각은 대응하는 워드 라인들과 연결된 복수의 메모리 셀들을 포함한다. 프로그램 동작 시, 상기 제어 로직은 상기 셀 스트링 내 선택된 워드 라인의 위치에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정하고, 상기 프로그램 전압에 기초하여 비선택된 워드 라인에 인가될 패스 전압을 결정한다.
일 실시예에서, 상기 제어 로직은 상기 선택된 워드 라인이 상기 셀 스트링의 상층부에 인접하여 위치할수록, 상대적으로 큰 전압을 프로그램 스텝 전압으로 결정할 수 있다. 또한, 상기 제어 로직은 상기 결정된 프로그램 스텝 전압에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 결정된 프로그램 스텝 전압에 기초하여 상기 비선택된 워드 라인에 인가될 패스 전압을 결정할 수 있다.
일 실시예에서, 상기 제어 로직은 설정 저장부, 프로그램 전압 결정부 및 패스 전압 결정부를 포함할 수 있다. 상기 설정 저장부는 선택된 워드 라인의 위치에 따른 설정값들을 저장할 수 있다. 상기 프로그램 전압 결정부는 상기 설정값들에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정할 수 있다. 상기 패스 전압 결정부는 상기 설정값들에 기초하여 상기 비선택된 워드 라인에 인가될 패스 전압을 결정할 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는 어드레스 디코더 및 전압 생성부를 더 포함할 수 있다. 상기 어드레스 디코더는 상기 워드 라인들에 연결되어, 수신된 어드레스 중 열 어드레스를 디코딩할 수 있다. 상기 전압 생성부는 상기 결정된 프로그램 전압 및 패스 전압을 생성하여 상기 어드레스 디코더로 전달할 수 있다. 이 경우, 상기 설정 저장부는, 상기 열 어드레스에 기초하여, 선택된 워드 라인이 속하는 그룹에 관한 정보인 그룹 정보를 생성하는 그룹 정보 생성부를 포함할 수 있다.
일 실시예에서, 상기 프로그램 전압 결정부는, 상기 그룹 정보에 기초하여 상기 설정값들 중 상기 선택된 워드 라인에 인가될 프로그램 전압을 선택할 수 있다.
일 실시예에서, 상기 설정값들은 상기 선택된 워드 라인의 위치에 따른 프로그램 스텝 전압값들을 포함할 수 있다. 또한, 상기 프로그램 전압 결정부는 상기 프로그램 스텝 전압값들 중 하나를 선택하여, 상기 프로그램 전압을 결정할 수 있다.
일 실시예에서, 상기 설정값들은 상기 프로그램 스텝 전압값에 따른 패스 스텝 전압값들을 더 포함할 수 있다. 상기 패스 전압 결정부는 상기 패스 스텝 전압값들 중 하나를 선택하여, 상기 패스 전압을 결정할 수 있다.
일 실시예에서, 선택된 상기 프로그램 스텝 전압값이 클수록, 상기 패스 스텝 전압값들 중 상대적으로 큰 값의 패스 스텝 전압이 선택될 수 있다.
일 실시예에서, 상기 설정값들은, 상기 프로그램 스텝 전압값에 따른 패스 전압 반복값들을 더 포함할 수 있다. 상기 패스 전압 결정부는 상기 패스 전압 반복값들 중 하나를 선택하여, 상기 패스 전압을 결정할 수 있다.
일 실시예에서, 선택된 상기 프로그램 스텝 전압값이 클수록, 상기 패스 전압 반복값들 중 상대적으로 작은 값의 패스 전압 반복값이 선택될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 복수의 메모리 셀들을 포함하는 셀 스트링에 연결된 복수의 워드 라인들 중, 프로그램 대상으로 선택된 워드 라인의 위치에 기초하여, 상기 선택된 워드라인에 인가될 프로그램 스텝 전압을 결정하는 단계, 결정된 상기 프로그램 스텝 전압에 기초하여, 상기 복수의 워드 라인들 중 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계 및 결정된 상기 프로그램 스텝 전압 및 패스 전압에 기초하여, 선택된 메모리 셀들에 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에서, 상기 선택된 워드라인에 인가될 프로그램 스텝 전압을 결정하는 단계에서는, 상기 선택된 워드 라인이 상기 셀 스트링의 상층부에 인접하여 위치할수록, 상대적으로 큰 전압을 상기 프로그램 스텝 전압으로 결정할 수 있다.
일 실시예에서, 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계는, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 스텝 전압을 결정하는 단계, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 전압 반복값을 결정하는 단계 및 상기 결정된 패스 스텝 전압 및 패스 전압 반복값에 기초하여, 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계를 포함할 수 있다.
일 실시예에서, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 스텝 전압을 결정하는 단계에서는, 상기 선택된 프로그램 스텝 전압값이 클수록, 상대적으로 큰 전압을 상기 패스 스텝 전압으로 결정할 수 있다.
일 실시예에서, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 전압 반복값을 결정하는 단계에서는, 상기 선택된 상기 프로그램 스텝 전압값이 클수록, 상대적으로 작은 값을 상기 패스 전압 반복값으로 결정할 수 있다.
본 발명의 일 실시예에 의하면, 프로그램 동작 특성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 프로그램 동작 특성이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시예를 나타내는 도면이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시예를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이의 또다른 실시예를 나타내는 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 6은 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 7은 프로그램 동작 시 인가되는 프로그램 전압과 패스 전압을 보여주는 타이밍도이다.
도 8은 스택 상층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다.
도 9는 스택 하층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다.
도 10은 도 1에 도시된 제어 로직의 예시적인 실시예를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12은 패스 전압을 결정하는 구체적인 실시예를 나타내는 순서도이다.
도 13은 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 다른 타이밍도이다.
도 15는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 또다른 타이밍도이다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17는 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시예를 나타내는 도면이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시예를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이의 또다른 실시예를 나타내는 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 6은 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 7은 프로그램 동작 시 인가되는 프로그램 전압과 패스 전압을 보여주는 타이밍도이다.
도 8은 스택 상층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다.
도 9는 스택 하층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다.
도 10은 도 1에 도시된 제어 로직의 예시적인 실시예를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12은 패스 전압을 결정하는 구체적인 실시예를 나타내는 순서도이다.
도 13은 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 다른 타이밍도이다.
도 15는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 또다른 타이밍도이다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17는 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한 되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법의 경우, 제어 로직(140)은 셀 스트링을 내 선택된 워드 라인의 위치에 기초하여 프로그램 전압을 결정할 수 있다. 또한, 제어 로직(140)은 또한 상기 프로그램 전압을 구성하는 프로그램 스텝 전압에 기초하여 프로그램 패스 전압을 결정할 수 있다. 따라서 선택된 워드 라인의 위치에 따라 프로그램 전압 및 프로그램 패스 전압을 유연하게 결정할 수 있으며, 이에 따라 반도체 메모리 장치의 성능이 향상될 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시예(110_1)를 나타내는 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110_1)에 포함된 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 2에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
도 3은 도 1의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 3에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 4는 도 1의 메모리 셀 어레이(110)의 또다른 실시예(110_3)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 5는 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 셀 스트링들(cell strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 도 4에 도시된 메모리 블록은 도 5에 도시된 메모리 블록으로서 구성될 수 있다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 선택 라인들(source selecte lines; SSL), 워드 라인들(word lines; WL) 및 드레인 선택 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 선택 라인들(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)의 개수는 도 5에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다.
셀 스트링들(ST)은 소스 선택 라인들(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)을 수직으로 관통하는 필라(pillar; PIL)와, 드레인 선택 라인들(DSL)의 상부로 돌출된 필라(PIL)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다.
필라(PIL)는 수직 채널막 및 메모리막을 포함할 수 있다. 예를 들면, 소스 선택 라인들(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)을 수직으로 관통하는 수직 홀의 내부 측면을 따라 메모리막이 원통 형태로 형성될 수 있고, 메모리 막의 내부에 원기둥 또는 원통 형태의 수직 채널막이 형성될 수 있다. 수직 채널막이 원통 형태로 형성된 경우, 수직 채널막의 내부에는 수직 절연막이 채워질 수 있다. 수직 채널막은 폴리실리콘막으로 형성될 수 있다. 메모리막은 수직 채널막을 감싸는 원통 형태로 형성될 수 있으며, 터널 절연막, 전하 트랩막 및 블로킹막을 포함할 수 있다. 메모리막 중에서 워드 라인들(WL)에 접하는 부분들이 메모리 셀들리 될 수 있다.
비트 라인들(BL)과 필라(PIL) 사이에 콘택 플러그(CT)가 더 형성될 수 있다. 동일한 워드 라인에 연결된 메모리 셀들을 페이지(page)라 부른다. 여기서 페이지는 물리적인 구조를 의미하며, 각각의 물리 페이지들은 다수의 논리 페이지들을 포함할 수 있다. 페이지들
프로그램 동작은 페이지 단위로 수행될 수 있으며, 부분 소거 동작은 하나 이상의 페이지들에 수행될 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다.
도 6은 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다. 특히, 도 6은 도 5의 BiCS 구조의 셀 스트링(ST)의 I-I' 방향의 단면을 보여주고 있다.
도 6을 참조하면, 싱글 스택(single stack)은 적층된 워드 라인들에 필라(PIL)가 형성된 단일 적층 구조를 의미한다. 필라(PIL)는 메모리막(ML) 및 수직 채널막(CH)을 포함할 수 있다. 이 중에서 수직 채널막(CH)을 흐르는 전류에 따라 검증 동작의 결과가 달라질 수 있기 때문에, 필라(PIL)의 폭은 메모리 장치의 신뢰도에 영향을 줄 수 있다. 하지만, 메모리 장치의 제조 공정의 특성상, 필라(PIL)의 폭은 상부에서 하부로 내려갈수록 점차 좁게 형성되기 때문에, 본 실시예에서는 필라(PIL)의 폭이 좁아질수록, 해당 메모리 셀의 프로그램을 위해 인가되는 프로그램 전압의 프로그램 스텝 전압을 낮출 수 있다. 도 5의 단면도에서, 상대적으로 상층부에 위치한 제 n 워드 라인(WLn)과 연결된 메모리 셀의 채널폭(Wn)은 상대적으로 큰 값을 갖는다. 이에 따라 해당 메모리 셀의 문턱 전압은 제어가 용이하며, 따라서 제 n 워드 라인(WLn)과 연결된 메모리 셀의 프로그램 동작 시, 상대적으로 큰 값의 프로그램 스텝 전압을 갖는 프로그램 전압을 인가할 수 있다. 이 경우 상대적으로 적은 개수의 프로그램 펄스를 인가하더라도 제 n 워드 라인(WLn)과 연결된 메모리 셀들의 프로그램이 가능하다.
한편, 상대적으로 하층부에 위치한 제 1 워드 라인(WL1)과 연결된 메모리 셀의 채널폭(W1)은 상대적으로 작은 값을 갖는다. 이에 따라 해당 메모리 셀의 문턱 전압은 제어가 용이하지 않으며, 따라서 제 1 워드 라인(WL1)과 연결된 메모리 셀의 프로그램 동작 시, 상대적으로 작은 값의 프로그램 스텝 전압을 갖는 프로그램 전압을 인가할 수 있다. 이 경우 상대적으로 많은 개수의 프로그램 펄스들이 인가되어 제 1 워드 라인(WL1)과 연결된 메모리 셀들이 보다 안정적으로 프로그램 되도록 한다.
한편, 선택된 워드 라인에 프로그램 전압이 인가되는 동안, 비선택된 워드 라인에는 패스 전압이 인가된다. 일 실시예에서, 비선택된 워드 라인에 인가되는 패스 전압을 구성하는 펄스들은 패스 스텝 전압에 따라 다양한 값을 가질 수 있다. 즉, 프로그램 전압을 구성하는 프로그램 펄스들의 값이 순차적으로 증가함에 따라, 패스 전압을 구성하는 펄스들의 값 또한 순차적으로 증가할 수 있다. 이 경우, 패스 스텝 전압에 기초하여 패스 전압을 구성하는 펄스들의 값이 결정될 수 있다.
프로그램 스텝 전압과 프로그램 전압과의 관계, 그리고 패스 스텝 전압과 패스 전압과의 관계에 대해서는 도 7을 참조하여 후술하기로 한다.
도 7은 프로그램 동작 시 인가되는 프로그램 전압과 패스 전압을 보여주는 타이밍도이다. 보다 구체적으로, 도 7은 프로그램 동작 시 선택된 워드 라인에 인가되는 프로그램 전압 및 비선택된 워드 라인에 인가되는 패스 전압을 보여주는 타이밍도이다.
프로그램 동작 시, 선택된 워드 라인(예를 들면, WL1)에 제 1 프로그램 펄스(Vpgm1)가 인가된다. 비선택된 워드 라인들(예를 들면, WL2~WLn)에 제 1 프로그램 패스 펄스(Vpss1_1)가 인가된다. 이어서 검증 전압(Vvrf)을 이용한 프로그램 검증이 수행된다. 즉, 선택된 워드 라인에 검증 전압(Vvrf)이 인가된다. 비선택된 워드 라인들 에 검증 패스 전압(Vrp)이 인가될 것이다.
검증 전압(Vvrf)을 이용한 프로그램 검증의 결과가 패스에 해당할 때까지, 프로그램 및 프로그램 검증은 반복될 것이다. 선택된 워드 라인에 점진적으로 상승하는 프로그램 펄스들(Vpgm1_2 ~ Vpgm1_p)이 인가될 것이다. 프로그램 펄스들(Vpgm1_2 ~ Vpgm1_p)은 프로그램 스텝 전압(ΔVstep)만큼 순차적으로 상승한다. 프로그램 펄스들(Vpgm1_2 ~ Vpgm1_p) 각각이 인가될 때마다, 비선택된 워드 라인들에는 프로그램 패스 펄스(Vpss1_1 ~ Vpss1_r)가 인가된다. 검증 전압(Vvrf)을 이용한 프로그램 검증의 결과가 패스에 해당할 때, 프로그램 동작은 종료할 것이다.
도 7에 도시된 타이밍도에서, 패스 전압을 구성하는 프로그램 패스 펄스들(Vpss1_1 ~ Vpss1_r)은 패스 스텝 전압(ΔVpss)만큼 순차적으로 증가하는 값일 수 있다. 또한, 하나의 프로그램 패스 펄스는 2회 반복하여 인가될 수 있다. 즉, 기간(R1) 동안, 선택된 워드 라인에 프로그램 펄스들(Vpgm1_1, Vpgm1_2)이 인가될 때, 비선택된 워드 라인에 프로그램 패스 펄스(Vpss1_1)가 반복하여 인가된다. 또한, 기간(R2) 동안, 선택된 워드 라인에 프로그램 펄스들(Vpgm1_3, Vpgm1_4)이 인가될 때, 비선택된 워드 라인에 프로그램 패스 펄스(Vpss1_2)가 반복하여 인가된다. 즉, 도 7에 도시된 타이밍도에서, 동일한 프로그램 패스 펄스가 인가되는 횟수인 "패스 전압 반복값"은 2이다.
본 명세서에서, 프로그램 전압은 도 7에 도시된 프로그램 펄스들(Vpgm1_1 ~ Vpgm1_p)을 포함하여 구성되고, 패스 전압은 도 7에 도시된 프로그램 패스 펄스들(Vpss1_1 ~ Vpss1_r)을 포함하여 구성되는 것으로 이해할 수 있다.
도 8은 스택 상층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다. 또한, 도 9는 스택 하층부에 위치한 워드 라인이 선택된 경우 인가되는 프로그램 전압 및 패스 전압을 나타내는 타이밍도이다.
먼저 도 8을 참조하면, 스택 상층부에 위치한 워드 라인(예를 들면, WLn)이 선택된 경우, 워드 라인(WLn)에 인가되는 프로그램 전압 및 비선택된 워드 라인(예를 들면, WL1 ~ WLn-1)에 인가되는 패스 전압이 도시되어 있다. 도시의 편의를 위해, 도 7에 도시되었던 검증 전압(Vvrf) 및 검증 패스 전압(Vrp)은 도 8에서 생략되었다. 이후 도면에서도, 편의를 위해 검증 전압(Vvrf) 및 검증 패스 전압(Vrp)의 도시는 생략될 것이다.
전술한 바와 같이, 스택 상층부에 위치한 워드 라인(WLn)이 선택되는 경우, 해당 워드 라인과 연결된 메모리 셀들의 문턱 전압은 제어가 용이하다. 따라서 이 경우 프로그램 전압을 구성하는 프로그램 펄스들(Vpgm2_1 ~ Vpgm2_6) 값의 차이인, 프로그램 스텝 전압(ΔVpgm2)은 상대적으로 큰 값을 가질 수 있다. 이 경우, 상대적으로 적은 회수의 프로그램 펄스들(Vpgm2_1 ~ Vpgm2_6)을 인가하여 워드 라인(WLn)과 연결된 메모리 셀들의 프로그램 동작을 완료할 수 있다.
한편, 도 9를 참조하면, 스택 하층부에 위치한 워드 라인(예를 들면, WL1)이 선택된 경우, 워드 라인(WL1)에 인가되는 프로그램 전압 및 비선택된 워드 라인(예를 들면, WL2 ~ WLn)에 인가되는 패스 전압이 도시되어 있다. 전술한 바와 같이, 스택 하층부에 위치한 워드 라인(WL1)이 선택되는 경우, 해당 워드 라인과 연결된 메모리 셀들의 문턱 전압은 제어가 용이하지 않다. 따라서 이 경우 프로그램 전압을 구성하는 프로그램 펄스들(Vpgm3_1 ~ Vpgm3_11) 값의 차이인, 프로그램 스텝 전압(ΔVpgm3)은 상대적으로 큰 값을 가질 수 있다. 이 경우, 상대적으로 많은 회수의 프로그램 펄스들(Vpgm3_1 ~ Vpgm3_6)을 인가하여 워드 라인(WL1)과 연결된 메모리 셀들의 프로그램 동작을 완료할 수 있다. 도 8 및 도 9를 함께 참조하면, 도 8에서는 6회에 걸쳐 프로그램 펄스들(Vpgm2_1 ~ Vpgm2_6)이 인가된 반면, 도 9에서는 11회에 걸쳐 프로그램 펄스들(Vpgm3_1 ~ Vpgm3_11)이 인가되었다.
한편, 통상적인 경우 패스 전압은 선택된 워드라인의 위치와는 상관없이 결정된다. 따라서, 패스 전압을 시작하게 되는 프로그램 패스 펄스(Vpss2_1)와, 패스 펄스들 사이의 전압 차이인 패스 스텝 전압(ΔVpss2)은 도 8과 도 9의 경우 서로 동일하다. 또한, 반복하여 동일한 프로그램 패스 펄스가 인가되는 횟수인 패스 전압 반복값은 도 8과 도 9 모두 2의 값으로서 동일하다. 즉, 도 8에서는 기간(R1) 동안 프로그램 패스 펄스(Vpss2_1)가 2회 반복하여 인가되고, 기간(R2 및 R3)에서도 동일한 프로그램 패스 펄스(Vpss2_2, Vpss2_3)가 2회 반복하여 인가된다. 또한, 도 9에서도 마찬가지로 기간(R1 내지 R5) 동안 각각 프로그램 패스 펄스들(Vpss2_1 ~ Vpss2_5)이 2회씩 반복하여 인가되고, 기간(R6)에 마지막 프로그램 패스 펄스(Vpss2_6)가 인가된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 경우, 셀 스트링을 구성하는 스택 내 선택된 워드 라인의 위치에 기초하여 프로그램 전압이 결정되고, 또한 상기 프로그램 전압을 구성하는 프로그램 스텝 전압에 기초하여 프로그램 패스 전압이 결정된다. 따라서 선택된 워드 라인의 위치에 따라 프로그램 전압 및 프로그램 패스 전압을 유연하게 결정할 수 있으며, 이에 따라 반도체 메모리 장치의 성능이 향상될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 따라 프로그램 전압 및 패스 전압을 결정하는 구체적인 방법에 대해서는 도 10 내지 도 15를 참조하여 후술하기로 한다.
도 10은 도 1에 도시된 제어 로직의 예시적인 실시예를 나타내는 블록도이다.
도 10을 참조하면, 제어 로직(140)은 설정 저장부(141), 프로그램 전압 결정부(143) 및 패스 전압 결정부(145)를 포함할 수 있다. 설정 저장부(141)는 선택된 워드 라인의 위치에 따른 설정값들을 저장할 수 있다. 프로그램 전압 결정부(143)는 상기 설정값들에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정할 수 있다. 패스 전압 결정부(145)는 상기 설정값들에 기초하여 비선택된 워드 라인에 인가될 패스 전압을 결정할 수 있다.
설정 저장부(141)는 제어 로직(140) 내의 레지스터로 구현될 수 있다. 한편, 설정 저장부(141)에 저장되는 설정값들은, 선택된 워드 라인의 위치에 대응하는 프로그램 스텝 전압, 패스 스텝 전압 및 패스 전압 반복값을 포함할 수 있다. 예시적으로, 설정 저장부(141)는 아래 표 1과 같은 설정값들을 저장할 수 있다.
| 선택된 워드 라인 | 프로그램 스텝 전압 | 패스 스텝 전압 | 패스 전압 반복값 |
| WL1~WL8 | Vst1 | Vps1 | RP1 |
| WL9~WL16 | Vst2 | Vps2 | RP2 |
| WL17~WL24 | Vst3 | Vps3 | RP3 |
| WL25~WL32 | Vst4 | Vps4 | RP4 |
상기 표 1에서, 메모리 스트링이 32개의 메모리 셀들을 포함하는 것으로 예시하였다. 따라서 32개의 워드 라인(WL1 ~ WL32)이 메모리 스트링 내 메모리 셀들에 연결된다. 한편, 개별적인 워드 라인마다 서로 다른 설정값들이 지정될 수도 있으나, 상기 표 1에서는 워드 라인들을 위치에 따라 네 개의 그룹으로 그룹화하여, 각 그룹마다 상이한 설정값들이 지정된 것으로 나타나 있다. 표 1은 예시적인 것으로서, 메모리 스트링에 속하는 메모리 셀들의 개수 및 그룹의 개수는 다양하게 변경될 수 있음을 알 수 있다.
제 1 그룹에 속하는 워드 라인(WL1~WL8)이 선택되는 경우, 프로그램 스텝 전압, 패스 스텝 전압 및 패스 전압 반복값이 각각 Vst1, Vps1, RP1으로 결정된다. 마찬가지로 제 2 내지 제 4 그룹에 속하는 워드 라인이 선택되는 경우, 표 1에 도시된 것과 같은 설정값들이 선택될 수 있다.
이를 위하여, 설정 저장부(141)는 각 워드 라인(WL1~WL32)에 대한 그룹 정보를 생성하는 그룹 정보 생성부(142)를 포함할 수 있다. 이 경우 상기 그룹 정보 생성부(142)는, 반도체 메모리 장치로 인가되는 어드레스 중 열 어드레스를 디코딩하여, 해당 어드레스에 대응하는 워드 라인이 어느 그룹에 속하는지 여부에 대한 그룹 정보를 생성할 수 있다. 상기 그룹 정보 생성부(142)는 필요에 따라 다양한 값의 그룹 개수를 결정하고, 워드 라인(WL1~WL32)들을 생성된 그룹들로 대응시킬 수 있다. 상기 표 1의 예에 따르면, 상기 그룹 정보 생성부(142)는 네 개의 그룹을 생성하게 된다. 한편, 상기 그룹 정보 생성부(142)는 생성된 네 개의 그룹 각각에 대해, 제 1 그룹에 워드 라인(WL1~WL8)들을 대응시키고, 제 2 그룹에 워드 라인(WL9~WL16)들을 대응시키며, 제 3 그룹에 워드 라인(WL17~WL24)들을 대응시키고, 제 4 그룹에 워드 라인(WL25~WL32)들을 대응시킬 수 있다. 한편, 설정 저장부(141)는 생성된 그룹들에 각각 대응하는 프로그램 스텝 전압, 패스 스텝 전압 및 패스 전압 반복값을 지정할 수 있다.
프로그램 전압 결정부(143)는 선택된 워드 라인에 기초하여, 설정 저장부(141)에 저장된 프로그램 스텝 전압을 참조할 수 있다. 예를 들어, 워드 라인(WL18)이 선택된 경우, 프로그램 전압 결정부(143)는 설정 저장부(141)에 저장된 프로그램 스텝 전압(Vst3)을 선택한다. 프로그램 전압 결정부(143)는 프로그램 스텝 전압(Vst3)에 기초하여, 프로그램 펄스들을 결정하고, 이에 따라 프로그램 전압을 결정할 수 있다.
패스 전압 결정부(145)는 선택된 프로그램 스텝 전압(Vst3)에 기초하여, 패스 스텝 전압(Vps3) 및 패스 전압 반복값(RP3)을 선택할 수 있다. 한편, 패스 전압 결정부(145)는 패스 스텝 전압(Vps3) 및 패스 전압 반복값(RP3)에 기초하여 프로그램 패스 펄스들을 결정하고, 이에 따라 패스 전압을 결정할 수 있다.
제어 로직(140) 내 프로그램 전압 결정부(143)는 선택된 워드 라인이 상기 셀 스트링의 상층부에 인접하여 위치할수록, 상대적으로 큰 전압을 프로그램 스텝 전압으로 결정할 수 있다. 도 6에 도시된 바와 같이, 제 1 워드 라인(WL1)이 스택 내 하층부에 위치하고, 제 32 워드 라인(WL32)이 스택 내 상층부에 위치하는 경우, 위 조건을 만족하기 위해 프로그램 스텝 전압(Vst1)이 가장 작은 값을 갖고, 프로그램 스텝 전압(Vst2)은 프로그램 스텝 전압(Vst1)보다 큰 값을 갖는다. 또한 프로그램 스텝 전압(Vst3)은 프로그램 스텝 전압(Vst2)보다 큰 값을 가지며, 프로그램 스텝 전압(Vst4)이 가장 큰 값을 가질 수 있다.
한편, 제어 로직(140) 내 패스 전압 결정부(145)는 선택된 프로그램 스텝 전압값이 클수록, 상대적으로 큰 전압을 패스 스텝 전압으로 결정할 수 있다. 따라서, 상술한 예에 의하면, 패스 스텝 전압(Vps1)이 가장 작은 값을 갖고, 패스 스텝 전압(Vps2)은 패스 스텝 전압(Vps1)보다 큰 값을 가질 수 있다. 또한 패스 스텝 전압(Vps3)은 패스 스텝 전압(Vps2)보다 큰 값을 가지며, 패스 스텝 전압(Vps4)이 가장 큰 값을 가질 수 있다.
또한, 제어 로직(140) 내 패스 전압 결정부(145)는 선택된 프로그램 스텝 전압값이 클수록 상대적으로 작은 횟수의 값을 패스 전압 반복값으로 결정할 수 있다. 따라서, 상술한 예에 의하면, 패스 전압 반복값(RP1)이 가장 큰 값을 갖고, 패스 전압 반복값(RP2)은 패스 전압 반복값(RP1)보다 작은 값을 가질 수 있다. 또한 패스 전압 반복값(RP3)은 패스 전압 반복값(RP2)보다 작은 값을 가지며, 패스 전압 반복값(RP4)은 가장 작은 값을 가질 수 있다.
설정값들의 선택에 따라 결정되는 프로그램 전압 및 패스 전압에 대해서는 도 13 내지 도 15를 참조하여 후술하기로 한다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 프로그램 대상으로 선택된 워드 라인의 위치에 기초하여 선택된 워드라인에 인가될 프로그램 스텝 전압을 결정하는 단계(S110), 결정된 상기 프로그램 스텝 전압에 기초하여, 상기 복수의 워드 라인들 중 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계(S130) 및 결정된 상기 프로그램 스텝 전압 및 패스 전압에 기초하여, 선택된 메모리 셀들에 프로그램 동작을 수행하는 단계(S150)를 포함한다.
단계(S110)에서, 제어부(140) 내 프로그램 전압 결정부(S143)는 설정 저장부(141)내 저장된 설정값들을 참조하여 프로그램 스텝 전압을 결정할 수 있다. 또한, 도 11에 도시되지는 않았으나, 단계(S110)에서는 상기 프로그램 스텝 전압에 기초하여 프로그램 전압이 결정될 수 있다.
단계(S130)에서, 제어부(140) 내 패스 전압 결정부(S145)는 설정 저장부(141)내 저장된 설정값들을 참조하여 패스 전압을 결정할 수 있다. 이 경우, 패스 전압 결정부(145)는 결정된 프로그램 스텝 전압에 기초하여 패스 전압을 결정할 수 있다. 단계(S130)의 예시적인 실시예에 대해서는 도 12를 참조하여 후술하기로 한다.
단계(S150)에서는, 실제적인 프로그램 동작이 수행된다. 이를 위해, 단계(S150)의 수행 이전에, 결정된 프로그램 스텝 전압에 기초하여 프로그램 전압이 결정될 필요가 있다. 프로그램 전압은 프로그램 스텝 전압에 기초하여 결정되므로, 단계(S130)에서 프로그램 전압이 결정될 수도 있고, 단계(S130) 이전 또는 이후에 프로그램 전압이 결정될 수도 있다.
도 12은 패스 전압을 결정하는 구체적인 실시예를 나타내는 순서도이다.
도 12를 참조하면, 도 11에 도시된 단계(S130)는, 결정된 프로그램 스텝 전압에 기초하여, 패스 스텝 전압을 결정하는 단계(S210), 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 전압 반복값을 결정하는 단계(S230) 및 상기 결정된 패스 스텝 전압 및 패스 전압 반복값에 기초하여, 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계(S250)를 포함할 수 있다.
표 1, 도 10 및 도 12를 함께 참조하면, 단계(S210)에서 패스 전압 결정부(145)는 설정 저장부(141)를 참조하여 패스 스텝 전압을 결정할 수 있다. 이 경우, 선택된 프로그램 스텝 전압에 따라, 패스 스텝 전압들(Vps1~Vps4) 중 어느 하나가 선택될 수 있다.
단계(S230)에서 패스 전압 결정부(145)는 설정 저장부(141)를 참조하여 패스 전압 반복값을 결정할 수 있다. 이 경우, 선택된 프로그램 스텝 전압에 따라, 패스 전압 반복값(RP1~RP4) 중 어느 하나가 선택될 수 있다.
단계(S250)에서, 패스 전압 결정부(145)는 결정된 패스 스텝 전압 및 패스 전압 반복값에 기초하여, 패스 전압을 결정할 수 있다. 상술한 과정에 의해 결정되는 패스 전압의 구체적인 예시는 도 13 내지 도 14를 참조하여 후술하기로 한다.
도 13은 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 타이밍도이다.
도 13을 참조하면, 선택된 워드 라인에 인가되는 프로그램 전압은 도 9에 도시된 프로그램 전압과 실질적으로 동일한 것으로 도시되었다. 도 13의 경우 상대적으로 하층부에 위치한 워드 라인이 선택되었다. 따라서 상대적으로 상층부에 위치한 워드 라인이 선택된 경우의 프로그램 전압 및 패스 전압을 도시하는 도 7과 비교하여 볼 때, 도 13의 경우 프로그램 스텝 전압(ΔVstep3)은 상대적으로 작은 값이다. 즉, 프로그램 스텝 전압(ΔVstep3)은 표 1의 예시에서 Vst1의 값으로 결정될 수 있다. 결정된 프로그램 스텝 전압(ΔVstep3)에 따라 프로그램 펄스들(Vpgm3_1~Vpgm3_11)이 결정되고, 이에 따라 프로그램 전압이 결정된다.
한편, 도 13에서, 패스 스텝 전압(ΔVpss3)은 도 9에 도시된 패스 스텝 전압(ΔVpss2)보다 작은 값으로 결정될 수 있다. 또한, 패스 전압 반복값은 4로 결정되었다. 즉, 표 1에서 RP1의 값이 4일 수 있다. 이에 따라, 기간(R1', R2')에서 프로그램 패스 펄스들(Vpss3_1, Vpss3_2)이 각각 4번씩 인가되고, 마지막 기간(R3')에서 프로그램 패스 펄스(Vpss3_3)이 3번 인가된다. 즉, 결정되는 패스 스텝 전압(ΔVpss3) 및 패스 전압 반복값에 따라 패스 전압이 결정될 수 있다.
도 14는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 다른 타이밍도이다.
도 14를 참조하면, 선택된 워드 라인에 인가되는 프로그램 전압은 도 9, 도 14에 도시된 프로그램 전압과 실질적으로 동일한 것으로 도시되었다. 즉, 도 13과 유사하게, 도 14의 경우 상대적으로 하층부에 위치한 워드 라인이 선택되었다. 따라서 상대적으로 상층부에 위치한 워드 라인이 선택된 경우의 프로그램 전압 및 패스 전압을 도시하는 도 7과 비교하여 볼 때, 도 14의 경우 프로그램 스텝 전압(ΔVstep3)은 상대적으로 작은 값이다. 즉, 프로그램 스텝 전압(ΔVstep3)은 표 1의 예시에서 Vst1의 값으로 결정될 수 있다. 결정된 프로그램 스텝 전압(ΔVstep3)에 따라 프로그램 펄스들(Vpgm3_1~Vpgm3_11)이 결정되고, 이에 따라 프로그램 전압이 결정된다.
한편, 도 14에서, 패스 스텝 전압(ΔVpss4)은 도 13에 도시된 패스 스텝 전압(ΔVpss3)보다 작은 값으로 결정될 수 있다. 또한, 패스 전압 반복값은 3으로 결정되었다. 즉, 표 1에서 RP1의 값이 3일 수 있다. 이에 따라, 기간(R1", R2", R3")에서 프로그램 패스 펄스들(Vpss4_1, Vpss4_2, Vpss4_3)이 각각 3번씩 인가되고, 마지막 기간(R4")에서 프로그램 패스 펄스(Vpss4_4)이 2번 인가된다. 즉, 결정되는 패스 스텝 전압(ΔVpss4) 및 패스 전압 반복값에 따라 패스 전압이 결정될 수 있다.
도 15는 본 발명의 일 실시예에 따라 결정되는 프로그램 전압 및 패스 전압을 예시적으로 나타내는 또다른 타이밍도이다.
도 15에서, 패스 스텝 전압(ΔVpss5)은 도 14에 도시된 패스 스텝 전압(ΔVpss4)보다 작은 값으로 결정될 수 있다. 또한, 패스 전압 반복값은 2로 결정되었다. 본 발명의 예시적인 실시예에서, 패스 전압 반복값은 고정값으로 유지하되, 패스 스텝 전압만을 변화시킬 수 있다. 즉, 표 1에서 RP1 내지 RP4의 값이 모두 2일 수 있다. 이에 따라, 기간(R1~R5)에서 프로그램 패스 펄스들(Vpss5_1~Vpss5_5)이 각각 2번씩 인가되고, 마지막 기간(R6)에서 프로그램 패스 펄스(Vpss5_6)이 1번 인가된다. 즉, 결정되는 패스 스텝 전압(ΔVpss5) 및 패스 전압 반복값에 따라 패스 전압이 결정될 수 있다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17는 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
Claims (16)
- 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행하는 읽기 및 쓰기 회로; 및
상기 메모리 셀 어레이에 대한 리드 동작 또는 프로그램 동작을 수행하도록, 상기 읽기 및 쓰기 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
상기 복수의 셀 스트링들 각각은 대응하는 복수의 워드 라인들과 연결된 복수의 메모리 셀들을 포함하고,
프로그램 동작 시, 상기 제어 로직은 상기 셀 스트링 내 선택된 워드 라인의 위치에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 스텝 전압을 결정하고, 상기 프로그램 스텝 전압에 기초하여 비선택된 워드 라인에 인가될 패스 전압을 결정하는, 반도체 메모리 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 제어 로직은,
상기 선택된 워드 라인이 상기 셀 스트링의 상층부에 인접하여 위치할수록, 상대적으로 큰 전압을 상기 프로그램 스텝 전압으로 결정하고,
상기 결정된 프로그램 스텝 전압에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
- 삭제
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 제어 로직은:
선택된 워드 라인의 위치에 따른 설정값들을 저장하는 설정 저장부;
상기 설정값들에 기초하여 상기 선택된 워드 라인에 인가될 프로그램 전압을 결정하는 프로그램 전압 결정부; 및
상기 설정값들에 기초하여 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 패스 전압 결정부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 복수의 워드 라인들에 연결되어, 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성되는 어드레스 디코더; 및
상기 결정된 프로그램 전압 및 패스 전압을 생성하여 상기 어드레스 디코더로 전달하는 전압 생성부를 더 포함하고,
상기 설정 저장부는,
상기 열 어드레스에 기초하여, 선택된 워드 라인이 속하는 그룹에 관한 정보인 그룹 정보를 생성하는 그룹 정보 생성부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 프로그램 전압 결정부는, 상기 그룹 정보에 기초하여 상기 설정값들 중 상기 선택된 워드 라인에 인가될 프로그램 전압을 선택하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 설정값들은, 상기 복수의 워드 라인들의 위치에 따른 복수의 프로그램 스텝 전압값들을 포함하고, 상기 프로그램 전압 결정부는 상기 선택된 워드 라인의 위치에 따라 상기 복수의 프로그램 스텝 전압값들 중 하나를 선택하여, 상기 프로그램 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 설정값들은, 상기 복수의 프로그램 스텝 전압값들에 따른 복수의 패스 스텝 전압값들을 더 포함하고, 상기 패스 전압 결정부는 상기 선택된 워드 라인의 위치에 따라 선택된 프로그램 스텝 전압값에 따라 상기 복수의 패스 스텝 전압값들 중 하나를 선택하여, 상기 패스 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 복수의 프로그램 스텝 전압값들 중 상기 선택된 프로그램 스텝 전압값이 클수록, 상기 복수의 패스 스텝 전압값들 중 상대적으로 큰 값의 패스 스텝 전압이 선택되는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 설정값들은, 상기 복수의 프로그램 스텝 전압값들에 따른 복수의 패스 전압 반복값들을 더 포함하고, 상기 패스 전압 결정부는 상기 선택된 워드 라인의 위치에 따라 선택된 프로그램 스텝 전압값에 따라 상기 복수의 패스 전압 반복값들 중 하나를 선택하여, 상기 패스 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 복수의 프로그램 스텝 전압값들 중 상기 선택된 프로그램 스텝 전압값이 클수록, 상기 복수의 패스 전압 반복값들 중 상대적으로 작은 값의 패스 전압 반복값이 선택되는 것을 특징으로 하는, 반도체 메모리 장치.
- 복수의 메모리 셀들을 포함하는 셀 스트링에 연결된 복수의 워드 라인들 중, 프로그램 대상으로 선택된 워드 라인의 위치에 기초하여, 상기 선택된 워드라인에 인가될 프로그램 스텝 전압을 결정하는 단계;
결정된 상기 프로그램 스텝 전압에 기초하여, 상기 복수의 워드 라인들 중 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계; 및
결정된 상기 프로그램 스텝 전압 및 패스 전압에 기초하여, 선택된 메모리 셀들에 프로그램 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서, 상기 선택된 워드라인에 인가될 프로그램 스텝 전압을 결정하는 단계에서는,
상기 선택된 워드 라인이 상기 셀 스트링의 상층부에 인접하여 위치할수록, 상대적으로 큰 전압을 상기 프로그램 스텝 전압으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서, 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계는:
상기 결정된 프로그램 스텝 전압에 기초하여, 패스 스텝 전압을 결정하는 단계;
상기 결정된 프로그램 스텝 전압에 기초하여, 패스 전압 반복값을 결정하는 단계; 및
상기 결정된 패스 스텝 전압 및 패스 전압 반복값에 기초하여, 상기 비선택된 워드 라인에 인가될 패스 전압을 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 스텝 전압을 결정하는 단계에서는,
상기 선택된 프로그램 스텝 전압값이 클수록, 상대적으로 큰 전압을 상기 패스 스텝 전압으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서, 상기 결정된 프로그램 스텝 전압에 기초하여, 패스 전압 반복값을 결정하는 단계에서는,
상기 선택된 상기 프로그램 스텝 전압값이 클수록, 상대적으로 작은 값을 상기 패스 전압 반복값으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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