KR102401056B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 적층된 메모리 블럭들에 포함된 셀렉트 트랜지스터들의 프로그램 방법에 있어서, 상기 적층된 메모리 블럭들에 각각 연결된 공통 소오스 라인들에 서로 다른 전압을 인가하는 단계; 및 상기 셀렉트 트랜지스터들 중, 상기 적층된 메모리 블럭들에 포함되고, 메모리 셀들과 상기 공통 소오스 라인들 사이에 연결되며, 상기 서로 동일한 소오스 셀렉트 라인에 연결된 소오스 셀렉트 트랜지스터들을 동시에 프로그램하는 단계를 수행하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 셀렉트 트랜지스터들을 포함하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하도록 구성된 제어 회로를 포함한다.
메모리 셀 어레이는 다수의 메모리 블럭들을 포함한다. 메모리 블럭들은 수직 방향으로 적층될 수 있다. 각각의 메모리 블럭은 공통 소오스 라인들과 비트 라인들 사이에 연결된 다수의 스트링들을 포함한다. 각각의 스트링은 공통 소오스 라인과 비트 라인 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함할 수 있다.
서로 다른 스트링들에 포함된 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인들에 연결되고, 메모리 셀들의 게이트들은 워드 라인들에 연결되고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인들에 연결된다.
메모리 블럭들은 기판으로부터 수직 방향으로 적층될 수 있다. 적층된 메모리 블럭들은 비트 라인들, 소오스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들을 공유할 수 있다.
본 발명의 실시예는 셀렉트 트랜지스터들을 서로 다르게 코딩함으로써, 리드 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 셀렉트 트랜지스터들 사이에 연결된 다수의 메모리 셀들을 포함하는 적층된 메모리 블럭들; 및 상기 메모리 블럭들에 연결된 서로 다른 공통 소오스 라인들을 포함하며, 상기 셀렉트 트랜지스터들은 서로 다른 문턱전압들을 가진다.
본 발명의 실시예에 따른 메모리 장치는, 제1 공통 소오스 라인과 비트 라인 사이에서 서로 직렬로 연결된 제1 소오스 셀렉트 트랜지스터, 제2 소오스 셀렉트 트랜지스터, 제1 메모리 셀들, 제1 드레인 셀렉트 트랜지스터 및 제2 드레인 셀렉트 트랜지스터를 포함하는 제1 메모리 블럭; 상기 제1 메모리 블럭의 상부에 위치하며, 제2 공통 소오스 라인과 상기 비트 라인 사이에서 서로 직렬로 연결된 제3 소오스 셀렉트 트랜지스터, 제4 소오스 셀렉트 트랜지스터, 제2 메모리 셀들, 제3 드레인 셀렉트 트랜지스터 및 제4 드레인 셀렉트 트랜지스터를 포함하는 제2 메모리 블럭; 상기 제1 내지 제4 소오스 셀렉트 트랜지스터들을 프로그램하도록 구성된 주변 회로; 및 상기 제1 내지 제4 소오스 셀렉트 트랜지스터들이 서로 다른 문턱전압들을 갖도록 프로그램 동작을 수행하고, 프로그램, 리드 또는 소거 동작 시, 상기 제1 및 제3 소오스 셀렉트 트랜지스터들에 공통으로 연결된 제1 소오스 셀렉트 라인과 상기 제2 및 제4 소오스 셀렉트 트랜지스터들에 공통으로 연결된 제2 소오스 셀렉트 라인에 각각 서로 다른 전압들을 인가하여, 상기 제1 메모리 블럭을 상기 제1 공통 소오스 라인에 연결하거나, 상기 제2 메모리 블럭을 상기 제2 공통 소오스 라인에 연결하도록 상기 주변 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 적층된 메모리 블럭들에 포함된 셀렉트 트랜지스터들의 프로그램 방법에 있어서, 상기 적층된 메모리 블럭들에 각각 연결된 공통 소오스 라인들에 서로 다른 전압을 인가하는 단계; 및 상기 셀렉트 트랜지스터들 중, 상기 적층된 메모리 블럭들에 포함되고, 메모리 셀들과 상기 공통 소오스 라인들 사이에 연결되며, 상기 서로 동일한 소오스 셀렉트 라인에 연결된 소오스 셀렉트 트랜지스터들을 동시에 프로그램하는 단계를 포함한다.
본 기술은 메모리 장치의 리드 동작의 신뢰도를 개선할 수 있으며, 메모리 장치를 포함한 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 블럭들을 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따라 코딩된 셀렉트 트랜지스터들의 문턱전압들을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 블럭들을 구체적으로 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하기 위한 컨트롤러(1200)를 포함한다.
메모리 장치(1100)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 또는 소거 동작을 수행한다. 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 메모리 장치(1100)를 예를 들어 설명하도록 한다.
컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 외부(예컨대, 호스트)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 메모리 장치(1100)에 전송하거나, 메모리 장치(1100)로부터 데이터(DATA)를 수신받을 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(200)와, 주변 회로(200)를 제어하기 위한 제어 회로(300)를 포함한다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수의 메모리 셀들이 포함된 메모리 블럭들을 포함할 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 컬럼 디코더(230) 및 입출력 회로(240)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP)에 응답하여 다양한 레벨의 전압들을 생성하도록 구성된다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1), 제2 패스 전압(Vpass2), 제3 패스 전압(Vpass3), 턴온 전압(Von), 턴오프 전압(Voff) 및 프로그램 금지 전압(Vinh) 등을 생성할 수 있다. 또한, 상술한 전압들 외에도 전압 생성 회로(210)는 프로그램, 리드 및 소거 동작에 필요한 다양한 레벨의 전압들을 생생할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 전압 생성 회로(210)에서 생성된 전압들(Vpgm, Vpass1, Vpass2, Vpass3, Von, Voff 및 Vinh)을 메모리 셀 어레이(100)의 선택된 메모리 블럭에 연결된 로컬 라인들(CSL, SSL, DSL, WL, DSSL)에 전달한다. 로컬 라인들(CSL, SSL, DSL, WL, DSSL)은 공통 소오스 라인들(CSL), 소오스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 더미 소오스 셀렉트 라인들(DSSL)을 포함할 수 있다.
컬럼 디코더(230)는 비트 라인들(BL1~BLi; i는 양의 자연수)을 통해 메모리 셀 어레이(100)에 연결된다. 컬럼 디코더(230)는 컬럼 어드레스(CADD)에 응답하여 비트 라인들(BL1~BLi)을 통해 데이터를 주고 받을 수 있다.
입출력 회로(240)는 컨트롤러(도 1의 1200)로부터 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(300)에 전달하거나, 컬럼 디코더(230)와 데이터(DATA)를 주고 받을 수 있다.
제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(200)를 제어하기 위한 동작 신호(OP), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 제어 회로(300)는 메모리 셀 어레이에 포함된 소오스 셀렉트 트랜지스터들 또는 드레인 셀렉트 트랜지스터들이 다양한 문턱전압들을 갖도록 주변 회로(200)를 제어할 수 있다. 예를 들면, 제어 회로(300)는 셀렉트 트랜지스터들이 서로 다른 문턱전압들을 갖도록 코딩(coding)하고, 서로 다르게 코딩된 셀렉트 트랜지스터들이 서로 동일한 전압에 응답하여 일부는 턴온(turn on)되고 나머지는 턴오프(turn off)되도록 주변 회로(200)를 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블럭들(MB1~MBk; k는 양의 자연수)을 포함할 수 있다. 메모리 블럭들(MB1~MBk)은 기판으로부터 수직 방향(Z 방향)으로 적층될 수 있다. 예를 들면, 제2 메모리 블럭(MB2)은 제1 메모리 블럭(MB1)의 상부에 적층될 수 있고, 제3 메모리 블럭(MB3)은 제2 메모리 블럭(MB2)의 상부에 적층될 수 있고, 제k 메모리 블럭(MBk)은 제k-1 메모리 블럭(MBk-1)의 상부에 적층될 수 있다.
제1 내지 제k 메모리 블럭들(MB1~MBk)은 제1 방향(X 방향)을 따라 연장된 다수의 비트 라인들(BL1~BLi)을 서로 공유할 수 있으며, 제2 방향(Y)을 따라 연장된 제1 소오스 셀렉트 라인(SSL1), 제2 소오스 셀렉트 라인(SSL2), 제1 내지 제n 워드 라인들(WL1~WLn), 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 공유할 수 있고. 제1 내지 제k 공통 소오스 라인들(CSL1~CSLk)은 서로 공유하지 않는다. 예를 들면, 제1 공통 소오스 라인(CSL1)은 제1 메모리 블럭(MB1)에 연결되고, 제k 공통 소오스 라인(CSLk)은 제k 메모리 블럭(MBk)에 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 블럭들을 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(도 3의 100)에 제1 내지 제4 메모리 블럭들(MB1~MB4)이 포함된 경우를 예를 들어 설명하도록 한다.
제1 내지 제4 메모리 블럭들(MB1~MB4)은 서로 유사하게 구성될 수 있으므로, 제1 내지 제4 메모리 블럭들(MB1~MBk) 중에서 제1 메모리 블럭(MB1)에 대하여 구체적으로 설명하면 다음과 같다.
제1 메모리 블럭(MB1)은 비트 라인들(BL1, BL2, BL3, ...)과 제1 공통 소오스 라인(CSL1) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 제1 비트 라인(BL1)과 제1 공통 소오스 라인(CSL1) 사이에 연결된 스트링을 예를 들어 설명하면, 스트링은 제11 소오스 셀렉트 트랜지스터(SST11), 제12 소오스 셀렉트 트랜지스터(SST12), 제1 내지 제n 메모리 셀들(F1~Fn), 제11 드레인 셀렉트 트랜지스터(DST11) 및 제12 드레인 셀렉트 트랜지스터(DST12)를 포함할 수 있다. 제1 방향(X 방향)을 따라 배열된 다수의 스트링들이 제1 메모리 블럭(MB1)에 포함될 수 있다. 제2 메모리 블럭(MB2)은 제1 메모리 블럭(MB1)과 동일하게 구성될 수 있으며, 제1 메모리 블럭(MB1)의 상부에(Z 방향) 배열될 수 있다. 이러한 방식으로, 제1 내지 제4 메모리 블럭들(MB1~MB4)이 기판으로부터 수직 방향(Z 방향)으로 순차적으로 적층될 수 있다.
제1 메모리 블럭(MB1)의 제11 소오스 셀렉트 트랜지스터(SST11)의 상부에는 제2 메모리 블럭(MB2)의 제21 소오스 셀렉트 트랜지스터(SST21)가 위치하고, 제21 소오스 셀렉트 트랜지스터(SST21)의 상부에는 제3 메모리 블럭(MB3)의 제31 소오스 셀렉트 트랜지스터(SST31)가 위치하고, 제31 소오스 셀렉트 트랜지스터(SST31)의 상부에는 제4 메모리 블럭(MB4)의 제41 소오스 셀렉트 트랜지스터(SST41)가 위치할 수 있다. 제1 내지 제4 메모리 블럭들(MB1~MB4)에 각각 포함된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)의 게이트들은 제1 소오스 셀렉트 라인(SSL1)에 공통으로 연결될 수 있다. 설명의 편의를 위하여, 제1 소오스 셀렉트 라인(SSL1)에 공통으로 연결된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)을 제1 그룹(GR1)으로 정의한다.
제1 메모리 블럭(MB1)의 제12 소오스 셀렉트 트랜지스터(SST12)의 상부에는 제2 메모리 블럭(MB2)의 제22 소오스 셀렉트 트랜지스터(SST22)가 위치하고, 제22 소오스 셀렉트 트랜지스터(SST22)의 상부에는 제3 메모리 블럭(MB3)의 제32 소오스 셀렉트 트랜지스터(SST32)가 위치하고, 제32 소오스 셀렉트 트랜지스터(SST32)의 상부에는 제4 메모리 블럭(MB4)의 제42 소오스 셀렉트 트랜지스터(SST42)가 위치할 수 있다. 제1 내지 제4 메모리 블럭들(MB1~MB4)에 각각 포함된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)의 게이트들은 제2 소오스 셀렉트 라인(SSL2)에 공통으로 연결될 수 있다. 설명의 편의를 위하여, 제2 소오스 셀렉트 라인(SSL2)에 공통으로 연결된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)을 제2 그룹(GR2)으로 정의한다.
제1 메모리 블럭(MB1)의 제11 드레인 셀렉트 트랜지스터(DST11)의 상부에는 제2 메모리 블럭(MB2)의 제21 드레인 셀렉트 트랜지스터(DST21)가 위치하고, 제21 드레인 셀렉트 트랜지스터(DST21)의 상부에는 제3 메모리 블럭(MB3)의 제31 드레인 셀렉트 트랜지스터(DST31)가 위치하고, 제31 드레인 셀렉트 트랜지스터(DST31)의 상부에는 제4 메모리 블럭(MB4)의 제41 드레인 셀렉트 트랜지스터(DST41)가 위치할 수 있다. 제1 내지 제4 메모리 블럭들(MB1~MB4)에 각각 포함된 제11, 제21, 제31 및 제41 드레인 셀렉트 트랜지스터들(DST11, DST21, DST31 및 DST41)의 게이트들은 제1 드레인 셀렉트 라인(DSL1)에 공통으로 연결될 수 있다.
제1 메모리 블럭(MB1)의 제12 드레인 셀렉트 트랜지스터(DST12)의 상부에는 제2 메모리 블럭(MB2)의 제22 드레인 셀렉트 트랜지스터(DST22)가 위치하고, 제22 드레인 셀렉트 트랜지스터(DST22)의 상부에는 제3 메모리 블럭(MB3)의 제32 드레인 셀렉트 트랜지스터(DST32)가 위치하고, 제32 드레인 셀렉트 트랜지스터(DST32)의 상부에는 제4 메모리 블럭(MB4)의 제42 드레인 셀렉트 트랜지스터(DST42)가 위치할 수 있다. 제1 내지 제4 메모리 블럭들(MB1~MB4)에 각각 포함된 제12, 제22, 제32 및 제42 드레인 셀렉트 트랜지스터들(DST11, DST21, DST31 및 DST41)의 게이트들은 제2 드레인 셀렉트 라인(DSL2)에 공통으로 연결될 수 있다.
적층된 제1 내지 제4 메모리 블럭들(MB1~MB4) 중 선택된 메모리 블럭과 나머지 비선택된 메모리 블럭들을 구분하기 위해서, 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)과 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)이 서로 다른 문턱전압들을 갖도록 코딩(coding)한다. 예를 들면, 제1 그룹(GR1)에 포함된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)도 서로 다르게 코딩되고, 제2 그룹(GR2)에 포함된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)도 서로 다르게 코딩된다.
제1 및 제2 그룹(GR1 및 GR2)에 포함된 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31, SST41, SST12, SST22, SST32 및 SST42)이 서로 다른 문턱전압들을 갖도록 코딩되면, 제1 그룹(GR1)에 연결된 제1 소오스 셀렉트 라인(SSL1)에 임의의 전압이 인가되더라도, 제1 그룹(GR1)에 연결된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)의 일부를 턴온(turn-on) 또는 턴오프(turn-off)시킬 수 있다. 또한, 제2 그룹(GR2)에 연결된 제2 소오스 셀렉트 라인(SSL2)에 임의의 전압이 인가되더라도, 제2 그룹(GR2)에 연결된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)의 일부를 턴온(turn-on) 또는 턴오프(turn-off)시킬 수 있다.
제1 및 제2 그룹(GR1 및 GR2)에 포함된 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31, SST41, SST12, SST22, SST32 및 SST42)을 서로 다르게 코딩하는 방법을 사용하여, 제11, 제21, 제31 및 제41 드레인 셀렉트 트랜지스터들(DST11, DST21, DST31 및 DST41)과 제12, 제22, 제32 및 제42 드레인 셀렉트 트랜지스터들(DST11, DST21, DST31 및 DST41)도 서로 다르게 코딩될 수 있다.
서로 다른 문턱전압들을 갖도록 코딩된 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31, SST41, SST12, SST22, SST32 및 SST42)을 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따라 코딩된 셀렉트 트랜지스터들의 문턱전압들을 설명하기 위한 도면이다.
도 5를 참조하면, 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31, SST41, SST12, SST22, SST32 및 SST42)이 서로 다르게 코딩된 실시예가 도시되어 있으나, 각각의 문턱전압들의 레벨은 본 기술의 이해를 돕기 위한 실시예이므로, 메모리 장치에 따라 다르게 설절될 수 있다.
예를 들면, 제11 소오스 셀렉트 트랜지스터(SST11)가 -2V의 문턱전압을 갖도록 코딩되면, 제21 소오스 셀렉트 트랜지스터(SST21)는 0V의 문턱전압을 갖도록 코딩될 수 있고, 제31 소오스 셀렉트 트랜지스터(SST31)는 2V의 문턱전압을 갖도록 코딩될 수 있으며, 제41 소오스 셀렉트 트랜지스터(SST41)는 4V의 문턱전압을 갖도록 코딩될 수 있다.
제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)과 각각 동일한 메모리 블럭에 포함된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)은 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)과 서로 다른 문턱전압들을 갖도록 코딩된다.
예를 들면, 제12 소오스 셀렉트 트랜지스터(SST12)는 4V의 문턱전압을 갖도록 코딩될 수 있고, 제22 소오스 셀렉트 트랜지스터(SST22)는 2V의 문턱전압을 갖도록 코딩될 수 있고, 제32 소오스 셀렉트 트랜지스터(SST32)는 0V의 문턱전압을 갖도록 코딩될 수 있으며, 제42 소오스 셀렉트 트랜지스터(SST42)는 -2V의 문턱전압을 갖도록 코딩될 수 있다.
상술한 바와 같이, 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31, SST41, SST12, SST22, SST32 및 SST42)이 서로 다르게 코딩되면, 제1 소오스 셀렉트 라인(도 4의 SSL1)과 제2 소오스 셀렉트 라인(SSL2)에 서로 다른 전압들을 인가하여 선택된 메모리 블럭에만 공통 소오스 라인을 연결할 수 있다. 즉, 선택된 메모리 블럭에 포함된 소오스 셀렉트 트랜지스터들만 턴온되고, 나머지 비선택된 메모리 블럭들에 포함된 소오스 셀렉트 트랜지스터들 중 일부 소오스 셀렉트 트랜지스터들이 턴오프되어, 선택된 메모리 블럭과 비선택된 메모리 블럭이 구분될 수 있다.
SSL2
-1V		 SSL1
5V		 SSL2
1V		 SSL1
3V		 SSL2
3V		 SSL1
1V		 SSL2
5V		 SSL1
-1V
ON ON ON OFF ON OFF ON OFF
OFF ON ON ON ON OFF ON OFF
OFF ON OFF ON ON ON ON OFF
OFF ON OFF ON OFF ON ON ON
MB4 MB3 MB2 MB1
'표 1'을 참조하면, 제1 메모리 블럭(MB1)이 선택되어 제1 메모리 블럭(MB1)과 제1 공통 소오스 라인(CLS1)을 연결하기 위해서는, 제1 소오스 셀렉트 라인(SSL1)에는 제11 소오스 셀렉트 트랜지스터(SST11)의 문턱전압보다 높은 전압(예컨대, -1V)을 인가하고, 제2 소오스 셀렉트 라인(SSL2)에는 제12 소오스 셀렉트 트랜지스터(SST12)의 문턱전압보다 높은 전압(예컨대, 5V)을 인가한다. 이로 인해, 제1 메모리 블럭(MB1)에 포함된 제11 및 제12 소오스 셀렉트 트랜지스터들(ST11 및 ST12)은 모두 턴온(turn on)되므로, 제1 메모리 블럭(MB1)의 채널을 제1 공통 소오스 라인(CSL1)에 연결할 수 있다.
제2 소오스 셀렉트 라인(SSL2)에 인가된 전압(예컨대, 5V)이 비선택된 제2 메모리 블럭(MB2)에 포함된 제22 소오스 셀렉트 트랜지스터(SST22)의 문턱전압보다 높으므로, 제22 소오스 셀렉트 트랜지스터(SST22)가 턴온(turn on)될 수 있다. 하지만, 제1 소오스 셀렉트 라인(SSL1)에 인가된 전압(예컨대, -1V)이 비선택된 제2 메모리 블럭(MB2)에 포함된 제21 소오스 셀렉트 트랜지스터(SST21)의 문턱전압보다 낮으므로, 제21 소오스 셀렉트 트랜지스터(SST21)는 턴오프(turn off)될 수 있다. 따라서, 제2 메모리 블럭(MB2)의 채널은 제2 공통 소오스 라인(CSL2)에 연결되지 않는다. 이로 인해, 제2 메모리 블럭(MB2)은 비선택된 메모리 블럭이 될 수 있다.
상술한 바와 같이, 제1 및 제2 소오스 라인들(SSL1 및 SSL2)에 인가되는 전압들을 조절하면, 선택된 메모리 블럭에 포함된 소오스 셀렉트 트랜지스터들은 모두 턴온(turn on)시키고, 비선택된 메모리 블럭들에 포함된 소오스 셀렉트 트랜지스터들 중 적어도 하나의 소오스 셀렉트 트랜지스터를 턴오프(turn off)시킬 수 있으므로, 선택된 메모리 블럭과 비선택된 메모리 블럭들을 구분할 수 있다.
도 6은 본 발명의 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제어 회로(도 2의 300)는 제1 및 제2 그룹들(GR1 및 GR2)에 포함된 소오스 셀렉트 트랜지스터들을 다음과 같이 프로그램하도록 주변 회로(200)를 제어한다.
제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 인가되는 전압을 서로 다르게 조절하여, 제2 그룹(도 4의 GR2)에 포함된 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)을 동시에 프로그램 한 후, 제1 그룹(도 4의 GR1)에 포함된 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)을 동시에 프로그램 프로그램할 수 있다.
구체적으로 설명하면, 제2 그룹(도 4의 GR2)에 포함된 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)을 동시에 프로그램하기 위해서는, 제1 내지 제4 메모리 블럭들(MB1~MB4)에 연결된 제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 서로 다른 전압들을 인가한다. 예를 들면, 제2 그룹(GR2)에 연결된 제2 소오스 셀렉트 라인(SSL2)에 프로그램 전압(Vpgm)을 인가할 때, 제1 그룹(GR1)에 연결된 제1 소오스 셀렉트 라인(SSL1)에는 제2 패스 전압(Vpass2)이 인가되고, 제1 공통 소오스 라인(CSL1)에는 0V, 제2 공통 소오스 라인(CSL2)에는 2V, 제3 공통 소오스 라인(CSL3)에는 4V, 제4 공통 소오스 라인(CSL4)에는 6V의 전압들을 각각 인가한다. 즉, 도 5와 같이, 제12 소오스 셀렉트 트랜지스터(SST12)에서 제42 소오스 셀렉트 트랜지스터(SST42)에 인접할수록 문턱전압이 낮아지도록, 제1 공통 소오스 라인(CSL1)에 가장 낮은 전압을 인가하고 제4 공통 소오스 라인(CSL4)에 인접할수록 높아지는 전압을 제2 내지 제4 공통 소오스 라인들(CSL2~CSL4)에 각각 인가한다. 이로 인해, 제1 내지 제4 메모리 블럭들(MB1~MB4)에 포함된 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)은 각각의 채널과의 전압 차이로 인해 서로 다른 문턱전압들을 갖도록 프로그램될 수 있다.
제1 그룹(도 4의 GR1)에 포함된 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)을 동시에 프로그램하기 위해서는, 제1 내지 제4 메모리 블럭들(MB1~MB4)에 연결된 제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 서로 다른 전압들을 인가한다. 다만, 제2 그룹(GR2)의 프로그램 동작과 상반되는 전압들을 제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 인가하는 방식으로 코딩한다. 예를 들면, 제1 그룹(GR1)에 연결된 제1 소오스 셀렉트 라인(SSL1)에 프로그램 전압(Vpgm)을 인가할 때, 제2 그룹(GR2)에 연결된 제2 소오스 셀렉트 라인(SSL2)에는 제1 패스 전압(Vpass1)이 인가되고, 제1 공통 소오스 라인(CSL1)에는 6V, 제2 공통 소오스 라인(CSL2)에는 4V, 제3 공통 소오스 라인(CSL3)에는 2V, 제4 공통 소오스 라인(CSL4)에는 0V의 전압들 각각 인가한다. 즉, 도 5와 같이, 제11 소오스 셀렉트 트랜지스터(SST11)에서 제41 소오스 셀렉트 트랜지스터(SST41)에 인접할수록 문턱전압이 높아지도록, 제1 공통 소오스 라인(CSL1)에 가장 높은 전압을 인가하고 제4 공통 소오스 라인(CSL4)에 인접할수록 낮아지는 전압을 제2 내지 제4 공통 소오스 라인들(CSL2~CSL4)에 각각 인가한다. 제1 그룹(GR1)의 프로그램 동작 수행 시, 제2 그룹(GR2)의 프로그램 동작이 완료된 상태이므로, 제2 소오스 셀렉트 라인(SSL2)에 인가되는 제1 패스 전압(Vpass1)은 제2 패스 전압(Vpass2)보다 낮은 전압으로 설정될 수 있다. 이로 인해, 제1 내지 제4 메모리 블럭들(MB1~MB4)에 포함된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(SST11, SST21, SST31 및 SST41)은 각각의 채널과의 전압 차이로 인해 서로 다른 문턱전압들을 갖도록 프로그램될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 검증 전압을 조절하여 제2 그룹(GR2)에 포함된 소오스 셀렉트 트랜지스터들을 각각 프로그램한 후, 제1 그룹(GR1)에 포함된 소오스 셀렉트 트랜지스터들을 각각 프로그램하도록 제어 회로(도 2의 300)는 주변 회로(200)를 제어할 수 있다. 예를 들면, 선택된 메모리 블럭에 연결된 선택된 공통 소오스 라인(Sel. CSL)에는 프로그램 허용 전압(예컨대, 0V)이 인가되고, 나머지 비선택된 메모리 블럭들에 연결된 비선택된 공통 소오스 라인들(Unsel. CSL)에는 프로그램 금지 전압(Vinh)이 인가될 수 있다.
구체적으로 설명하면, 제2 그룹(GR2)에 포함된 제12 소오스 셀렉트 트랜지스터들(도 4의 SST12)이 선택되면, 제12 소오스 셀렉트 트랜지스터들(SST12)이 포함된 제1 메모리 블럭(도 4의 MB1)의 채널 전압을 낮추기 위하여, 제1 공통 소오스 라인(CSL1)에 0V를 인가하고, 나머지 제2 내지 제4 공통 소오스 라인들(CSL2~CSL4)에는 프로그램 금지 전압(Vinh)을 인가한다. 상술한 바와 같이 제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 전압들이 인가되면, 제2 소오스 셀렉트 라인(SSL2)에 프로그램 전압(Vpgm)을 인가하고, 제1 소오스 셀렉트 라인(SSL1)에는 제2 패스 전압(Vpass2)을 인가하여, 선택된 제1 메모리 블럭(MB1)에 포함된 제12 소오스 셀렉트 트랜지스터들(SST12)을 동시에 프로그램할 수 있다. 상술한 방법으로 제2 메모리 블럭(도 4의 MB2)에 포함된 제22 소오스 셀렉트 트랜지스터들(SST22)을 동시에 코딩하고, 제3 메모리 블럭(도 4의 MB3)에 포함된 제32 소오스 셀렉트 트랜지스터들(SST32)을 동시에 코딩하고, 제4 메모리 블럭(도 4의 MB4)에 포함된 제42 소오스 셀렉트 트랜지스터들(SST42)을 동시에 코딩할 수 있다. 도 5의 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)와 같이 코딩하기 위해서는, 제1 메모리 블럭(MB1)에서 제4 메모리 블럭(MB4)으로 갈수록 프로그램 검증 전압을 단계적으로 낮출 수 있다. 제2 그룹(GR2)의 프로그램 동작 순서는 제1 메모리 블럭(MB1)부터 제4 메모리 블럭(MB4)의 순서로 수행하거나, 제4 메모리 블럭(MB4)부터 제1 메모리 블럭(MB1)의 순서로 수행하거나, 랜덤(random)으로 수행할 수 있다.
제2 그룹(GR2)의 코딩이 완료되면, 제1 그룹(GR1)에 포함된 제11, 제21, 제31 및 제41 소오스 셀렉트 트랜지스터들(도 4의 SST11, SST21, SST31 및 SST41)을 코딩한다. 예를 들어, 제11 소오스 셀렉트 트랜지스터들(SST11)이 선택되면, 제12 소오스 셀렉트 트랜지스터들(SST12)이 포함된 제1 메모리 블럭(도 4의 MB1)의 채널 전압을 낮추기 위하여, 제1 공통 소오스 라인(CSL1)에 0V를 인가하고, 나머지 제2 내지 제4 공통 소오스 라인들(CSL2~CSL4)에는 프로그램 금지 전압(Vinh)을 인가한다. 상술한 바와 같이 제1 내지 제4 공통 소오스 라인들(CSL1~CSL4)에 전압들이 인가되면, 제1 소오스 셀렉트 라인(SSL1)에 프로그램 전압(Vpgm)을 인가하고, 제2 소오스 셀렉트 라인(SSL2)에는 제2 패스 전압(Vpass1)을 인가하여, 선택된 제1 메모리 블럭(MB1)에 포함된 제11 소오스 셀렉트 트랜지스터들(SST11)을 동시에 프로그램할 수 있다. 제1 그룹(GR1)의 프로그램 동작 수행 시, 제2 그룹(GR2)의 프로그램 동작이 완료된 상태이므로, 제2 소오스 셀렉트 라인(SSL2)에 인가되는 제1 패스 전압(Vpass1)은 제2 패스 전압(Vpass2)보다 낮은 전압으로 설정될 수 있다. 상술한 방법으로 제2 메모리 블럭(MB2)에 포함된 제21 소오스 셀렉트 트랜지스터들(SST21)을 동시에 코딩하고, 제3 메모리 블럭(MB3)에 포함된 제31 소오스 셀렉트 트랜지스터들(SST31)을 동시에 코딩하고, 제4 메모리 블럭(MB4)에 포함된 제41 소오스 셀렉트 트랜지스터들(SST41)을 동시에 코딩할 수 있다. 도 5의 제12, 제22, 제32 및 제42 소오스 셀렉트 트랜지스터들(SST12, SST22, SST32 및 SST42)와 같이 코딩하기 위해서는, 제1 메모리 블럭(MB1)에서 제4 메모리 블럭(MB4)으로 갈수록 프로그램 검증 전압을 단계적으로 높일 수 있다. 제1 그룹(GR1)의 프로그램 동작 순서는 제1 메모리 블럭(MB1)부터 제4 메모리 블럭(MB4)의 순서로 수행하거나, 제4 메모리 블럭(MB4)부터 제1 메모리 블럭(MB1)의 순서로 수행하거나, 랜덤(random)으로 수행할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 블럭들을 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 제1 내지 제4 메모리 블럭들(MB1~MB4)에 더미 소오스 셀렉트 트랜지스터들(DSSL)이 더 포함될 수 있다. 제1 내지 제4 메모리 블럭들(MB1~MB4)의 구성은 도 4에서 상술한 제1 내지 제4 메모리 블럭들(MB1~MB4)과 유사하므로 구체적인 설명은 생략하도록 한다.
제1 더미 소오스 셀렉트 트랜지스터들(DSST1)은 제1 메모리 블럭(MB1)의 제11 소오스 셀렉트 트랜지스터들(SST11)과 제1 공통 소오스 라인(CSL1) 사이에 연결되고, 게이트들은 제1 더미 소오스 셀렉트 라인(DSSL1)에 연결된다. 제2 더미 소오스 셀렉트 트랜지스터들(DSST2)은 제2 메모리 블럭(MB2)의 제21 소오스 셀렉트 트랜지스터들(SST21)과 제2 공통 소오스 라인(CSL2) 사이에 연결되고, 게이트들은 제2 더미 소오스 셀렉트 라인(DSSL2)에 연결된다. 제3 더미 소오스 셀렉트 트랜지스터들(DSST3)은 제3 메모리 블럭(MB3)의 제31 소오스 셀렉트 트랜지스터들(SST31)과 제3 공통 소오스 라인(CSL3) 사이에 연결되고, 게이트들은 제3 더미 소오스 셀렉트 라인(DSSL3)에 연결된다. 제4 더미 소오스 셀렉트 트랜지스터들(DSST4)은 제4 메모리 블럭(MB4)의 제41 소오스 셀렉트 트랜지스터들(SST41)과 제4 공통 소오스 라인(CSL4) 사이에 연결되고, 게이트들은 제4 더미 소오스 셀렉트 라인(DSSL4)에 연결될 수 있다.
제1 내지 제4 더미 소오스 셀렉트 트랜지스터들(DSST1~DSST4)은 제11 내지 제41 소오스 셀렉트 트랜지스터들(SST11~SST41)과 제12 내지 제42 소오스 셀렉트 트랜지스터들(SST12~SST42)들의 코딩 동작시, 비선택된 메모리 블럭들의 채널 전압을 상승시키기 위한 채널 부스팅(channel boosting)을 위하여 사용될 수 있다. 구체적인 동작 방법은 다음과 같다.
도 9는 본 발명의 실시예에 따른 코딩 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 제11 내지 제41 드레인 셀렉트 트랜지스터들(DST11~DST41)을 코딩하고, 제12 내지 제42 드레인 셀렉트 트랜지스터들(DST12~DST42)을 코딩한다. 제11 내지 제41 드레인 셀렉트 트랜지스터들(DST11~DST41) 및 제12 내지 제42 드레인 셀렉트 트랜지스터들(DST12~DST42)의 코딩 방법은 도 6 또는 도 7에서 상술한 방법으로 수행될 수 있다. 이어서, 제1 그룹(GR1) 및 제2 그룹(GR2)에 각각 포함된 소오스 셀렉트 트랜지스터들을 코딩한다. 도 9에는, 선택된 메모리 블럭(Sel. MB)에 포함된 소오스 셀렉트 트랜지스터들을 코딩할 때, 각 라인들에 인가되는 전압들이 도시되어 있다.
구체적으로 설명하면, 선택된 메모리 블럭(Sel. MB)의 제1 그룹(GR1)의 코딩 동작을 예로 들면, 선택된 메모리 블럭(Sel. MB) 및 비선택된 메모리 블럭들(Unsel. MB)에 연결된 공통 소오스 라인들(CSL)에는 전원 전압(VDD)이 인가되고, 더미 소오스 셀렉트 라인(DSSL)에는 턴오프(turn off) 전압(Voff)이 인가된다. 이로 인해, 제1 내지 제4 더미 소오스 셀렉트 트랜지스터들(DSST1~DSST4)이 턴오프(turn off)되어 선택된 메모리 블럭(Sel. MB) 및 비선택된 메모리 블럭들(Unsel. MB)의 채널들은 공통 소오스 라인(CSL)과 차단된다.
선택된 메모리 블럭(Sel. MB)의 채널 전압을 낮추기 위하여, 비트 라인들(BL)에 프로그램 허용 전압(예컨대, 0V)을 인가하고, 워드 라인들(WL)에는 제3 패스 전압(Vpass3)을 인가한다. 제3 패스 전압(Vpass3)은 양전압으로 설정될 수 있다.
이어서, 비선택된 메모리 블럭들(Unsel. MB)에 포함된 드레인 셀렉트 트랜지스터들은 턴오프되고, 선택된 메모리 블럭들(Sel. MB)에 포함된 드레인 셀렉트 트랜지스터들은 턴온되도록 드레인 셀렉트 라인들에 인가되는 전압들(Von, Voff)을 조절한다. 실질적으로, 드레인 셀렉트 라인들(DSL)은 선택된 메모리 블럭(Sel. MB)과 비선택된 메모리 블럭들(Unsel. MB)에 공통으로 연결되어 있으므로, 동일한 드레인 셀렉트 라인 전압이 메모리 블럭들에 인가되지만, 동일한 전압이 코딩된 드레인 셀렉트 트랜지스터들에 인가되더라도 코딩된 드레인 셀렉트 트랜지스터들은 서로 다른 문턱전압들로 인해 턴온 또는 턴오프될 수 있다.
비트 라인들(BL)이 0V로 디스차지되어 있으므로, 선택된 메모리 블럭(Sel. MB)에 포함된 드레인 셀렉트 트랜지스터들이 턴온되고, 선택된 메모리 블럭(Sel. MB)의 채널의 전위는 0V로 낮아진다. 이어서, 제1 소오스 셀렉트 라인(SSL1)에 프로그램 전압을 인가하고, 제2 소오스 셀렉트 라인(SSL2)에 제1 패스 전압(Vpass1)을 인가하여 제1 그룹(GR1)에 포함된 소오스 셀렉트 트랜지스터들을 프로그램할 수 있다. 제1 그룹(GR1)의 코딩이 완료되면, 제2 그룹(GR2)의 코딩 동작이 수행된다. 제1 및 제2 그룹들(GR1 및 GR2)의 코딩 동작은 도 6 또는 도 7에서 상술한 방법으로 수행될 수 있다.
선택된 메모리 블럭(Sel. MB)에 포함된 제1 및 제2 그룹들(GR1 및 GR2)의 코딩 동작이 완료되면, 후속 수행되는 메모리 셀들의 프로그램 동작에서는 비트 라인들(BL)에 전원 전압(VDD)을 인가하여 비선택된 메모리 블럭들(Unsel. MB)에 채널 부스팅을 발생시킬 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 컨트롤러(1200)를 포함할 수 있다. 또한, 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 10에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로 300: 제어 회로
210: 전압 생성 회로 220: 로우 디코더
230: 컬럼 디코더 240: 입출력 회로
MB1~MB4: 메모리 블럭들 CSL1~CSL4: 공통 소오스 라인들
BL1~BLi: 비트 라인들 WL1~WLn: 워드 라인들
GR1: 제1 그룹 GR2: 제2 그룹
SST11~SST42: 소오스 셀렉트 트랜지스터들
SSL1, SSL2: 소오스 셀렉트 라인들
DST11~DST42: 드레인 셀렉트 트랜지스터들
DSL1, DSL2: 드레인 셀렉트 라인들

Claims (18)

  1. 소오스 셀렉트 트랜지스터들 및 드레인 셀렉트 트랜지스터들 사이에 연결된 다수의 메모리 셀들을 포함하는 적층된 메모리 블럭들; 및
    상기 메모리 블럭들에 각각 연결된 서로 다른 공통 소오스 라인들을 포함하며,
    상기 공통 소오스 라인들이 서로 다른 전압을 인가받음으로써, 상기 소오스 셀렉트 트랜지스터들 중 제1 소오스 셀렉트 라인에 포함되는 제1 소오스 셀렉트 트랜지스터들은 서로 다른 문턱전압들을 가지고,
    상기 제1 소오스 셀렉트 라인에 프로그램 전압이 인가되고, 상기 제1 소오스 셀렉트 라인과 다른 소오스 셀렉트 라인들에 패스 전압이 인가되는, 메모리 장치.
  2. 제1항에 있어서,
    상기 소오스 셀렉트 트랜지스터들 중, 서로 다른 메모리 블럭들에 포함되고, 서로 적층된 소오스 셀렉트 트랜지스터들은 동일한 전압에 응답하여 각각 턴온 또는 턴오프되는 메모리 장치.
  3. 제1항에 있어서,
    상기 소오스 셀렉트 트랜지스터들 중, 동일한 메모리 블럭에 포함되고, 상기 제1 소오스 셀렉트 라인과 다른 제2 소오스 셀렉트 라인 및 상기 메모리 셀들 사이에 연결된 소오스 셀렉트 트랜지스터들은 서로 다른 문턱전압들을 가지는 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 셀들과 상기 제2 소오스 셀렉트 라인 사이에 연결된 상기 소오스 셀렉트 트랜지스터들은 서로 다른 전압에 응답하여 각각 턴온 또는 턴오프되는 메모리 장치.
  5. 제1 공통 소오스 라인과 비트 라인 사이에서 서로 직렬로 연결된 제1 소오스 셀렉트 트랜지스터, 제2 소오스 셀렉트 트랜지스터, 제1 메모리 셀들, 제1 드레인 셀렉트 트랜지스터 및 제2 드레인 셀렉트 트랜지스터를 포함하는 제1 메모리 블럭;
    상기 제1 메모리 블럭의 상부에 위치하며, 제2 공통 소오스 라인과 상기 비트 라인 사이에서 서로 직렬로 연결된 제3 소오스 셀렉트 트랜지스터, 제4 소오스 셀렉트 트랜지스터, 제2 메모리 셀들, 제3 드레인 셀렉트 트랜지스터 및 제4 드레인 셀렉트 트랜지스터를 포함하는 제2 메모리 블럭;
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들을 프로그램하도록 구성된 주변 회로; 및
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들이 서로 다른 문턱전압들을 갖도록 프로그램 동작을 수행하고, 프로그램, 리드 또는 소거 동작 시, 상기 제1 및 제3 소오스 셀렉트 트랜지스터들에 공통으로 연결된 제1 소오스 셀렉트 라인과 상기 제2 및 제4 소오스 셀렉트 트랜지스터들에 공통으로 연결된 제2 소오스 셀렉트 라인에 각각 서로 다른 전압들을 인가하여, 상기 제1 메모리 블럭을 상기 제1 공통 소오스 라인에 연결하거나, 상기 제2 메모리 블럭을 상기 제2 공통 소오스 라인에 연결하도록 상기 주변 회로를 제어하는 제어 회로를 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 제어 회로는,
    상기 제2 및 제4 소오스 셀렉트 트랜지스터들을 동시에 프로그램하고, 상기 제1 및 제3 소오스 셀렉트 트랜지스터들을 동시에 프로그램하거나,
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들을 각각 프로그램하도록
    상기 주변 회로를 제어하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 및 제4 소오스 셀렉트 트랜지스터들을 동시에 프로그램하고, 상기 제1 및 제3 소오스 셀렉트 트랜지스터들을 동시에 프로그램하는 경우,
    상기 제어 회로는,
    상기 제1 및 제2 공통 소오스 라인들에 서로 다른 전압을 인가하고,
    상기 제1 및 제2 소오스 셀렉트 라인들 중 선택된 소오스 셀렉트 라인에 프로그램 전압을 인가하고, 비선택된 소오스 셀렉트 라인에 패스 전압을 인가하도록
    상기 주변 회로를 제어하는 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들을 각각 프로그램하는 경우,
    상기 제어 회로는,
    상기 제1 및 제2 공통 소오스 라인들 중 선택된 공통 소오스 라인에 프로그램 허용 전압을 인가하고, 비선택된 공통 소오스 라인에 프로그램 금지 전압을 인가하고,
    상기 제1 및 제2 소오스 셀렉트 라인들 중 선택된 소오스 셀렉트 라인에 프로그램 전압을 인가하고, 비선택된 소오스 셀렉트 라인에 패스 전압을 인가하도록
    상기 주변 회로를 제어하는 메모리 장치.
  9. 제5항에 있어서,
    상기 제1 공통 소오스 라인과 상기 제1 소오스 셀렉트 트랜지스터 사이에 연결된 제1 더미 소오스 셀렉트 트랜지스터; 및
    상기 제2 공통 소오스 라인과 상기 제3 소오스 셀렉트 트랜지스터 사이에 연결된 제2 더미 소오스 셀렉트 트랜지스터를 더 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 더미 소오스 셀렉트 트랜지스터와 상기 제2 더미 소오스 셀렉트 트랜지스터의 게이트들은 더미 소오스 셀렉트 라인에 공통으로 연결된 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 회로는,
    상기 제1 내지 제4 드레인 셀렉트 트랜지스터들이 서로 다른 문턱전압들을 갖도록 제1 내지 제4 드레인 셀렉트 트랜지스터들을 프로그램하고,
    상기 제1 및 제2 메모리 블럭들 중 선택된 메모리 블럭의 채널 전압을 낮추고,
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들 중 선택된 소오스 셀렉트 트랜지스터가 프로그램되도록
    상기 주변 회로를 제어하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 메모리 블럭들 중 선택된 메모리 블럭의 채널 전압을 낮출 때,
    상기 제어 회로는,
    상기 비트 라인을 디스차지하고,
    상기 디스차지된 비트 라인이 상기 선택된 메모리 블럭의 채널에 연결되도록 상기 제1 및 제3 드레인 셀렉트 트랜지스터들에 공통으로 연결된 제1 드레인 셀렉트 라인과 상기 제2 및 제4 드레인 셀렉트 트랜지스터들에 공통으로 연결된 제2 드레인 셀렉트 라인에 인가되는 전압을 조절하고,
    상기 더미 소오스 셀렉트 라인에 턴오프 전압을 인가하고,
    상기 제1 및 제2 메모리 블럭들 중 비선택된 메모리 블럭과 상기 비트 라인을 차단하도록
    상기 주변 회로를 제어하는 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 내지 제4 소오스 셀렉트 트랜지스터들 중 선택된 소오스 셀렉트 트랜지스터를 프로그램할 때,
    상기 제어 회로는,
    상기 제1 및 제2 소오스 셀렉트 라인들 중 선택된 소오스 셀렉트 라인에 프로그램 전압을 인가하고, 비선택된 소오스 셀렉트 라인에 패스 전압을 인가하도록
    상기 주변 회로를 제어하는 메모리 장치.
  14. 적층된 메모리 블럭들에 포함된 셀렉트 트랜지스터들의 프로그램 방법에 있어서,
    상기 적층된 메모리 블럭들에 각각 연결된 공통 소오스 라인들에 서로 다른 전압을 인가하는 단계; 및
    상기 셀렉트 트랜지스터들 중, 상기 적층된 메모리 블럭들에 포함되고, 메모리 셀들과 상기 공통 소오스 라인들 사이에 연결되며, 상기 서로 동일한 소오스 셀렉트 라인에 연결된 소오스 셀렉트 트랜지스터들을 동시에 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 공통 소오스 라인들에 인가되는 상기 서로 다른 전압은,
    상기 공통 소오스 라인들 중, 제1 문턱전압을 갖도록 프로그램될 소오스 셀렉트 트랜지스터가 포함된 메모리 블럭에 연결된 공통 소오스 라인에는 제1 전압을 인가하고,
    상기 공통 소오스 라인들 중, 상기 제1 문턱전압보다 낮은 제2 문턱전압을 갖도록 프로그램될 소오스 셀렉트 트랜지스터가 포함된 메모리 블럭에 연결된 공통 소오스 라인에는 상기 제1 전압보다 높은 제2 전압을 인가하는 메모리 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 소오스 셀렉트 트랜지스터들을 프로그램하기 이전에,
    상기 셀렉트 트랜지스터들 중, 상기 메모리 셀들과 비트 라인 사이에 연결된 드레인 셀렉트 트랜지스터들을 프로그램하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 드레인 셀렉트 트랜지스터들을 프로그램하고, 상기 소오스 셀렉트 트랜지스터들을 프로그램하기 이전에,
    상기 메모리 블럭들 중 선택된 메모리 블럭의 채널 전압을 낮추는 단계를 더 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 선택된 메모리 블럭의 채널 전압을 낮추는 단계는,
    상기 비트 라인을 디스차지하고,
    상기 선택된 메모리 블럭과 상기 선택된 메모리 블럭에 연결된 공통 소오스 라인을 차단시키고,
    상기 드레인 셀렉트 트랜지스터들 중, 상기 선택된 메모리 블럭에 포함된 드레인 셀렉트 트랜지스터들을 턴온시켜 수행되는 메모리 장치의 동작 방법.
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