KR102564566B1 - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 장치는 공통 소스 라인과 의 사이에 연결된 메모리 스트링들; 및 복수의 워드라인들 및 더미 워드라인을 통해 상기 메모리 스트링들과 연결되고, 리드 동작을 수행하기 전에 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 워드라인들에 제1 패스 전압을 인가하면서 상기 더미 워드라인에 상기 제1 패스 전압보다 낮은 초기 전압을 인가하고, 상기 제1 패스 전압 및 상기 초기 전압을 제2 패스 전압으로 상승시켜 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅할 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 있어서, 반도체 장치는 공통 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링들을 포함하고, 각각의 메모리 스트링들은 메모리 셀들, 선택 트랜지스터들 및 상기 메모리 셀들과 상기 선택 트랜지스터들의 사이에 연결된 더미 메모리 셀을 포함하고, 상기 방법은 상기 메모리 셀들과 각각 연결된 워드라인들 중 비선택된 워드라인들에 제1 패스 전압을 인가하는 단계; 상기 제1 패스 전압이 인가될 때, 상기 더미 메모리 셀과 연결된 더미 워드라인에 상기 제1 패스 전압보다 낮은 초기 전압을 인가하는 단계; 상기 제1 패스 전압 및 상기 초기 전압을 제2 패스 전압으로 상승시키는 단계; 및 상기 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀로부터 데이터를 센싱하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 있어서, 반도체 장치는 공통 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링들을 포함하고, 각각의 메모리 스트링들은 메모리 셀들 및 선택 트랜지스터들을 포함하고, 상기 방법은 상기 메모리 셀들과 각각 연결된 워드라인들 중 비선택된 워드라인들에 제1 패스 전압을 인가하는 단계; 상기 제1 패스 전압이 인가될 때, 상기 공통 소스 라인 및 상기 비트 라인 중 적어도 하나를 프리차지하는 단계; 상기 제1 패스 전압을 제2 패스 전압으로 상승시키는 단계; 및 상기 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀로부터 데이터를 센싱하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 공통 소스 라인과 의 사이에 연결된 메모리 스트링들; 및 복수의 워드라인들 및 더미 워드라인을 통해 상기 메모리 스트링들과 연결되고, 센싱 동작을 수행하기 전에 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 워드라인들에 포함된 비선택된 워드라인들에 제1 패스 전압을 인가하면서 상기 더미 워드라인에 상기 제1 패스 전압보다 낮은 초기 전압을 인가하고, 상기 제1 패스 전압 및 상기 초기 전압을 제2 패스 전압으로 상승시켜 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 공통 소스 라인과 의 사이에 연결된 메모리 스트링들; 및 복수의 워드라인들을 통해 상기 메모리 스트링들과 연결되고, 센싱 동작을 수행하기 전에 상기 워드라인들의 바이어스를 셋팅하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 워드라인들에 제1 패스 전압을 인가하면서 상기 공통 소스 라인 및 상기 비트 라인 중 적어도 하나를 프리차지한 후, 상기 제1 패스 전압을 제2 패스 전압으로 상승시켜 상기 워드라인들의 바이어스를 셋팅할 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다. 또한, 제어 로직(125)은 멀티-스텝 방식으로 프로그램 동작을 수행하도록 반도체 장치(100)를 제어할 수 있다. 여기서, 멀티-스텝 방식은 원하는 프로그램 상태를 구현하기 위해 복수 회 프로그램 동작을 수행하는 것으로, 프리/메인 프로그램 방식, 재프로그램(reprogram) 방식, 쉐도우(shadow) 프로그램 방식 등일 수 있다.
제어 로직(125)은, 리드 동작을 수행함에 있어서, 센싱 전에 워드라인들, 더미 워드라인 등의 바이어스를 셋팅하도록 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어한다. 일 예로, 주변 회로(120)는 비선택된 워드라인들에 제1 패스 전압을 인가하면서 더미 워드라인에 제1 패스 전압보다 낮은 초기 전압을 인가하고, 제1 패스 전압 및 초기 전압을 제2 패스 전압으로 상승시킴으로써, 워드라인들 및 더미 워드라인의 바이어스를 셋팅한다. 다른 예로, 주변 회로(120)는 비선택된 워드라인들에 제1 패스 전압을 인가하면서 소스 라인 및 비트 라인 중 적어도 하나를 프리차지한 후, 제1 패스 전압을 제2 패스 전압으로 상승시킴으로써, 워드라인들의 바이어스를 셋팅한다. 또 다른 예로, 비선택된 워드라인들에 제1 패스 전압을 인가하면서 소스 라인 및 비트 라인 중 적어도 하나를 플로팅시킨 후, 제1 패스 전압을 제2 패스 전압으로 상승시킴으로써, 워드라인들의 바이어스를 셋팅한다.
이러한 제어 방식에 따르면, 워드라인의 바이어스를 셋팅할 때 래터럴 전기장(lateral electric field)가 형성되더라도 캐리어의 유입 경로를 차단할 수 있다. 즉, 소스 라인 또는 비트 라인으로부터 스트링의 채널 영역으로 전자가 유입되는 것을 차단할 수 있다. 따라서, HCI(Hot Carrier Injection)이 발생하는 것을 방지할 수 있고, 리드 디스터브를 감소시킬 수 있다. 특히, 소스 선택 트랜지스터와 인접하여 위치된 메모리 셀의 리드 디스터브를 개선할 수 있다. 이를 통해, 반도체 장치의 리드 특성을 개선하고 데이터의 신뢰성을 향상시킬 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2는 메모리 스트링들(MS)이 2차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 2차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS)을 포함하고, 복수의 메모리 스트링들(MS)이 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다.
또한, 각각의 메모리 스트링들(MS)은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DC)을 더 포함하거나, 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DC)을 더 포함하거나, 드레인 사이드 더미 메모리 셀(D_DC) 및 소스 사이드 더미 메모리 셀(S_DC)을 더 포함할 수 있다. 여기서, 더미 메모리 셀(D_DC, S_DC)은 메모리 셀(MC)과 유사한 구조를 가질 수 있다. 예를 들어, 더미 메모리 셀(D_DC, S_DC)은 데이터를 저장하기 위한 메모리막을 포함할 수 있으며, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 드레인 사이드 더미 메모리 셀들(D_DC)의 게이트 전극들은 드레인 사이드 더미 워드라인(D_DWL)에 연결된다. 소스 사이드 더미 메모리 셀들(S_DC)의 게이트 전극들은 소스 사이드 더미 워드라인(S_DWL)에 연결된다. 각각의 더미 워드라인들(D_DWL, S_DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등) 또는 초기 전압이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구조에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 3은 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장된다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DC)을 더 포함하거나, 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 소스 사이드 더미 메모리 셀(S_DC)을 더 포함하거나, 드레인 사이드 더미 메모리 셀(D_DC) 및 소스 사이드 더미 메모리 셀(S_DC)을 더 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)에 포함된 더미 메모리 셀(D_DC, S_DC)의 개수, 위치 등은 변경될 수 있다. 예를 들어, 하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 사이드 더미 메모리 셀(D_DC)의 개수와 소스 사이드 더미 메모리 셀(S_DC)의 개수는 동일하거나 상이할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 소스 사이드 더미 메모리 셀(S_DC)과 공통 소스 라인(CSL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 사이드 더미 메모리 셀(S_DC)은 메모리 셀들(MC)과 소스 선택 트랜지스터들(SST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨에 위치된 소스 사이드 더미 메모리 셀들(S_DC)은 동일한 소스 사이드 더미 워드라인(S_DWL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 사이드 더미 메모리 셀(D_DC)은 메모리 셀들(MC)과 드레인 선택 트랜지스터들(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨에 위치된 드레인 사이드 더미 메모리 셀들(D_DC)은 동일한 드레인 사이드 더미 워드라인(D_DWL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 사이드 더미 메모리 셀(S_DC)과 드레인 사이드 더미 메모리 셀(D_DC)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 드레인 사이드 더미 메모리 셀(D_DC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 사이드 더미 메모리 셀(S_DC), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC), 적어도 하나의 드레인 사이드 더미 메모리 셀(D_DC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5는 반도체 장치의 동작 방법을 보여주는 순서도이다. 여기서, 반도체 장치는 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이를 포함할 수 있다. 예를 들어, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 메모리 스트링들(MS)이 연결되고, 각각의 메모리 스트링들(MS)은 메모리 셀들(MC), 선택 트랜지스터들(DST, SST) 및 복수의 메모리 셀들(MC)과 복수의 선택 트랜지스터들(DST, SST)의 사이에 연결된 적어도 하나의 더미 메모리 셀(D_DC, S_DC)을 포함할 수 있다.
도 5를 참조하면, 워드라인들(WL)의 바이어스를 셋팅한다(S510). 일 예로, 주변 회로(120) 또는 제어 로직(125)는 워드라인들(WL) 및 더미 워드라인(D_DWL, S_DWL)의 바이어스를 셋팅하도록, 반도체 장치(100)를 제어한다. 다른 예로, 주변 회로(120) 또는 제어 로직(125)는 워드라인들(WL), 더미 워드라인(D_DWL, S_DWL) 및 소스 라인(SL)의 바이어스를 셋팅하거나, 워드라인들(WL), 더미 워드라인(D_DWL, S_DWL) 및 비트 라인(BL)의 바이어스를 셋팅하도록, 반도체 장치(100)를 제어한다.
이어서, 메모리 스트링들(MS) 중 선택된 메모리 스트링(MS)의 선택된 메모리 셀(MC)로부터 데이터를 리드한다(S520). 예를 들어, 주변 회로(120) 또는 제어 로직(125)는 선택된 메모리 셀들로부터 데이터를 리드하도록, 반도체 장치(100)를 제어한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 6a는 바이어스 셋팅 방법을 나타낸 순서도이고, 도 6b 및 도 6c는 리드 동작의 타이밍도이다.
도 6a를 참조하면, 비선택된 워드라인들에 제1 패스 전압을 인가하고, 더미 워드라인에 초기 전압을 인가한다(S610). 여기서, 초기 전압은 제1 패스 전압에 비해 낮은 레벨을 가질 수 있으며, 접지 전압일 수 있다. 또한, 선택된 워드라인들에 제1 패스 전압을 인가하는 것도 가능하다.
이어서, 제1 패스 전압 및 초기 전압을 제2 패스 전압으로 상승시킨다(S620). 여기서, 제2 패스 전압은 메모리 셀들의 문턱 전압들과 관계없이 메모리 셀들을 턴온시킬 수 있는 전압일 수 있다.
이로써, 워드라인들의 바이어스가 셋팅되고, 이후, 선택된 메모리 스트링들의 선택된 메모리 셀들에 대한 센싱 동작이 수행된다.
전술한 바와 같은 바이어스 셋팅 방법에 따르면, 비선택된 워드라인들에 제1 패스 전압이 인가될 때 더미 워드라인들에 초기 전압이 인가된다. 따라서, 센싱 전에 바이어스를 셋팅하는 과정에서 래터럴 전기장(lateral electric field)이 형성되더라도 캐리어의 유입 경로를 차단할 수 있다. 따라서, HCI 발생을 방지할 수 있고 리드 디스터브를 감소시킬 수 있다.
도 6b를 참조하면, 제1 구간(P1)에서 워드라인들의 바이어스를 셋팅한 후, 제2 구간(P2)에서 선택된 메모리 셀들에 저장된 데이터를 센싱한다.
먼저, 제1 시간(T1)에서, 더미 워드라인들(S_DWL, D_DWL)에 초기 전압(Vint)이 인가된다. 예를 들어, 소스 사이드 더미 워드라인(S_DWL)에 초기 전압(Vint)이 인가되거나, 드레인 사이드 더미 워드라인(D_DWL)에 초기 전압(Vint)이 인가되거나, 소스 사이드 더미 워드라인(S_DWL) 및 드레인 사이드 더미 워드라인(D_DWL)에 초기 전압(Vint)이 인가된다. 여기서, 초기 전압(Vint)는 저전압일 수 있고, 접지 전압일 수 있다. 이에 따라, 더미 트랜지스터들이 턴오프 될 수 있다.
선택된 드레인 선택 라인들(sel_DSL) 및 비선택된 드레인 선택 라인들(unsel_DSL)에 턴온 전압(Von)이 인가된다. 이에 따라, 메모리 스트링들에 포함된 드레인 선택 트랜지스터들은 턴온되고, 선택된 메모리 스트링들 및 비선택된 메모리 스트링이 비트 라인들(BL)에 전기적으로 연결된다.
선택된 소스 선택 라인들(sel_SSL) 및 비선택된 소스 선택 라인들(unsel_SSL)에 접지 전압이 인가된다. 이러한 경우, 메모리 스트링들에 포함된 소스 선택 트랜지스터들이 턴오프되고, 메모리 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.
제2 시간(T2)에서, 워드 라인들(WL) 중 선택된 워드 라인들(sel_WL)에 리드 전압(Vread)이 인가되고, 워드 라인들(WL) 중 비선택된 워드 라인들(unsel_WL)에 제1 패스 전압(Vpass1)이 인가된다. 여기서, 제1 패스 전압(Vpass1)은 리드 전압(Vread)과 실질적으로 동일한 레벨을 갖거나, 리드 전압(Vread)에 비해 높은 레벨을 가질 수 있다. 단, 제1 패스 전압(Vpass1)은 후속으로 인가되는 제2 패스 전압(Vpass2)에 비해서는 낮은 레벨을 갖는다. 따라서, 제1 패스 전압(Vpass1)이 인가되더라도, 높은 문턱 전압을 갖는 일부 메모리 셀은 턴 오프 상태를 갖게 된다. 이러한 경우, 메모리 스트링들의 채널 영역들이 플로팅 상태가 되고, 일시적으로 채널 부스팅이 유발되어 래터럴 전기장(lateral electric field)을 형성할 수 있다. 만약, 공통 소스 라인(CSL) 또는 비트 라인(BL)으로부터 캐리어가 유입된다면, HCI에 의해 리드 디스터브가 발생하게 된다. 특히, 공통 소스 라인(CSL) 및 비트 라인(BL)에 인접한 메모리 셀들이 리드 디스터브에 취약해진다.
따라서, 본 발명의 일 실시예에 따르면, 더미 워드라인들(S_DWL, D_DWL)에 초기 전압(Vint)이 인가된 상태에서 비선택된 워드 라인들(unsel_WL)에 제1 패스 전압(Vpass1)이 인가된다. 이러한 경우, 더미 트랜지스터들이 턴 오프된 상태이므로, 소스 라인(SL) 또는 비트 라인(BL)으로부터 메모리 스트링들의 채널 영역들로 캐리어가 유입되지 않는다. 따라서, 높은 문턱 전압을 갖는 메모리 셀들이 턴 오프 상태를 갖더라도, HCI에 의해 리드 디스터브가 발생하는 것을 방지할 수 있다.
제3 시간(T3)에서, 비선택된 드레인 선택 라인(unsel_DSL)에 턴오프 전압(Voff)이 인가된다. 이에 따라, 비선택된 드레인 선택 라인(unsel_DSL)과 연결된 메모리 스트링들의 드레인 선택 트랜지스터들이 턴오프되고, 비선택된 메모리 스트링들이 비트 라인들(BL)과 전기적으로 분리된다. 따라서, 비선택된 메모리 스트링들의 채널 영역들이 플로팅된다.
이때, 선택된 드레인 선택 라인(sel_DSL)은 턴온 전압(Von)으로 유지된다. 따라서, 선택된 메모리 스트링들은 비트 라인들(BL)과 전기적으로 연결된 상태를 유지한다.
제4 시간(T4)에서, 제1 패스 전압(Vpass1) 및 초기 전압(Vint)이 제2 패스 전압(Vpass2)까지 상승한다. 이에 따라, 비선택된 메모리 스트링들의 채널 영역들의 전위들이 워드 라인들(sel_WL, unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)의 전압과의 커플링에 의해 부스팅된다. 예를 들어, 비선택된 메모리 스트링들의 채널 영역들의 전위들은 제1 패스 전압(Vpass1)으로부터 제2 패스 전압(Vpass2)까지의 상승분에 따라 부스팅된다. 따라서, 비선택된 메모리 스트링들의 채널 영역들이 부스팅된 전압들로 셋팅된다.
이로써, 제1 구간(P1)이 종료되고, 선택된 워드라인들(sel_WL), 비선택된 워드라인들(unsel_WL), 더미 워드라인들(S_DWL, D_DWL)의 바이어스 셋팅이 완료될 수 있다. 즉, 센싱에 앞서, 메모리 스트링들의 채널 영역들을 셋팅할 수 있다.
제5 시간(T5)에서, 선택된 워드 라인(sel_WL)의 전압은 리드 전압(Vread)으로 유지된다. 그리고, 비선택된 워드 라인들(unsel_WL) 및 더미 워드 라인들(S_DWL, D_DWL)의 전압은 제2 패스 전압(Vpass2)으로 유지된다. 따라서, 리드 동작 시에 비선택된 메모리 스트링들의 채널 영역들이 부스팅된 전압들을 유지할 수 있다.
이어서, 다양한 방식으로 센싱 동작이 수행될 수 있다. 일 예로, 읽기 및 쓰기 회로(123)는 비트 라인(BL)을 프리차지하고, 프리차지가 종료된 후 선택된 메모리 셀이 프리차지된 전압을 방출시키는지 여부에 따라 선택된 메모리 셀의 데이터를 판별할 수 있다. 다른 예로, 읽기 및 쓰기 회로(123)는 비트 라인에 계속적으로 전류를 공급하고, 선택된 메모리 셀이 계속적으로 공급되는 전류를 패스시키는지 여부에 따라 선택된 메모리 셀의 데이터를 판별할 수 있다.
제6 시간(T6)에서, 비트 라인들(BL)이 비트 라인 전압(Vbl)으로 차지된다. 읽기 및 쓰기 회로(123)는 제어 로직(125)의 제어에 응답하여 비트 라인들(BL)을 차징할 수 있다.
제7 시간(T7)에서, 선택된 소스 선택 라인(sel_SSL)에 소스 선택 라인 전압(Vssl)이 인가된다. 여기서, 소스 선택 라인 전압(Vssl)은 턴온 전압(Von)과 실질적으로 동일한 레벨을 갖거나, 상이한 레벨을 가질 수 있다. 소스 선택 라인 전압(Vssl)에 따라, 선택된 소스 선택 라인(sel_SSL)과 연결된 메모리 스트링들의 소스 선택 트랜지스터들이 턴온된다. 따라서, 선택된 메모리 스트링들이 공통 소스 라인(CSL)과 전기적으로 연결된다.
선택된 메모리 스트링들 각각에서, 선택된 메모리 셀의 문턱 전압이 리드 전압(Vread)보다 높은 경우 선택된 메모리 셀이 턴오프되고 선택된 메모리 셀의 문턱 전압이 리드 전압(Vread)보다 낮은 경우 선택된 메모리 셀이 턴온된다. 선택된 메모리 스트링들 각각에서, 비선택된 메모리 셀들은 문턱 전압에 관계없이 턴온된다.
선택된 메모리 셀이 턴온되는지 여부에 따라 해당 비트 라인(BL)의 비트 라인 전압(Vbl)은 해당 메모리 스트링을 통해 공통 소스 라인(CSL)으로 방출된다. 선택된 메모리 셀의 문턱 전압이 리드 전압(Vread)보다 낮은 경우, 비트 라인 전압(Vbl)은 해당 메모리 스트링을 통해 공통 소스 라인(CSL)으로 방출된다. 선택된 메모리 셀의 문턱 전압이 리드 전압(Vread)보다 높은 경우, 비트 라인 전압(Vbl)은 유지될 것이다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)의 전압들의 변화를 감지하여 선택된 메모리 셀들의 데이터를 판별한다.
제8 시간(T8)에서, 리드 동작의 종료를 위해, 선택된 드레인 선택 라인(sel_DSL), 워드 라인들(sel_WL, unsel_WL, S_DWL, D_DWL), 선택된 소스 선택 라인(sel_SSL)의 전압들을 접지 전압으로 디스차지한다.
도 6c는 앞서 설명한 도 6b와 유사하되, 제1 구간(P1)에서 비선택된 워드라인(unsel_WL)과 유사하게 선택된 워드라인(sel_WL)의 바이어스를 셋팅하는 실시예에 관한 것이다.
먼저, 제1 시간(T1)에서, 더미 워드라인들(S_DWL, D_DWL)에 초기 전압(Vint)이 인가된다. 선택된 드레인 선택 라인들(sel_DSL) 및 비선택된 드레인 선택 라인들(unsel_DSL)에 턴온 전압(Von)이 인가된다. 그리고, 선택된 소스 선택 라인들(sel_SSL) 및 비선택된 소스 선택 라인들(unsel_SSL)에 접지 전압이 인가된다.
제2 시간(T2)에서, 선택된 워드 라인들(sel_WL) 및 비선택된 워드 라인들(unsel_WL)에 제1 패스 전압(Vpass1)이 인가된다. 제3 시간(T3)에서, 비선택된 드레인 선택 라인(unsel_DSL)에 턴오프 전압(Voff)이 인가된다. 이때, 선택된 드레인 선택 라인(sel_DSL)은 턴온 전압(Von)으로 유지된다. 제4 시간(T4)에서, 제1 패스 전압(Vpass1) 및 초기 전압(Vint)이 제2 패스 전압(Vpass2)까지 상승한다.
제4 시간(T4)과 제5 시간(T5)의 사이에서, 선택된 워드라인(sel_WL)의 전압이 제2 패스 전압(Vpass2)에서 접지 전압으로 하강될 수 있다. 이를 통해, 제2 구간(P2)에 앞서 선택된 워드라인(sel_WL)을 디스차지할 수 있다.
제5 시간(T5)에서, 선택된 워드 라인(sel_WL)에 리드 전압(Vread)이 인가된다. 일 예로, 선택된 워드라인(sel_WL)의 전압을 제2 패스 전압(Vpass2)에서 접지 전압으로 하강시킨 후에 리드 전압(Vread)으로 상승시킨다. 다른 예로, 선택된 워드라인(sel_WL)의 전압을 제2 패스 전압(Vpass2)에서 리드 전압(Vread)으로 바로 하강시키는 것도 가능하다.
제 6 내지 제 8 시간들(T6~T8)은 도 6b를 참조하여 설명한 것과 유사한 방식으로 진행될 수 있다. 제 6 시간(T6)에서 비트 라인들(BL)은 비트 라인 전압(Vbl)으로 프리차지되고, 제 7 시간(T7)에서 선택된 소스 선택 라인(sel_SSL)에 소스 선택 라인 전압(Vssl)이 인가된다. 비트 라인들(BL)의 비트 라인 전압(Vbl)은 선택된 메모리 셀들의 문턱 전압에 따라 유지하거나 감소하게 되고, 제 8 시간(T8)에서 리드 동작이 종료된다.
전술한 바와 같은 동작 방법에 따르면, 더미 워드라인들(S_DWL, D_DWL)에 초기 전압(Vint)이 인가된 상태에서 비선택된 워드 라인들(unsel_WL)에 제1 패스 전압(Vpass1)이 인가된다. 따라서, 턴 오프된 더미 트랜지스터들에 의해, 소스 라인(SL) 또는 비트 라인(BL)으로부터 메모리 스트링들의 채널 영역들로 캐리어가 유입되는 것을 방지할 수 있다. 즉, HCI에 의해 리드 디스터브가 발생하는 것을 방지할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 도 7a는 바이어스 셋팅 방법을 나타낸 순서도이고, 도 7b 및 도 7c는 리드 동작의 타이밍도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a를 참조하면, 비선택된 워드라인들에 제1 패스 전압을 인가하고, 공통 소스 라인 또는 비트 라인을 프리차지하거나 플로팅 시킨다(S710). 이때, 더미 워드라인들에도 제1 패스 전압을 인가하거나, 초기 전압을 인가할 수 있다. 또한, 선택된 워드라인에도 제1 패스 전압을 인가하거나, 리드 전압을 인가할 수 있다.
이어서, 제1 패스 전압을 제2 패스 전압으로 상승시킨다(S720). 여기서, 제2 패스 전압은 메모리 셀들의 문턱 전압들과 관계없이 메모리 셀들을 턴온시킬 수 있는 전압일 수 있다. 더미 워드라인들에 초기 전압을 인가한 경우에는, 초기 전압을 제2 패스 전압으로 상승시킨다.
이로써, 워드라인들의 바이어스가 셋팅되고, 이후, 선택된 메모리 스트링들의 선택된 메모리 셀들에 대한 센싱 동작이 수행된다.
전술한 바와 같은 바이어스 셋팅 방법에 따르면, 비선택된 워드라인들에 제1 패스 전압이 인가될 때 비트 라인 또는 공통 소스 라인이 프리차지되거나 플로팅된다. 비트 라인을 프리차지하거나 플로팅 시키는 경우, 바이어스를 셋팅하는 과정에서 비트 라인으로부터 메모리 스트링들의 채널 영역들로 캐리어가 유입되는 것을 차단/감소시킬 수 있다. 또한, 소스 라인을 프리차지하거나 플로팅시키는 경우, 바이어스를 셋팅하는 과정에서 소스 라인으로부터 메모리 스트링들의 채널 영역들로 캐리어가 유입되는 것을 차단/감소시킬 수 있다.
도 7b를 참조하면, 제1 구간(P1)에서 워드라인들 및 비트 라인의 바이어스를 셋팅한 후, 제2 구간(P2)에서 선택된 메모리 셀들에 저장된 데이터를 센싱한다.
먼저, 제1 시간(T1)에서, 비트 라인들(BL)에 프리차지 전압(Vpre)이 인가된다. 또는 비트 라인들(BL)을 플로팅시킨다.
선택된 드레인 선택 라인들(sel_DSL) 및 비선택된 드레인 선택 라인들(unsel_DSL)에 턴온 전압(Von)이 인가된다. 이에 따라, 메모리 스트링들에 포함된 드레인 선택 트랜지스터들은 턴온되고, 선택된 메모리 스트링들 및 비선택된 메모리 스트링들이 비트 라인들(BL)에 전기적으로 연결된다.
선택된 소스 선택 라인들(sel_SSL) 및 비선택된 소스 선택 라인들(unsel_SSL)에 접지 전압이 인가된다. 이러한 경우, 메모리 스트링들에 포함된 소스 선택 트랜지스터들이 턴오프되고, 메모리 스트링들은 공통 소스 라인(CSL)과 전기적으로 분리된다.
제2 시간(T2)에서, 워드 라인들(WL) 중 선택된 워드 라인들(sel_WL)에 리드 전압(Vread)이 인가되고, 워드 라인들(WL) 중 비선택된 워드 라인들(unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)에 제1 패스 전압(Vpass1)이 인가된다. 여기서, 제1 패스 전압(Vpass1)은 리드 전압(Vread)과 실질적으로 동일한 레벨을 갖거나, 리드 전압(Vread)에 비해 높은 레벨을 가질 수 있다.
이때, 비트 라인들(BL)이 프리차지된 상태에서 비선택된 워드 라인들(unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)에 제1 패스 전압(Vpass1)이 인가된다. 이러한 경우, 드레인 선택 트랜지스터 및 메모리 셀들이 턴온되고, 메모리 스트링의 채널 영역으로 비트 라인들(BL)의 프리 차지 전압(Vpre)이 전달된다. 따라서, 래터럴 전기장(lateral electricfield)이 완화되고, 비트 라인들(BL)로부터 캐리어가 유입되는 것을 차단할 수 있다.
제3 시간(T3)에서, 비선택된 드레인 선택 라인(unsel_DSL)에 턴오프 전압(Voff)이 인가된다. 이에 따라, 비선택된 드레인 선택 라인(unsel_DSL)과 연결된 메모리 스트링들의 드레인 선택 트랜지스터들이 턴오프되고, 비선택된 메모리 스트링들이 비트 라인들(BL)과 전기적으로 분리된다. 따라서, 비선택된 메모리 스트링들의 채널 영역들이 플로팅된다.
이때, 선택된 드레인 선택 라인(sel_DSL)은 턴온 전압(Von)으로 유지된다. 따라서, 선택된 메모리 스트링들은 비트 라인들(BL)과 전기적으로 연결된 상태를 유지한다.
제4 시간(T4)에서, 비트 라인들(BL)의 전압은 프리차지 전압(Vpre)으로부터 디스차지되어 접지 전압에 도달한다. 또한, 비선택된 워드라인들(unsel_WL) 및 더미 워드 라인들(S_DWL, D_DWL)에 인가된 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)까지 상승한다. 이에 따라, 비선택된 메모리 스트링들의 채널 영역들의 전위들이 워드 라인들(sel_WL, unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)의 전압과의 커플링에 의해 부스팅된다. 따라서, 비선택된 메모리 스트링들의 채널 영역들이 부스팅된 전압들로 셋팅된다.
이로써, 제1 구간(P1)이 종료되고, 선택된 워드라인들(sel_WL), 비선택된 워드라인들(unsel_WL), 더미 워드라인들(S_DWL, D_DWL), 비트 라인(BL)의 바이어스 셋팅이 완료될 수 있다. 즉, 센싱에 앞서, 메모리 스트링들의 채널 영역들을 셋팅할 수 있다.
제5 시간(T5)에서, 선택된 워드 라인(sel_WL)의 전압은 리드 전압(Vread)으로 유지되고, 비선택된 워드 라인들(unsel_WL) 및 더미 워드 라인들(S_DWL, D_DWL)의 전압은 제2 패스 전압(Vpass2)으로 유지된다. 따라서, 센싱 동작 시에 비선택된 메모리 스트링들의 채널 영역들이 부스팅된 전압들을 유지할 수 있다.
제 6 내지 제 8 시간들(T6~T8)은 도 6b를 참조하여 설명한 것과 유사한 방식으로 진행될 수 있다. 제 6 시간(T6)에서 비트 라인들(BL)은 비트 라인 전압(Vbl)으로 프리차지되고, 제 7 시간(T7)에서 선택된 소스 선택 라인(sel_SSL)에 소스 선택 라인 전압(Vssl)이 인가된다. 비트 라인들(BL)의 비트 라인 전압(Vbl)은 선택된 메모리 셀들의 문턱 전압에 따라 유지하거나 감소하게 되고, 제 8 시간(T8)에서 리드 동작이 종료된다.
도 7c는 도 7b와 유사하되, 제1 구간(P1)에서 비트 라인(BL) 대신에 공통 소스 라인(CSL)을 프리차지하는 실시예에 관한 것이다.
먼저, 제 1 시간(T1)에서, 공통 소스 라인(CSL)에 프리차지 전압(Vpre)이 인가된다. 또는, 공통 소스 라인(CSL)을 플로팅 시킨다. 그리고, 선택된 소스 선택 라인들(sel_SSL) 및 비선택된 소스 선택 라인들(unsel_SSL)에 턴온 전압(Von)이 인가된다. 이에 따라, 메모리 스트링들에 포함된 소스 선택 트랜지스터들이 턴온된다.
선택된 드레인 선택 라인들(sel_DSL) 및 비선택된 드레인 선택 라인들(unsel_DSL)에 접지 전압이 인가된다. 따라서, 메모리 스트링들에 포함된 드레인 선택 트랜지스터들이 턴오프되고, 메모리 스트링들이 비트 라인들(BL)과 전기적으로 분리된다.
제 2 시간(T2)에서, 워드 라인들(WL) 중 선택된 워드 라인들(sel_WL)에 리드 전압(Vread)이 인가되고, 워드 라인들(WL) 중 비선택된 워드 라인들(unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)에 제1 패스 전압(Vpass1)이 인가된다. 여기서, 제1 패스 전압(Vpass1)은 리드 전압(Vread)과 실질적으로 동일한 레벨을 갖거나, 리드 전압(Vread)에 비해 높은 레벨을 가질 수 있다.
제 3 시간(T3)에서, 비선택된 소스 선택 라인(unsel_SSL)에 턴오프 전압(Voff)이 인가된다. 따라서, 비선택된 메모리 스트링들의 소스 선택 트랜지스터들이 턴오프되고, 비선택된 메모리 스트링의 채널 영역들은 공통 소스 라인(CSL)과 전기적으로 분리된다. 비선택된 메모리 스트링들의 채널 영역들은 비트 라인들(BL)과도 전기적으로 분리되어 있으므로, 비선택된 메모리 스트링들의 채널 영역들이 플로팅된다. 이때, 선택된 소스 선택 라인(sel_SSL)은 턴온 전압(Von)으로 유지되므로, 선택된 메모리 스트링들은 공통 소스 라인(CSL)과 전기적으로 연결된 상태를 유지한다.
제 4 시간(T4)에서, 공통 소스 라인(CSL)의 전압은 프리차지 전압(Vpre)으로부터 디스차지되어 접지 전압에 도달한다. 또한, 비선택된 워드 라인들(unsel_WL) 및 더미 워드라인들(S_DWL, D_DWL)의 전압은 제 1 패스 전압(Vpass1)으로부터 제 2 패스 전압(Vpass2)으로 상승한다. 이에 따라, 비선택된 메모리 스트링들의 채널 영역들의 전위들은 제 1 패스 전압으로부터 제 2 패스 전압까지의 상승분에 따라 부스팅된다. 따라서, 센싱 동작 전에 비선택된 메모리 스트링들의 채널 영역들은 부스팅된 전압들로 셋팅될 수 있다.
이때, 선택된 소스 선택 라인(sel_SSL)은 턴온 전압(Von)으로 유지되므로, 선택된 메모리 스트링들의 채널 영역들은 공통 소스 라인(CSL)과 전기적으로 연결된 상태를 유지할 수 있다.
이로써, 제1 구간(P1)이 종료되고, 선택된 워드라인들(sel_WL), 비선택된 워드라인들(unsel_WL), 더미 워드라인들(S_DWL, D_DWL), 공통 소스 라인(CSL)의 바이어스 셋팅이 완료될 수 있다. 즉, 센싱에 앞서, 메모리 스트링들의 채널 영역들을 셋팅할 수 있다.
제 5 시간(T5)에서, 선택된 드레인 선택 라인(sel_DSL)에 턴온 전압(Von)이 인가된다. 이에 따라, 선택된 메모리 스트링들의 드레인 선택 트랜지스터들이 턴온되고, 선택된 메모리 스트링들은 비트 라인들(BL)과 전기적으로 연결된다. 비선택된 드레인 선택 라인(unsel_DSL)은 턴오프 전압, 예를 들어, 접지 전압을 유지한다.
선택된 워드 라인(sel_WL)에 리드 전압(Vread)이 인가된다. 이때, 비선택된 워드 라인들(unsel_WL) 및 더미 워드 라인들(S_DWL, D_DWL)의 전압은 제2 패스 전압(Vpass2)으로 유지된다. 따라서, 센싱 동작 시에 비선택된 메모리 스트링들의 채널 영역들이 부스팅된 전압들을 유지할 수 있다.
제5 시간(T5)과 제6 시간(T6)의 사이에서, 선택된 소스 선택 라인(sel_SSL)의 전압은 턴온 전압(Von)으로부터 턴오프 전압(Voff)으로 하강할 수 있다. 따라서, 선택된 메모리 스트링들의 소스 선택 트랜지스터들이 턴오프된다. 이와 같이, 선택된 소스 선택 라인(sel_SSL)의 전압의 하강 시점을 지연시킴으로써, 선택된 메모리 스트링들의 채널 영역들이 제 2 패스 전압(Vpass2)에 의해 부스팅되는 것을 방지할 수 있다. 이때, 비선택된 소스 선택 라인(unsel_SSL)은 턴오프 전압(Voff)을 유지한다.
제 6 내지 제 8 시간들(T6~T8)은 도 6b를 참조하여 설명한 것과 유사한 방식으로 진행될 수 있다. 제 6 시간(T6)에서 비트 라인들(BL)은 비트 라인 전압(Vbl)으로 프리차지되고, 제 7 시간(T7)에서 선택된 소스 선택 라인(sel_SSL)에 소스 선택 라인 전압(Vssl)이 인가된다. 비트 라인들(BL)의 비트 라인 전압(Vbl)은 선택된 메모리 셀들의 문턱 전압에 따라 유지하거나 감소하게 되고, 제 8 시간(T8)에서 리드 동작이 종료된다.
참고로, 도 7b 및 도 7c는 제1 구간(P1)에서 선택된 워드라인(sel_WL)에 리드 전압(Vread)는 경우에 대해 도시하였으나, 앞서 도 6c를 참조하여 설명한 바와 같이, 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)이 인가되거나, 제1 패스 전압(Vpass1), 제2 패스 전압(Vpass2) 및 접지 전압이 인가되는 것도 가능하다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 8을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
호스트(300)로부터 리드 동작이 요청되면, 컨트롤러(200)는 앞서 도 5 내지 도 7c를 참조하여 설명한 방식에 의해 리드 동작을 수행하도록, 메모리 장치(100')에 리드 동작을 커맨드한다. 이러한 방식에 따르면, 리드 디스터브를 감소시키고 메모리 셀들에 프로그램된 데이터의 신뢰성을 보장할 수 있다
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 9를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 9를 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 8을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 8 및 도 9를 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치 110: 셀 어레이
120: 주변 회로 121: 어드레스 디코더
123: 읽기 및 쓰기 회로 124: 입출력 회로
125: 제어 로직

Claims (19)

  1. 공통 소스 라인과 비트 라인의 사이에 연결된 메모리 스트링들을 포함하고, 각각의 메모리 스트링들은 메모리 셀들, 선택 트랜지스터들 및 상기 메모리 셀들과 상기 선택 트랜지스터들의 사이에 연결된 더미 메모리 셀을 포함하는, 반도체 장치의 동작 방법에 있어서,
    상기 메모리 셀들과 각각 연결된 워드라인들 중 비선택된 워드라인들에 제1 패스 전압을 인가하는 단계;
    상기 제1 패스 전압이 인가될 때, 상기 더미 메모리 셀과 연결된 더미 워드라인에 상기 제1 패스 전압보다 낮은 초기 전압을 인가하는 단계;
    상기 제1 패스 전압 및 상기 초기 전압을 제2 패스 전압으로 상승시키는 단계; 및
    상기 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀로부터 데이터를 센싱하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 더미 워드라인에 상기 초기 전압을 인가한 후에 상기 비선택된 워드라인들에 상기 제1 패스 전압을 인가하는
    반도체 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 초기 전압은 접지 전압인
    반도체 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패스 전압이 인가될 때, 상기 선택 트랜지스터들과 각각 연결된 선택 라인들 중 드레인 선택 라인에 턴온 전압을 인가하고, 소스 선택 라인에 턴 오프 전압을 인가하는
    반도체 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 패스 전압이 인가될 때, 상기 선택 트랜지스터들과 각각 연결된 선택 라인들 중 선택된 드레인 선택 라인에 턴온 전압을 인가하고 비선택된 드레인 선택 라인에 턴 오프 전압을 인가하는
    반도체 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패스 전압이 인가될 때, 상기 워드라인들 중 선택된 워드라인에 제1 패스 전압을 인가하고,
    상기 제2 패스 전압이 인가될 때, 상기 선택된 워드라인에 제2 패스 전압을 인가한 후 리드 전압을 인가하는
    반도체 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 선택된 워드라인의 전압을 상기 제2 패스 전압에서 접지 전압으로 하강시킨 후에 상기 리드 전압으로 상승시키는
    반도체 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 패스 전압이 인가될 때, 상기 공통 소스 라인 또는 상기 비트 라인으로부터 상기 메모리 스트링들의 채널 영역들로 캐리어가 유입되는 것을 차단하는
    반도체 장치의 동작 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 공통 소스 라인과 의 사이에 연결된 메모리 스트링들; 및
    복수의 워드라인들 및 더미 워드라인을 통해 상기 메모리 스트링들과 연결되고, 센싱 동작을 수행하기 전에 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅하도록 구성된 주변 회로를 포함하고,
    상기 주변 회로는, 상기 워드라인들에 포함된 비선택된 워드라인들에 제1 패스 전압을 인가하면서 상기 더미 워드라인에 상기 제1 패스 전압보다 낮은 초기 전압을 인가하고, 상기 제1 패스 전압 및 상기 초기 전압을 제2 패스 전압으로 상승시켜 상기 워드라인들 및 상기 더미 워드라인의 바이어스를 셋팅하는
    반도체 장치.
  19. 삭제
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