CN102810332A - 非易失性存储器和根据被选字线控制虚设字线电压的方法 - Google Patents

Abstract

非易失性存储器装置包括在操作期间选择字线的访问电路，访问电路在操作期间选择字线、将被选字线电压施加到被选字线、将未被选字线电压施加到字线中的未被选择的字线并将虚设字线电压施加到虚设字线。当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

Description

非易失性存储器和根据被选字线控制虚设字线电压的方法

本申请要求于2011年6月3日递交到韩国知识产权局的第10-2011-0054190号韩国专利申请的优先权，该韩国专利申请的主题通过引用被包含于此。

技术领域

本发明构思涉及一种非易失性存储器装置、非易失性存储器单元阵列、包括非易失性存储器装置的***和操作该***的方法。更具体地说，本发明构思涉及非易失性存储器和包括一条或多条虚设字线的非易失性存储器单元阵列，以及操作非易失性存储器单元阵列的方法，以及包括这样的非易失性存储器装置的***。

背景技术

非易失性存储器已经变成数字***和消费电子品中的支柱性组件。术语“非易失性存储器”包括在没有施加电源的情况下能够保持存储数据的广义上的数据存储装置。存在不同种类的非易失性存储器。一种类型是电可擦除可编程只读存储器(EEPROM)。所谓的“闪速存储器”是一种特殊类型的EEPROM并已经成为非易失性存储器的一种特别重要的形式。同时期的闪速存储器包括通过访问逻辑的相应布置来区分的NOR闪速存储器和NAND闪速存储器。

NAND闪速存储器可被配置为提供一种具有非常高的集成密度的非易失性存储器单元阵列。在与NAND闪速存储器相关的其他特征中，能够通过按“串结构”布置NAND闪速存储器单元来实现这种高集成密度。NAND串实质上是串联连接的多个NAND闪速存储器单元。通常，NAND闪速存储器单元串设置在连接到串选择线的串选择晶体管与连接到接地选择线的接地选择晶体管之间。

NAND闪速存储器拥有各种非易失性存储器和易失性存储器的许多性能和实施优点。然而，NAND闪速存储器不是没有其自己的设计考虑。例如，在某些编程禁止功能期间，由于在升压沟道上的高电压与接地选择线或者串选择线的栅极上的低电压之间的差，在与串选择线和接地选择线相邻的存储器单元中容易出现栅致漏极泄露(GIDL)。GIDL电流通常随着存储器单元的沟道与接地选择线或者串选择线的栅极之间的电压差增加而增加。GIDL电流使与串选择线和接地选择线相邻的存储器单元中的热载流子注入(HCI)干扰的可能性增加。这样的干扰导致减小的读取裕度并且会使非易失性存储器装置的整体操作特性劣化。

发明内容

本发明构思的特定实施例提供包括闪速存储器装置的非易失性存储器装置、包括2D和3D闪速存储器单元阵列的2D和3D存储器单元阵列、控制非易失性存储器装置和存储器单元阵列的操作的相关方法以及包含非易失性存储器装置的***。实施例灵活地调整施加到包括一条或多条虚设字线的2D和3D存储器单元阵列的控制电压。特定的布置关系(例如，在多条字线内的虚设字线的布置关系、或者多条字线内虚设字线与被选字线之间的布置关系)可用来确定特定控制电压(例如，读取电压、编程电压、擦除电压、虚设字线电压、主字线电压、位线电压)施加到存储器单元阵列的特征(例如，电平、波形、时序)。结果，所构成的存储器单元中引发的干扰可显著减小。结果，在所构成的存储器单元中引入的干扰可显著减小。因此，由于干扰引起的读取裕度的减小可被抑制，此外，可改善非易失性存储器装置的操作特性。

一个实施例涉及一种非易失性存储器装置，包括：非易失性存储器单元的阵列，与包括虚设字线的字线相关联地布置；访问电路，在操作期间响应于接收的地址在字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种非易失性存储器装置，包括：垂直存储器单元阵列，包括多个非易失性存储器单元和字线，所述多个非易失性存储器单元布置在沿第一方向堆叠的多个存储器单元阵列层中，所述字线沿与所述多个存储器单元阵列层交叉的第二方向延伸并包括虚设字线；访问电路，在操作期间响应于接收的地址在字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，当被选字线与虚设字线相邻时，虚设字线电压是第二虚设字线电压。

另一实施例涉及一种非易失性存储器装置，包括：垂直存储器单元阵列，包括多个非易失性存储器单元和字线，所述多个非易失性存储器单元布置在沿第一方向堆叠的多个存储器单元阵列层中，所述字线沿与所述多个存储器单元阵列层交叉的第二方向延伸并包括多条虚设字线；访问电路，在操作期间响应于接收的地址在字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到字线中的未被选择的字线，并分别将多个虚设字线电压中的一个虚设字线电压施加到所述多条虚设字线中的每条虚设字线，其中，所述多个虚设字线电压包括：当被选字线不与相应的虚设字线相邻时，将第一虚设字线电压施加到相应的虚设字线，当被选字线与相应的虚设字线相邻时，将第二虚设字线电压施加到相应的虚设字线。

另一实施例涉及一种非易失性存储器装置，包括：垂直存储器单元阵列，包括多个非易失性存储器单元和多条字线，所述多个非易失性存储器单元布置在沿第一方向堆叠的多个存储器单元阵列层中，所述多条字线沿与所述多个存储器单元阵列层交叉的第二方向延伸并包括多条虚设字线；访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，并分别将多个虚设字线电压中的一个虚设字线电压施加到所述多条虚设字线中的每条虚设字线，其中，所述多个虚设字线电压包括：第一虚设字线电压，当被选字线不与相应的虚设字线相邻时，第一虚设字线电压被施加到相应的虚设字线；第二虚设字线电压，当被选字线与相应的虚设字线相邻时，第二虚设字线电压被施加到相应的虚设字线。第一虚设字线电压的波形与第二虚设字线电压的波形不同、第一虚设字线电压的电平与第二虚设字线电压的电平不同中的至少一个，所述多条虚设字线包括至少一条末端虚设字线以及至少一条中间虚设字线。所述多个非易失性存储器单元中的每一个是NAND闪速存储器单元，所述多个非易失性存储器单元还还以多个NAND存储器单元串的形式布置，所述多个NAND闪速存储器单元串分别沿穿过堆叠的多个存储器单元层的第一方向延伸，所述多个NAND存储器单元串中的每个串包括：串选择晶体管，结合到串选择线；接地选择晶体管，结合到接地选择线；第一组NAND闪速存储器单元，在串选择晶体管与中间的虚设字线之间串联连接并分别结合到第一组字线；第二组NAND闪速存储器单元，在中间虚设字线与接地选择线之间串联连接并分别结合到第二组字线。

另一实施例涉及一种***，该***包括存储器控制器，被配置为控制非易失性存储器装置的操作，其中，非易失性存储器装置包括：非易失性存储器单元的阵列，与包括虚设字线的字线相关联地布置；访问电路，在操作期间响应于接收的地址在多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种存储器卡***，该存储器卡***包括：接口，操作性地将存储器卡***与主机连接，以接收来自主机的输入数据并将输出数据传送给主机；存储器控制器，被配置为接收来自接口的输入数据、将输入数据存储在非易失性存储器装置中、接收来自非易失性存储器装置的输出数据，将输出数据传送给主机，其中，非易失性存储器装置包括：非易失性存储器单元的阵列与访问电路，所述非易失性存储器单元的阵列与包括虚设字线的字线相关联地布置，访问电路在操作期间响应于接收的地址在多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种固态驱动器(SSD)，所述固态驱动器包括：存储器控制器，被配置为经由多个通道控制多个非易失性存储器装置的操作，其中，所述多个非易失性存储器装置中的每个包括：非易失性存储器单元的阵列，与包括虚设字线的多条字线相关联地布置；访问电路，在操作期间响应于接收的地址在多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种独立磁盘冗余阵列(RAID)***，所述***包括RAID控制器，RAID控制器经由各个通道连接到多个存储器***，其中所述多个存储器***中的每个包括被配置为控制多个非易失性存储器装置的操作的存储器控制器，其中，多个非易失性存储器装置中的每个包括：非易失性存储器单元的阵列，与包括虚设字线的多条字线相关联地布置；访问电路，在操作期间响应于接收的地址在多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种操作非易失性存储器装置的方法，所述方法包括：接收与将被非易失性存储器装置执行的操作相关联的地址，响应于该地址，在非易失性存储器装置的多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到多条字线中的未被选择的字线，并将虚设字线电压施加到多条字线中的虚设字线，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

另一实施例涉及一种操作存储器***的方法，所述存储器***包括存储器控制器和非易失性存储器装置，非易失性存储器装置包括字线和虚设字线，所述方法包括：将来自存储器控制器的地址和命令传送给非易失性存储器装置，其中，根据所述地址选择多条字线中的字线、确定被选字线是否与虚设字线相邻，在确定被选字线与虚设字线相邻时，将第一虚设字线电压施加到所述虚设字线，否则将与第一虚设字线电压不同的第二虚设字线电压施加到虚设字线。

另一实施例涉及一种非易失性存储器装置，包括：非易失性存储器单元的阵列，与包括虚设字线的多条字线相关联地布置；访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，其中，访问电路包括在操作期间将虚设字线电压施加到虚设字线的虚设字线控制逻辑，其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

附图说明

在参照附图考虑本发明构思的特定示例性实施例时，本发明构思的上述和其他特点和优点将会变得更加明显，附图中：

图1是根据本发明构思的实施例的非易失性存储器的框图；

图2A进一步示出了图1的非易失性存储器的一个可能的水平存储器单元阵列；

图2B进一步示出了图1的非易失性存储器的一个可能的垂直存储器单元阵列；

图3A是根据本发明构思的实施例的虚设字线控制逻辑和虚设字线电压发生器的框图；

图3B是根据本发明构思的另一实施例的虚设字线控制逻辑和虚设字线电压发生器的框图；

图3C是根据本发明构思的又一实施例的虚设字线控制逻辑和虚设字线电压发生器的框图；

图4是概括操作图1的非易失性存储器的一个可能的方法的流程图；

图5是根据典型的编程操作解释虚设字线的规定(provision)和定义的示图；

图6和图7是根据本发明构思的特定实施例解释虚设字线电压的规定和定义的示图；

图8(包括图8A到图8D在内)和图9(包括图9A到图9D在内)是根据典型的读取操作进一步解释虚设字线电压的规定和定义的示图；

图10(包括图10A到图10D)是进一步解释根据本发明构思的实施例的虚设字线电压的规定和定义的示图；

图11是示出与虚设字线的典型偏置条件相关联出现的超射的曲线图；

图12是示出根据本发明构思的实施例的虚设字线的电压的波形根据被选字线改变的曲线图；

图13A和图13B是解释本发明构思的一些实施例的根据被选字线改变虚设字线的电压的波形和电平的方法的示图；

图14到图17是根据本发明构思的实施例的根据三维NAND存储器装置中的被选字线的位置控制虚设字线的电压的示例的示图；

图18A和图18B是示出根据本发明构思的实施例的根据被选字线的位置控制虚设字线的电压的不同示例的示图；

图19是根据本发明构思的实施例的包括图1的非易失性存储器装置的存储器***的框图；

图20是根据本发明构思的另一实施例的包括图1的非易失性存储器装置的存储器***的框图；

图21是根据本发明构思的又一实施例的包括图1的非易失性存储器装置的存储器***的框图；

图22是根据本发明构思的又一实施例的包括图1的非易失性存储器装置的存储器***的框图；

图23是根据本发明构思的又一实施例的包括图1的非易失性存储器装置的存储器***的框图；

图24是根据本发明构思的又一实施例的包括图1的非易失性存储器装置的存储器***的框图；

图25是包括图24的存储器***的数据处理器的框图。

具体实施方式

现在将参照附图以一些额外的细节来描述本发明构思的实施例。然而，本发明构思可以以许多不同的形式来实现，并且不应仅仅被解释成局限于所阐述的实施例。相反，提供这些实施例以使本公开将是彻底的和完全的，并将把本发明的范围充分传递给本领域技术人员。在所写的描述和附图中，相同的序号和标号始终用于表示相同或类似的元件。

应当理解，当元件被描述为“连接到”或“结合到”另一元件时，该元件可直接连接到或直接结合到另一元件，或者可以存在中间元件或中间层。相反，当元件被描述为“直接连接到”或“直接结合到”另一元件时，不存在中间元件。如这里所使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合，并且可简写为“/”。

应当理解，虽然在这里可使用术语第一、第二等来描述各个元件，但是这些元件不应受这些术语的限制。这些术语仅仅用来将一个元件与另一个元件区分开来。例如，第一信号可以被称为第二信号，类似地，在不脱离本公开的教导的情况下，第二信号可以被称为第一信号。

这里使用的术语仅仅意图描述特定实施例，而非意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域和/或本申请的上下文中它们的意思相同的意思，而不是理想地或者过于形式化地解释它们的意思。

认识到非易失性存储器装置的性能对包括该非易失性存储器装置的主机装置性能的影响的增加，在越来越有挑战性的工作条件下，要求非易失性存储器装置保留或提高读取裕度。这样的工作条件可能通常以包括减小功耗、更高的工作频率、扩展的数据带宽以及更大的误差检测和校正能力的一个或多个需求为特征。另外，新兴的存储器***要求增大的数据存储密度和容量，以致于传统的二维(2D)或者水平存储器阵列不足以提供。因此，许多新兴的存储器***包括三维(3D)或者垂直存储器阵列。垂直存储器阵列是包括多个存储器单元的至少一个半导体层垂直地堆叠在包括多个存储器单元的另一半导体层的顶部上的任意构造。在以下描述的实施例中，将描述特定的水平(2D)和垂直(3D)存储器阵列结构。本领域技术人员将认识到这里描述的作为水平构造的存储器阵列的特征可被扩展到类似地布置的垂直存储器阵列。

图1是根据本发明构思的特定实施例的非易失性存储器装置10的相关部分的框图。图2A进一步示出了作为水平存储器单元阵列的相关部分中的非易失性存储器单元阵列20，而图2B进一步示出了作为垂直存储器单元阵列的存储器单元阵列20′。非易失性存储器单元阵列20或者非易失性存储器单元阵列20′中的任一个可被包含在图1的非易失性存储器装置10中。

应当注意这点，示出的实施例假定在所构成的存储器单元阵列中使用了NAND闪速存储器单元。然而，本领域技术人员将认识到本发明构思的范围不限于仅仅包括NAND型闪速存储器单元的存储器单元阵列。

参照图1和图2A，非易失性存储器装置10包括存储器单元阵列20和访问电路22。假设所示出的实施例d NAND闪速存储器进行工作，则以逐页为基础(即，以页为单位)来执行非易失性存储器10内的编程操作和读取操作，而以逐块为基础(即，以块为单位)在非易失性存储器装置10内执行擦除操作，其中，每个块包括多个页。

如图2A中所示，存储器单元阵列20包括多个NAND存储器单元串20-1、20-2、...、20-m，其中“m”是自然数。NAND存储器单元串20-1到20-m中的每一个存储器单元串包括串联连接的多个非易失性存储器单元21和虚设单元25。NAND存储器单元串20-1到20-m主要布置在由二维(X和Y)限定的单个“水平”平面中。

NAND存储器单元串20-1包括在连接到位线BL1的串选择晶体管ST1(或第一选择晶体管)与连接到公共源极线CSL的接地选择晶体管ST2(或第二选择晶体管)之间串联连接的多个非易失性存储器单元21和虚设单元25。第一选择晶体管ST1的栅极连接到串选择线SSL。多个非易失性存储器单元21的栅极分别连接到多条字线WL0到WL63。第二选择晶体管ST2连接到接地选择线GSL。各个虚设单元25的栅极分别连接到虚设字线DWL0到DWL1。

在图2A示出的实施例中，NAND存储器单元串20-1到20-m具有基本相同的结构，虽然在图1、图2A和图2B中示出了64条位字线WL0到WL63以及两条虚设字线DWL0和DWL1，但是本发明构思的其他实施例不是受限于该特定的数目以及字线和虚设字线的布置。例如，在图1、图2A和图2B中示出的虚设字线DWL0和DWL1设置在一组字线WL0到WL63的相对端(即，分别与接地选择线GSL和串选择线SSL直接相邻)。然而，本发明构思的其他实施例可包含不与选择线关联设置的虚设字线以及多组字线。

包括在NAND存储器单元串20-1到20-m中的每个NAND存储器单元串中的每个非易失性存储器单元21可利用多级闪速存储器单元(MLC)和/或单级闪速存储器单元(SLC)来实现。

如在图2B中所示出的，NAND存储器单元串20′-1、20′-2、...、20′-k(其中，“k”是自然数)可以布置在由三(X、Y和Z)维限定的不同的多个平面中。即，可通过将多个“水平”存储器阵列(例如，NAND存储器单元串20′-1到20′-k)布置在“垂直”堆叠件中来构造垂直存储器阵列。在该上下文中，本领域技术人员将认识到术语“垂直”和“水平”限定相对的和任意的几何关系。可使用许多不同的制造和组装技术来实现垂直存储器阵列。例如，分别实现水平NAND存储器单元串20′-1到20′-k的多个材料层21-1到21-k可被实现为晶片堆叠件、芯片堆叠件或单元堆叠件。材料层21-1到21-k可以利用诸如硅通孔(TSV)、导电凸块、引线键合、分布布线(distribution wiring)等的一个或多个元件(和相关的制造技术)将一层“堆叠地连接”到另一层。

图2B的NAND存储器单元串20′-1到20′-k可被配置为共用与图1A的访问电路22类似的访问电路，并响应于所述访问电路而工作。这种类型的访问电路能够利用各种操作(例如，编程、读取和擦除操作)来选择性地访问垂直存储器阵列中的存储器单元。

与图2A的水平存储器单元阵列相似，图2B的第一层21-1的第一NAND存储器单元串20′-1包括在第一选择晶体管ST11与第二选择晶体管ST21之间串联连接的多个非易失性存储单元(例如，NAND存储器单元)21和虚设单元25。第二层21-2的第二NAND存储器单元串20′-2包括在第一选择晶体管ST12与第二选择晶体管ST22之间串联连接的多个非易失性存储单元21和虚设单元25。第k层的21-k的第kNAND存储器单元串20′-k包括在第一选择晶体管ST1k与第二选择晶体管ST2K之间串联连接的多个非易失性存储单元21和虚设单元25。

如图2B中所示，NAND存储器单元串20′-1到20′-k可共用(即，共同连接到)多条字线WL0到WL63(或者其子集)、多条位线BL1到BLm中的至少一条以及一条或多条控制信号线(例如，公共源极线CSL)。换句话说，在各材料层21-1到21-k中的对应位置的NAND存储器单元串可被连接到包括在页缓冲器和灵敏放大器(S/A)块70内的多个页缓冲器71-1到71-m中的对应一个页缓冲器。

参照图1，访问电路22被配置成利用这些传统地理解的操作(编程操作、读取操作和擦除操作)来选择性地访问布置在存储器单元阵列20中的一个或多个存储器单元。可以响应于命令(或者命令集)以及从源(例如存储器控制器(未示出))外部提供的相关地址来执行这样的操作。如传统地理解的，通过访问电路22执行的编程操作可包括编程验证操作，擦除操作可包括擦除验证操作。

现在参照图1和图2A，假定访问电路22接收从外部提供的编程命令、相关的地址(即，一组地址或地址范围)和将被编程到存储器单元阵列20的“写数据”(例如，一页写数据)。响应于编程命令，访问电路22产生将给定的写数据编程(或存储)到存储器单元阵列所需要的控制信号。假设特定页的写数据被定义为与特定的字线(例如，WL31)相关联的这样一个简单示例，则施加对应的地址，以从连接到NAND存储器单元串(例如，20-1)的多条字线WL0到WL63中“选择”所述特定的字线。因此，响应于编程命令和相关联的地址，所述一条特定的字线至少在所构成的编程操作期间成为“被选字线”，而其他字线保持为“未被选择的字线”。因此，被选字线是与在编程操作期间接收写数据的一个或多个存储器单元相关联的字线，未被选择的字线是与接收写数据的存储器单元不相关联的字线。

在读取操作期间，可以在字线之间作出类似的区分。因此，响应于读取操作和相关的地址，所述一条特定的字线至少在所构成的读取操作期间成为“被选字线”，而其他字线保持为“未被选择的字线”。因此，被选字线是与在读取操作期间被从中获取“读取数据”的一个或多个存储器单元相关联的字线，未被选择的字线是与被从中获取“读取数据”的存储器单元不相关联的字线。

除了定义和产生被施加到所述多条字线、所述多条位线和/或一条或多条控制线(例如，CSL、SSL、GSL)的其他控制信号(例如，电压和/或电流)之外，访问电路22定义并产生施加到虚设字线的特定控制信号。更具体地说，在当前操作期间，至少部分地通过多条字线中的被选字线相对于多条字线中的一条或多条虚设字线的位置的位置来控制由根据本发明构思的实施例设计或运行的访问电路作出的虚设字线信号(例如，电压)的定义、产生和施加。

在与本发明构思的实施例一致的一个示例中，，当操作期间的被选字线与所布置的多条字线中的虚设字线“相邻”(即，直接设置在所述虚设字线的任一侧，而中间没有其他字线)时，则在所述操作期间施加到虚设字线的第一虚设字线电压将与在被选字线与虚设字线不相邻时的类似操作期间施加到虚设字线的第二虚设字线电压不同。例如，在读取操作期间，施加到虚设字线的读取电压将根据通过读取操作选择的字线是否与存储器块中的虚设字线相邻而改变。相似地，在编程操作期间，施加到虚设字线的电压将根据通过编程操作选择的字线是否与存储器块中的虚设字线相邻而改变。

将参照图1和图2A中示出的实施例来以一些额外的细节来描述控制针对存储在(或将被存储在)存储器单元阵列中的数据的操作的执行的方法。在图1中，示例性访问电路22包括电压供应电路30、行驱动器40、控制逻辑50、公共选择线(CSL)驱动器60、页缓冲器和S/A电路70、输入/输出(I/O)电路80。

电压供应电路30通过行驱动器40产生并提供使各种操作执行所需要的特定控制电压。这些控制电压包括通过行驱动器40按行施加的并根据操作在电平和/或激活/失活时序上变化的特定电压。例如，电压供应电路30在编程操作期间可生成编程电压、在擦除操作期间可生成擦除电压、在读取操作期间可生成读取电压。应当注意，本发明构思的一些实施例包含施加根据递增阶梯脉冲编程(incremental step pulse program，ISPP)方案产生的编程电压的编程操作。本发明构思的其他实施例可包含根据递增阶跃脉冲擦除(ISPE)方案产生的擦除电压。

在图1中示出的电压供应电路30包括第一虚设字线电压发生器31-1、第二虚设字线电压发生器31-2、选择电压发生器33和主字线电压发生器35。第一虚设字线电压发生器31-1和第二虚设字线电压发生器31-2分别产生第一虚设字线电压VDUM0和第二虚设字线电压VDUM1并分别将它们提供给第一虚设字线DWL0和第二虚设字线DWL1。选择电压发生器33产生施加到串选择线SSL和接地选择线GSL的电压。主字线电压发生器35产生施加到多条字线WL0到WL63的各个字线电压VWL。在前文中，应当注意，可利用一个或多个电压发生器电路来实现在电压供应电路30内的各种发生器。因此，提供上面给出的发生器的特定信号的描述(signal-specific descriptions)，以阐述功能的或操作上的区别，而非与独立的电路必须关联的区别。实际上，本发明构思的许多实施例将寻求利用最小的硬件资源来提供所需要的控制电压，以减小构成的非易失性存储器装置的所得尺寸。

控制逻辑50控制访问电路22的整体操作。在图1示出的实施例中，控制逻辑50可用于控制虚设字线电压发生器31-1和31-2的操作。例如，特定的逻辑硬件(和/或相关的软件例程)可用于控制虚设字线电压发生器31-1和31-2。然而，在控制逻辑50内特别实现的该硬件、固件和/或软件将被描述为虚设字线控制逻辑51。以下将描述虚设字线控制逻辑51的可能的结构和功能操作的一些示例。

如图2B中所示，页缓冲器和S/A电路70可包括多个页缓冲器71-1到71-m。页缓冲器71-1到71-m可分别连接到多条位线BL1到BLm。在控制逻辑50的控制下，页缓冲器71-1到71-m中的每个页缓冲器在用于将写数据编程到存储器单元阵列20′的编程操作期间用作驱动器；还在控制逻辑50的控制下，在用于感测并放大位线电压电平的验证操作或者读取操作期间用作灵敏放大器(S/A)。

I/O电路80可被选择性地配置为将从外部提供的写数据传送到页缓冲器和S/A电路70，或者通过多个I/O引脚或数据总线将由页缓冲器和S/A电路70提供的读取数据传送给外部电路。与I/O电路80关联的I/O引脚可用于接收地址信息(例如，编程地址、读取地址或擦除地址)、命令信息(例如，编程命令、读取命令或擦除命令)和/或与编程命令关联的写数据。各种地址可包括列地址和/或行地址。

图3A到图3C是进一步示出图1的虚设字线控制逻辑50和虚设字线电压发生器31(VDUM发生器)的一些可能的实现示例的框图。图3A是根据本发明构思的一个实施例的虚设字线控制逻辑51和虚设字线电压发生器31的框图。参照图3A，虚设字线控制逻辑51包括基准地址存储单元53、比较器54、第一代码存储单元55-1和第二代码存储单元55-2、选择器56。

基准地址存储单元53存储基准地址RWL_ADDR。第一代码存储单元55-1和第二代码存储单元55-2分别存储之前接收的第一代码CODE1和第二代码CODE2。基准地址RWL_ADDR以及第一代码CODE1和第二代码CODE2中的至少一个可被实现为寄存器。可利用静态随机存取存储器(SRAM)或者电子引信寄存器(electronic fuse register)实现该寄存器，但是本发明构思的实施例不限于此。

基准地址RWL_ADDR以及第一代码CODE1和第二代码CODE2中的至少一个可被存储为硬接线值(hard-wired value，硬连接值)。例如，当基准地址RWL_ADDR被存储为硬接线值“101”时，值“1”可通过连接到电源电压来实现，值“0”可通过连接到地来实现。然而，基准地址存储单元53以及第一代码存储单元55-1和第二代码存储单元55-2可以以其他方式实现。

基准地址RWL_ADDR是可用于确定被选的字线是否与虚设字线相邻的地址。因此，可将多个基准地址用于分别指示对应的虚设字线。

比较器54将被选地址WL_ADDR与基准地址RWL_ADDR比较并输出比较信号CS。被选地址WL_ADDR是与在操作(例如，编程或读取操作)期间选择的字线对应的地址，并且可从外部提供或响应于输入地址产生。

当被选地址WL_ADDR小于或等于基准地址RWL_ADDR时，比较器54可以以第一逻辑电平(例如，“0”)输出比较信号CS，当被选地址WL_ADDR大于基准地址RWL_ADDR时，比较器54可以以第二逻辑电平(例如，“1”)输出比较信号CS。作为可选择的方式，当被选地址WL_ADDR大于或等于基准地址RWL_ADDR时，比较器54可以以第一逻辑电平(例如，“0”)输出比较信号CS，当被选地址WL_ADDR小于基准地址RWL_ADDR时，比较器54可以以第二逻辑电平(例如，“1”)输出比较信号CS。可选择地，当被选地址WL_ADDR落入从基准地址RWL_ADDR起的预定范围内时，比较器54可以以第一逻辑电平(例如，“0”)输出比较信号CS，否则，比较器54以第二逻辑电平(例如，“1”)输出比较信号CS。

响应于比较信号CS，选择器56选择并输出第一代码CODE1和第二代码CODE2中的一个作为选择代码S_CODE。

在图3A中示出的实施例中，虚设字线电压发生器31以与选择代码S_CODE对应的电平产生虚设字线电压VDUM。虚设字线电压发生器31可以是根据代码值以不同的电平产生电压的电压发生器。相应地，虚设字线电压发生器31可以根据选择代码S_CODE以不同的电平产生字线电压，但是本发明构思不限于当前的实施例。可选择地，虚设字线电压发生器31可根据选择代码S_CODE产生具有不同的波形的字线电压。

图3B是根据本发明构思的另一实施例的虚设字线控制逻辑51′和虚设字线电压发生器31′的框图。虚设字线控制逻辑51′包括基准地址存储单元53和比较器54。图3B的基准地址存储单元53和比较器54可执行如与图3A中示出的实施例相关的上面所描述的功能相同的功能。

虚设字线电压发生器31′包括第一电压电平发生器31a、第二电压电平发生器31b和选择器31c。第一电压电平发生器31a和第二电压电平发生器31b分别产生第一电压电平VDL1和第二电压电平VDL2。响应于比较信号CS，选择器31c选择并输出第一电压电平VDL1和第二电压电平VDL2中的一个作为虚设字线电压VDUM。

图3C是根据本发明构思的另一实施例的虚设字线控制逻辑51′和虚设字线电压发生器31″的框图。为了避免不适当的冗余描述，将仅描述图3B的实施例和图3C的实施例之间的区别。

虚设字线电压发生器31″包括代替图3B中示出的第一电压电平发生器31a和第二电压电平发生器31b的第一波形发生器32a和第二波形发生器32b。换句话说，虽然图3B中示出的虚设字线电压发生器31′响应于比较信号CS选择并输出不同的电压电平中的一个电压电平来作为虚设字线电压VDUM，但是图3C中示出的虚设字线电压发生器31″响应于比较信号CS选择并输出不同的波形中的一个波形作为虚设字线电压VDUM。

图4是概括用于控制图1中示出的非易失性存储器装置10的操作的一个可能的方法。全部参照图1到图4，非易失性存储器装置10根据需要接收从外部提供的命令CMD和对应的输入地址ADD(S10)。可从一些不同种类的源(包括但不限于经由一个或多个通道连接到非易失性存储器装置10的存储器控制器或主机)接收命令CMD和地址ADD。所述一个或多个通道可以以硬接线实施或无线实施。虽然没有在图4中特别标识，但是其他数据(例如，写数据)也可被接收作为提供给非易失性存储器装置10的命令CMD的一部分。

可从输入地址ADD选择(或导出)字线地址WL_ADDR，然后将字线地址WL_ADDR与所述一个或多个基准地址RWL_ADDR比较(S11)。例如，如上所述，基准地址RWL_ADDR可被存储在硬接线(硬连接)寄存器或数据存储单元中。

当被选字线地址WL_ADDR小于或等于基准地址RWL_ADDR时，产生第一虚设字线电压(S13)，否则产生第二虚设字线电压(S15)。当被选字线地址WL_ADDR小于或等于基准地址RWL_ADDR时，被选字线(即，通过地址WL_ADDR选择的字线)与虚设字线相邻。

可选择地，当被选字线地址WL_ADDR大于或等于基准地址RWL_ADDR时，产生第一虚设字线电压(S13)，否则产生第二虚设字线电压(S15)。即，当被选字线地址WL_ADDR小于等于第一基准地址RWL_ADDR或大于等于第二基准地址时，可产生第一虚设字线电压(S13)，否则产生第二虚设字线电压(S15)。因此，如上所述，可使用确定被选字线地址WL_ADDR是否指示被选字线与虚设字线相邻的各种方法，以限定并产生适当的虚设字线电压。

第一虚设字线电压和第二虚设字线电压将彼此“不同”。该区别可以体现在电平、波形和施加时序等中的至少一个中。为了选择性地产生不同的虚设字线电压，可存储不同的第一代码和第二代码，其中，可响应于选择信号来选择第一代码和第二代码中的一个，产生对应的虚设字线电压。如上所述，可通过将被选字线地址WL_ADDR与基准地址RWL_ADDR比较来产生选择信号。

一旦适当地限定了虚设字线电压，在由命令CMD指示的操作期间将虚设字线电压施加到虚设字线(S17)。

因此，根据本发明构思的实施例，将根据多条字线中的虚设字线和被选字线的相对设置来确定操作期间施加到虚设字线的虚设字线电压的至少一个特征(例如，电平、波形、时序等)。结果，对于与虚设字线相邻的存储器单元，如果不这样则可能产生的存储器单元干扰的频率(或可能性)减小，可显著抑制由于这种干扰引起的读取裕度的相应减小。

利用特定的、假定的示例，图5、图6和图7中示出的示例的比较将进一步阐明本发明构思的各个方面。图5示出一部分存储器单元串(即，分别连接到字线61(WL61)、字线62(WL62)、字线63(WL63)的存储器单元)和连接到虚设字线(DWL1)的虚设存储器单元，虚设存储器单元可以是虚设NAND闪速存储器单元。假定图5中的存储器单元在通常的编程操作期间经受传统地产生的控制信号的控制。在编程操作期间，进一步假定字线63(WL63)是接收编程电压(Vpgm)的被选字线，并与虚设字线(DWL1)相邻。与传统的实践一致，施加到被选字线的编程电压(Vpgm)是高电压，而未被选择的字线被编程禁止。

在图5的示例中，假定施加到未被选择的字线(WL61和WL62，包括虚设字线(DWL1))的编程禁止电压是8.0V。然而，由于在虚设字线(DWL1)上出现的相对高的沟道电压与串选择线SSL的相对低的栅极电压之间的差，栅致漏极泄漏(GIDL)容易与编程禁止位线关联出现。本领域技术人员将理解，前面的第64条字线(WL63)与第二条虚设字线(DWL1)相邻的的示例(其中，第二虚设字线(DWL1)与串选择线(SSL)相邻)可扩展到相似的示例(其中，第一字线(WL0)与第一虚设字线(DWL0)相邻(所述第一虚设字线(DWL0)与接地选择线(GSL)相邻)且所有的线相似地被施加偏压)，例如，参见图2A。在任一个示例中，在编程操作期间产生的GIDL电流导致热载流子注入(HCI)，结果，在第二虚设字线(DWL1)和第64条字线(WL63)之间产生干扰，或者在第一虚设字线(DWL0)与第一字线(WL0)之间产生干扰。

与图5中示出的示例形成对比，与本发明构思的实施例一致的图6和图7中示出的示例抑制了GIDL电流并保持了读取裕度。为了实现除了其他期望的结果之外的这些结果，在确定在编程操作期间的被选字线是否与虚设字线相邻时使用不同的虚设字线电压。在图6中示出的示例中，由编程操作选择的字线再次与虚设字线相邻，而在图7中示出的示例中，被选字线不与虚设字线相邻。

参照图6，当被选字线(WL63)与第二虚设字线(DWL1)相邻时，将施加到第二虚设字线(DWL1)的虚设字线电压控制成小于施加到未被选择的字线WL0到WL62的字线电压。更具体地说，当在编程操作期间被选字线(WL63)与第二虚设字线(DWL1)相邻时，小于施加到未被选择的字线WL0到WL62的通过电压(pass voltage)Vpass(例如，8.0V)的电压(例如，3.0V)被施加到第二虚设字线(DWL1)，以减小或消除GIDL电流，从而减小HCI。

参照图7，当被选字线(这里，为WL61，而不是WL63)不与第二虚设字线(DWL1)相邻时，施加到第二虚设字线(DWL1)的虚设字线电压可以与施加到未被选择的字线WL0到WL60、WL62和WL62的字线电压相同(例如，相同的电平)。换句话说，当被选字线与虚设字线之间的距离增加时，GIDL和因其产生的HCI的有害效应减少。相应地，可增加施加到虚设字线的电压，以有助于高的沟道增压效率。

相应地，在被选字线与第二虚设字线(DWL1)相邻时被施加到第二虚设字线(DWL1)的所述较低电压(例如，图6中的3.0V)小于在被选字线不与第二虚设字线(DWL1)相邻时施加到第二虚设字线(DWL1)的正常的编程禁止电压(例如，图7中的8V)。前面比较示例示出了如何可至少部分地基于被选字线与虚设字线之间的布置关系来限定和控制施加到虚设字线的特定的控制电压，从而减小或消除GIDL电流和所产生的HCI，并且增加升压效率。

在这点上，应当注意，本发明构思的实施例不限于仅仅被选字线与虚设字线相邻的布置关系。可使用其他被选字线与虚设字线之间“接近的”布置关系来改变在操作期间施加到虚设字线的控制电压的特性。例如，不相邻但接近的布置关系(例如，被选字线与虚设字线之间隔开少于两个或少于一个的中间字线)可用来控制虚设字线电压的定义。

图8A到图8D(图8的全部)和图9A到图9D(图9的全部)是进一步示出在典型的读取操作期间的虚设字线电压的规定和定义的示图。接着，图8和图9中示出了处于各种偏压条件下的一部分字线的假设布置。图8示出了针对读取操作使用传统的偏压条件且施加到虚设字线(DWL1)的电压不与被选字线的相对布置关联地变化的情况。(比较其中与虚设字线(DWL1)相邻的WL63在读取操作期间被选择的图8A与其中不与虚设字线(DWL1)相邻的WL61在读取操作期间被选择的图8B)。

如图8A中所示，当施加到虚设字线(DWL1)的电压与施加到未被选择的字线的电压相似(例如，大约7.0V)时，具有擦除状态的与虚设字线DWL1连接的虚设存储器单元的阈值电压分布从初始分布(G1_D1)移位到改变的分布(G2_D1)(如图8C中所示)。阈值电压分布中的这种不期望的移位是由于作为在读取操作期间施加相对高的电压(大约7.0V)的结果、虚设字线DWL1已经受到干扰的事实造成的。即，连接到虚设字线(DWL1)的存储器单元的阈值电压分布移位导致了第64条字线(WL63)与相邻的虚设字线(DWL1)之间的耦合效应。结果，连接到第64条字线(WL63)的存储器单元的阈值电压分布改变，从而减小了这样的单元的读取裕度，如图8D中所示。

根据图9，为了改善连接到与虚设字线(DWL1)相邻的第64条字线(WL63)的存储器单元的读取裕度，可使施加到虚设字线(DWL1)的虚设字线电压减小到小于施加到未被选择的字线的电压但是大于施加到被选字线的电压，而不管被选字线(WL63或WL61)与虚设字线(DWL1)之间的布置关系如何。(比较图9A与图8A，可注意到，与图8C相比，图9C中示出的与虚设字线DWL1连接的虚设存储器单元的阈值电压分布G3_D1到阈值电压分布G4_D1的减小的干扰；比较图9B与图8B，可注意到，与图8D相比，图9D中示出的连接到字线WL63的存储器单元的阈值电压分布G3_63到阈值电压分布G4_63的干扰减小)。

这些结果主要是由于施加到虚设字线(DWL1)的虚设字线电压小于施加到未被选择的字线的电压的事实而引起的。即，当在读取操作期间施加到虚设字线(DWL1)的电压小于施加到未被选择的字线的电压时，减小了虚设字线中的干扰的可能性，从而使得在连接到虚设字线的存储器单元的阈值电压分布中的移位减小，如图9C中所示。

然而，由于在虚设字线的控制栅极与相邻字线的浮置栅极之间存在的寄生电容，当施加到虚设字线的读取电压的电平减小时，浮置栅极的电势减小。结果，为了使连接到多条字线WL0和WL63的存储器单元的晶体管导通，需要增加施加到多条字线WL0和WL63的电压。换句话说，当读取与第二虚设字线DWL1相邻的被选字线WL63(图9A)时，施加到被选字线WL63的电压应当大于施加到第二虚设字线DWL1的读取电压。因此，当施加到虚设字线的读取电压减小时，具有擦除状态并连接到与虚设字线相邻的字线的存储器单元的阈值电压分布增加，从而擦除状态与相邻的编程状态之间的读取裕度减小。

在读取操作的以及被选字线与虚设字线之间的布置关系相关的上下文中，图10A到图10D(图10的全部)是进一步示出本发明构思的特定方面的示图。参照图10A，当在读取操作期间选择字线WL63且被选字线WL63与第二虚设字线(DWL1)相邻时，第二虚设字线(DWL1)的读取电压增加，从而基本上消除了在具有擦除状态并连接到字线WL63的存储器单元的阈值电压分布上的增加的干扰效应，如图10D中所示。参照图10C，当被选字线WL61不与第二虚设字线(DWL1)相邻时，可以使第二虚设字线(DWL1)的读取电压减小到小于施加到未被选择的字线的读取电压但大于施加到被选字线的读取电压。按照这种方式，显著减小或消除了读取干扰的可能性，如图10D中所示。

因此，在传统的操作方法中，在图8中示出的读取操作期间，高的读取电压总是被施加到虚设字线。可选择地，在其他传统的操作方法中，不管被选字线的布置关系如何，减小的读取电压都可被施加到虚设字线，如图9中所示。然而，本发明构思的实施例考虑了非易失性存储器单元阵列中被选字线和虚设字线的布置关系，如图10中所示。相应地，在图10的示例中，需要将高读取电压(例如，7.0V)施加到特定的非易失性存储器单元的次数是在图8中示出的情况中需要施加高读取电压的次数的大约1/64(假定在基于64个串的情况下)，从而与传统方法相比，在本发明构思的实施例内显著减小了读取干扰的可能性以及存储器单元的耗损。

图11是示出超射出现在典型的虚设字线中的电压波形图。参照图11，虚设字线DWL1具有比主字线WL0到WL62大的超射(overshoot)可能是因为虚设字线DWL1与主字线WL0到WL62之间的负载差异，或者是因为不同驱动器的性能的驱动差异。因此，当被选字线WL63与虚设字线DWL1相邻且虚设字线DWL1的电压电平高时，超射会导致干扰。

图12是进一步示出根据本发明构思的特定实施例的在考虑被选字线的布置关系时有效改变出现在虚设字线上的电压的波形的方法的电压波形图。例如，当选择与虚设字线DWL1相邻的字线WL63时，施加到虚设字线DWL1的电压可具有如图12所示的阶梯波形。即，施加到虚设字线DWL1的电压初始时可具有低电平，然后在预定时间点之后，施加到虚设字线DWL1的电压可具有更高的电平。虽然没有示出，但是当不与虚设字线DWL1相邻的字线被选择时，取代具有阶梯波形的电压，可将与施加到未被选择的字线的电压相似的电压施加到虚设字线DWL1，施加到虚设字线DWL1的电压小于施加到未被选择的字线的电压。

如上所述，当施加到虚设字线DWL1的电压的波形根据被选字线的布置关系而改变时，可以防止在将高电压施加到虚设字线DWL1时出现的超射。

图13A和图13B是进一步示出本发明构思的特定实施例的在读取操作期间根据被选字线的布置关系改变施加到虚设字线的字线电压的电平和/或波形的方法的相关的波形图的集合。

参照图13A，在被选字线与虚设字线相邻时施加到虚设字线DWL的电压电平大于在被选字线与虚设字线不相邻时施加到虚设字线DWL的电压电平。换句话说，仅仅施加到虚设字线的电压电平根据被选字线是否与虚设字线相邻而改变。

参照图13B，当被选字线与虚设字线相邻时，施加到虚设字线的电压具有阶梯波形，且施加到虚设字线的电压的电平大于被选字线与虚设字线不相邻时施加到被选字线的电压的电平。换句话说，施加到虚设字线的电压的电平和波形均根据被选字线是否与虚设字线相邻而改变。

图14到图17是进一步示出在根据本发明构思的实施例的具有垂直存储器单元阵列的NAND闪速存储器装置中的考虑被选字线的布置关系来控制施加到虚设字线的电压的方法的相关的示图。图14是垂直存储器阵列的部分截面图，并示出了垂直堆叠的材料层的两(2)个子集(以下，称为“垂直子堆叠件”)，每个子集均包括NAND闪速存储器单元的阵列。在图14示出的实施例中，第一垂直子堆叠件20′-ss1包括位于第1虚设字线(DWL0)与第2虚设字线(DWL1)之间的第1到第8字线(WL0-WL7)，第二垂直子堆叠件20′-ss2包括位于第二虚设字线(DWL1)与第三虚设字线(DWL2)之间的第9字线到第16字线。第一子堆叠件和第二子堆叠件的组合是位于下接地选择线(GSLK)与上接地选择线(SSLK)之间的垂直存储器单元阵列。

在前面的配置中，由于第2虚设字线设置在垂直存储器单元阵列内的多条主字线(MWL)的相邻的字线之间，所以可将第2虚设字线称为“中间虚设字线”，。相反，由于第一虚设字线和第三虚设字线中的每条字线设置在所述多条字线的一端，所以可将第一虚设字线和第三虚设字线中的每条字线称为“末端虚设字线”。应当注意，图14中示出的实施例包括将第一子堆叠件和第二子堆叠件分开的仅仅单条中间字线(DWL1)。然而，为了将第一子堆叠件和第二子堆叠件分开可使用多条中间虚设字线，或者出于其他的目的也可将多条中间虚设字线结合到垂直存储器单元阵列中。相似地，在垂直存储器单元阵列的上端或下端也可使用多于一条的末端虚设字线。

相应地，在图14的垂直NAND存储器单元阵列中的各串NAND闪速存储器单元包括3条虚设字线DWL0、DWL1和DWL2。

图15、图16和图17与图14的垂直存储器单元阵列相关地示出了可根据本发明构思的特定实施例存在的特定示例性偏压条件。参照图15，并假设编程操作，当被选字线WL7与中间虚设字线DWL1相邻时，大于施加到未被选择的字线的电压(Vpass)的第二虚设字线电压VDUM2被施加到中间虚设字线DWL1。等于Vpass的第一虚设字线电压VDUM1可被施加到末端虚设字线DWL0和DWL2。

参照图16并再次假设编程操作，当被选字线WL12不与中间虚设字线DWL1(或末端虚设字线DWL0和DWL2中的任一条)相邻时，可将第一虚设字线电压VDUM1施加到所有的虚设字线。

参照图17并再次假设编程操作，当被选字线WL15与末端虚设字线DWL2相邻时，小于Vpass的第二虚设字线电压VDUM2被施加到末端虚设字线DWL2，第一虚设字线电压VDUM1可被施加到另一末端虚设字线DWL0和中间虚设字线DWL1。

图18A和图18B与不同于图14的所述垂直存储器单元阵列的垂直存储器单元阵列相关地示出了可根据本发明构思的特定实施例的存在的示例性偏压条件。图18A和图18B假设垂直存储器单元阵列包括双末端虚设字线(DWL0/DWL1以及DWL2/DWL3)，所述双末端虚设字线(DWL0/DWL1)包围多条主字线而不夹着中间虚设字线。此外，假定对于每条虚设字线有独立的虚设字线电压发生器。

参照图18A并假设对不与虚设字线相邻的字线进行读取操作，则NAND闪速存储器装置能够产生四(4)个虚设字线电压(VDUM0′、VDUM1′、VDUM2′、VDUM3′)。值得注意的，第一虚设字线电压VDUM0′和第二虚设字线电压VDUM1′可相对于彼此分级别。即，第一(或外侧)虚设字线电压VDUM0′可以稍微小于第二(或内侧)虚设字线电压VDUM1′。第三和第四虚设字线电压可以相似地定义。

此外，可以相对于被选字线与和该被选字线相邻的字线的布置关系将读取电压的电平(VREAD相对于VREAD′)改变成稍微升高的，而不管两组末端虚设字线的布置关系如何。

前面的实施例是本发明构思的灵活地调整施加到包括一条或多条虚设字线的(2D和3D)存储器单元阵列的控制电压的所选示例。特定布置关系(例如，虚设字线在多条字线内的布置关系，或者虚设字线与多条字线内的被选字线之间的布置关系)可用来确定特定控制电压(例如，读取电压、编程电压、擦除电压、虚设字线电压、主字线电压、位线电压)施加到存储器单元的特征(例如，电平、波形、时序)。结果，所构成的存储器单元中引发的干扰可显著减小。因此，可以抑制由于所述干扰引起的读取裕度的减小。此外，可改善非易失性存储器装置的操作特性。

到目前为止，示出的实施例已经描述了包括闪速存储器装置的非易失性存储器装置、包括水平存储器单元阵列和垂直存储器单元阵列的非易失性存储器单元和操作该非易失性存储器单元的方法。然而，本发明构思的范围不限于非易失性存储器单元阵列、存储器装置和相关的操作方法。本发明构思的其他实施例涉及包含这样的非易失性存储器装置(所述非易失性存储器装置包括水平存储器单元阵列和垂直存储器单元阵列)的***以及操作该***的方法。

例如，图19是根据本发明构思的实施例的包括图1的非易失性存储器装置10的存储器***100的框图。参照图1到图19，存储器***100可被实现为蜂窝电话、智能电话、平板个人电脑(PC)、个人数字助理(PDA)或无线电通信***。

存储器***100包括非易失性存储器装置10和控制非易失性存储器装置10的操作的存储器控制器150。存储器控制器150可根据处理器110的控制来控制非易失性存储器装置10的数据访问操作(例如，编程操作、擦除操作和读取操作)。

可根据处理器110和/或存储器控制器150的控制来通过显示器120显示非易失性存储器装置10中编程的页数据。

无线电收发器130通过天线ANT发射或接收无线电信号。无线电收发器130可将通过天线ANT接收的无线电信号转换成可被处理器110处理的信号。因此，处理器110可处理从无线电收发器130输出的信号并将被处理的信号发送到存储器控制器150或显示器120。存储器控制器150可将被处理器110处理的信号编程到非易失性存储器装置10。无线电收发器130还可将从处理器110输出的信号转换成无线电信号并通过天线ANT将该无线电信号输出到外部装置。

输入装置140使用于控制处理器110的操作的控制信号或使将被处理器110处理的数据输入到存储器***100。可通过诸如触摸板或计算机鼠标、小键盘或键盘来实现输入装置140。

处理器110可控制显示器120的操作，以显示从存储器控制器150输出的数据、从无线电收发器130输出的数据或者从输入装置140输出的数据。控制非易失性存储器装置10的操作的存储器控制器150可被实现为处理器110的一部分或者可被实现为独立的芯片。

图20是根据本发明构思的另一实施例的包括图1的非易失性存储器装置10的存储器***200的框图。存储器***200可被实现为PC、平板PC、上网本、电子阅读器、PDA、便携式多媒体播放器(PMP)、MP3播放器或者MP4播放器。

存储器***200包括非易失性存储器装置10和控制非易失性存储器装置10的数据处理操作的存储器控制器240。处理器210可根据通过输入装置220输入的数据来通过显示器230显示存储在非易失性存储器装置10中的数据。可通过例如触摸板或计算机鼠标、小键盘或键盘的指针设备来实现输入装置220。

处理器210可控制存储器***200的整体操作和存储器控制器240的操作。可控制非易失性存储器装置10的存储器控制器240可被实现为处理器210的一部分或者可被实现为独立的芯片。

图21是根据本发明构思的又一实施例的包括图1的非易失性存储器装置10的存储器***300的框图。存储器***300可被实现为存储器卡或者智能卡。存储器***300包括非易失性存储器装置10、存储器控制器310和卡接口320。

存储器控制器310可控制非易失性存储器装置10与卡接口320之间的数据交换。卡接口320可以是安全数字(SD)卡接口或者多媒体卡(MMC)接口，但是本发明构思不限于当前的实施例。

卡接口320可根据主机330的协议针对数据交换使主机330与存储器控制器310接口连接。卡接口320可支持通用串行总线(USB)协议和芯片间(IC)USB协议。这里，卡接口320可以指支持主机330使用的协议的硬件、安装在硬件中的软件或者信号传输模式。

当存储器***300与诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件、或数字机顶盒的主机330连接时，主机330的主机接口350可根据微处理器340的控制来通过卡接口320和存储器控制器310执行与非易失性存储器装置10的数据通信。

图22是根据本发明构思的又一实施例的包括图1的非易失性存储器装置10的存储器***400的框图。存储器***400可被实现为诸如数字相机、配备有数字相机的蜂窝电话、配备有数字相机的智能电话或者配备有数字相机的平板PC的图像处理器。

存储器***400包括非易失性存储器装置10和控制非易失性存储器装置10的数据处理操作(例如，编程操作、擦除操作和读取操作)的存储器控制器440。包括在存储器***400中的图像传感器420将光学图像转换成数字信号并将该数字信号输出到处理器410或者存储器控制器440。可通过处理器410将数字信号控制成通过显示器430显示或者通过存储器控制器440存储在非易失性存储器装置10中。

可根据处理器410的控制或存储器控制器440通过显示器430显示存储在非易失性存储器装置10中的数据。可控制非易失性存储器装置10的操作的存储器控制器440可被实现为处理器410的一部分或者实现为独立芯片。

图23是根据本发明构思的又一实施例的包括图1的非易失性存储器装置的存储器***500的框图。存储器***500包括非易失性存储器装置10和控制非易失性存储器装置10的操作的中央处理单元(CPU)510。

存储器***500还包括可用作CPU 510的操作存储器的存储器装置550。可通过例如只读存储器(ROM)的非易失性存储器或者例如静态随机存取存储器(SRAM)的易失性存储器来实现存储器装置550。与存储器***500连接的主机可通过存储器接口520和主机接口540执行与非易失性存储器装置10的数据通信。

CPU 510控制纠错码(ECC)块530来检测通过存储器接口520从非易失性存储器装置10输出的数据中包括的错误比特、校正该错误比特并通过主机接口540将该纠错后的数据发送到主机。CPU 510可通过总线501控制存储器接口520、ECC块530、主机接口540和存储器装置550之间的数据通信。存储器***500可被实现为闪速存储器驱动器、USB存储器驱动器、IC-USB存储器驱动器或者记忆棒。

图24是根据本发明构思的又一实施例的包括图1的非易失性存储器装置10的存储器***600的框图。存储器***600可被实现为例如固态驱动器(SSD)的数据存储***。

存储器***600包括：多个非易失性存储器装置10；存储器控制器610，控制非易失性存储器装置10的数据处理操作；例如动态随机存取存储器(DRAM)的非易失性存储器装置630；缓冲器管理器620，控制在存储器控制器610与主机640之间传送的数据使之存储在非易失性存储器装置630中。

图25是包括图24的存储器***600的数据处理器700的框图。参照图24和图25，数据处理器700可被实现为独立磁盘冗余阵列(RAID)***。数据处理器700包括RAID控制器710和多个存储器***600-1到600-n，其中“n”是自然数。

存储器***600-1到600-n中的每个存储器***可以是图11中示出的存储器***600。存储器***600-1到600-n可形成RAID阵列。数据处理器700可以是PC或SSD。

在编程操作期间，响应于从主机接收的编程命令，RAID控制器710可根据RAID电平将从主机输出的编程数据发送到存储器***600-1到600-n中的至少一个。在读取操作期间，响应于从主机接收的读取命令，RAID控制器710可将从存储器***600-1到600-n中的至少一个读取的数据发送到主机。

虽然已经参照本发明构思的特定示例性实施例具体示出并描述了本发明构思，但是本领域技术人员应当理解，在不脱离权利要求限定的本发明构思的范围的情况下，可以在其中做出形式和细节上的各种修改。

Claims (20)

1.一种非易失性存储器装置，包括：

非易失性存储器单元的阵列，与包括虚设字线的多条字线相关联地布置；

访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，

其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

2.根据权利要求1所述的非易失性存储器装置，其中，所述操作是编程操作，且第一虚设字线电压的电平大于第二虚设字线电压的电平。

3.根据权利要求2所述的非易失性存储器装置，其中，被选字线电压是编程电压，未被选字线电压是电平小于编程电压的电平的通过电压，第一虚设字线电压是通过电压。

4.根据权利要求1所述的非易失性存储器装置，其中，所述操作是读取操作，第一虚设字线电压的电平小于第二虚设字线电压的电平。

5.根据权利要求4所述的非易失性存储器装置，其中，被选字线电压是第一读取电压、未被选字线电压是电平大于第一读取电压的电平的第二读取电压、第二虚设字线电压是第二读取电压、第一虚设字线电压的电平大于第一读取电压的电平并小于第二读取电压的电平。

6.根据权利要求1所述的非易失性存储器装置，其中，所述非易失性存储器单元是进一步以NAND存储器单元串的方式布置的NAND闪速存储器单元，所述非易失性存储器单元包括：

串选择晶体管，结合到串选择线；

接地选择晶体管，结合到接地选择线；

多个主NAND闪速存储器单元，在串选择晶体管与接地选择晶体管之间串联连接，并分别结合到所述多条字线中的一条字线；

虚设NAND闪速存储器单元，结合到虚设字线。

7.根据权利要求5所述的非易失性存储器装置，其中，虚设NAND闪速存储器单元在NAND存储器串中与串选择晶体管相邻，或者虚设NAND闪速存储器单元在NAND存储器串中与接地选择晶体管相邻。

8.根据权利要求1所述的非易失性存储器装置，其中，访问电路包括：

控制逻辑，接收地址并响应于接收到的地址产生第一控制信号和第二控制信号；

电压供应电路，被配置为响应于第一控制信号产生被选字线电压、未被选字线电压、第一虚设字线电压和第二虚设字线电压中的至少一个；

行解码器，被配置为响应于第二控制信号将被选字线电压施加到被选字线、将未被选字线电压施加到未被选择的字线并将虚设字线电压施加到虚设字线。

9.根据权利要求8所述的非易失性存储器装置，其中，控制逻辑包括：

比较器，比较和虚设字线关联的基准地址与接收到的地址的至少一部分，以提供比较信号；

选择器，响应于比较信号提供第一控制信号。

10.根据权利要求9所述的非易失性存储器装置，其中，所述选择器包括：

代码选择器，接收与第一虚设字线电压相关联的第一代码以及与第二虚设字线电压相关联的第二代码，选择性地提供第一代码和第二代码之一作为第一控制信号。

11.根据权利要求8所述的非易失性存储器装置，其中，电压供应电路包括：第一电压电平发生器，提供第一虚设字线电压；独立的第二电压电平发生器，提供第二虚设字线电压。

12.一种非易失性存储器装置，包括：

垂直存储器单元阵列，包括多个非易失性存储器单元和多条字线，所述多个非易失性存储器单元布置在沿第一方向堆叠的多个存储器单元阵列层中，所述多条字线沿与第一方向交叉的第二方向延伸并包括虚设字线；

访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，

其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是第二虚设字线电压。

13.根据权利要求12所述的非易失性存储器装置，其中，虚设字线电压满足下面的条件中的至少一个：

第一虚设字线电压的波形与第二虚设字线电压的波形不同，

第一虚设字线电压的电平与第二虚设字线电压的电平不同。

14.根据权利要求13所述的非易失性存储器装置，其中，所述多个非易失性存储器单元中的每一个是NAND闪速存储器单元，所述多个非易失性存储器单元还被以NAND存储器单元串的方式布置，所述多个NAND闪速存储器串中的每一个从所述垂直存储器单元阵列的最低层延伸到所述垂直存储器单元阵列的最高层，所述多个NAND闪速存储器串中的每一个包括：

串选择晶体管，结合到串选择线；

接地选择晶体管，结合到接地选择线；

多个主NAND闪速存储器单元，在串选择晶体管与接地选择晶体管之间串联连接，并分别结合到所述多条字线中的一条字线；

虚设NAND闪速存储器单元，结合到虚设字线。

15.根据权利要求14所述的非易失性存储器装置，其中，在NAND存储器串中，虚设NAND闪速存储器单元与串选择晶体管相邻。

16.根据权利要求14所述的非易失性存储器装置，其中，在NAND存储器串中，虚设NAND闪速存储器单元与接地选择晶体管相邻。

17.一种非易失性存储器装置，包括：

垂直存储器单元阵列，包括多个非易失性存储器单元和多条字线，所述多个非易失性存储器单元布置在沿第一方向堆叠的多个存储器单元阵列层中，所述多条字线沿与第一方向交叉的第二方向延伸并包括多条虚设字线；

访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，并分别将所述多个虚设字线电压中的一个虚设字线电压施加到所述多条虚设字线中的每条虚设字线，其中，所述多个虚设字线电压包括：

第一虚设字线电压，当被选字线不与相应的虚设字线相邻时，第一虚设字线电压被施加到相应的虚设字线，

第二虚设字线电压，当被选字线与相应的虚设字线相邻时，第二虚设字线电压被施加到相应的虚设字线。

18.根据权利要求17所述的非易失性存储器装置，其中，虚设字线电压满足下面的条件中的至少一个：

第一虚设字线电压的波形与第二虚设字线电压的波形不同，

第一虚设字线电压的电平与第二虚设字线电压的电平不同。

19.一种***，包括存储器控制器，被配置为控制非易失性存储器装置的操作，其中，非易失性存储器装置包括：

非易失性存储器单元的阵列，与包括虚设字线的多条字线相关联地布置；

访问电路，在操作期间响应于接收的地址在所述多条字线中选择字线，将被选字线电压施加到被选字线、将未被选字线电压施加到所述多条字线中的未被选择的字线，并将虚设字线电压施加到虚设字线，

其中，当被选字线不与虚设字线相邻时，虚设字线电压是第一虚设字线电压，且当被选字线与虚设字线相邻时，虚设字线电压是与第一虚设字线电压不同的第二虚设字线电压。

20.根据权利要求19所述的***，还包括：

处理器，被配置为控制存储器控制器的操作；

显示器，被配置为通过存储器控制器和处理器的操作来显示由从非易失性存储器装置获取的输出数据定义的图像。

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