TWI613793B - 於高電阻基板上形成的半導體器件及射頻模組 - Google Patents

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Abstract

一種半導體器件，包括：高電阻基板；在高電阻基板中形成的、具有第一導電類型的第一深阱區；在第一深阱區上形成的、具有第二導電類型的第二深阱區；在第二深阱區上形成的、具有第一導電類型的第一阱區；以及在第一阱區上形成的電晶體。

Description

於高電阻基板上形成的半導體器件及射頻模組
本發明關於在高電阻基板上形成的半導體器件和射頻(RF)模組，更確切地說，關於在高電阻矽基板上形成的半導體器件及包括該半導體器件的射頻模組。
如射頻前端模組(FEM)的射頻模組可整合到各種無線裝置中，包括行動電話、智慧型電話、筆記型電腦、平板電腦、掌上型電腦、電子遊戲裝置、多媒體系統等。射頻模組可包括射頻主動器件、射頻被動器件、射頻切換器件和控制器件。
射頻切換器件通常可在SOI(silicon on insulator，絕緣體上矽薄膜)基板上進行製造以降低射頻雜訊耦合，並且射頻模組可具有SIP/MCM(single in-line package/multi-chip module，單列直插式封裝/多晶片模組)結構，其包括射頻切換器件、射頻主動器件、射頻被動器件和控制器件。
然而，由於SOI基板相對較高的價格以及SIP/MCM工藝的成本，在降低射頻前端模組的製造成本方面是有限的。
本發明描述了一種在高電阻基板上形成的半導體器件以及包括該半導體器件的RF模組。
根據本發明申請案的一面向，半導體器件可包括：高電阻基板，在高電阻基板中形成的、具有第一導電類型的第一深阱區；在第一深阱區上形成的、具有第二導電類型的第二深阱區，在第二深阱區上形成的、具有第一導電類型的第一阱區，以及在第一阱區上形成的電晶體。
根據一些示例性實施例，半導體器件還可包括在高電阻基板中形成的器件隔離區以圍繞電晶體。
根據一些示例性實施例，電晶體可包括：在第一阱區上形成的閘極結構；分別在第一阱區鄰近閘極結構的兩側的表面部分形成的源區和漏區；以及在源區的一側形成的高濃度雜質區。
根據一些示例性實施例，源區可具有第二導電類型，高濃度雜質區可具有第一導電類型，並且源區和高濃度雜質區可彼此電連接。
根據一些示例性實施例，半導體器件還可包括在高電阻基板中形成的器件隔離區以圍繞電晶體。器件隔離區可包括：深溝槽器件隔離區；和在深溝槽器件隔離區上形成的淺溝槽器件隔離區，並且第一阱區可在器件隔離區的內側形成。
根據一些示例性實施例，第二深阱區可形成在器件隔離區的內側，第一深阱區可形成得比第二深阱區更寬，並且深溝槽器件隔離區可形成得比第一深阱區更深。
根據一些示例性實施例，具有第一導電類型的第二阱區可形成在器件隔離區的外側，且具有第一導電類型的第二高濃度雜質區可形成在第二阱區上。
根據一些示例性實施例，第二深阱區可形成得比第一阱區更寬，第一深阱區可形成得比第二深阱區更寬，且深溝槽器件隔離區可形成得比第一深阱區更深。
根據一些示例性實施例，具有第二導電類型的第二阱區可形成在器件隔離區的外側，且具有第二導電類型的第二高濃度雜質區可形成在第二阱區上。
根據一些示例性實施例，器件隔離區可具有狹縫以將第二深阱區與第二阱區電連接。
根據一些示例性實施例，具有第一導電類型的第三阱區可形成在第二阱區的外側，且具有第一導電類型的第三高濃度雜質區可形成在第三阱區上。
根據一些示例性實施例，第三阱區可與第一深阱區電連接。
根據一些示例性實施例，半導體器件還可包括形成為圍繞第二阱區和第二高濃度雜質區的第二器件隔離區。第二器件隔離區可包括第二深溝槽器件隔離區和形成在第二深溝槽器件隔離區上的第二淺溝槽器件隔離區。
根據一些示例性實施例，具有第一導電類型的第三阱區可形成在第二器件隔離區的外側。
根據本發明申請案的另一面向，半導體器件可包括：具有第一導電類型的高電阻基板；在高電阻基板中形成的、具有第一導電類型的第一深阱區；在第一深阱區上形成的、具有第二導電類型的第二深阱區；在第二深阱區上形成的、具有第一導電類型的第一阱區；以及在第一阱區上形成的多個電晶體，其中多個電晶體相互連接從而具有多指結構。
根據一些示例性實施例，具有第一導電類型的高濃度雜質區可形成在多個電晶體中設置為彼此相鄰的電晶體的源區之間，且高濃度雜質區和相鄰電晶體的源區可彼此電連接。
根據一些示例性實施例，半導體器件還可包括形成為圍繞多個電晶體的器件隔離區。器件隔離區可包括深溝槽器件隔離區和在深溝槽器件隔離區上形成的淺溝槽器件隔離區，且第一阱區形成在器件隔離區的內側。
根據一些示例性實施例，具有第二導電類型的第二阱區可形成在器件隔離區的外側，具有第二導電類型的第二高濃度雜質區可形成在第二阱區上，且器件隔離區可具有狹縫以將第二深阱區與第二阱區電連接。
根據一些示例性實施例，第二器件隔離區可形成在第二阱區的外側，具有第一導電類型的第三阱區可形成在第二器件隔離區的外側，且具有第一導電類型的第三高濃度雜質區可形成在第三阱區上。
根據本發明申請案的又另一面向，射頻(RF)模組可包括：在高電阻基板上形成的RF切換器件；在高電阻基板上形成的RF主動器件；在高電阻基板上形成的RF被動器件以及在高電阻基板上形成的控制器件。更確切地說，RF主動器件和控制器件中的至少一個可包括：在高電阻基板中形成的、具有第一導電類型的第一深阱區；在第一深阱區上形成的、具有第二導電類型的第二深阱區；在第二深阱區上形成的、具有第一導電類型的第一阱區；以及在第一阱區上形成的電晶體。
本發明的以上概述並不旨在描述本發明示出的每個實施例或每個實施方式。下面的具體實施方式和申請專利範圍更詳細地舉例說明了這些實施例。
100，200，300，400，500，600‧‧‧半導體器件
102，202，302，402，502，602，702‧‧‧高電阻基板
110，210，310，410，510，610‧‧‧電晶體
112，212，312，412，512，612‧‧‧閘極結構
114，214，314，414，514，614‧‧‧源區
116，216，316，416，516，616‧‧‧漏區
120，220，420‧‧‧器件隔離區
122，222，522，622‧‧‧深溝槽器件隔離區(DTI區)
124，224，424‧‧‧淺溝槽器件隔離區(STI區)
226，326，526，626‧‧‧狹縫
128，228，328，428，528‧‧‧深P型阱區(DPW區)
130，230，330，430，530，630‧‧‧深N型阱區(DNW區)
132，232，332，432，532，632‧‧‧第一P型阱區(第一PW區)
134，236，336，434，536，635‧‧‧第二P型阱區(第二PW區)
140‧‧‧高濃度雜質區
142‧‧‧第二高濃度雜質區
234，334，534，634‧‧‧N型阱區(NW區)
240，340，440，540，640‧‧‧P型高濃度雜質區
242，342，542，642‧‧‧N型高濃度雜質區
244，344，442，544，644‧‧‧第二P型高濃度雜質區
250，354，550，654‧‧‧第二淺溝槽器件隔離區(第二STI區)
322‧‧‧第一深溝槽器件隔離區(第一DTI區)
324‧‧‧第一淺溝槽器件隔離區(第一STI區)
350，650‧‧‧第二器件隔離區
352，652‧‧‧第二深溝槽器件隔離區(第二DTI區)
700‧‧‧RF模組
710‧‧‧RF切換器件
720‧‧‧RF主動器件
730‧‧‧RF被動器件
740‧‧‧控制器件
根據結合附圖的下列說明，將更詳細地理解示例性實施例，其中：圖1為根據本發明申請案的第一示例性實施例的半導體器件的剖面圖；圖2為根據本發明申請案的第二示例性實施例的半導體器件的平面圖；圖3為沿圖2中所示的線Ⅲ-Ⅲ'的剖面圖；圖4為沿圖2中所示的線Ⅳ-Ⅳ'的剖面圖；圖5為根據本發明申請案的第三示例性實施例的半導體器件的平面圖；圖6為沿圖5中所示的線Ⅵ-Ⅵ'的剖面圖；圖7為沿圖5中所示的線Ⅶ-Ⅶ'的剖面圖；圖8為根據本發明申請案的第四示例性實施例的半導體器件的剖面圖；圖9為根據本發明申請案的第五示例性實施例的半導體器件的剖面圖；圖10為根據本發明申請案的第六示例性實施例的半導體器件的剖面圖；和圖11為在高電阻基板上形成的RF模組的示意圖。
雖然實施例可被修正成各種修改和替代形式，但是其細節已在附圖中以示例方式示出並將進行詳細描述。然而，應理解的是本發明並不旨在將本發明限制為所述的特定實施例。相反地，本發明旨在涵蓋藉由所附申請專利範圍所限定的落在本發明的精神和範圍內的所有修改、等同物和替代方案。
以下，參照附圖更詳細地描述具體實施例。然而，本發明申請案可以不同方式實施，並且不應解釋為局限於本文提出的實施例。
如本申請中使用的明確定義，當提及層、薄膜、區域或板在另一個“上面”時，其可直接在另一個的上面，或者也可以存在一個或多個居於中間的層、薄膜、區域或板。與此不同地，也應當瞭解，當提及層、薄膜、區域或板直接在另一個“上面”時，其直接在另一個的上面，並且不存在一個或多個居於中間的層、薄膜、區域或板。而且，儘管如第一、第二和第三的術語在本發明申請案的各種實施例中用來描述各種元件、成分、區域和層，但並不僅限於這些術語。
此外，僅為了便於描述，元件可被稱為在另一個“之上”或“之下”。應理解，這種描述是指圖中所描述的取向，並且在各種使用和替代實施例中，這些元件可在替代佈局和構造中旋轉或調換。
在以下描述中，技術術語僅用於解釋具體實施例，而並不限制本發明申請案的範圍。除非本文另有定義，本文中所使用的所有術語，包括技術或科學術語，可具有熟習本領域技術者通常所理解的相同的含義。
參照本發明申請案的一些實施例的示意圖描述描繪的實施例。於是，圖中的形狀變化，例如，製造技術的變化和/或容許誤差是可預期的。本發明申請案的實施例並不描述成局限於用圖所描述的區域的特定形狀，包括形狀上的偏差。同樣地，用圖描述的區域完全是示意性的，它們的形狀並不代表準確的形狀，而是本發明申請案旨在包括所屬技術領域具通常知識者將會理解的具有各種其他大小、形狀和細節的元件。
圖1為根據本發明申請案的第一示例性實施例的半導體器件的剖面圖。
參照圖1，根據本發明申請案的第一示例性實施例的半導體器件100可用來製造RF模組，如RF前端模組。RF前端模組可整合到各種無線裝置中，包括行動電話、智慧型電話、筆記型電腦、平板電腦、掌上型電腦、電子遊戲裝置、多媒體系統等。半導體器件100可用作如功率放大器的RF主動器件，或者如RF前端模組的控制器件的數位器件。
半導體器件100可包括在高電阻基板102上形成的電晶體110，如場效應電晶體(FET)。高電阻基板102可由矽(Si)製成並具有第一導電類型，例如P型。
例如，高電阻基板102可輕微摻雜有P型雜質，例如，硼、銦或其組合，並可具有高於約100ohm˙cm的相對較高的電阻率。更確切地說，高電阻基板102可具有約1,000ohm˙cm至約20,000ohm˙cm的高電阻率。
如圖1所示，儘管在高電阻基板102上形成有一個電晶體110，但是多個電晶體可在高電阻基板102的主動區上形成。
根據第一示例性實施例，半導體器件100可包括配置成圍繞電晶體110的器件隔離區120。更確切地說，器件隔離區120可具有環形以圍繞電晶體110，並包括深溝槽器件隔離(DTI)區122和淺溝槽器件隔離(STI)區124。STI區124可在DTI區122上形成。
DTI區122的深度可大於約5μm。更確切地說，DTI區122的深度可在約5μm至約10μm的範圍。DTI區122可用來降低RF雜訊耦合並改善鄰近半導體器件100的RF被動器件的電特性。
為了形成DTI區122，深溝槽可藉由深反應離子刻蝕(DRIE)工藝形成，氧化物襯墊(未示出)可藉由熱氧化工藝在深溝槽 的內表面上形成。隨後，深溝槽可填充有未摻雜的多晶矽，從而形成DTI區122。同時，淺溝槽可在高電阻基板102的表面部分形成，隨後可填充有氧化矽，從而形成STI區124。
電晶體110可包括在高電阻基板102上形成的閘極結構112以及分別在高電阻基板102鄰近閘極結構112的兩側的表面部分形成的源區114和漏區116。源區114和漏區116可摻雜有具有第二導電類型的雜質。例如，源區114和漏區116可摻雜有N型雜質，如磷、砷或其組合。閘極結構112可包括在高電阻基板102上形成的閘極絕緣層、在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面上形成的隔片。
根據第一示例性實施例，具有第一導電類型的第一深阱區128可在高電阻基板102中形成，具有第二導電類型的第二深阱區130可在第一深阱區128上形成。例如，深P型阱(DPW)區128可在高電阻基板102中形成，深N型阱(DNW)區130可在DPW區128上形成。
進一步地，具有第一導電類型的第一阱區132可在DNW區130上形成。例如，第一P型阱(PW)區132可在DNW區130上形成，電晶體110可在第一PW區132上形成。
更確切地說，DNW區130和第一PW區132可在DTI區122的內側形成，DPW區128可形成得比DNW區130更寬。DTI區122可形成得比DPW區128更深。因此，半導體器件100的RF雜訊耦合可充分地降低，並且鄰近半導體器件100的RF被動器件的電特性可藉由DTI區122得到充分地改善。而且，可充分降低由於DNW區130所引起的接面電容，並且藉由DPW區128可充分減少通過高電阻基板102的漏電流。
同時，具有第一導電類型，即P型的高濃度雜質區140可在源區114的一側形成，其可充當基板凸出部(tab)或阱凸出部。高濃 度雜質區140可與源區114電連接。高濃度雜質區140可用來改善源極接觸並減少半導體器件100的壓降。
進一步地，具有第一導電類型的第二阱區，例如，第二P型阱(PW)區134可在器件隔離區120的外側形成，具有第一導電類型，即，P型的第二高濃度雜質區142可在第二PW區134上形成。第二PW區134可與DPW區128電連接，第二高濃度雜質區142可用來向高電阻基板102施加PW偏置電壓。
圖2為根據本發明申請案的第二示例性實施例的半導體器件的平面圖，圖3為沿圖2中所示的線Ⅲ-Ⅲ'的剖面圖，圖4為沿圖2中所示的線Ⅳ-Ⅳ'的剖面圖。
參照圖2至4，根據本發明申請案的第二示例性實施例的半導體器件200可包括在高電阻基板202上形成的多個電晶體210。DPW區228可在高電阻基板202中形成，DNW區230可在DPW區228上形成。進一步地，第一PW區232可在DNW區230上形成，電晶體210可在第一PW區232上形成。
電晶體210中的每一個可包括：在第一PW區232上形成的閘極結構212；以及在第一PW區232分別鄰近閘極結構212的兩側的表面部分形成的源區214和漏區216，而P型高濃度雜質區240可在源區214的一側形成。閘極結構212可包括：在第一PW區232上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面上形成的隔片。
根據第二示例性實施例，半導體器件200可包括配置成圍繞主動區的器件隔離區220，電晶體210在主動區上形成。器件隔離區220可包括形成得比DPW區228更深的DTI區222，以及在DTI區222上形成的STI區224。
N型阱(NW)區234可在器件隔離區220的外側形成，N型高濃度雜質區242可在NW區234上形成。
更確切地說，第一PW區232可在器件隔離區220的內側形成，DNW區230可形成為比第一PW區232更寬。進一步地，DPW區228可形成得比DNW區230更寬。此時，DTI區222可穿過DNW區230和DPW區228，並可比DPW區228延伸地更深。NW區234可在DNW區230的邊緣部分上形成。
根據第二示例性實施例，NW區234可與DNW區230的邊緣部分電連接，DTI區222可具有狹縫226以將DNW區230與NW區234電連接。狹縫226可用來藉由N型高濃度雜質區242和NW區234向DNW區230施加NW偏置電壓或反向偏置電壓。例如，狹縫226的寬度可在約1μm至約2μm的範圍。
如此，在第一PW區232與DNW區230之間的空乏區和在DNW區230與DPW區228之間的空乏區可延伸，並且在第一PW區232與DNW區230之間的接面電容和在DNW區230與DPW區228之間的接面電容可充分地降低。結果，半導體器件200的RF雜訊耦合和通過高電阻基板202的漏電流可充分地降低。
進一步地，第二PW區236可在NW區234的外側形成，第二P型高濃度雜質區244可在第二PW區236上形成。第二PW區236可與DPW區228電連接，第二P型高濃度雜質區244可用來藉由第二PW區236向DPW區228施加PW偏置電壓。更明確地說，PW偏置電壓可藉由狹縫226充分施加至DPW區228，因此半導體器件200的漏電流可充分減少。同時，第二STI區250可在N型高濃度雜質區242與第二P型高濃度雜質區244之間形成。
圖5為根據本發明申請案的第三示例性實施例的半導體器件的平面圖，圖6為沿圖5中所示的線Ⅵ-Ⅵ'的剖面圖，圖7為沿圖5中所示的線Ⅶ-Ⅶ'的剖面圖。
參照圖5至7，根據本發明申請案的第三示例性實施例的半導體器件300可包括在高電阻基板302上形成的多個電晶體310。DPW區328可在高電阻基板302中形成，DNW區330可在DPW區328上形成。進一步地，第一PW區332可在DNW區330上形成，電晶體310可在第一PW區332上形成。
電晶體310中的每一個可包括在第一PW區332上形成的閘極結構312，以及在第一PW區332鄰近閘極結構312的兩側的表面部分分別形成的源區314和漏區316，P型高濃度雜質區340可在源區314的一側形成。閘極結構312可包括：在第一PW區332上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面上形成的隔片。
根據第三示例性實施例，半導體器件300可包括配置成圍繞主動區的第一器件隔離區320，電晶體310在主動區上形成。第一器件隔離區320可包括形成得比DPW區328更深的第一DTI區322，以及在第一DTI區322上形成的第一STI區324。
NW區334可在第一器件隔離區320的外側形成，N型高濃度雜質區342可在NW區334上形成。
第一PW區332可在第一器件隔離區320的內側形成，DNW區330可形成為比第一PW區332更寬。進一步地，DPW區328可形成得比DNW區330更寬。第一DTI區322可穿過DNW區330和DPW區328，並可比DPW區328延伸地更深。NW區334可在DNW區330的邊緣部分上形成從而具有環形。
根據第三示例性實施例，NW區334可與DNW區330的邊緣部分電連接，第一DTI區322可具有狹縫326以將DNW區330與NW區334電連接。狹縫326可用來透過N型高濃度雜質區342和NW區334向DNW區330施加NW偏置電壓或反向偏置電壓。例如，狹縫326的寬度可在約1μm至約2μm的範圍。
更明確地說，第二器件隔離區350可在NW區334的外側形成，其可具有環形以圍繞NW區334和N型高濃度雜質區342。第二器件隔離區350可包括第二DTI區352和在第二DTI區352上形成的第二STI區354。例如，第二DTI區352的深度可大於約5μm。更明確地說，第二DTI區352的深度可在約5μm至約10μm的範圍。
同時，第二PW區336可在第二器件隔離區350的外側形成，第二P型高濃度雜質區344可在第二PW區336上形成。第二P型高濃度雜質區344可用來向高電阻基板302施加PW偏置電壓。
圖8為根據本發明申請案的第四示例性實施例的半導體器件的剖面圖。
參照圖8，根據第四示例性實施例的半導體器件400可包括在高電阻基板402上形成的多個電晶體410。更明確地說，半導體器件400可具有在其中電晶體410相互電連接的多指(multi-finger)結構。
DPW區428可在高電阻基板402中形成，DNW區430可在DPW區428上形成。進一步地，第一PW區432可在DNW區430上形成，電晶體410可在第一PW區432上形成。
電晶體410中的每一個可包括在第一PW區432上形成的閘極結構412，以及在第一PW區432鄰近閘極結構412的兩側的表面部分分別形成的源區414和漏區416。閘極結構412可包括：在第一PW區 432上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面上形成的隔片。
根據第四示例性實施例，彼此相鄰的電晶體410可使用共同的漏區416，如圖8所示。進一步地，彼此相鄰的電晶體410可使用共同的P型高濃度雜質區440。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區440可在彼此相鄰的電晶體410的源區414之間形成，相鄰的源區414和P型高濃度雜質區440可彼此電連接。與相鄰的源區414連接的P型高濃度雜質區440可用來改善半導體器件400的擊穿電壓。
半導體器件400可包括配置成圍繞主動區的器件隔離區420，電晶體410在主動區上形成。器件隔離區420可包括形成得比DPW區428更深的DTI區422，以及在DTI區422上形成的STI區424。DNW區430和第一PW區432可在器件隔離區420的內側形成。
同時，第二PW區434可在器件隔離區420的外側形成，第二P型高濃度雜質區442可在第二PW區434上形成。第二P型高濃度雜質區442可用來向高電阻基板402施加PW偏置電壓。
圖9為根據本發明申請案的第五示例性實施例的半導體器件的剖面圖。
參照圖9，根據第五示例性實施例的半導體器件500可包括在高電阻基板502上形成的多個電晶體510。更明確地說，半導體器件500可具有在其中電晶體510相互電連接的多指結構。
DPW區528可在高電阻基板502中形成，DNW區530可在DPW區528上形成。進一步地，第一PW區532可在DNW區530上形成，電晶體510可在第一PW區532上形成。
電晶體510中的每一個可包括在第一PW區532上形成的閘極結構512，以及在第一PW區532鄰近閘極結構512的兩側的表面部分分別形成的源區514和漏區516。閘極結構512可包括：在第一PW區532上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面上形成的隔片。
根據第五示例性實施例，彼此相鄰的一些電晶體510可使用共同的漏區516，如圖9所示。進一步地，彼此相鄰的電晶體510可使用共同的P型高濃度雜質區540。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區540可在彼此相鄰的電晶體510的源區514之間形成，並且相鄰的源區514和P型高濃度雜質區540可彼此電連接。
半導體器件500可包括配置成圍繞主動區的器件隔離區520，電晶體510在主動區上形成。器件隔離區520可包括形成得比DPW區528更深的DTI區522，以及在DTI區522上形成的STI區524。NW區534可在器件隔離區520的外側形成，N型高濃度雜質區542可在NW區534上形成。
更明確地說，第一PW區532可在器件隔離區520的內側形成，DNW區530可形成為比第一PW區532更寬。進一步地，DPW區528可形成得比DNW區530更寬。DTI區522可穿過DNW區530和DPW區528，並可比DPW區528延伸地更深。NW區534可在DNW區530的邊緣部分上形成從而具有環形。
根據第五示例性實施例，NW區534可與DNW區530的邊緣部分電連接，DTI區522可具有狹縫526以將DNW區530與NW區534電連接。狹縫526可用來透過N型高濃度雜質區542和NW區534向DNW區530施加NW偏置電壓或反向偏置電壓。例如，狹縫526的寬度可在約1μm至約2μm的範圍。
進一步地，第二PW區536可在NW區534的外側形成，第二P型高濃度雜質區544可在第二PW區536上形成。第二PW區536可與DPW區528電連接，第二P型高濃度雜質區544可用來透過第二PW區536向DPW區528施加PW偏置電壓。更明確地說，PW偏置電壓可透過DTI區522的狹縫526充分施加至DPW區528，因此可充分減少半導體器件500通過高電阻基板502的漏電流。同時，第二STI區550可在N型高濃度雜質區542和第二P型高濃度雜質區544之間形成。
圖10為根據本發明申請案的第六示例性實施例的半導體器件的剖面圖。
參照圖10，根據第六示例性實施例的半導體器件600可包括在高電阻基板602上形成的多個電晶體610。更明確地說，半導體器件600可具有在其中電晶體610相互電連接的多指結構。
DPW區628可在高電阻基板602中形成，DNW區630可在DPW區630上形成。進一步地，第一PW區632可在DNW區630上形成。電晶體610可在第一PW區632上形成。
電晶體610中的每一個可包括在第一PW區632上形成的閘極結構612，以及在第一PW區632鄰近閘極結構612的兩側的表面部分分別形成的源區614和漏區616。閘極結構612可包括在第一PW區632上形成的閘極絕緣層、在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面上形成的隔片。
根據第六示例性實施例，彼此相鄰的電晶體610可使用共同的漏區616，如圖10所示。進一步地，彼此相鄰的電晶體610可使用共同的P型高濃度雜質區640。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區640可在彼此相鄰的電晶體610的源區614之間形成，並且相鄰的源區614和P型高濃度雜質區640可彼此電連接。
半導體器件600可包括配置成圍繞主動區的第一器件隔離區620，電晶體610在主動區上形成。第一器件隔離區620可包括形成得比DPW區628更深的第一DTI區622，以及在第一DTI區622上形成的第一STI區624。NW區634可在第一器件隔離區620的外側形成，N型高濃度雜質區642可在NW區634上形成。
更明確地說，第一PW區632可在第一器件隔離區620的內側形成，DNW區630可形成為比第一PW區632更寬。進一步地，DPW區628可形成得比DNW區630更寬。第一DTI區622可穿過DNW區630和DPW區628，並比DPW區628延伸地更深。NW區634可在DNW區630的邊緣部分上形成從而具有環形。
根據第六示例性實施例，如圖10所示，NW區634可與DNW區630的邊緣部分電連接，第一DTI區622可具有狹縫626以將DNW區630與NW區634電連接。狹縫626可用來透過N型高濃度雜質區642和NW區634向DNW區630施加NW偏置電壓或反向偏置電壓。例如，狹縫626的寬度可在約1μm至約2μm的範圍。
更明確地說，第二器件隔離區650可在NW區634的外側形成，其可具有環形以圍繞NW區634和N型高濃度雜質區642。第二器件隔離區650可包括第二DTI區652和在第二DTI區652上形成的第二STI區654。例如，第二DTI區652的深度可大於約5μm。更明確地說，第二DTI區652的深度可在約5μm至約10μm的範圍。
第二PW區636可在第二器件隔離區650的外側形成，第二P型高濃度雜質區644可在第二PW區636上形成。第二P型高濃度雜質區644可用來向高電阻基板602施加PW偏置電壓。
同時，根據如上所述的本發明申請案的一些示例性實施例的半導體器件可用作如功率放大器的RF主動器件，或者如RF模組(如RF前端模組)的控制器件的數位器件。
圖11為在高電阻基板上形成的RF模組的示意圖。
參照圖11，RF模組700(例如RF前端模組)可包括：RF切換器件710；RF主動器件720；RF被動器件730；和控制器件，其可在高電阻基板702上形成。例如，RF主動器件720可包括功率放大器，RF被動器件730可包括被動元件，如電容器、電感器、變壓器等。
更明確地說，與常見的SOI基板相比，整個高電阻基板702的散熱效率可得到充分改善。因此，可充分改善RF主動器件720的性能。進一步地，藉由高電阻基板702中形成的DPW區，可充分減少通過高電阻基板702的漏電流，因此可充分改善RF被動器件730的電特性。
根據如上所述的本發明申請案的示例性實施例，半導體器件可包括：高電阻基板；在高電阻基板上形成的電晶體；和在高電阻基板中形成的圍繞電晶體的器件隔離區。器件隔離區可包括DTI區和在DTI區上形成的STI區。進一步地，半導體器件可包括：在高電阻基板中形成的DPW區；在DPW區上形成的DNW區；和在DNW區上形成的第一PW區，且電晶體可在第一PW區上形成。
如上所述，與使用SOI基板的常規技術相比，由於半導體器件可藉由使用高電阻基板製造，半導體器件的製造成本可充分降低。進一步地，半導體器件的接面電容和RF雜訊耦合可藉由DTI區和DNW區充分減少。
更進一步地，DTI區可具有狹縫以向穿過其的DNW區施加NW偏置電壓或反向偏置電壓。因此，因DNW區所致的接面電容可充分減少，因此充分改善了RF主動器件和控制器件的電特性。
儘管已參照具體實施例描述了半導體器件，但其並不僅限於此。因此，熟習本領域技術者將很容易理解，在不脫離所附申請專利範圍的實質和範圍的情況下，可對其作出各種修改和變化。
所屬技術領域具通常知識者將認識到，本發明可包括比在上述任何個別實施例中所說明的更少的特徵。本文描述的實施例並不意味著是對本發明各種特徵可組合方式的詳盡表述。於是，如所屬技術領域具通常知識者所理解的，實施例並不是特徵相互排斥的組合；相反，本發明可包括選自不同的個別實施例的不同的個別特徵的組合。此外，關於一個實施例所描述的元件可在其他實施例中實施，即使未在這種實施例中描述過，除非另有說明。儘管在申請專利範圍中附屬請求項可引用具有一個或多個其他請求項的特定組合，其他實施例也可包括附屬請求項與其他附屬請求項的主題的組合或一個或多個特徵與其他附屬或獨立請求項的組合。本文中提出了這樣的組合，除非表明本發明並不意指特定的組合。此外，本發明還旨在包括在任何其他獨立請求項中的請求項的特徵，即使該請求項並不直接附屬於該獨立請求項。
藉由參照上述文獻所進行的任何併入是受到限制的，使得與本文明確公開的內容相反的主題不會併入到本文中。藉由參照上述文獻所進行的任何併入進一步受到限制，使得文獻中的申請專利範圍不會藉由引用併入到本文中。藉由參照上述文獻所進行的任何併入又進一步受到限制，使得文獻中提供的任何定義不會藉由引用併入到本文中，除非在本文中明確地表明包括。
102‧‧‧高電阻基板
110‧‧‧電晶體
116‧‧‧漏區
120‧‧‧器件隔離區
122‧‧‧深溝槽器件隔離區(DTI區)
124‧‧‧淺溝槽器件隔離區(STI區)
128‧‧‧深P型阱區(DPW區)
130‧‧‧深N型阱區(DNW區)
132‧‧‧第一P型阱區(第一PW區)
134‧‧‧第二P型阱區(第二PW區)
140‧‧‧高濃度雜質區
142‧‧‧第二高濃度雜質區

Claims (14)

  1. 一種半導體器件，包括：高電阻基板；佈置在所述高電阻基板內、具有第一導電類型的第一深阱區；佈置在所述第一深阱區上、具有第二導電類型的第二深阱區；佈置在所述第二深阱區上、具有所述第一導電類型的第一阱區；佈置在所述第一阱區上的電晶體；器件隔離區，佈置在所述高電阻基板中圍繞所述電晶體，並且包括深溝槽器件隔離區和佈置在所述深溝槽器件隔離區上的淺溝槽器件隔離區；以及第二阱區，具有所述第二導電類型，並佈置在所述器件隔離區的外側，其中所述第一阱區佈置在所述器件隔離區內，且所述器件隔離區具有狹縫以將所述第二深阱區與所述第二阱區電連接。
  2. 如請求項第1項所述的半導體器件，其中所述電晶體包括：佈置在所述第一阱區上的閘極結構；佈置在所述第一阱區鄰近所述閘極結構相對側的表面部分的源區和漏區；以及佈置在所述源區的一側的高濃度雜質區。
  3. 如請求項第2項所述的半導體器件，其中所述源區具有所述第二導電類型；所述高濃度雜質區具有所述第一導電類型；並且所述源區與所述高濃度雜質區彼此電連接。
  4. 如請求項第1項所述的半導體器件，其中所述第二深阱區比所述第一阱區更寬；所述第一深阱區比所述第二深阱區更寬；並且所述深溝槽器件隔離區比所述第一深阱區更深。
  5. 如請求項第1項所述的半導體器件，其中具有所述第二導電類型的第二高濃度雜質區佈置在所述第二阱區上。
  6. 如請求項第5項所述的半導體器件，其中具有所述第一導電類型的第三阱區佈置在所述第二阱區的外側；並且具有所述第一導電類型的第三高濃度雜質區佈置在所述第三阱區上。
  7. 如請求項第6項所述的半導體器件，其中所述第三阱區與所述第一深阱區電連接。
  8. 如請求項第5項所述的半導體器件，還包括：佈置成圍繞所述第二阱區和所述第二高濃度雜質區的第二器件隔離區，其中所述第二器件隔離區包括第二深溝槽器件隔離區和佈置在所述第二深溝槽器件隔離區上的第二淺溝槽器件隔離區。
  9. 如請求項第8項所述的半導體器件，其中具有所述第一導電類型的第三阱區佈置在所述第二器件隔離區的外側。
  10. 一種半導體器件，包括：具有第一導電類型的高電阻基板；佈置在所述高電阻基板中、具有所述第一導電類型的第一深阱區；佈置在所述第一深阱區上、具有第二導電類型的第二深阱區；佈置在所述第二深阱區上、具有所述第一導電類型的第一阱區；佈置在所述第一阱區上的多個電晶體，其中所述多個電晶體相互連接從而具有多指結構； 器件隔離區，佈置成圍繞所述多個電晶體，包括深溝槽器件隔離區和佈置在所述深溝槽器件隔離區上的淺溝槽器件隔離區，以及第二阱區，具有所述第二導電類型並佈置在所述器件隔離區的外側；其中所述第一阱區佈置在所述器件隔離區的內側，且所述器件隔離區具有狹縫以將所述第二深阱區與所述第二阱區電連接。
  11. 如請求項第10項所述的半導體器件，其中具有所述第一導電類型的高濃度雜質區佈置在所述多個電晶體中設置為彼此相鄰的電晶體的源區之間；並且所述高濃度雜質區和相鄰電晶體的所述源區彼此電連接。
  12. 如請求項第10項所述的半導體器件，其中具有所述第二導電類型的第二高濃度雜質區佈置在所述第二阱區上。
  13. 如請求項第12項所述的半導體器件，其中第二器件隔離區佈置在所述第二阱區的外側；具有所述第一導電類型的第三阱區佈置在所述第二器件隔離區的外側；並且具有所述第一導電類型的第三高濃度雜質區佈置在所述第三阱區上。
  14. 一種射頻(RF)模組，包括：佈置在高電阻基板上的RF切換器件；佈置在所述高電阻基板上的RF主動器件；佈置在所述高電阻基板上的RF被動器件；以及佈置在所述高電阻基板上的控制器件，其中所述RF主動器件和所述控制器件中的至少一個包括：佈置在所述高電阻基板中、具有第一導電類型的第一深阱區；佈置在所述第一深阱區上、具有第二導電類型的第二深阱區； 佈置在所述第二深阱區上、具有所述第一導電類型的第一阱區；以及佈置在所述第一阱區上的電晶體；器件隔離區，佈置在所述高電阻基板中圍繞所述電晶體，並包括深溝槽器件隔離區和佈置在所述深溝槽器件隔離區上的淺溝槽器件隔離區；以及第二阱區，具有所述第二導電類型並且佈置在所述器件隔離區的外側；其中所述第一阱區佈置在所述器件隔離區內，且所述器件隔離區具有狹縫以將所述第二深阱區與所述第二阱區電連接。
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