CN104051529B - 高阻抗衬底上的rf开关 - Google Patents

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Abstract

本发明公开了一种器件，包括具有第一导电类型的半导体衬底，以及所述半导体衬底中的深阱区，其中深阱区具有与所述第一导电类型相反的第二导电类型。该器件还包括位于深阱区上方的具有第一导电类型的阱区。半导体衬底具有位于阱区上方的顶部以及位于深阱区下方的底部，其中所述顶部和所述底部具有第一导电类型并且具有高阻抗。栅极电介质位于半导体衬底之上。栅电极位于栅极电介质上方。源极区和漏极区延伸至半导体衬底的顶部中。源极区、漏极区、栅极电介质以及栅电极形成射频（RF）开关。本发明还公开了高阻抗衬底上的RF开关。

Description

高阻抗衬底上的RF开关
本申请要求以下美国临时专利申请的优先权:2013年3月13日递交、名称为“RFSwitch on High Resistive Subsuate”、申请号为N0.61/780，002，该申请在此通过引用并入本文中。
技术领域
本发明涉及半导体领域，更具体地，涉及一种高阻抗衬底上的RF开关。
背景技术
在集成电路的应用中，越来越多的功能被集成在产品中。例如，可能需要将诸如3G视频元件、WiFi元件、蓝牙元件以及音频/视频元件的不同的功能元件集成在一起以形成应用。这些器件的公知应用是移动应用，例如形成诸如手机的移动器件。
包括射频(RF)无源器件的高频电路广泛应用在移动应用中。RF无源器件可包括电容器、电感器、变压器等。由于高频，常观察到多种设计问题。设计者面对的常见问题是在高频电路下的衬底中的信号损失，该信号损失部分是由高频电路和下方衬底之间的寄生电容所导致。通常，随着信号频率的增加，信号损失变得更加严重。这极大地限制了高频电路的设计。
现今，存在几种用于减少衬底损失的解决方法。例如，绝缘体上硅(SOI)衬底被不同群体的人使用以形成高频电路。尽管使用该方法可降低衬底损失，但是SOI衬底通常较贵。此外，SOI衬底存在第三谐波问题，并且因此形成在其上的电路(例如互补型金属氧化物半导体(CMOS)器件)很难与RF无源器件集成在一起。
此外，由于高频电路所承载的信号的高频，操作RF无源器件的控制电路需要处理信号中的快速变化，并且该控制电路需要具有足够小的响应时间以适应高频信号中的变化。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括:
具有第一导电类型的半导体衬底;
位于所述半导体衬底中的深阱区，其中，所述深阱区具有与所述第一导电类型相反的第二导电类型;
位于所述深阱区上方的具有所述第一导电类型的阱区，所述半导体衬底包括:
位于所述阱区上方的顶部;以及
位于所述深阱区下方的底部，其中，所述顶部和所述底部具有所述第一导电类型并且具有高阻抗;
位于所述半导体衬底的顶部上方的栅极电介质;
位于所述栅极电介质上方的栅电极;以及
延伸至所述半导体衬底的顶部中的源极区和漏极区，其中，所述源极区和漏极区与所述阱区被所述半导体衬底的顶部分隔开，并且所述源极区、所述漏极区、所述栅极电介质以及所述栅电极形成射频(RF)开关，所述射频(RF)开关配置成在RF频率范围内工作。
在可选实施例中，所述器件还包括:位于在所述RF开关上方并与所述RF开关电连接的RF无源器件。
在可选实施例中，所述半导体的高阻抗大于约5000ohm-cm。
在可选实施例中，所述高阻抗在大约5000ohm-cm至大约20000ohm-cm之间。
在可选实施例中，所述源极区和所述漏极区具有小于约50nm的深度。
在可选实施例中，所述器件还包括:栅极间隔件，位于所述栅电极的侧壁上;介电层，包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分;以及，源极/漏极硅化物，具有与所述介电层的边缘对准的边缘，其中，所述介电层位于所述栅极间隔件和所述源极/漏极硅化物之间。
在可选实施例中，所述器件还包括所述栅极电介质下方延伸的轻掺杂源极/漏极区，其中所述轻掺杂源极/漏极区具有小于约50nm的深度。
根据本发明的另一方面，还提供了一种器件，包括:
半导体衬底;
位于所述半导体衬底中的深n型阱区;
位于所述深n型阱区上方并与所述深n型阱区接触的p型阱区，其中所述半导体衬底包括:
位于所述p型阱区上方的顶部;以及
位于所述深n型阱区下方的底部，其中，所述顶部和所述底部为p型，并且所述底部具有大于约5000ohm-cm的阻抗;
射频(RF)开关，包括:
位于所述半导体衬底的所述顶部上方的栅极电介质;
位于所述栅极电介质上方的栅电极;以及
延伸至所述半导体衬底的所述顶部中的源极区和漏极区，其中所述源极区和所述漏极区与所述p型阱区被所述半导体衬底的所述顶部分隔开;以及，
RF无源器件，位于所述RF开关上方并与所述RF开关电连接。
在可选实施例中，所述RF无源器件电连接至所述栅电极。
在可选实施例中，将所述源极区和所述漏极区与所述p型阱区分隔开的所述半导体衬底的所述顶部具有大约5000ohm-cm至大约20000ohm-cm之间的阻抗。
在可选实施例中，所述器件还包括:栅极间隔件，位于所述栅电极的侧壁上;介电层，包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分;以及，源极/漏极硅化物，具有与所述介电层的边缘对准的边缘。
在可选实施例中，所述RF无源器件选自基本上由电容器、电感器、变压器、传输线、波导和它们的组合所组成的组。
在可选实施例中，所述衬底的底部的阻抗在大约5000ohm-cm至大约20000ohm-cm之间。
在可选实施例中，所述器件还包括延伸至所述半导体衬底中的浅沟槽隔离（STI）区，其中所述STI区具有第一深度，并且所述源极区和所述漏极区具有比所述第一深度小于大约5%的第二深度。
根据本发明的又一方面，还形成了一种方法，包括：
实施对半导体衬底进行注入以形成深阱区的第一注入，其中，所述半导体衬底具有第一导电类型并且具有大于约5000ohm-cm的阻抗，并且在所述第一注入中，注入与所述第一导电类型相反的第二导电类型的杂质；
实施对所述半导体衬底进行注入的第二注入，具有第一导电类型的阱区形成在所述深阱区上方，并且在所述第一注入和所述第二注入之后，所述半导体衬底包括：
位于所述阱区上方的顶部；以及
位于所述深阱区下方的底部，其中，所述顶部和所述底部在所述第一注入和所述第二注入中基本上不被注入；
在所述半导体衬底的顶部上方形成栅极电介质；
在所述栅极电介质上方形成栅电极；以及
实施对所述半导体衬底的所述顶部进行注入以形成源极区和漏极区的第三注入，其中所述源极区和所述漏极区与所述阱区被所述半导体衬底的剩余顶部分隔开，并且所述源极区、所述漏极区、所述栅极电介质以及所述栅电极形成配置成在射频（RF）频率范围内工作的RF开关。
在可选实施例中，形成所述RF开关的步骤不包括任何沟道掺杂注入。
在可选实施例中，使用大约2KeV至大约10KeV之间的能量进行所述第三注入。
在可选实施例中，所述方法还包括：在所述栅电极的侧壁上形成栅极间隔件；形成介电层，所述介电层包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分；以及，在形成所述介电层的步骤之后，形成具有与所述介电层的边缘对准边缘的源极/漏极硅化物。
在可选实施例中，所述方法还包括形成位于所述RF开关上方并与所述RF开关电连接的RF无源器件。
在可选实施例中，所述方法还包括使用大约2KeV至大约10KeV之间的注入能量对所述半导体衬底的所述顶部进行注入以形成轻掺杂源极/漏极区。
附图说明
为更完整的理解本发明实施例及其优点，现将结合附图所进行的以下描述作为参考，其中
图1至图8是根据一些示例性实施例的制造射频(RF)开关的中间阶段的横截面示图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
根据多个示例性实施例提供了由金属氧化物半导体(MOS)晶体管形成的射频(RF)开关及其形成方法。示出了形成RF开关的中间阶段。讨论实施例的变形。在通篇多个示图和示例性实施例中，相同的参考数字用于指代相同的元件。
参考图1，提供了衬底20。衬底20可包括诸如硅的半导体材料，尽管可使用诸如硅锗的其他半导体材料。衬底20可轻掺杂p型杂质，例如硼、铟、或它们的组合。衬底20具有高阻抗，该阻抗大于约3000ohm-cm(体积电阻)或大于约5000ohm-cm。该阻抗也可在大约3000ohm-cm至大约250，000ohm-cm之间，并可在大约5000ohm-cm至大约20，000ohm-cm之间。衬底20的阻抗显著地大于典型硅衬底的阻抗，该典型硅衬底的阻抗值接近于大约10ohm-cm。因此，在下文中，衬底20被称为高阻抗衬底。根据一些实施例，相应的p型掺杂浓度可以在约5x106/cm3至约5x1010/cm3之间。衬底20的p型掺杂浓度也显著地低于典型硅衬底的p型掺杂浓度，典型硅衬底可具有在约lx1012/cm3至约lxl015/cm3之间的p型掺杂浓度。
同样参考图1，进行n型注入以将n型杂质注入到半导体衬底20中。箭头21示出了该注入。因此，在衬底20的中间水平位置形成深N型阱（DNW)22，并且衬底20包括位于DNW22上方的未注入的衬底部分20A，以及位于DNW22下方的衬底20的未注入部分。n型杂质可选自磷、砷、锑或它们的组合。注入能量可以在大约1000KeV至大约2500KeV之间。n型杂质的剂量可在大约lxl013/cm2至大约1xl014/cm2之间。最后得到的DNW22的掺杂浓度可在大约lx1013/cm3至大约lx1014/cm3。
如图1所示，形成隔离区24以从半导体衬底20的顶面延伸至半导体衬底20中。在一些实施例中，隔离区24为浅沟槽隔离(STl)区。在一些实施例中，STI区24的深度可在大约至大约之间。在可选实施例中，隔离区24为衬底20的局部氧化物所形成的氧化区。在一些实施例中，隔离区24可包括硅氧化物。隔离区24将衬底20的一部分限定为用于形成金属氧化物半导体(CMOS)晶体管的有源区。
参考图2，进行p型注入以将p型杂质注入到半导体衬底20中，并因此形成了p型阱区26。箭头25示出了该注入。在一些实施例中，p型阱26在DNW22之上，并可与DNW22相接触。p型阱26的顶面低于衬底20的顶面。因此，位于P阱区26上方的衬底20的部分20A保持未注入p型杂质。应理解，在注入以形成DNW22和p型阱26中，注入杂质可遗留一些离子在衬底部分20A中。然而，并不意图对衬底部分20A进行注入，因此遗留在其中的离子为少量。通过注入25所引入的p型杂质可选自铟、硼或它们的组合。在一些实施例中，注入铟，并且注入能量为大约100KeV至大约130KeV之间。p型杂质的剂量可在大约lxl012/cm2至大约lxl014/cm2之间。最后得到的p型阱26的掺杂浓度可为大约lxl011/cm3至大约lxl014/cm3之间。
根据本申请的实施例，形成STI区24、DNW22和p型阱26的顺序可与示例性实施例中的不同，并且可以改变为不同的顺序。例如，DNW22和p型阱26可在STI区24的形成之前形成。并且，在一些实施例中，DNW22可在p型阱26的形成之后形成。
图3示出了栅极堆叠件的形成，栅极堆叠件包括栅极电介质30和栅电极32。栅极电介质30可由选自硅氧化物、硅氮化物、硅碳化物、硅氮氧化物及其组合以及它们的多层结构的材料来形成。诸如铪基氧化物、铝基氧化物、镧基氧化物以及它们组合的高k材料也可包含在栅极电介质30中。栅电极32可由掺杂多晶硅形成。可选地，金属、金属氮化物、金属硅化物和/或其他导电材料可用于形成栅电极32。栅极电介质30和栅电极32的形成包括形成均厚栅极介电层和在均厚栅极介电层上形成均厚栅电极层，然后图案化均厚栅极介电层和均厚栅电极层。根据一些实施例，栅电极32的栅极长度Lg小于大约0.3μm。
根据本发明的实施例，不进行沟道掺杂。应理解，在传统的MOS晶体管形成中，可进行沟道掺杂以增加相应MOS晶体管的沟道的掺杂浓度。在形成NMOS晶体管的常用沟道掺杂中，可通过将p型杂质注入到NMOS晶体管的沟道中以进行p型沟道掺杂。对于形成PMOS晶体管，可通过将n型杂质注入到PMOS晶体管的沟道中以进行n型沟道掺杂。在本发明实施例中，不进行沟道掺杂注入。这导致被栅电极32所覆盖的沟道29的沟道掺杂浓度非常低。根据一些实施例，沟道区29具有低于大约1013/cm3的p型掺杂浓度。因此，所得到的晶体管的阈值电压非常低。因而，根据实施例所形成的MOS晶体管具有非常快的开关时间，并且适合用做RF开关。
参考图4，进行倾斜注入以形成轻掺杂漏极/源极(LDD)区36，其中倾斜注入是从栅电极32的相对侧倾斜的。注入杂质可包括诸如磷、砷或它们的组合的n型杂质。倾斜注入可以倾斜角α进行，该角度例如小于约15度。由于倾斜注入，因此LDD区36在栅极电介质30和栅电极32下方延伸，各LDD区36的部分与栅极电介质30和栅电极32重叠。用于注入例如砷的n型杂质的能量可为大约2KeV至大约l0KeV之间。因此，LDD区36非常浅，LDD区36的深度D1可小于大约50nm。
参考图5，形成栅极间隔件38以及重掺杂源极区和漏极区40(在下文中称作源极/漏极区)。根据一些实施例，首先形成栅极间隔件38，接着进行注入以形成源极/漏极区40。因此，源极/漏极区40具有与栅极间隔件38的外部边缘对准的内部边缘。在可选实施例中，进行注入以形成源极/漏极区40，接下来形成栅极间隔件38。因此，源极/漏极区40具有与栅电极32的边缘对准的内部边缘。在源极/漏极区40的形成期间，注入诸如砷、磷等的n型杂质。在注入砷的实施例中，注入能量可为大约2KeV至大约10KeV之间。因此，源极/漏极区40也非常浅，并且源极/漏极区40的深度D2可小于大约50nm。在一些实施例中，LDD区36的深度Dl和源极/漏极区40的深度D2大致彼此相同。在特定实施例中，深度Dl和D2的差可小于大约5%，并可为大约3%至大约5%之间。
LDD区36和源极/漏极区40的底部与p型阱26的顶面之间由衬底部分20A分隔开。因此，LDD区36和源极/漏极区40与衬底部分20A形成结，其具有非常低的p型掺杂浓度。
图6示出了介电层42的形成，介电层42形成为与源极/漏极区40重叠并接触源极/漏极区40。根据一些实施例，每个介电层42与栅极间隔件38中的一个相接触，并远离相应的栅极间隔件38延伸。介电层42的材料可包括氧化物、氮化物、碳化物、氮氧化物和/或类似物，并且可使用诸如等离子体加强化学汽相沉积(PECVD)、原子层沉积(ALD)等化学汽相沉积(CVD)方法来形成。介电层42的厚度Tl可为大约10nm至大约50nm之间。在一些实施例中，介电层42的顶面可低于栅电极32的顶面。介电层42的形成可包括形成均厚介电层(未示出)、在均厚介电层上方形成光刻胶并对光刻胶进行图案化、然后蚀刻均厚介电层以形成介电层42。因此，不像具有倾斜顶面的栅极间隔件38，介电层42可具有大致平整的表面。
接着，参考图7，形成栅极硅化物区44和源极/漏极硅化物区46。栅极硅化物区44和源极/漏极硅化物区46的形成可包括在图6中所示出的衬底上形成金属层(未示出)，金属层可包括镍、钴等。然后进行退火，在退火期间，暴露的硅与金属层进行反应以形成硅化物区44和46。未与金属层进行反应的金属层部分被移除，从而留下栅极硅化物区44和源极/漏极硅化物区46。由于形成了介电层42，使得源极/漏极硅化物区46更远离栅电极32，并因此增加了例如栅电极32和漏极区40之间的击穿电压。因而形成了MOS晶体管100。MOS晶体管100可用做RF开关。
图8示出了后段制程(BEOL)工艺，其中形成了栅极接触插塞48、源极/漏极接触插塞50以及层间电介质(ILD)52。栅极接触插塞48和源极/漏极接触插塞50分别电连接至栅电极32和源极/漏极区40。接着，形成互连结构54。互连结构54可包括多个介电层56。在一些实施例中，介电层56为具有例如介电常数(k值)小于约3.5的低k介电层。低k介电层56的k值也可低于约3.0。金属线58和通孔60形成在介电层56中。一些金属线58和通孔60电连接至MOS晶体管100。同一层中的金属线共同地被称为金属层。
也如图8所示，在BEOL工艺中形成RF无源器件62。RF无源器件62可为电容器、电感器、变压器、传输线、波导等，它们的特性(诸如频率响应和品质因数)适于工作在RF频率范围(大约500MHz或者更高)中。图8示出了RF无源器件62的一部分的横截面示图。在一些实施例中，RF无源器件62延伸至互连结构54的一个或多个金属层中，其中每个金属层的厚度T2可为例如大于约1μm，并可在大约1μm至大约5μm之间。无源器件62还可延伸至含铝层(诸如铝铜层)64中。通过对多个金属层和含铝层的堆叠，RF无源器件62的厚度足够大，并因此RF无源器件62可在高频下工作。
尽管前面讨论的实施例提供了形成包括NMOS器件的RF开关的方法，然而在本实施例中提供的教导方法可容易地用于形成包括PMOS器件的RF开关的方法，伴随着相应的衬底的导电类型、阱区、LDD区和/或源极/漏极区的反转。
根据本发明的实施例，MOS晶体管100用作RF开关，可由RF无源器件62所提供的信号来操作。由于基于具有高阻抗的衬底20形成RF开关100，因此RF开关的***损耗非常低。仿真结果表明根据本发明实施例所形成的RF开关的***损耗为大约0.34dB，这显著低于规格要求(低于ldB)。此外，根据本发明实施例所形成的RF开关的开关时间为大约60纳秒，这显著低于规格要求(大约500纳秒）。因此，根据本发明实施例所形成的RF开关可大幅度地满足规格要求。
根据一些实施例，器件包括具有第一导电类型的半导体衬底，以及半导体衬底中的深阱区，其中该深阱区具有与第一导电类型相反的第二导电类型。该器件还包括在深阱区上方的具有第一导电类型的阱区。半导体衬底具有覆盖在该阱区上方的顶部以及被深阱区覆盖的底部，其中该顶部和底部具有第一导电类型并具有高阻抗。栅极电介质在半导体衬底的顶部上方。栅电极在栅极电介质上。源极区和漏极区延伸至半导体衬底的顶部中，其中半导体衬底的顶部将该源极区和漏极区与所述阱区分隔开。源极区、漏极区、栅极电介质以及栅电极形成在RF频率范围内工作的RF开关。
根据其他实施例，器件包括半导体衬底，在半导体衬底中的深n型阱区，以及在深n型阱区之上并与深n型阱区相接触的p型阱。半导体衬底包括位于p型阱上方的顶部以及位于深n型阱区下方的底部。顶部和底部为p型。底部具有大于约5000ohm-cm的阻抗。器件还包括RF开关，RF开关包括位于半导体衬底的顶部上方的栅极电介质、栅极电介质上的栅电极、以及延伸至半导体衬底的顶部中的源极区和漏极区。源极区和漏极区与p型阱区被半导体衬底的顶部分隔开。RF无源器件位于RF开关上方并与RF开关电连接。
根据又一其他实施例，一种方法包括实施对半导体衬底进行注入以形成深阱区的第一注入，其中半导体衬底具有第一导电类型，并且具有大于约5000ohm-cm的阻抗。在第一注入中，注入具有与第一导电类型相反的第二导电类型杂质。实施对半导体衬底进行注入以形成阱区的第二注入，其中具有第一导电类型的阱区形成在深阱区之上。在第一注入和第二注入之后，半导体衬底包括位于在阱区上方的顶部和位于深阱区下方的底部，其中顶部和底部在第一注入和第二注入中基本上不被注入。该方法还包括在半导体衬底的顶部上方形成栅极电介质，在栅极电介质上形成栅电极，以及实施对半导体衬底的顶部进行注入以形成源极区和漏极区的第三注入。源极区和漏极区与阱区被半导体衬底的剩余顶部分隔开。源极区、漏极区、栅极电介质以及栅电极形成配置为在RF频率范围内工作的RF开关。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (20)

1.一种半导体器件，包括：
具有第一导电类型的半导体衬底；
位于所述半导体衬底中的深阱区，所述深阱区具有与所述第一导电类型相反的第二导电类型；
位于所述深阱区上方的具有所述第一导电类型的阱区，其中，所述半导体衬底包括：
位于所述阱区上方的顶部；以及
位于所述深阱区下方的底部，其中，所述顶部和所述底部具有所述第一导电类型并且具有高阻抗；
位于所述半导体衬底的顶部上方的栅极电介质；
位于所述栅极电介质上方的栅电极；
位于所述栅电极的侧壁上的栅极间隔件；以及
延伸至所述半导体衬底的顶部中的源极区和漏极区，其中，所述源极区和漏极区与所述阱区被所述半导体衬底的顶部分隔开，并且所述源极区、所述漏极区、所述栅极电介质以及所述栅电极形成射频RF开关，所述射频RF开关配置成在RF频率范围内工作；
介电层，包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分，其中，所述介电层与所述栅极间隔件中接触并远离所述栅极间隔件延伸。
2.根据权利要求1所述的器件，还包括：
位于在所述RF开关上方并与所述RF开关电连接的RF无源器件。
3.根据权利要求1所述的器件，其中，所述半导体的高阻抗大于5000ohm-cm。
4.根据权利要求1所述的器件，其中，所述高阻抗在5000ohm-cm至20000ohm-cm之间。
5.根据权利要求1所述的器件，其中，所述源极区和所述漏极区具有小于50nm的深度。
6.根据权利要求1所述的器件，还包括：
源极/漏极硅化物，具有与所述介电层的边缘对准的边缘，其中，所述介电层位于所述栅极间隔件和所述源极/漏极硅化物之间。
7.根据权利要求1所述的器件，还包括所述栅极电介质下方延伸的轻掺杂源极/漏极区，其中所述轻掺杂源极/漏极区具有小于50nm的深度。
8.一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底中的深n型阱区；
位于所述深n型阱区上方并与所述深n型阱区接触的p型阱区，其中所述半导体衬底包括：
位于所述p型阱区上方的顶部；以及
位于所述深n型阱区下方的底部，其中，所述顶部和所述底部为p型，并且所述底部具有大于5000ohm-cm的阻抗；
射频RF开关，包括：
位于所述半导体衬底的所述顶部上方的栅极电介质；
位于所述栅极电介质上方的栅电极；
位于所述栅电极的侧壁上的栅极间隔件；以及
延伸至所述半导体衬底的所述顶部中的源极区和漏极区，其中所述源极区和所述漏极区与所述p型阱区被所述半导体衬底的所述顶部分隔开；
介电层，包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分，其中，所述介电层与所述栅极间隔件中接触并远离所述栅极间隔件延伸；以及，
RF无源器件，位于所述RF开关上方并与所述RF开关电连接。
9.根据权利要求8所述的器件，其中，所述RF无源器件电连接至所述栅电极。
10.根据权利要求8所述的器件，其中，将所述源极区和所述漏极区与所述p型阱区分隔开的所述半导体衬底的所述顶部具有5000ohm-cm至20000ohm-cm之间的阻抗。
11.根据权利要求8所述的器件，还包括：
源极/漏极硅化物，具有与所述介电层的边缘对准的边缘。
12.根据权利要求8所述的器件，其中，所述RF无源器件选自由电容器、电感器、变压器、传输线、波导和它们的组合所组成的组。
13.根据权利要求8所述的器件，其中，所述衬底的底部的阻抗在5000ohm-cm至20000ohm-cm之间。
14.根据权利要求8所述的器件，还包括延伸至所述半导体衬底中的浅沟槽隔离STI区，其中所述STI区具有第一深度，并且所述源极区和所述漏极区具有比所述第一深度小5％的第二深度。
15.一种形成半导体器件的方法，包括：
实施对半导体衬底进行注入以形成深阱区的第一注入，其中，所述半导体衬底具有第一导电类型并且具有大于5000ohm-cm的阻抗，并且在所述第一注入中，注入与所述第一导电类型相反的第二导电类型的杂质；
实施对所述半导体衬底进行注入的第二注入，具有第一导电类型的阱区形成在所述深阱区上方，并且在所述第一注入和所述第二注入之后，所述半导体衬底包括：
位于所述阱区上方的顶部；以及
位于所述深阱区下方的底部，其中，所述顶部和所述底部在所述第一注入和所述第二注入中基本上不被注入；
在所述半导体衬底的顶部上方形成栅极电介质；
在所述栅极电介质上方形成栅电极；
在所述栅电极的侧壁上形成栅极间隔件；
实施对所述半导体衬底的所述顶部进行注入以形成源极区和漏极区的第三注入，其中所述源极区和所述漏极区与所述阱区被所述半导体衬底的剩余顶部分隔开，并且所述源极区、所述漏极区、所述栅极电介质以及所述栅电极形成配置成在射频RF频率范围内工作的RF开关；以及
形成介电层，所述介电层包括位于所述源极区和所述漏极区中的一个上方并与所述源极区和所述漏极区中的所述一个接触的部分，其中，所述介电层与所述栅极间隔件中接触并远离所述栅极间隔件延伸。
16.根据权利要求15所述的方法，其中，形成所述RF开关的步骤不包括任何沟道掺杂注入。
17.根据权利要求15所述的方法，其中，使用2KeV至10KeV之间的能量进行所述第三注入。
18.根据权利要求15所述的方法，还包括：
在形成所述介电层的步骤之后，形成具有与所述介电层的边缘对准的边缘的源极/漏极硅化物。
19.根据权利要求15所述的方法，还包括形成位于所述RF开关上方并与所述RF开关电连接的RF无源器件。
20.根据权利要求15所述的方法，还包括使用2KeV至10KeV之间的注入能量对所述半导体衬底的所述顶部进行注入以形成轻掺杂源极/漏极区。
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