TWI708364B - 半導體元件及其製造方法 - Google Patents

Abstract

本發明公開一種半導體元件及其製造方法。半導體元件的製造方法至少包括下列步驟。形成一磊晶層於一基材上，磊晶層被區分為至少一元件區以及一靜電防護區。在元件區形成一第一基體區，以及在靜電防護區形成一第二基體區。在磊晶層的表面上形成位於靜電防護區的一疊層結構，疊層結構包括一絕緣層以及位於絕緣層上的一半導體層，其中，半導體層具有一第一重摻雜區，再形成至少一第二重摻雜區，兩者共同形成一靜電防護層，其中，靜電防護層位於第二基體區上方，且靜電防護層完全重疊於所述第二基體區範圍內。

Description

半導體元件及其製造方法

本發明涉及一種半導體元件及其製造方法，特別是涉及一種具有靜電防護層的半導體元件及其製造方法。

在半導體功率元件的應用領域中，半導體功率元件對靜電放電保護能力已成為重要指標。一些小訊號半導體功率元件因具有較小的晶片尺寸，對靜電放電保護能力較差，甚至無法達到靜電放電保護的最低標準。部分半導體功率元件雖然具有較大的晶片尺寸，而可具有較大的靜電放電保護能力，但可能需要在較嚴苛的環境(如：相對濕度<65%的乾燥環境，或粉塵較多的環境)下操作，因而對半導體功率元件的靜電放電保護能力有更高的要求。

因此，在現有的技術中，將靜電放電保護結構被整合到半導體功率元件中，以增加半導體功率元件對靜電放電的承受能力。然而，在現有製程中，由於製程條件與製程餘裕度(process window)的限制，靜電放電保護結構的位置容易偏移預定位置。另外，現有的半導體功率元件中，靜電放電保護結構會直接連接漂移區與基體區，且漂移區與基體區之間會形成沿著磊晶層的厚度方向延伸的弧形界面。

因此，當半導體功率元件操作時，在漂移區與基體區之間的弧形界面的電場強度較強，導致崩潰現象經常在弧形界面附近的區域發生，並降低半導體功率元件本身的耐壓。

另一方面，對於現有的半導體功率元件而言，崩潰電壓 (breakdown voltage)以及導通電阻(on-resistance)是較重要的參數，其中導通電阻會影響半導體功率元件的導通損耗(conducting loss)。目前業界傾向於通過提高漂移區的摻雜濃度，以進一步降低半導體功率元件的導通電阻。然而，現有的半導體功率元件在整合靜電放電保護結構之後，已具有相對偏低的耐壓，更難以符合目前業界的趨勢。

本發明所欲解決的其中一技術問題在於，克服具有靜電放電防護結構的半導體元件的耐壓偏低的問題。

為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種半導體元件的製造方法。前述的製造方法包括下列步驟。形成一磊晶層於一基材上，磊晶層被區分為至少一元件區以及一靜電防護區。在元件區形成第一基體區以及在靜電防護區形成第二基體區。在磊晶層的表面上形成一疊層結構，疊層結構位於靜電防護區，並包括一絕緣層以及位於絕緣層上的一半導體層，半導體層具有一第一重摻雜區。半導體層內形成至少一第二重摻雜區，該第二重摻雜區與該第一重摻雜區共同形成一靜電防護層。靜電防護層位於所述第二基體區上方，且靜電防護層完全重疊於所述第二基體區範圍內。

本發明所採用的另一技術方案是，提供一種半導體元件，其被區分為一元件區以及一靜電防護區，且所述半導體元件包括一磊晶層、一閘極結構以及一靜電防護層。磊晶層包括位於元件區的一第一基體區以及位於靜電防護區的一第二基體區。閘極結構設置於元件區內，並至少連接於第一基體區。靜電防護層設置於磊晶層的一表面上並與磊晶層隔離。靜電防護層位於所述第二基體區上方，且靜電防護層完全重疊於所述第二基體區範圍內。

本發明的有益效果在於，本發明所提供的半導體元件及其製造方法，其通過“靜電防護層完全重疊於所述第二基體區範圍內” 的技術手段，可以使具有靜電防護層的半導體元件符合靜電放電防護標準，又可具有較高的耐壓。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。

M1、M2‧‧‧半導體元件

10‧‧‧基材

11、11’、11”‧‧‧磊晶層

R1‧‧‧元件區

R2‧‧‧靜電防護區

11h‧‧‧溝槽

11s‧‧‧表面

110、110’‧‧‧漂移區

111‧‧‧第一基體區

112‧‧‧第二基體區

112a‧‧‧延伸部分

113a‧‧‧第一源極區

113b‧‧‧第二源極區

12‧‧‧閘極結構

120‧‧‧閘絕緣層

121‧‧‧閘極

13’‧‧‧初始絕緣層

14P‧‧‧未摻雜半導體層

P1’‧‧‧疊層結構

14”‧‧‧初始半導體層

14’‧‧‧半導體層

P1‧‧‧靜電防護疊層

13‧‧‧絕緣層

14‧‧‧靜電防護層

140、140’‧‧‧第一重摻雜區

141‧‧‧第二重摻雜區

15、15’‧‧‧層間介電層

15h‧‧‧接觸窗

16‧‧‧導電結構

161‧‧‧第一導電柱

162‧‧‧第二導電柱

17‧‧‧接墊組

171‧‧‧第一接墊

172‧‧‧第二接墊

18‧‧‧保護層

20‧‧‧基體摻雜步驟

30‧‧‧重摻雜步驟

111’‧‧‧第一初始基體摻雜區

112’‧‧‧第二初始基體摻雜區

PR‧‧‧光阻層

S100~S130‧‧‧流程步驟

圖1繪示本發明其中一實施例的半導體元件的流程圖。

圖2A為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2B為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2C為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2D為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2E為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2F為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖2G為本發明實施例的半導體元件在製造流程中的局部剖面示意圖。

圖3為本發明一實施例的半導體元件的局部剖面示意圖。

圖4為本發明另一實施例的半導體元件在製造流程中的局部剖面示意圖。

圖5為本發明又一實施例的半導體元件在製造流程中的局部剖面示意圖。

圖6為本發明一實施例的半導體元件的局部剖面示意圖。

請參閱圖1。圖1為本發明一實施例的半導體元件的製造方法的流程圖。具體而言，本發明提供具有靜電防護層的半導體元件的製造方法，並至少具有下列步驟。

在步驟S100中，形成一磊晶層於一基材上，其中，磊晶層被區分為至少一元件區以及一靜電防護區。在步驟S110中，分別在元件區以及靜電防護區內形成一第一基體區以及一第二基體區。在步驟S120中，在磊晶層的表面上形成位於靜電防護區的一疊層結構，疊層結構包括一絕緣層以及位於絕緣層上的一半導體層，其中，半導體層具有一第一重摻雜區。在步驟S130中，在半導體層內形成至少一第二重摻雜區，第二重摻雜區與第一重摻雜區共同形成一靜電防護層。靜電防護層位於第二基體區上方，且靜電防護層完全重疊於所述第二基體區範圍內。

以下將詳細說明半導體元件的製造方法中的具體步驟。在本實施例中，以溝槽式半導體功率元件為例，來詳細說明本發明實施例的製造方法。

請參照圖2A，其顯示本發明一實施例的半導體元件在製造流程中的局部剖面示意圖。基材10上已經形成一磊晶層(epitaxial layer)11。基材10例如為矽基板(silicon substrate)，其具有高摻雜濃度的第一型導電性雜質，以作為半導體功率元件的汲極(drain)。

前述的第一導電型雜質可以是N型或P型導電性雜質。假設基材10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。

若溝槽式功率半導體元件為N型功率金氧半場效電晶體，基材10摻雜N型導電性雜質。另一方面，若溝槽式功率半導體元件為P型溝槽式功率金氧半場效電晶體，則基材10摻雜P型導電性雜質。

磊晶層11”形成於基材10上方，並具有低濃度的第一型導電性雜質。以NMOS電晶體為例，基材10為高濃度的N型摻雜(N⁺)，而磊晶層11”則為低濃度的N型摻雜(N^-)。反之，以PMOS電晶體為例，基材10為高濃度的P型摻雜(P⁺ doping)，而磊晶層11”則為低濃度的P型摻雜(P^- doping)。

在本實施例中，磊晶層11”具有一表面11s，且磊晶層11”被區分為一元件區R1以及一靜電防護區R2。須說明的是，雖然圖2A繪示靜電防護區R2被元件區R1圍繞，但本發明並不限制靜電防護區R2與元件區R1的配置位置。在另一實施例中，元件區R1可位於靜電防護區R2的其中一側。在又一實施例中，元件區R1可被靜電防護區R2圍繞。也就是說，靜電防護區R2與元件區R1的配置位置以及形狀可以根據實際需求更改，本發明並不限制。

如圖2A所示，至少一閘極結構12(圖2A繪示多個為例)已經被形成於元件區R1內，且閘極結構12包括一閘絕緣層120以及一閘極121。另外，閘極結構12可以是平面式閘極結構或者是溝槽式閘極結構。

在本實施例中，閘極結構12為溝槽式閘極結構。在形成閘極結構12的步驟中，先在磊晶層11”內形成多個位於元件區R1內的溝槽11h，之後在溝槽11h內依序形成閘絕緣層120以及閘極121。

如圖2A所示，對磊晶層11”執行一基體摻雜步驟20，以在元件區R1形成一第一初始基體摻雜區111’以及在靜電防護區R2形成一第二初始基體摻雜區112’。

請參照圖2B，依序形成一初始絕緣層13’以及一未摻雜半導體層14P於磊晶層11”的表面11s。初始絕緣層13’會覆蓋磊晶層11”的整個表面11s。初始絕緣層13’的材料可以選擇氧化物或者氮化物，如：氧化矽或者氮化矽。

另外，初始絕緣層13’的厚度，是對應於半導體功率元件的閘源極偏壓(Vgs)的大小來調整。當半導體功率元件的閘源極電壓(Vgs)越大，初始絕緣層13’的厚度越厚。

未摻雜半導體層14P被形成於初始絕緣層13’上，以與磊晶層11”隔離。未摻雜半導體層14P可以是一未摻雜多晶矽層。之後，對未摻雜半導體層14P執行一重摻雜步驟30。

請參照圖2C，執行一基體熱趨入步驟，以在磊晶層11’內形成第一基體區111與第二基體區112。另一方面，在基體熱趨入步驟中，也會同步地在未摻雜半導體層14P內形成第一重摻雜區140’，而形成一初始半導體層14”。

在本實施例中，在重摻雜步驟30與基體摻雜步驟20中，都是使用具有相同導電型的雜質。也就是說，第一重摻雜區140’、第一基體區111以及第二基體區112都會具有相同的導電型，但僅做為舉例，並不限制本發明。在其他實施例中，也可以對第一重摻雜區140’、第一基體區111以及第二基體區112做不同導電型加入額外製程步驟達到摻雜結果。

須說明的是，在本實施例中，形成初始半導體層14”的步驟，是在執行基體熱趨入步驟之前完成。然而，在其他實施例中，也可以先執行基體熱趨入步驟，來形成第一基體區111與第二基體區112。之後，再執行另一次熱趨入步驟，以形成具有第一重摻雜區140'的初始半導體層14”。

在其他實施例中，也可以先形成第一基體區111以及第二基體區112在磊晶層11”內之後，再形成位於元件區R1內的閘極結構12。

如圖2C所示，第一基體區111位於磊晶層11’的元件區R1內，並圍繞閘極結構12。磊晶層11’中的其他區域形成溝槽式半導體元件的漂移區110’。第二基體區112位於靜電防護區R2內，並連接於初始絕緣層13’。

請參照圖2D，去除位於元件區R1的一部分初始絕緣層13’以及一部分初始半導體層14”，以形成位於靜電防護區R2的一疊層結構P1’。

具體而言，可在初始半導體層14”上形成光阻層PR，以定義出疊層結構P1’的位置，再執行一蝕刻步驟，去除位於元件區R1的一部分初始半導體層14”以及一部分初始絕緣層13’。另一部分被光阻層PR所覆蓋的初始半導體層14”以及初始絕緣層13’會被保留，而形成在靜電防護區R2的疊層結構P1’。

據此，疊層結構P1’包括位於靜電防護區R2內的半導體層14’以及一絕緣層13，且半導體層14’內具有第一重摻雜區140’。通過上述步驟來形成疊層結構P1’，可以避免疊層結構P1’的位置偏移，而導致半導體層14’與磊晶層11’直接接觸。在本實施例中，半導體層14’的橫向寬度會與絕緣層13的橫向寬度大致相同。具體而言，半導體層14’的寬度與絕緣層13的寬度之間的差值小於0.5um。

請參照圖2E，在半導體層14’內再形成至少一第二重摻雜區141，使至少一第二重摻雜區141與第一重摻雜區140共同形成一靜電防護層14。靜電防護層14設置於絕緣層13上，並且靜電防護層14與絕緣層13共同形成靜電防護疊層P1。

詳細而言，在半導體層14’上可預先形成遮罩圖案層(圖未示)，以定義出第二重摻雜區141的位置。之後，通過依序進行一摻雜步驟以及一熱趨入步驟，可在半導體層14’內形成第二重摻雜區141。

第二重摻雜區141與第一重摻雜區140分別具有相反的導電型。因此，在第二重摻雜區141與第一重摻雜區140之間的交界面會形成一PN接面。

在圖2E的實施例中，在半導體層14’內形成兩個彼此分離的第二重摻雜區141，且第一重摻雜區140位於兩個第二重摻雜區 141之間，而形成雙接面二極體(bipolar diode)，如：PNP雙接面二極體或者是NPN雙接面二極體。

另外，在形成第二重摻雜區141的步驟中，可同步地在元件區R1內形成至少一第一源極區113a(圖2E繪示多個)。據此，第一源極區113a與第二重摻雜區141會具有相同的導電型。

須說明的是，可以通過改變遮罩圖案層，來調整第二重摻雜區141的位置，而形成不同的靜電防護層14。請先參照圖4，其顯示本發明另一實施例的半導體元件在製造流程中的剖面示意圖，且可接續圖2D的步驟。

在圖4的實施例中，在半導體層14’內只形成一第二重摻雜區141，而形成PN接面二極體(diode)。因此，只要能達到靜電放電保護的效果，靜電防護層14可以是雙接面二極體、PN二極體或者是其他元件。

請再參照圖5，其顯示本發明另一實施例的半導體元件在製造流程中的剖面示意圖，且可接續圖2D的步驟。在形成第二重摻雜區141的步驟中，可同步地在元件區R1內形成至少一第一源極區113a(圖5繪示多個)以及靜電防護區R2內形至少一第二源極區113b(圖5繪示兩個)。

在圖5的實施例中，第一源極區113a位於第一基體區111上方，並連接於至少一閘極結構12。另外，第二基體區112具有一延伸部分112a，且延伸部分112a會連接到最靠近靜電防護區R2的閘極結構12。第二源極區113b形成於延伸部分112a上面部份，並連接最靠近靜電防護區R2的閘極結構12。

值得注意的是，通過上述步驟，可一併在元件R1形成電晶體結構，以及在靜電防護區R2形成靜電防護疊層P1。據此，本發明實施例的製程步驟中，形成靜電防護疊層P1的步驟可以與形成電晶體結構的步驟整合，進而降低製造成本。

請參照圖2F、圖2G以及圖3，形成一重分布線路結構，以 使電晶體結構以及靜電防護疊層P1可電性連接於一外部控制電路。詳細而言，如圖2F所示，形成一層間介電層15’於靜電防護層14以及磊晶層11的表面11s上。接著，如圖2G所示，在層間介電層15形成多個接觸窗15h，以及在多個接觸窗15h內形成多個導電結構16。

導電結構16包括多個第一導電柱161與多個第二導電柱162。每一個第一導電柱161通過對應的接觸窗15h，電性連接於對應的第一源極區113a。每一個第二導電柱162通過對應的接觸窗15h電性連接於靜電防護層14的第一重摻雜區140或者第二重摻雜區141。另外，第一重摻雜區140可接亦可不接第二導電柱162，可視應用需求決定。

請參照圖3，顯示本發明實施例的半導體元件的局部剖面示意圖。在本實施例中，還進一步在層間介電層15上形成一接墊組17。接墊組17包括多個第一接墊171以及多個第二接墊172。第一接墊171通過對應的第一導電柱161電性連接於第一源極區113a以及第二源極區113b。第二接墊172通過對應的第二導電柱162電性連接於第一重摻雜區140或者第二重摻雜區141。

之後，形成一保護層18於接墊組17上。保護層18具有多個開口，每一開口暴露出對應的第一接墊171(或第二接墊172)，以使多個第一接墊171與多個第二接墊172可電性連接至外部控制電路。

據此，如圖3所示，本發明實施例提供一種整合靜電防護層14的半導體元件M1。半導體元件M1例如是溝槽式金氧半電晶體、側向擴散金氧半電晶體或者平面式金氧半電晶體等。

半導體元件M1可被區分為元件區R1與靜電防護區R2。靜電防護區R2的面積實際應用需求來調整。若半導體元件M1需要符合較高的靜電放電防護規格，也就是具有較大的靜電放電承受能力，靜電防護區R2的面積也會越大。

半導體元件M1包括基材10、磊晶層11、閘極結構12以及靜電防護疊層P1。磊晶層11設置於基材10上，並具有漂移區110、第一基體區111、第二基體區112以及第一源極區113a。漂移區110位於磊晶層11內靠近基材10的一側，並由元件區R1延伸至靜電防護區R2。

第一基體區111位於元件區R1內，並位於遠離基材10的一側。也就是說，第一基體區111位於漂移區110上方。另外，第一源極區113a位於第一基體區111上方，並連接於磊晶層11的表面11s。

第二基體區112位於靜電防護區R2內，並位於磊晶層11內遠離基材10的一側，也就是位於漂移區110上方。

當半導體元件M1為溝槽式金氧半電晶體時，磊晶層11還包括位於元件區R1內的至少一個溝槽11h，且閘極結構12設置在溝槽11h內。

如圖3所示，閘極結構12包括一閘絕緣層120以及一閘極121。閘絕緣層120覆蓋於溝槽11h的內壁面，以使閘極121與磊晶層11電性絕緣。位於元件區R1內的閘極結構12會連接於第一基體區111以及第一源極區113a。

在本實施例中，第二基體區112會連接於最靠近靜電防護區R2的閘極結構12。

靜電防護疊層P1設置於磊晶層11上，並位於靜電防護區R2，用以保護半導體元件M1免於靜電放電損害。靜電防護疊層P1包括一絕緣層13以及一靜電防護層14，且絕緣層13是位於靜電防護層14與磊晶層11之間，以使靜電防護層14與第二基體區112隔絕。據此，絕緣層13會直接連接於第二基體區112。

另外，由於靜電防護層14的其中一端點會與閘極121共電位，因此絕緣層13的厚度可根據施加於半導體元件M1的源閘極偏壓(Vgs)來決定。當源閘極偏壓(Vgs)越大時，絕緣層13的厚度 需要越厚。

靜電防護層14包括至少一第一重摻雜區140以及至少一第二重摻雜區141。在一實施例中，第一重摻雜區140與第一基體區111以及第二基體區112具有相同的導電型，例如都是P型摻雜區。第二重摻雜區141與第一源極區113a具有相同的導電型，例如都是N型摻雜區，但本發明並不限制。也可以做不同導電型加入額外製程步驟達到摻雜結果。

另外，靜電防護層14的橫向寬度與絕緣層13的橫向寬度大致相同。進一步而言，靜電防護層14的寬度與絕緣層13的寬度之間的差值小於0.5um。在一實施例中，靜電防護層14位於第二基體區112上方，且靜電防護層14完全重疊於第二基體區112範圍內。

值得說明的是，本發明實施例的靜電防護層14的位於所述第二基體區上方，且靜電防護層完全重疊於所述第二基體區範圍內，相較於現有的半導體功率元件，本發明實施例的靜電防護疊層P1的底部不會直接連接漂移區110，而只會連接第二基體區112。因此，在靜電防護區R2內，第二基體區112與漂移區110之間所形成的交界面大致沿著平行表面11s的方向延伸。

由於在本發明所提供的半導體元件M1中，靜電防護疊層P1只連接第二基體區112，因此當半導體元件M1運作時，在第二基體區112與漂移區110的交界面的電場強度較均勻，從而使本發明實施例的半導體元件M1具有較高的耐壓。據此，相較於現有的半導體功率元件，本發明實施例的半導體元件M1除了具有靜電放電防護能力，還具有一定的耐壓能力。

請參照圖6，顯示本發明另一實施例的半導體元件的局部剖面示意圖。本實施例與圖3的實施例相同的元件具有相同的標號，且相同的部分不再贅述。

本實施例與圖3的實施例之間的差異在於，本實施例的半導 體元件M2中，閘極結構12為平面式閘極結構。也就是說，閘極結構12是設置在磊晶層11的表面11s上。另外，在元件區R1內，磊晶層11包括多個彼此分離的第一基體區111，且每一個第一源極區113a分別被對應的第一基體區111圍繞。

另外，在本實施例中，第二基體區112會連接至最靠近靜電防護區R2的閘極結構12。具體而言，第二基體區112會連接到閘極結構12的閘絕緣層120。

本發明實施例的製造方法也可用來形成半導體元件M2。具體而言，可在形成第一基體區111與第二基體區112之後，再於元件區R1內，形成閘極結構12於磊晶層11的表面11s上。

據此，在本發明的半導體元件的製造方法中，只要在靜電防護疊層P1下方可形成與其完全重疊的第二基體區112，步驟的順序皆可根據半導體元件本身的結構或是製程需求來調整。

綜合上述，本發明的有益效果在於本發明技術方案所提供的半導體元件及其製造方法，其通過“形成靜電防護疊層P1之前，先在磊晶層11內形成位於靜電防護區R2的第二基體區112”以及“靜電防護層完全重疊於所述第二基體區範圍內”的技術手段，可以使具有靜電防護疊層P1的半導體元件符合靜電放電防護標準，又可具有較高的耐壓。

另外，本發明實施例的半導體元件製造方法中，在靜電防護區R2形成靜電防護疊層P1的步驟可以與在元件R1形成電晶體結構的步驟整合，進而降低製造成本。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

S100~S130‧‧‧流程步驟

Claims (15)

1. 一種半導體元件的製造方法，其包括：形成一磊晶層於一基材上，其中，所述磊晶層被區分為至少一元件區以及一靜電防護區；在所述元件區形成一第一基體區，以及在所述靜電防護區形成一第二基體區；在所述磊晶層的所述表面上形成一疊層結構，所述疊層結構位於所述靜電防護區，並包括一絕緣層以及位於所述絕緣層上的一半導體層，其中，所述半導體層具有一第一重摻雜區；以及在所述半導體層內形成至少一第二重摻雜區，其中，所述第二重摻雜區與所述第一重摻雜區共同形成一靜電防護層，且所述靜電防護層位於所述第二基體區上方，且所述靜電防護層完全重疊於所述第二基體區範圍內。
2. 如請求項1所述的製造方法，在所述半導體層內形成至少一第二重摻雜區步驟中，包括：通過依序進行一摻雜步驟以及一熱趨入步驟，以同時在所述元件區的所述第一基體區內形成至少一第一源極區，以及在所述半導體層內形成所述第二重摻雜區，所述第一重摻雜區與所述第二重摻雜區的交界面為一PN接面。
3. 如請求項2所述的製造方法，還進一步包括：在所述元件區形成至少一閘極結構，其中，所述第二基體區具有一延伸部分，並連接至少一所述閘極結構，並在形成所述第一源極區的步驟中，同步形成位於所述延伸部分上的一第二源極區。
4. 如請求項3所述的製造方法，其中，所述閘極結構為溝槽式閘 極結構或是平面式閘極結構。
5. 如請求項1所述的製造方法，其中，形成所述第一基體區以及所述第二基體區的步驟包括：對所述磊晶層執行一基體摻雜步驟，以在所述元件區形成一第一初始基體摻雜區以及在所述靜電防護區形成一第二初始基體摻雜區；以及執行一基體熱趨入步驟，以形成所述第一基體區以及所述第二基體區。
6. 如請求項5所述的製造方法，其中，形成所述疊層結構的步驟包括：依序形成一初始絕緣層以及一未摻雜半導體層於所述磊晶層的所述表面；在所述未摻雜半導體層內形成所述第一重摻雜區，以形成一初始半導體層；以及去除位於所述元件區的一部分所述初始絕緣層以及一部分所述初始半導體層，以形成位於所述靜電防護區的所述疊層結構。
7. 如請求項1所述的製造方法，其中，所述第一重摻雜區、所述第一基體區以及所述第二基體區具有相同的導電型，且所述第一源極區與所述第二重摻雜區具有相同的導電型。
8. 如請求項1所述的製造方法，其中，所述半導體層通過所述絕緣層與所述磊晶層隔離，且所述半導體層的寬度與所述絕緣層的寬度之間的差值小於0.5um。
9. 如請求項1所述的製造方法，其中，在所述半導體層內形成所述第二重摻雜區的步驟中，使所述第一重摻雜區夾設於兩個所述第二重摻雜區之間。
10. 一種半導體元件，其被區分為一元件區以及一靜電防護區，且所述半導體元件包括：一磊晶層，其包括位於所述元件區的一第一基體區以及位於所述靜電防護區的一第二基體區；一閘極結構，其設置於所述元件區內，並至少連接於所述第一基體區；以及一靜電防護層，其設置於所述磊晶層的一表面上並與所述磊晶層隔離，其中，所述靜電防護層位於所述第二基體區上方，且所述靜電防護層完全重疊於所述第二基體區範圍內。
11. 如請求項10所述的半導體元件，其中所述靜電防護層包括一第一重摻雜區與一第二重摻雜區，且所述第一重摻雜區與所述第二重摻雜區的交界面為一PN接面。
12. 如請求項10所述的半導體元件，還包括一絕緣層，所述絕緣層位於所述靜電防護層與所述磊晶層之間，所述絕緣層連接於所述第二基體區，且所述靜電防護層的寬度與所述絕緣層的寬度之間的差值小於0.5um。
13. 如請求項10所述的半導體元件，其中，所述閘極結構為溝槽式閘極結構或是平面式閘極結構。
14. 如請求項10所述的半導體元件，其中，所述磊晶層還包括位於所述元件區內的一第一源極區，所述第一源極區連接於所述 閘極結構的其中一側，且所述第一基體區圍繞所述第一源極區。
15. 如請求項14所述的半導體元件，其中，所述第二基體區具有一延伸部分，並連接所述閘極結構的另一側，且一第二源極區位於所述延伸部分上面。

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