KR20090064747A - 멀티 핑거 타입의 반도체 소자 - Google Patents

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Abstract

실시예에 따른 멀티 핑거 타입의 반도체 소자는 소스 영역, 드레인 영역, 채널 영역을 포함하는 액티브 영역; 상기 액티브 영역의 둘레에 형성된 가드링; 상기 가드링 및 벌크와 연결되고, 상기 액티브 영역의 상하측에 전극 바디가 형성되며, 상기 2개의 바디를 연결하여 상기 소스 영역으로 분기되는 핑거를 구비한 소스 전극; 상기 채널 영역으로 분기된 핑거를 구비한 게이트 전극; 및 상기 드레인 영역으로 분기된 핑거를 구비한 드레인 전극을 포함한다.
실시예에 의하면, 소스 전극과 가드링을 연결하는 라우팅 메탈의 기생 저항 성분을 감소시킬 수 있고, 드레인 전류의 감소 현상을 최소화할 수 있다. 또한, 멀티 핑거 타입의 반도체 소자의 DC 특성 및 AC 특성을 개선시킬 수 있으며, 반도체 소자를 제작하기 전에 충실한 시뮬레이션 결과를 확보할 수 있고, 핑거 구조를 안정적으로 설계할 수 있는 효과가 있다.
멀티 핑거, 유니 핑거, 소스 전극, 드레인 전극, 게이트 전극, 가드링

Description

멀티 핑거 타입의 반도체 소자{Semiconductor device of multi-finger type}
실시예는 멀티 핑거 타입의 반도체 소자에 관하여 개시한다.
RF(Radio Frequency) 혼성 모드 반도체 소자, 가령 RF MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)는 RF 성능을 향상시키기 위하여, 가령 게이트 저항에 의한 노이즈 감소를 위하여, 멀티 핑거 구조를 사용한다.
도 1은 GSG(Ground Signal Ground) 전극 구조의 기판(10)에 반도체 소자(20)가 실장된 형태를 예시한 도면이고, 도 2는 반도체 소자(20)의 핑거 타입 전극 구조를 예시한 상면도이다.
도 1을 참조하면, 기판(10)에는 6개의 전극(11, 12)이 형성되는데, 기판 모서리 측에 형성된 4개의 전극(11)은 그라운드(ground) 전극으로 이용되고, 그라운드 전극 사이의 2개의 전극(12)은 신호(signal) 전극으로 이용된다.
상기 그라운드 전극(11)과 신호 전극(12)은 각각 도전 패턴(13, 14)에 의하여 연결되며, 기판(10) 중앙에는 반도체 소자(20)가 실장되어 도전 패턴(13, 14)과 전기적으로 연결된다.
도 2를 참조하면, 상기 반도체 소자(20)는 액티브 영역(24) 주위에 4개의 전 극(21, 22, 23) 바디(body)가 배치되고, 전극(21, 22, 23) 바디로부터 핑거 형태의 전극이 액티브 영역(24)으로 분기된다.
소스 전극(21)은 두개로 구비되어 액티브 영역(24)의 대향하는 측에 각각 형성되고, 상기 게이트 전극(23)의 핑거 사이로, 소스 전극(21)의 핑거와 드레인 전극(22)의 핑거가 교대로 배치된다.
도 1에 도시된 기판(10)의 상측 2개의 그라운드 전극(11)은 반도체 소자(20)의 상측 소스 전극(21)과 본딩되고, 기판(20)의 하측 2개의 그라운드 전극(11)은 반도체 소자(20) 하측 소스 전극(21)과 본딩된다.
반도체 소자(20)의 게이트 전극(23)은 기판(10)의 왼측 신호 단자(12)와 본딩되고, 반도체 소자(20)의 드레인 전극(22)은 기판(10)의 오른측 신호 단자(12)와 본딩된다.
이와 같은 멀티 핑거 타입의 반도체 소자의 성능 지수(FOM; Figure Of Merit)를 측정하기 위하여 테스트 모델을 사용한다.
상기 테스트 모델은, 디지털 회로 특성, 즉 DC 성분을 분석하기 위하여 유니 핑거(uni-finger) 타입을 가지는 제너릭 로직(generic logic)의 코어 모델을 사용하고, 아날로그 회로 특성, 즉 AC 성분을 분석하기 위하여 외부 소자를 추가한 형태의 회로 모델을 사용한다.
상기 외부 소자는 멀티 핑거 타입에 따른 아날로그 회로 특성을 등가회로로 구현한 경우 등가회로를 이루는 각 소자에 해당한다.
그러나, 핑거 전극의 단위 폭(width) 당 드레인 전류의 감소(degradation) 현상이 발생되며, 이로 인하여 코어 모델에 의한 DC 데이터 및 등가회로에 의한 AC 데이터는 실제 반도체 소자의 특성과 일치하지 않는 문제점이 있다.
실시예는 라우팅 메탈의 기생 저항 성분이 감소되고, 전극 핑거가 증가함에 따라 드레인 전류가 급격히 감소되는 현상을 방지할 수 있는 멀티 핑거 타입의 반도체 소자를 제공한다.
실시예에 따른 멀티 핑거 타입의 반도체 소자는 소스 영역, 드레인 영역, 채널 영역을 포함하는 액티브 영역; 상기 액티브 영역의 둘레에 형성된 가드링; 상기 가드링 및 벌크와 연결되고, 상기 액티브 영역의 상하측에 전극 바디가 형성되며, 상기 2개의 바디를 연결하여 상기 소스 영역으로 분기되는 핑거를 구비한 소스 전극; 상기 채널 영역으로 분기된 핑거를 구비한 게이트 전극; 및 상기 드레인 영역으로 분기된 핑거를 구비한 드레인 전극을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 소스 전극과 가드링을 연결하는 라우팅 메탈의 기생 저항 성분을 감소시킬 수 있고, 드레인 전류의 감소 현상을 최소화할 수 있다.
둘째, 멀티 핑거 타입의 반도체 소자의 DC 특성 및 AC 특성을 개선시킬 수 있다.
셋째, 반도체 소자를 제작하기 전에 충실한 시뮬레이션 결과를 확보할 수 있고, 핑거 구조를 안정적으로 설계할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 멀티 핑거 타입의 반도체 소자(이하, "실시예에 따른 반도체 소자"라 함)에 관하여 상세히 설명한다.
실시예에 따른 반도체 소자에 대하여 설명하기에 앞서, 실시예에 따른 반도체 소자의 구조를 도출하기 위하여 행하여진 측정 및 실험에 대하여 설명한다.
도 3은 실시예에 따른 멀티 핑거 타입의 반도체 소자의 구조를 도출하기 위하여 행하여진 측정 및 실험에 사용된 테스트 모델(100)을 도시한 도면이다.
도 3에 도시된 테스트 모델(100)은 반도체 소자의 멀티 핑거 전극을 도시한 것으로서, 가드링(guard ring)(110), 소스 전극(120), 드레인 전극(130), 게이트 전극(140)을 포함한다.
상기 소스 전극(120), 드레인 전극(130), 게이트 전극(140)의 핑거들이 교차하는 기판 영역에는 액티브 영역이 형성되고, 상기 소스 전극(120)은 가드링(110) 및 벌크(도시되지 않음)와 전기적으로 접속된다.
액티브 영역의 소스와 드레인 그리고 채널 등을 제외한 도핑이 적게 되어 있는 기판 영역을 벌크(bulk)라고 하는데, 기판에 발생된 바이어스 전압은 문턱전압을 이동시키는 요인(bulk effect 또는 body effect)이 되므로 벌크를 그라운드에 연결한다. 따라서, 문턱전압이 안정적으로 고정될 수 있다.
혼성 모드의 반도체 소자에서, 디지털 회로의 잡음이 아날로그 회로에 영향을 미쳐 아날로그 회로의 SNR(Signal to Noise Ratio)이 나빠지는 현상이 발생된다.
이러한 현상을 감소시키기 위하여, 아날로그 회로와 디지털 회로 사이에 상기 가드링(110)을 형성한다.
상기 가드링(110)은 디지털 회로와 아날로그 회로 사이에 n-웰을 이용하여 만들고, 가장 높은 바이어스(Vdd)를 인가한다. 또한, 가드링(110) 근처의 기판에 가장 낮은 바이어스(GND)을 인가하기 위한 P+ 플러그를 형성한다.
따라서, 가드링(110) 근처에 포텐셜이 가장 큰 역방향 다이오드가 형성되어 디지털 회로에서 발생된 잡음이 쉽게 통과하지 못하며, 래치업(latch-up)에도 강한 특성을 갖게 된다.
도 4는 도 3에 도시된 테스트 모델(100)의 등가회로를 도시한 도면이다.
도 4에서, 전원1(V1)과 전원2(V2)는 등가회로 상에서 반도체 소자(100a)의 게이트 전극(140)과 드레인 전극(130)에 인가되는 바이어스 전원을 표시한 것이고, 드레인 전류를 측정하기 위하여 전류측정장비가 연결된 것을 볼 수 있다.
소스 전극(120)에 연결된 저항(R)은 기생성분의 저항을 표시한 것이고, 상기 가드링(110)은 드레인 전극(130)과 소스 전극(120)의 라우팅 메탈로 기능된다.
상기 게이트 전극(140)은 메탈 컨택(142)을 통하여 하부층의 게이트 폴리와 연결된다.
가드링 수 가드링 길이(L)(μm) 가드링 폭(W)(μm) 저항 수치(Ω)
1 5.85 0.3 1.6
2 0.64 0.74
3 0.98 0.49
1 6.75 0.3 1.85
2 0.64 0.86
3 0.98 0.56
상기 표 1의 가드링(110)의 길이(L)는 소스 전극(120)과 액티브 영역 사이의 모서리 부분의 길이를 의미하며, 라우팅 메탈로 기능되는 가드링(110)의 수와 폭(W)이 증가함에 따라 저항 수치(Ω)가 감소하고, 드레인 전류가 개선됨을 확인할 수 있다. 이는 소스 전극(120)과 가드링(110)을 연결하는 메탈 라인의 저항이 기생저항으로서 영향을 미치는 것을 알 수 있다.
도 5는 도 3에 도시된 테스트 모델의 크기에 따른 드레인 전류를 측정한 그래프이다.
도 5에 도시된 4개의 측정선은, 소스 전극(120)의 라우팅 메탈로 사용되는 가드링의 폭을 "1.2μm", "2.5μm", "5μm", "10μm"로 설정하고, 각각의 설정 수치에 대하여 핑거 개수(NF)를 "4", "16", "64"로 형성한 경우, 드레인 전류를 측정한 것이다.
도 5에서, "A" 측정선은 코어 모델 및 등가회로에 의한 분석 데이터이고, "B" 측정선은 실제 측정 데이터로서, 상기 데이터를 분석하면, 각 전극(120, 130, 140)의 핑거 개수가 증가할수록 드레인 전류가 핑거 개수의 증가에 비례하여 증가하여야 하나, 실제 핑거의 단위 폭(width) 당 드레인 전류의 감소(degradation) 현상이 발생됨을 확인할 수 있다.
즉, 코어 모델에 의한 DC 데이터 및 등가회로에 의한 AC 데이터는 실제 반도체 소자의 특성과 일치하지 않는다.
이와 같은 측정 및 실험 결과에 의하면, 소스 전극(120)과 가드링(110)의 연결 구조에 의한 기생저항이 핑거 타입의 반도체 소자의 동작 특성에 큰 영향을 줌을 알 수 있다.
도 6은 실시예에 따른 멀티 핑거 타입의 반도체 소자(200)의 구조를 개략적으로 도시한 도면이다.
실시예에 따른 반도체 소자(200)는 도 2를 참조하여 설명된 반도체 소자(20)와 대응되는 소자로서, 도 1과 같은 GSG(Ground Signal Ground) 전극 구조의 기판(10)에 실장가능하다.
GSG 전극 구조의 기판 및 반도체 소자의 실장 구조에 대한 반복적인 설명은 생략하기로 한다.
도 6에 의하면, 실시예에 따른 멀티 핑거 타입의 반도체 소자(200)는 가드링(210, 220), 소스 전극(230), 게이트 전극(250), 드레인 전극(240)을 포함하여 구성되는데,
상기 게이트 전극(250)의 핑거는 다수개로서, 액티브 영역으로 분기된다.
또한, 상기 드레인 전극(240)가 소스 전극(230)의 핑거는 다수개로서, 상기 게이트 전극(250)의 핑거 사이의 영역을 하나씩 건너 형성된다.
이와 같은 멀티 핑거 타입의 반도체 소자는, 게이트 전극(250)의 핑거를 중심으로 소스 전극(230)과 드레인 전극(240)의 핑거가 대칭적인 구조로 형성되므로, 소스 전극(230)과 드레인 전극(240)에 인가되는 신호를 제어함으로써 전극을 선택적으로 사용할 수 있다.
즉, 경우에 따라 소스 전극이 드레인 전극으로 사용되고, 드레인 전극은 소스 전극으로 사용될 수도 있는 것이다.
상기 소스 전극(230)은 상기 가드링(210, 220) 및 벌크(도시되지 않음)와 연결되고, 액티브 영역의 상하측으로 형성된다.
또한, 상기 소스 전극(230)은 액티브 영역의 일측면에 형성된 연결라인에 의하여 연결된다.
즉, 소스 전극(230)의 핑거가 분기되는 바디 부분은 "ㄷ"자 형태를 이루며, 따라서 가드링(210, 220)과 연결되는 메탈라인의 길이를 크게 감소시킬 수 있다.
상기 게이트 전극(250), 드레인 전극(240), 소스 전극(230)은 구리, 알루미늄과 같은 금속 라인으로 형성되며, 서로 상이한 반도체층에 형성될 수 있다.
실시예에서, 상기 가드링(210, 220)은 2개로 형성되는 것으로 하였으나, 1개, 3개 또는 그 이상으로 형성될 수 있음은 물론이다.
또한, 상기 가드링(210, 220)은 상기 소스 전극(230), 상기 게이트 전극(250) 및 상기 드레인 전극(240)을 둘러싸는 형태로 형성되고, 소스 전극(230)과의 연결 구조에 따라 두께 및 길이가 조정될 수 있다.
실시예에 따른 멀티 핑거 타입의 반도체 소자(200)는, 이처럼 소스 전극(230)의 구조가 개선됨에 따라 기생저항 성분을 감소시킬 수 있으며, 드레인 전류의 감소 현상을 최소화할 수 있다.
따라서, 반도체 소자의 아날로그 특성 및 동작 신뢰성이 향상될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 GSG 전극 구조의 기판에 반도체 소자가 실장된 형태를 예시한 도면.
도 2는 반도체 소자의 핑거 타입 전극 구조를 예시한 상면도.
도 3은 실시예에 따른 멀티 핑거 타입의 반도체 소자의 구조를 도출하기 위하여 행하여진 측정 및 실험에 사용된 테스트 모델을 도시한 도면.
도 4는 도 3에 도시된 테스트 모델의 등가회로를 도시한 도면.
도 5는 도 3에 도시된 테스트 모델의 크기에 따른 드레인 전류를 측정한 그래프.
도 6은 실시예에 따른 멀티 핑거 타입의 반도체 소자의 구조를 개략적으로 도시한 도면.

Claims (3)

  1. 소스 영역, 드레인 영역, 채널 영역을 포함하는 액티브 영역;
    상기 액티브 영역의 둘레에 형성된 가드링;
    상기 가드링 및 벌크와 연결되고, 상기 액티브 영역의 상하측에 전극 바디가 형성되며, 상기 2개의 바디를 연결하여 상기 소스 영역으로 분기되는 핑거를 구비한 소스 전극;
    상기 채널 영역으로 분기된 핑거를 구비한 게이트 전극; 및
    상기 드레인 영역으로 분기된 핑거를 구비한 드레인 전극을 포함하는 멀티 핑거 타입의 반도체 소자.
  2. 제1항에 있어서, 상기 소스 전극은
    상기 2개의 바디를 연결하는 연결라인을 좌우 측면 중 적어도 하나의 측면에 구비하는 것을 특징으로 하는 멀티 핑거 타입의 반도체 소자.
  3. 제1항에 있어서, 상기 가드링은
    상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극을 둘러싸는 형태로 형성되고, 하나 이상으로 구비되며, 소스 전극과의 연결 구조에 따라 두께 및 길이가 조정되는 것을 특징으로 하는 멀티 핑거 타입의 반도체 소자.
KR1020070132058A 2007-12-17 2007-12-17 멀티 핑거 타입의 반도체 소자 KR20090064747A (ko)

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