JP2010177318A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、ゲート容量が大きく、スイッチング素子としての高速動作が実現し難いという問題があった。
【解決手段】本発明の半導体装置では、トレンチ９内にはゲート酸化膜１０、絶縁スペーサー１１及びゲート電極１２が形成され、絶縁スペーサー１１はトレンチ９の側面に沿って一環状に形成される。この構造により、絶縁スペーサー１１の膜厚によりゲート容量が低減し、高集積化によるオン抵抗値も低減することで、スイッチング素子としての高速動作が実現される。
【選択図】図１

Description

本発明は、ゲート容量を低減することで高速動作を実現する半導体装置及びその製造方法に関する。

従来の半導体装置の一実施例として、下記の構造が知られている。図８及び図９は、従来の半導体装置を説明するための断面図である。

図８に示す如く、Ｐ型の半導体基板３３にＮ型のウェル領域３４とＰ型のウェル領域３５が形成される。Ｎ型のウェル領域３４には、ソース領域としてのＰ型の拡散層３６とドレイン領域としてのＰ型の拡散層３７が形成される。そして、基板３３上面にはゲート電極３８が形成され、Ｐチャネル型のＭＯＳトランジスタ３１が形成される。一方、Ｐ型のウェル領域３５には、ソース領域としてのＮ型の拡散層３９、４０とドレイン領域としてのＮ型の拡散層４１、４２が形成される。そして、基板３３上面にはゲート電極４３が形成され、Ｎチャネル型のＭＯＳトランジスタ３２が形成される（例えば、特許文献１参照。）。

図９に示す如く、Ｎ型の半導体基板５２上にＮ型のエピタキシャル層５３が形成される。Ｎ型のエピタキシャル層５３には、バックゲート領域としてのＰ型の拡散層５４が形成される。エピタキシャル層５３には、Ｐ型の拡散層５４を貫通するようにトレンチ５５が形成され、トレンチ５５内にはゲート酸化膜５６とゲート電極５７が形成される。そして、Ｐ型の拡散層５４には、ソース領域としてのＮ型の拡散層５８とバックゲート導出領域としてのＰ型の拡散層５９が形成され、Ｎチャネル型のＭＯＳトランジスタ５１が形成される（例えば、特許文献２参照。）。

特開平０８−１３０２５１号公報（第３−４頁、第８図） 特開２００３−１５１９１７号公報（第４−５頁、第１図）

図８に示すように、プレーナ型のＭＯＳトランジスタ３１、３２では、微細化技術の進歩により高集積化が図られている。しかしながら、ソース−ドレイン領域間がショートする問題や、所望の耐圧特性が確保され難いという問題等により、その高集積化にも技術的な限界がある。そのため、プレーナ型のＭＯＳトランジスタ３１、３２では、トレンチ型のＭＯＳトランジスタ５１と比較して小型化や高集積化が図り難く、オン抵抗値が低減し難いという問題がある。

その一方、図９に示すように、トレンチ型のＭＯＳトランジスタ５１では、トレンチ５５が、Ｐ型の拡散層５４よりも深部まで形成される必要がある。Ｐ型の拡散層５４の拡散深さも熱処理時間に左右され易く、トレンチ５５が必要以上に深く形成される傾向にある。そして、トレンチ５５内にはゲート電極５７が形成され、トレンチ５５の周囲には、拡散層５４、５８やエピタキシャル層５３が配置される。この構造により、トレンチ型のＭＯＳトランジスタ５１では、トレンチ５５の全周囲に渡りゲート容量が発生し、更に、ゲート酸化膜５６は薄膜のため、そのゲート容量も大きくなる。そして、トレンチ型のＭＯＳトランジスタ５１では、プレーナ型のＭＯＳトランジスタ３１、３２と比較してゲート容量が低減し難いという問題がある。

つまり、プレーナ型のＭＯＳトランジスタ３１、３２をスイッチング素子として用いる場合には、オン抵抗値が高速動作の妨げとなる。一方、トレンチ型のＭＯＳトランジスタ５１をスイッチング素子として用いる場合には、ゲート容量が高速動作の妨げとなる。そのため、更なる高速動作に対応するスイッチング素子が切望されている。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されたバックゲート拡散層と、前記半導体層に形成されたソース拡散層及びドレイン拡散層と、前記半導体層に形成されたトレンチと、前記トレンチに形成されたゲート酸化膜と、前記トレンチに形成された絶縁スペーサーと、前記トレンチに形成されたゲート電極とを有し、前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする。従って、本発明では、トレンチ内に絶縁スペーサーを配置することで、ゲート容量を低減し、スイッチング素子としての高速動作が実現される。

本発明では、ゲート電極用のトレンチ内に絶縁スペーサーを配置することで、ゲート容量が低減される。この構造により、スイッチング素子としての高速動作が実現される。

また、本発明では、絶縁スペーサーがトレンチ内に配置されることで、ゲート領域の小型化が実現される。この構造により、ＭＯＳトランジスタの高集積化が図られ、オン抵抗値が低減される。

また、本発明では、チャネル拡散層が、ソース拡散層やドレイン拡散層に対して位置精度良く配置され、電流経路における抵抗値が低減される。

また、本発明では、電流が放熱性に優れた半導体層の深部側を流れることで、熱破壊することが防止される。また、電流密度が低減され、電流による発熱が抑止される。

また、本発明では、トレンチ内に配置された絶縁スペーサーをマスクとして利用し、チャネル拡散層を形成する。この製造方法により、チャネル拡散層が位置精度良く形成され、チャネル長を短くし、その濃度調整も可能となる。

本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 従来の実施の形態における半導体装置を説明するための断面図である。 従来の実施の形態における半導体装置を説明するための断面図である。

以下に、本発明の第１の実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）及び（Ｂ）は、本実施の形態におけるＮチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）１を説明するための断面図である。

図１に示す如く、Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。

Ｎ型の埋込層５が、基板２及びエピタキシャル層３の両領域に渡り形成される。そして、Ｐ型の埋込層６が、少なくともＮ型の埋込層５の上面から導出するように、Ｎ型の埋込層５と重畳して形成される。Ｐ型の拡散層７が、エピタキシャル層３に形成され、Ｐ型の埋込層６と連結する。Ｐ型の拡散層７は、Ｎ−ＭＯＳ１のバックゲート領域として用いられる。この構造により、Ｎ−ＭＯＳ１には、寄生ＮＰＮトランジスタＴｒ１（以下、寄生Ｔｒ１と呼ぶ。）が形成されるが、寄生Ｔｒ１のベース領域での抵抗値が低減し、ｈｆｅが低減されることで、寄生Ｔｒ１動作が抑止される。尚、Ｐ型の拡散層７には、Ｐ型の拡散層８が重畳して形成され、Ｎ−ＭＯＳ１のバックゲート導出領域として用いられる。

トレンチ９が、Ｐ型の拡散層７の形成領域に、拡散層７を貫通しない深さにて形成される。トレンチ９の側面及び底面にはゲート酸化膜１０が形成され、トレンチ９の側面に沿って絶縁スペーサー１１が一環状に形成される。そして、トレンチ９内はポリシリコン膜にて埋設され、ゲート電極１２が形成される。尚、ゲート酸化膜１０は、例えば、シリコン酸化膜から形成され、絶縁スペーサー１１は、例えば、シリコン酸化膜等の絶縁膜から形成される。

Ｐ型の拡散層１３が、トレンチ９の底面下方にＰ型の拡散層７と重畳して形成される。そして、Ｐ型の拡散層１３は、少なくとも絶縁スペーサー１１の開口領域下方に配置され、Ｎ−ＭＯＳ１のチャネル領域に配置される。

Ｎ型の拡散層１４が、Ｐ型の拡散層７に形成され、Ｎ−ＭＯＳ１のソース領域として用いられる。Ｎ型の拡散層１４は、トレンチ９の側面とトレンチ９の底面の一部に沿って配置される。そして、Ｎ型の拡散層１４は、トレンチ９の底面側では、Ｐ型の拡散層１３と接合領域を形成する。

Ｎ型の拡散層１５が、Ｐ型の拡散層７に形成され、Ｎ−ＭＯＳ１のドレイン領域として用いられる。Ｎ型の拡散層１５は、トレンチ９の側面とトレンチ９の底面の一部に沿って配置される。そして、Ｎ型の拡散層１５は、トレンチ９の底面側では、Ｐ型の拡散層１３と接合領域を形成する。更に、Ｎ型の拡散層１６が、Ｎ型の拡散層１５と重畳して形成される。Ｎ型の拡散層１６は、Ｎ−ＭＯＳ１のドレイン導出領域として用いられる。そして、トレンチ９のコーナー部周囲には、低濃度であるＮ型の拡散層１５が配置されることで電界集中を緩和し、Ｎ−ＭＯＳ１の耐圧特性が向上される。また、ドレイン電極の周囲を低濃度層であるＮ型の拡散層１５にて囲む構造により、ドレイン電極とバックゲート領域間に発生する容量が低減され、更なるＮ−ＭＯＳ１の高速動作が可能となる。

Ｎ型の拡散層１７が、Ｐ型の拡散層７の周囲に位置するエピタキシャル層３に形成される。Ｎ型の拡散層１７には、ソース電位が印加される。この構造により、寄生Ｔｒ１の各領域には、実質、同電位が印加され、寄生Ｔｒ１動作が抑止され易い構造となる。

図１（Ｂ）に示す如く、Ｎ−ＭＯＳ１では、ゲート電極１２にゲート電位が印加されることで、トレンチ９の底面下方のＰ型の拡散層１３表面に反転層が形成され、点線で示すように電流Ｉ１が流れる。そして、Ｎ−ＭＯＳ１では、以下に説明する構造により、スイッチング素子としての高速動作が可能となる。

先ず、絶縁スペーサー１１が、トレンチ９の側面に沿って一環状に配置される。そして、トレンチ９の周囲には、ソース領域としてのＮ型の拡散層１４、チャネル領域としてのＰ型の拡散層１３、ドレイン領域としてのＮ型の拡散層１５及びバックゲート領域としてのＰ型の拡散層７が配置される。この構造により、ゲート電極１２の周囲にはゲート容量Ｃが発生する。このとき、ゲート容量Ｃは、主に、絶縁スペーサー１１の配置領域でのゲート容量Ｃ１とゲート酸化膜１０のみの配置領域でのゲート容量Ｃ２に大別される。絶縁スペーサー１１の配置領域では、絶縁層が絶縁スペーサー１１とゲート酸化膜１０とを合わせた膜厚となり、そのゲート容量Ｃ１が、ゲート容量Ｃ２よりも大幅に低減される。更に、絶縁スペーサー１１がトレンチ９内に一環状に配置され、ゲート容量Ｃ１となる領域が増大することで、全体としてのゲート容量Ｃも大幅に低減される。

次に、絶縁スペーサー１１がトレンチ９内に形成されることで、ゲート領域の小型化が図られ、Ｎ−ＭＯＳ１の高集積化が実現される。そして、その高集積化により、一定領域へ形成されるＮ−ＭＯＳ１数が増大し、Ｎ−ＭＯＳ１のオン抵抗値が低減される。

次に、絶縁スペーサー１１を利用してＰ型の拡散層１３を形成することで、Ｎ−ＭＯＳ１のチャネル長Ｌ１を短くでき、チャネル領域での濃度調整が可能となる。Ｐ型の拡散層１３は、絶縁スペーサー１１が形成された後、絶縁スペーサー１１をマスクの一部として用いて形成される。その結果、Ｐ型の拡散層１３は、絶縁スペーサー１１に対してマスクずれ幅を考慮する必要がない。そして、Ｐ型の拡散層１３とＮ型の拡散層１４、１５との重畳領域は、その濃度差により、Ｎ型の拡散層１４、１５となることで、チャネル長Ｌ１を短くすることができる。また、Ｐ型の拡散層１３が、Ｎ型の拡散層１４、１５とＰＮ接合領域を形成し、電流Ｉ１の電流経路での抵抗値が低減される。

その結果、Ｎ−ＭＯＳ１はトレンチ型として構成され、ゲート容量Ｃが低減し、低抵抗値の短チャネル化が実現され、オン動作時の高速動作が実現される。

更に、Ｎ−ＭＯＳ１では、点線で示すように、電流Ｉ１が、エピタキシャル層３の深部側を流れる。ここで、熱伝導率は、シリコン（エピタキシャル層）の方が絶縁層（シリコン酸化膜等）よりも優れている。そのため、エピタキシャル層３の深部側は、エピタキシャル層３の表面側よりも放熱性の優れた領域となり、Ｎ−ＭＯＳ１は、電流Ｉ１に対して放熱性に優れた素子となる。また、Ｎ−ＭＯＳ１では、電流Ｉ１がエピタキシャル層３の深部側を流れることで、電流密度も低下し、電流Ｉ１による発熱も抑制される。更に、Ｎ−ＭＯＳ１にＥＳＤサージ等の過電圧が印加され、ブレークダウン電流が発生した場合にも、同様に、その電流経路がエピタキシャル層３の深部側となることで、熱破壊され難い構造となる。

尚、本実施の形態では、Ｎ−ＭＯＳ１について説明するが、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと呼ぶ。）においても、トレンチ内に絶縁スペーサーを形成し、その絶縁スペーサーに対応したチャネル領域用の拡散層を形成することで、同様な効果を得ることができる。

また、絶縁スペーサー１１が、トレンチ９の開口形状に対して一環状に形成される場合について説明したがこの場合に限定するものではない。絶縁スペーサー１１は、少なくともソース領域としてのＮ型の拡散層１４とドレイン領域としてのＮ型の拡散層１５が配置された領域に対して形成されていればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図２〜図７を参照し、詳細に説明する。図２〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図１に示したＮチャネル型ＭＯＳトランジスタ１（以下、Ｎ−ＭＯＳ１と呼ぶ。）にて説明した各構成要素と同じ構成要素には同じ符番を付している。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板２を準備し、基板２上にＮ型のエピタキシャル層３を形成する。そして、基板２とエピタキシャル層３には、分離領域４を構成するＰ型の埋込層４Ａ、Ｎ型の埋込層５及びＰ型の埋込層６を形成する。また、エピタキシャル層３には、分離領域４を構成するＰ型の拡散層４Ｂを形成する。尚、エピタキシャル層３の所望の領域には、ＬＯＣＯＳ酸化膜２１を形成する。また、Ｎ型の埋込層５を形成する不純物としてアンチモン（Ｓｂ）を用い、Ｐ型の埋込層６を形成する不純物としてホウ素（Ｂ）を用いる。そして、両不純物の拡散係数の違いにより、Ｐ型の埋込層６は、少なくともＮ型の埋込層５上面から導出する。

次に、図３に示す如く、エピタキシャル層３にＮ−ＭＯＳ１のバックゲート領域となるＰ型の拡散層７を形成する。Ｐ型の拡散層７は、Ｐ型の埋込層６と連結する。そして、Ｐ型の拡散層７に重畳するように、Ｎ−ＭＯＳ１のソース領域となるＮ型の拡散層１４及びドレイン領域となるＮ型の拡散層１５を形成する。このとき、Ｎ型の拡散層１４、１５間の離間距離Ｗ１が、絶縁スペーサー１１（図４参照）間の離間距離Ｗ２（図４参照）よりも狭くなり、Ｎ型の拡散層１４、１５の一部が絶縁スペーサー１１の開口領域に位置するように形成する。尚、Ｎ型の拡散層１４は、リン（Ｐ）またはヒ素（Ａｓ）を用いて形成され、その表面の不純物濃度が、例えば、１．０×１０^１７〜１．０×１０^２０（／ｃｍ^２）となるように形成される。また、Ｎ型の拡散層１５は、リン（Ｐ）を用いて形成され、その表面の不純物濃度が、例えば、１．０×１０^１５〜１．０×１０^１８（／ｃｍ^２）となるように形成される。

次に、図４に示す如く、エピタキシャル層３の表面から、例えば、ドライエッチングによりトレンチ９を形成する。トレンチ９は、Ｐ型の拡散層７の形成領域に、Ｐ型の拡散層７を貫通しない深さにて形成される。また、トレンチ９は、その側面に沿ってＮ型の拡散層１４、１５が配置されるように、Ｎ型の拡散層１４、１５を貫通しない深さにて形成される。次に、トレンチ９内をダミー酸化し、エッチングダメージを除去した後、エピタキシャル層３上にゲート酸化膜１０として用いるシリコン酸化膜を形成する。そして、トレンチ９の側面及び底面は、ゲート酸化膜１０にて全面被覆される。その後、トレンチ９内を埋設するようにエピタキシャル層３上から、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を堆積する。そして、シリコン酸化膜をエッチバックすることで、トレンチ９内に絶縁スペーサー１１が形成される。絶縁スペーサー１１は、トレンチ９の側面に沿って一環状に配置され、その中央領域は開口される。尚、トレンチ９の深さは、例えば、０．１〜０．５μｍであり、絶縁スペーサー１１の幅も、例えば、０．１〜０．５μｍである。また、ゲート酸化膜１０の膜厚は、例えば、１７０Å以下である。

次に、図５に示す如く、エピタキシャル層３上にフォトレジスト２２を形成し、トレンチ９の形成領域上が開口されるように、フォトレジスト２２に開口部を形成する。そして、絶縁スペーサー１１をマスクの一部として用い、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１０〜１００（ｋｅＶ）、導入量１．０×１０^１１〜１．０×１０^１３（／ｃｍ^２）でイオン注入する。上述したように、Ｗ１＜Ｗ２の関係を満たすことで、絶縁スペーサー１１の開口領域には、Ｎ型の拡散層１４、１５の一部が配置される。この製造方法により、Ｐ型の拡散層１３は、Ｎ型の拡散層１４、１５とその一部が重畳するようにイオン注入される。そして、Ｐ型の拡散層１３とＮ型の拡散層１４、１５との重畳領域は、その濃度差によりＮ型の拡散層１４、１５となることで、Ｐ型の拡散層１３は絶縁スペーサー１１の開口領域内下方に配置される。

次に、図６に示す如く、フォトレジスト２２（図５参照）を除去した後、トレンチ９内を埋設するように、エピタキシャル層３上から、例えば、ＣＶＤ法により多結晶シリコン膜を堆積する。その後、多結晶シリコン膜とゲート酸化膜１０とを選択的に除去し、ゲート電極１２を形成する。

最後に、図７に示す如く、エピタキシャル層３にＮ型の拡散層１７を形成した後、エピタキシャル層３上に絶縁層２３を形成する。絶縁層２３は、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が積層され、構成される。そして、絶縁層２３にコンタクトホール２４〜２６を形成し、コンタクトホール２４〜２６を介して電極２７、ソース電極２８、ドレイン電極２９を形成する。電極２７とソース電極２８には、同電位が印加される。

尚、本実施の形態では、ソース領域としてのＮ型の拡散層１４とドレイン領域としてのＮ型の拡散層１５とを形成した後にトレンチ９を形成する場合について説明したが、この場合に限定するものではない。Ｎ型の拡散層１４、１５は、少なくともトレンチ９の側面及び底面の一部に沿って形成されていればよく、トレンチ９を形成した後にＮ型の拡散層１４、１５を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

１ Ｎチャネル型ＭＯＳトランジスタ
９ トレンチ
１１ 絶縁スペーサー
１２ ゲート電極
１３ Ｐ型の拡散層

Claims (6)

1. 半導体層と、
   前記半導体層に形成されたバックゲート拡散層と、
   前記半導体層に形成されたソース拡散層及びドレイン拡散層と、
   前記半導体層に形成されたトレンチと、
   前記トレンチに形成されたゲート酸化膜と、
   前記トレンチに形成された絶縁スペーサーと、
   前記トレンチに形成されたゲート電極とを有し、
   前記ゲート電極と前記ソース拡散層及び前記ドレイン拡散層との間には、少なくとも前記絶縁スペーサーが配置され、前記絶縁スペーサーの開口領域下方には前記バックゲート拡散層が配置されることを特徴とする半導体装置。
2. 前記絶縁スペーサーの開口領域下方には、前記バックゲート拡散層に重畳してチャネル拡散層が配置されることを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁スペーサーは、前記トレンチの側面に沿って一環状に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記トレンチ底面では、前記ソース拡散層及びドレイン拡散層と前記チャネル拡散層とが接合していることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 半導体層にドレイン拡散層、バックゲート拡散層及びソース拡散層を形成し、前記半導体層にトレンチを形成し、前記トレンチにゲート酸化膜及びゲート電極を形成する半導体装置の製造方法において、
   前記トレンチの深さを前記バックゲート拡散層、前記ドレイン拡散層及び前記ソース拡散層の拡散深さよりも浅く形成し、前記トレンチの側面に沿って絶縁スペーサーを形成することを特徴とする半導体装置の製造方法。
6. 前記絶縁スペーサーを一環状に形成した後、前記絶縁スペーサーをマスクとして用い、前記絶縁スペーサーの開口領域下方にチャネル拡散層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。

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