KR100250488B1 - 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워모스페트의 제조 방법 - Google Patents
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Abstract
본 발명은 스마트 전력 집적회로(Smart Power IC)에 관한 것으로서, 특히 고속 하드 디스크 드라이버(HDD)등 고성능 컴퓨터 시스템의 핵심기술인 고속-고내압-고신뢰성 특성에 부합하기위한 최적화 바이폴라-래터럴파워 모스페트(Bi-LDMOSFET) 에 관한 것이다.
정보통신기술의 비약적인 발전추세에 따라 디지털 이동통신, 가전제품을 비롯한 전자산업, 고성능 컴퓨터 시스템(고속 HDD 드라이버), 자동차의 전자제어 시스템 등의 핵심 IC 기술로서, 초고속-고내압 특성이 요구되고 있다.
따라서 본 발명은 초고속, 고주파, 고신뢰성, 저전력 특성을 만족시키는 SOI Bi-LDMOSFET의 제조 방법을 제시하기로 한다.
Description
본 발명은 스마트 전력 집적회로(Smart Power IC)에 관한 것으로서, 특히 고속 하드 디스크 드라이버(HDD)등 고성능 컴퓨터 시스템의 핵심기술인 고속-고내압-고신뢰성 특성에 부합하기위한 최적화 바이폴라-래터럴파워 모스페트(Bi-LDMOSFET) 에 관한 것이다.
정보통신기술의 비약적인 발전추세에 따라 디지털 이동통신, 가전제품을 비롯한 전자산업, 고성능 컴퓨터 시스템(고속 HDD 드라이버), 자동차의 전자제어 시스템 등의 핵심 IC 기술로서, 초고속-고내압 특성이 요구되고 있다. 이에 대한 일환으로 Bi-LDMOSFET 기술이 개발되었다.
도 1에 도시된 종래 단일 칩 화된 Bi-LDMOSFET 기술은 일반적인 소자격리 및 LDMOSFET 기술을 채택하고 있으며, 고속 스윗칭 특성을 갖는 Bipolar 소자구조 역시 약 5-10 GHz 내외의 특성을 보이는 일반적인 폴리실리콘-자기정렬(polysilicon-
self align: PSA)트랜지스터를 내장하고 있다. 그러나 서브마이크론 급에서는 고내압 특성을 만족시키기가 어려우며, 바이폴라 소자특성 역시 20GHz 이상의 초고속 스윗칭 특성을 구현하기가 어렵다.
따라서, 본 발명은 상술한 종래의 기판기술 및 SOI Bi-LDMOSFET 기술을 한 단계 수준을 향상(level-up)시켜, 서브마이크론 급에서도 고내압 특성을 갖는 등 고내압/초고속/저전력/고신뢰성/저열화 첨단 지능형 소자를 구현하는데 그 목적이 있다.
상술한 소자를 구현하기 위해 사용되는 본 발명의 주요 기술은 다음과 같다.
가. SOI 전력 MOS 구조에서 드레인 전계를 효과적으로 분산시킴으로써, 저열화/고내압 특성을 구현하기 위한 개방형 드레인 SOI LDMOSFET 기술.
나. 선택적 SIMOX 기술.
다. 고속 스윗칭 특성을 위한 1㎛ 에피(Epi) 기술.
라. 집적도 향상을 위한 트랜치(Trench) 격리기술.
마. 비활성 베이스 영역의 최소화를 위한 질화막 자기정렬(self-aligned) 바이폴라 소자 형성기술.
상술한 목적을 달성하기 위한 본 발명은 실리콘 웨이퍼 상에 에피층을 형성한 후, 선택적인 SOI 공정을 실시하여 SOI 구조 및 p-웰을 형성하는 단계와, 소자격리를 위한 상기 SOI 구조의 기판에 트랜치 격리공정을 실시하고, 저열화/고내압 특성구현을 위한 개방형 드레인을 형성하는 단계와, 상기 전체 구조상에 게이트 산화막을 성장하고, 형성될 래터널파워 모스페트의 문턱전압 조절을 위해 마스크를 이용한 이온주입을 실시하는 단계와, 마스크를 이용한 이온주입을 통해 바이폴라 형성 영역의 활성 베이스 영역을 형성하고, 게이트 및 에미터 전극을 형성하는 단계와, 소스-드레인 및 에미터-베이스를 격리시키기 위한 측면 산화막 형성 공정 및 최소화된 비활성 베이스 영역을 구현하기 위한 질화막을 증착하는 단계와, 비활성 베이스 영역을 형성하기 위해 래터널파워 모스페트 전면과 바이폴라 에미터 측면 및 콜렉터 영역에만 상기 질화막이 잔류하도록 상기 질화막을 마스크를 이용한 건식식각 후, 선택적 열적 산화막 격리 공정을 실시하는 단계와, 상기 에미터의 잔류된 측면 질화막에 의해 정의된 비활성 베이스 영역구현을 위해 상기 질화막을 습식식각한 후, 연속된 마스크를 이용한 이온주입을 통해 콜렉터 및 소오스 영역을 형성하는 단계와, 다결정 실리콘의 증착 및 이온주입 후, 베이스 영역의 다결정 실리콘만 잔류하도록 마스크를 이용한 건식식각을 실시한 다음에 열처리를 실시하고, 상기 전체 구조상에 산화막을 증착후 마스크를 이용한 식각으로 소오스/게이트/드레인/에미터/베이스/콜렉터 영역을 개방한 후, 금속 접점을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 Bi-LDMOSFET의 단면도.
도 2(a) 내지 2(i)는 본 발명에 따른 Bi-LDMOSFET의 제조 방법을 나타낸 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 실리콘 웨이퍼 기판 14 : 제 2 질화막
2 : n-에피층 15 : 측면 산화막
3 : p-웰(well) 16 : 선택적 열산화막
4 : SOI 산화막 17 : 콜렉터 영역
5 : 개방형 드레인 영역 18 : 드레인 영역
6 : 트랜치 측면 산화막 19 : p+ integral diode
7 : 트랜치 다결정 실리콘 20 : p+ 다결정 실리콘
8 : 필드 산화막 21 : 보호 산화막
9 : 게이트 산화막 22 : 소스 전극
10 : n+ 다결정 실리콘 23 : 드레인 전극
11 : LPCVD 산화막 24 : 베이스 전극
12 : 제 1 질화막 25 : 콜렉터 전극
13 : 활성 베이스 영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a)는 선택적 SOI p-웰 공정을 실시한 것으로서, 에피층 형성(2) 및 p-웰 형성공정(3)을 나타낸 단면도이다.
p형 실리콘 웨이퍼(1) 표면상에 1 x 1016cm-3의 도핑 농도를 갖는 0.5 ㎛ n-에피를 형성한 후, 선택적 마스크 작업을 통하여 산소(O2)를 이온 주입하는 사이목스(SIMOX) 공정을 실시하여 약 0.3 ㎛ 두께의 선택적인 SOI(4)구조를 형성한다. 그 후, 다시 1 x 1016cm-3의 도핑 농도를 갖는 0.7㎛ n-에피를 형성시켜 전체 1.0㎛ 두께의 n-에피층(2)을 성장한다. 그 다음 LDMOSFET의 p-웰(3)을 형성을 하기 위하여 붕소(boron)를 5 x 1012cm-2, 에너지 50keV로 이온 주입한다.
도 2(b)는 트랜치 격리공정 및 저열화/고내압 특성구현을 위한 개방형 드레인 형성공정을 나타낸 단면도이다.
소자격리를 위해서 500Å 두께의 제 1 산화막, 2000Å 두께의 제 1 질화막, 1㎛ 두께의 제 2 산화막을 마스크 층으로 사용하여 실리콘 웨이퍼를 SOI 산화막층(4)까지 수직 트랜치를 건식 식각 방법으로 식각한 후 습식산화(wet oxidation)를 수행한다. 이어서 수직 트랜치에 4000Å 두께의 TEOS 산화막을 저압 화학증착법(LPCVD)으로 적층하고, 상기 TEOS 산화막 상에 다시 9000Å의 다결정실리콘(7)을 적층한다. 다음은 트랜치 부분을 제외한 다른 부분에 있는 다결정실리콘을 제거하기 위하여는 제 1 질화막이 노출될 때까지 다결정실리콘과 제 2 산화막을 래핑(lapping) 방법으로 제거한다. 래핑에 의해 손상된 제 1 질화막은 습식식각으로 제거하고, 다시 LPCVD 방법으로 1200Å 두께의 제 2 질화막을 적층한다. 그 후, 활성영역을 마스크 작업한 다음, 건식식각 방법으로 질화막을 식각한다. 이어서 필드 영역의 전도 (inversion) 방지를 위해 붕소를 약 4 x 1014cm-2정도로 이온 주입한 후, 7500Å 두께의 필드(field) 산화막(8)을 열산화 방법으로 성장시켜 소자격리를 완료한다. 그 다음은 마스크 작업을 통하여 개방형 드레인 형성(5)을 위하여 인(phosphorus)을 약 1 x 1013cm-2에너지 100keV로 이온 주입한 후 1000℃에서 90분간 열처리한다.
도 2(c)는 LDMOSFET의 게이트막 형성 및 문턱전압(VT) 조절 공정을 나타낸 단면도로서, 1000℃에서 150Å의 양질의 게이트 산화막(9)을 실리콘 전면에 성장시키고 LDMOSFET의 문턱전압 조절을 위하여 마스크 작업한 후 붕소를 이온 주입한다.
도 2(d)는 베이스 형성 및 다층 적층 공정을 나타낸 단면도로서, 바이폴라의 활성 베이스 영역 및 게이트, 에미터 전극 형성을 위한 적층 공정을 나타낸 것이다.
마스크 작업을 통하여 붕소를 약 5 x 1013cm-2, 30keV로 이온 주입하여 활성 베이스 영역(13)을 형성한다. 그 다음 LDMOSFET 영역을 게이트 산화막(9)만 남도록 마스크 작업을 통하여 습식 식각한 후, 3300Å의 다결정 실리콘(10) 상에 비소가 1 x 1016cm-2, 80keV의 조건으로 이온 주입한 후, LPCVD 방법으로 4000Å의 산화막(11)을 형성한다. 아울러 2000Å의 제 1 질화막(12)도 연속적으로 도포한다.
도 2(e)는 게이트 및 에미터 전극 형성을 나타낸 단면도로서, 마스크 작업을 통하여 제 1 질화막(12), 산화막(11) 및 다결정 실리콘막(10)을 순서대로 건식식각한 것을 나타낸 것이다.
도 2(f)는 측면 산화막 형성 및 제 2 질화막 도포공정을 나타낸 단면도로서, 소오스-드레인 및 에미터-베이스를 격리시키기 위한 측면 산화막 공정 및 최소화된 비활성 베이스 영역을 구현하기 위한 질화막 형성 공정을 나타낸 것이다.
3300Å의 산화막(15)을 LPCVD방법으로 도포한 후, 건식식각하여 측면 산화막(15)을 형성한다. 그 다음 3000Å의 제 2 질화막(14)을 웨이퍼 전면에 도포한 후 바이폴라의 베이스 영역만 열리게 마스킹 작업을 수행한다.
도 2(g)는 비활성 베이스 영역 형성 및 선택적 열적 산화막 격리공정을 나타낸 단면도로서, 비활성 베이스 영역 형성과정을 나타낸 것이다.
상술한 바와 같이 마스킹 작업을 통해 질화막을 건식식각함으로써, LDMOSFET 전면과 바이폴라 에미터 부분의 측면, 그리고 콜렉터 영역에만 질화막이 남도록 한다. 그 다음, 실리콘을 약 1000∼2000Å 정도로 건식식각한 후, 950℃에서 약 1시간동안 습식 산화(16)공정을 수행한다.
도 2(h)는 비활성 베이스 영역 정의 및 콜렉터(17), 소스(18), LDMOSFET-p+(19) 형성공정을 나타낸 단면도로서, 측면 질화막 두께에 의하여 정의되는 p+-비활성 베이스영역 및 콜렉터, LDMOSFET 소스 형성공정을 나타낸다.
비활성 베이스 영역구현을 위하여 3000Å정도의 질화막을 H3PO4조건에서 습식식각한다. 그 다음 마스킹 작업을 통하여 비소(Arsenic)를 8 x 1015cm-2, 50keV로 이온 주입한다. 다시 패턴 작업을 수행하여 붕소를 4 x 1015cm-2, 50keV로 이온 주입한다.
도 2(i)는 베이스 전극 및 금속 접점 형성을 나타낸 단면도로서, 베이스 전극 및 최종 접점 형성과정을 나타낸 것이다.
다결정 실리콘(20)을 3800Å 정도로 도포한 후 붕소를 8 x 1015cm-2, 80keV의 조건으로 이온 주입하다. 그 다음 패턴 형성작업을 통하여 베이스 부분만 남기고 건식식각한 후, 950℃에서 60분간 최종 열처리과정을 진행한다. 8000Å의 산화막(21)을 도포한 후, 마스크 작업을 통하여 소오스(22)/게이트/드레인(23)/에미터/베이스(24)/콜렉터(25) 영역을 개방한 다음에 10000Å의 1% Si-Al(26)을 증착하여 접점을 형성한다.
상술한 바와 같이 본 발명에서는 종래의 Bi-LDMOSFET에 비하여 개방형 드레인 SOI LDMOSFET 구조 및 질화막 자기정렬에 의한 최소화된 비활성 베이스 영역을 갖는 개선된 고내압/저열화/저전력/초고속 소자 구조를 제안한다. 따라서, 고내압 인가시, 야기되는 열효과(thermal effect) 등을 효과적으로 차단시킬 수 있으며, 동시에 접합용량 감소 등에 의한 초고속 바이폴라 특성을 만족시킬 수 있는 탁월한 효과가 있다. 또한, 향후 고속 HDD 드라이버, 초고속 A/D 변환기, 정보통신 시스템 등과 같은 고성능/다기능화 특성이 요구되는 시스템에 다양하게 사용될 수 있다.
Claims (4)
- 실리콘 웨이퍼 상에 에피층을 형성한 후, 선택적인 SOI 공정을 실시하여 SOI 구조 및 p-웰을 형성하는 단계와,소자격리를 위한 상기 SOI 구조의 기판에 트랜치 격리공정을 실시하고, 저열화/고내압 특성구현을 위한 개방형 드레인을 형성하는 단계와,상기 전체 구조상에 게이트 산화막을 성장하고, 형성될 래터널파워 모스페트의 문턱전압 조절을 위해 마스크를 이용한 이온주입을 실시하는 단계와,마스크를 이용한 이온주입을 통해 바이폴라 형성 영역의 활성 베이스 영역을 형성하고, 게이트 및 에미터 전극을 형성하는 단계와,소오스-드레인 및 에미터-베이스를 격리시키기 위한 측면 산화막 형성 공정 및 최소화된 비활성 베이스 영역을 구현하기 위한 질화막을 증착하는 단계와,비활성 베이스 영역을 형성하기 위해 래터널파워 모스페트 전면과 바이폴라 에미터 측면 및 콜렉터 영역에만 상기 질화막이 잔류하도록 상기 질화막을 마스크를 이용한 건식식각 후, 선택적 열적 산화막 격리 공정을 실시하는 단계와,상기 에미터의 잔류된 측면 질화막에 의해 정의된 비활성 베이스 영역구현을 위해 상기 질화막을 습식식각한 후, 연속된 마스크를 이용한 이온주입을 통해 콜렉터 및 소오스 영역을 형성하는 단계와,다결정 실리콘의 증착 및 이온주입 후, 베이스 영역의 다결정 실리콘만 잔류하도록 마스크를 이용한 건식식각을 실시한 다음에 열처리를 실시하고, 상기 전체 구조상에 산화막을 증착 후 마스크를 이용한 식각으로 소오스/게이트/드레인/에미터/베이스/콜렉터 영역을 개방한 후, 금속 접점을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워 모스페트의 제조 방법.
- 제 1 항에 있어서, 상기 실리콘 웨이퍼 상에 에피층을 성장한 후, 선택적인 SOI 공정을 실시하여 SOI 구조 및 p-웰을 형성하는 단계는실리콘 웨이퍼 표면상에 제 1 에피층을 성장한 후, 선택적 마스크 작업을 통한 이온주입으로 선택적인 SOI 구조를 형성한 다음에 제 2 에피층을 성장하여 제 3 에피층을 형성하고, 선택된 부분의 이온주입을 통해 래터널파워 모스페트 형성영역의 p-웰을 형성하는 단계로 이루어진 것을 특징으로 하는 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워 모스페트의 제조 방법.
- 제 1 항에 있어서, 상기 소자격리를 위한 상기 SOI 구조의 기판에 트랜치 격리공정을 실시하고, 저열화/고내압 특성구현을 위한 개방형 드레인을 형성하는 단계는소자격리를 위해서 제 1 산화막, 제 1 질화막 및 제 2 산화막을 증착하여 마스크 층으로 사용하고, 상기 실리콘 웨이퍼의 수직 트랜치를 SOI층까지 건식 식각한 후 습식산화를 수행하는 단계와,상기 수직 트랜치에 저압 화학 증착법을 통해 TEOS 산화막을 증착하고, 상기 TEOS 산화막 상에 다결정 실리콘을 적층한 후, 상기 제 1 질화막이 노출되도록 래핑 방법을 통해 다결정실리콘 및 제 2 산화막을 제거하는 단계와,상기 래핑에 의해 손상된 제 1 질화막을 습식식각으로 제거하고, 저압 화학 증착법을 통해 제 2 질화막을 증착한 후, 활성영역을 마스크 작업한 다음, 건식식각을 통해 상기 제 2 질화막을 식각하는 단계와,필드 영역의 전도 방지를 위한 이온 주입한 후, 열산화 방법을 통해 산화막을 성장시켜 소자격리를 완료하는 단계와,마스크를 이용한 이온주입 및 열처리를 이용하여 개방형 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워 모스페트의 제조 방법.
- 제 1 항에 있어서, 상기 마스크를 이용한 이온주입을 통해 바이폴라 형성 영역의 활성 베이스 영역을 형성하고, 게이트 및 에미터 전극을 형성하는 단계는마스크를 이용한 이온주입을 통해 바이폴라 형성 영역의 활성 베이스 영역을 형성하고, 래터널파워 모스페트 영역을 게이트 막만 잔류하도록 마스크를 이용한 건식식각 후, 다결정 실리콘의 이온주입 및 저압 화학 증착법을 통해 제 3 질화막을 증착하는 단계와,상기 증착된 질화막, 산화막 및 다결정실리콘 막에 마스크를 이용한 건식식각을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워 모스페트의 제조 방법.
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