TWI611557B - 半導體裝置 - Google Patents

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Abstract

本發明提出一種具有新穎結構的半導體裝置。半導體裝置包括一第一p型電晶體、一第二n型電晶體、一第三電晶體、及一第四電晶體。第三電晶體之源極和汲極之其一者係連接供應第一電位之佈線，且另一者係連接第一電晶體之源極和汲極之其一者。第二電晶體之源極和汲極之其一者係連接第一電晶體之源極和汲極之另一者，且另一者係連接第四電晶體之源極和汲極之其一者。第四電晶體之源極和汲極之另一者係連接一供應低於第一電位之第二電位的佈線。在第三電晶體和第四電晶體之通道形成區中係使用一氧化物半導體材料。

Description

半導體裝置
本發明係關於一種半導體裝置。本發明特別是關於一種包括一反向器電路的半導體裝置。本發明亦關於一種包括半導體裝置的電子裝置。
近幾年來，具有低功率耗損的半導體裝置已開始用來作為電子裝置中的元件，以降低電子裝置的功率耗損。電子裝置包括如CPU、介面電路、及記憶體元件之各種電路。這些電路係由輸入電路、輸出電路、或輸入/輸出電路所連接。
係使用緩衝器電路或三態反向器(亦稱為「tri-state inverter」)電路來作為輸入電路、輸出電路、及輸入/輸出電路。在三態反向器電路中，將輸出設為以下三種狀態：「高(HI)」、「低(LO)」、及「高阻抗(HIZ)」。
三態反向器電路的「高」表示輸出端的電位係設為電源電壓端的最高電位；三態反向器電路的「低」表示輸出端的電位係設為最低電位；而三態反向器電路的「高阻抗」表示輸出端係設在浮置狀態中。
包括在三態反向器中的電晶體各具有洩漏電流，以致於即便不選擇電晶體，仍會發生電荷洩漏或電荷內流。因此，即便三態反向器被帶進高阻抗狀態中，洩漏電流仍會 通過包括在三態反向器中的電晶體流到輸出端，而導致不能充分地降低功率耗損。此外，會發生電壓下降，而造成故障。
專利文件1揭露一種使用三態反向器的正反器電路，其中將具有高臨界電壓的電晶體及具有低臨界電壓的電晶體一起設置，以在正反器電路不運作時降低洩漏電流。
然而，在專利文件1中，考慮到具有高臨界電壓的電晶體而需要高電源電壓，以使具有高臨界電壓的電晶體能安全運作。再者，每個電晶體皆被視為是一種使用矽材料形成的電晶體，即便關閉電晶體，洩漏電流在電晶體中仍會持續流動。因此，不能達到充分地降低功率耗損。
〔參考〕
〔專利文件1〕日本已公開專利申請書第2001-223563號
鑒於上述問題，所揭露發明的一實施例之一目標在於提出一種半導體裝置，其中可抑制高阻抗之洩漏電流以降低功率耗損。
所揭露發明的一實施例之另一目標在於提出一種半導體裝置，其中可抑制電路體積增加並且可抑制洩漏電流。
所揭露發明的一實施例之另一目標在於提出一種半導體裝置，其中可縮小電路並且可抑制洩漏電流。
在所揭露發明中，半導體裝置係使用純度化的氧化物 半導體形成。使用純度化的氧化物半導體形成的電晶體具有極小的洩漏電流；藉此，可降低功率耗損。此外，可防止半導體裝置在高阻抗時由於洩漏電流而導致故障。
所揭露發明的一實施例係一種半導體裝置，包括一第一p型電晶體、一第二n型電晶體、一第三電晶體、及一第四電晶體。第一電晶體之閘極係電性連接第二電晶體之閘極。第一電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之其一者。第三電晶體之源極和汲極之其一者係電性連接第一電晶體之源極和汲極之另一者。 第三電晶體之源極和汲極之另一者係電性連接一高電位佈線。第三電晶體之閘極係電性連接第四電晶體之閘極。第四電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之另一者。第四電晶體之源極和汲極之另一者係電性連接一低電位佈線。第三電晶體和第四電晶體的通道形成區各係使用氧化物半導體材料形成。
在上述結構中，第三電晶體和第四電晶體可設置在第一電晶體和第二電晶體上。
所揭露發明的另一實施例係一種半導體裝置，包括一第一p型電晶體、一第二n型電晶體、一第三電晶體、一第四電晶體、一第五電晶體、及一電容器。第一電晶體之閘極係電性連接第二電晶體之閘極。第一電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之其一者。第三電晶體之源極和汲極之其一者係電性連接第一電晶體之源極和汲極之另一者。第三電晶體之源極和汲極之 另一者係電性連接一高電位佈線。第三電晶體之閘極係電性連接電容器之第一端和第五電晶體之源極和汲極之其一者。第四電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之另一者。第四電晶體之源極和汲極之另一者係電性連接一低電位佈線。第四電晶體之閘極係電性連接電容器之第二端及一第一佈線。第五電晶體之源極和汲極之另一者係電性連接高電位佈線。第五電晶體之閘極係電性連接一第二佈線。至少在第三電晶體、第四電晶體、及第五電晶體中使用氧化物半導體。
所揭露發明的另一實施例係一種半導體裝置，包括一第一p型電晶體、一第二n型電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、及一電容器。第一電晶體之閘極係電性連接第二電晶體之閘極。第一電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之其一者。第三電晶體之源極和汲極之其一者係電性連接第一電晶體之源極和汲極之另一者。第三電晶體之源極和汲極之另一者係電性連接一高電位佈線。第三電晶體之閘極係電性連接電容器之第一端、第五電晶體之源極和汲極之其一者、及第六電晶體之源極和汲極之其一者。第四電晶體之源極和汲極之其一者係電性連接第二電晶體之源極和汲極之另一者。第四電晶體之源極和汲極之另一者係電性連接一低電位佈線。第四電晶體之閘極係電性連接電容器之第二端及一第一佈線。第五電晶體之源極和汲極之另一者係電性連接高電位佈線。第五電晶體之閘 極係電性連接一第二佈線。第六電晶體之源極和汲極之另一者係電性連接一低電位佈線。第六電晶體之閘極係電性連接一第三佈線。至少在第三電晶體、第四電晶體、第五電晶體、及第六電晶體中使用氧化物半導體。
在上述結構中，第三電晶體和第四電晶體可設置在第一電晶體和第二電晶體上。此外，電容器可設置在第三電晶體和第四電晶體上。
在上述結構中，除了氧化物半導體以外的材料可使用在除了包括氧化物半導體以外的電晶體之電晶體中。
在本說明書中，「半導體裝置」通常係指一種可利用半導體特性來運作的裝置：光電裝置、液晶顯示裝置、發光裝置、半導體電路及電子裝置都包括在半導體裝置的範疇內。
例如，在使用相反極性的電晶體時或在電路操作中改變電流流向時，有時候可彼此替換「源極」和「汲極」的功能。因此，在本說明書中，「源極」和「汲極」之名稱能分別用來表示汲極和源極。
請注意在本說明中，「電性連接」包括透過一具有任何導電功能之物件來連接元件的情況。沒有特別限定「具有任何導電功能之物件」，只要電信號可在透過此物件連接之元件之間傳送及接收即可。
「具有任何導電功能之物件」的例子是如電晶體之開關元件、電阻器、電感器、電容器、及具有各種功能的元件，以及電極和線路。
在根據本發明的一實施例之半導體裝置中，氧化物半導體材料係使用在至少一個電晶體的通道形成區中。這使得有可能抑制洩漏電流並且達到降低半導體裝置的功率耗損。
在所揭露發明的一實施例中，額外設置一電壓施加單元給包括氧化物半導體的第一電晶體之閘極，其連接包括第一至第四電晶體之三態反向器的高電位佈線，如此可抑制第一電晶體之源極的電位從Vdd減少第一電晶體的臨界電壓。
在根據所揭露發明的一實施例中，氧化物半導體材料係使用在至少一個包括在三態反向器中的電晶體之通道形成區中。此外，藉由提供包括氧化物半導體的電晶體及包括除了氧化物半導體以外的材料之電晶體以便彼此重疊，可減少半導體裝置的體積。
將參考附圖來具體說明本發明之實施例的實例。在以下所述之結構中，藉由在不同的圖中使用相同的參考數字來表示相同部分或具有類似功能的部分，且將不重覆其說明。
本發明並不侷限以下說明，且本領域之熟知技藝者輕易了解到在不脫離本發明的宗旨及範圍下可以各種方式修改本發明的方式和細節。因此，本發明不應被解釋為受限於以下所述實施例的說明。
請注意為了容易理解，在有些例子中並未精確地表現每個在圖中所示之結構的位置、大小、範圍或之類。因此，所揭露發明並不一定受限於如圖中揭露的位置、大小、範圍或之類。
在本說明書中，使用如「第一」、「第二」、和「第三」之序數是為了避免元件之間的混淆，而此名稱不表示限制元件數字。
在本說明書中，在一些情況中使用「電壓」和「電位」作為同義詞。
(實施例1)
在本實施例中，將參考第1A和1B圖說明根據所揭露發明的一實施例之半導體裝置的結構。請注意在每個電路圖中，電晶體旁邊寫了「OS」以指出電晶體包括氧化物半導體。
第1A圖繪示本實施例之半導體裝置。半導體裝置100包括電晶體110、電晶體111、電晶體112、及電晶體113。電晶體110具有p型導電性，而電晶體111、電晶體112、和電晶體113具有n型導電性。本文所述之半導體裝置100亦稱為「三態反向器電路」、「三態反向器電路」、或「信號處理電路」。
電晶體110之閘極係電性連接電晶體111之閘極。電晶體110之源極和汲極之其一者係電性連接電晶體111之源極和汲極之其一者。
電晶體112之源極和汲極之其一者係電性連接電晶體110之源極和汲極之另一者。電晶體112之源極和汲極之另一者係電性連接一高電位佈線(第1A圖中的「Vdd」，亦稱為「高電位線」、「電源電壓線」、「電壓線」、「電源」、「電源線」、「Vdd」、「佈線」、「供應第一電位的佈線」、「具有供應第一電位之功能的佈線」等)。電晶體112之閘極係電性連接電晶體113之閘極。
電晶體113之源極和汲極之其一者係電性連接電晶體111之源極和汲極之另一者。電晶體113之源極和汲極之另一者係電性連接一低電位佈線(第1A圖中的Vss，亦稱為「低電位線」、「地線」、「GND」、「Vss」、「接地線」、「佈線」、「供應第二電位的佈線」、「具有供應第二電位之功能的佈線」、「供應低於第一電位之第二電位的佈線」、「具有供應低於第一電位之第二電位之功能的佈線」等)。低電位佈線係供應比供應至高電位佈線之電位低的電位的佈線且可接地。
佈線係電性連接電晶體112和電晶體113之閘極，且供應致能信號(EN)至佈線。
佈線係電性連接電晶體110和電晶體111之閘極，且供應輸入信號(IN)至佈線。電晶體110之源極和汲極之其一者和電晶體111之源極和汲極之其一者係電性連接輸出端116，以便輸出輸出信號。
當致能信號在「高」準位時，電晶體112和電晶體 113皆導通，且電晶體110和電晶體111可視為形成一通用反向器115。
第1B圖係為第1A圖之時序圖。
在輸出「高」信號至輸出端116的情況下，「高」信號係輸入作為致能信號以導通電晶體112和113。藉由輸入「低」信號作為輸入信號(IN)，會關閉電晶體111並導通電晶體110。由於電晶體110和112都處於傳導狀態，因此從Vdd供應「高」準位信號至輸出端116。
在輸出「低」信號至輸出端116的情況下，「高」信號係輸入作為致能信號以導通電晶體112和113。藉由輸入「高」信號作為輸入信號(IN)，會導通電晶體111並關閉電晶體110。由於電晶體111和113都處於傳導狀態，因此從Vss供應「低」準位信號至輸出端116。
在輸出被帶進高阻抗狀態的情況下，「低」信號係輸入作為致能信號以關閉電晶體112和113。藉此，阻止從Vdd供應電位至輸出端116且從Vss供應電位至輸出端116，以便將輸出帶進高阻抗狀態。
具有極小截止電流的電晶體係作為電晶體112和電晶體113。藉由在電晶體中使用氧化物半導體，電晶體可具有小截止電流。包括氧化物半導體的電晶體可具有比包括具有結晶性的矽之電晶體小很多的截止電流。在室溫(25℃)下，電晶體112和113的每單位通道寬度(1μm)之截止電流可小於或等於100zA(安培)，最好是小於或等於10zA，更好是小於或等於1zA(1×10-21A)。這裡，在 致能信號在「低」準位且輸出在高阻抗狀態的情況下，可阻止從高電位佈線和低電位佈線通過電晶體110和電晶體111供應電位至輸出端116，使得有可能防止洩漏電流產生。藉此，可降低半導體裝置之功率耗損。請注意電晶體112和電晶體113係增強模式型(常閉型)的n通道電晶體。
請注意在以上結構中，佈線之間的連接可使用MEMS開關取代電晶體來不實體連接，以致於可防止來自電源電位的洩漏電流。
在第1A圖中，電晶體110和111各可以是一種在使用除了氧化物半導體以外的半導體形成的層或基板中形成通道區的電晶體。例如，電晶體110和111各可以是一種在矽層或矽基板中形成通道區的電晶體。
電晶體110亦可使用如同電晶體112和113之例子中的氧化物半導體材料形成。電晶體111亦可使用如同電晶體112和113之例子中的氧化物半導體材料形成。
例如，在電晶體110及/或電晶體111係使用氧化物半導體材料形成的情況下，電晶體110及/或電晶體111最好使用具有高場效移動率的In-Sn-Zn基氧化物半導體形成。此外，電晶體112和電晶體113最好使用具有極小截止電流的In-Ga-Zn基氧化物半導體形成。
雖然參考第1A和1B圖來說明本實施例之半導體裝置，但半導體裝置的結構並不侷限於第1A圖所示之結構。第2A至2C圖各繪示內部改變電晶體110至113的排 列之半導體裝置。
在第2A圖中，p通道電晶體110之源極和汲極之其一者係電性連接高電位佈線Vdd，而n通道電晶體111之源極和汲極之其一者係電性連接低電位佈線。電晶體110之源極和汲極之另一者係通過包括氧化物半導體材料的電晶體112電性連接輸出端116。電晶體111之源極和汲極之另一者係通過包括氧化物半導體材料的電晶體113電性連接輸出端116。
佈線係電性連接電晶體112和電晶體113之閘極，且供應致能信號(EN)至佈線。當電晶體112和電晶體113導通時，電晶體110和電晶體111可視為形成一通用反向器。
在第2A圖中，電晶體112和電晶體113係使用氧化物半導體材料形成；因此，當關閉電晶體112和電晶體113以致於輸出被帶進高阻抗狀態時，可抑制從高電位佈線Vdd或低電位佈線Vss輸出洩漏電流至輸出端。包括氧化物半導體的電晶體112和113係設置得比電晶體110和111更接近輸出端，藉此相較於在第1A圖之例子中更可防止在關閉電晶體112和113之後立即地輸出異常信號至輸出端116。
在第2B圖中，p通道電晶體110之源極和汲極之其一者係通過包括氧化物半導體的電晶體112電性連接高電位佈線Vdd，而n通道電晶體111之源極和汲極之其一者係電性連接低電位佈線Vss。電晶體111之源極和汲極之 另一者係通過包括氧化物半導體的電晶體113電性連接輸出端116和電晶體110之源極和汲極之另一者。
佈線係電性連接電晶體112和電晶體113之閘極，且供應致能信號至佈線。當電晶體112和電晶體113導通時，電晶體110和電晶體111可視為形成一通用反向器。
在第2B圖中，電晶體112和電晶體113係使用氧化物半導體材料形成；因此，當關閉電晶體112和電晶體113以致於輸出被帶進高阻抗狀態時，可抑制從高電位佈線Vdd或低電位佈線Vss輸出洩漏電流至輸出端。電晶體112係設置得比電晶體110更接近高電位佈線Vdd；於是，可無誤地藉由電晶體112防止流過電晶體110的洩漏電流。在導通電晶體111且輸出「低」信號至輸出端116，並接著輸出「低」信號作為致能信號且關閉電晶體112和113的情況下，洩漏電流可能通過電晶體111流到輸出端116。然而，當採用第2B圖所示之排列時，可無誤地藉由電晶體113阻止來自電晶體111的洩漏電流。
在第2C圖中，n通道電晶體111之源極和汲極之其一者係通過包括氧化物半導體的電晶體113電性連接低電位佈線Vss，而p通道電晶體110之源極和汲極之其一者係電性連接高電位佈線Vdd。電晶體110之源極和汲極之另一者係通過包括氧化物半導體的電晶體112電性連接輸出端116和電晶體111之源極和汲極之另一者。
佈線係電性連接電晶體112和電晶體113之閘極，且供應致能信號至佈線。當電晶體112和電晶體113都導通 時，電晶體110和電晶體111可視為形成一通用反向器。
在第2C圖中，電晶體112和電晶體113係使用氧化物半導體材料形成；因此，當關閉電晶體112和電晶體113以致於輸出被帶進高阻抗狀態時，可抑制從高電位佈線Vdd或低電位佈線Vss輸出洩漏電流至輸出端。電晶體113係設置得比電晶體111更接近低電位佈線Vss；於是，可無誤地藉由電晶體113阻止流過電晶體111的洩漏電流。在導通電晶體110且輸出「高」信號至輸出端116，並接著輸出「低」信號作為致能信號且關閉電晶體112和113的情況下，洩漏電流可能通過電晶體110流到輸出端116。然而，當採用第2C圖所示之排列時，可無誤地藉由電晶體112阻止來自電晶體110的洩漏電流。
如上所述，可適當地改變電晶體110至113之間的連接關係。請注意如第1A圖所示，包括氧化物半導體的電晶體112和電晶體113最好設置得分別更接近電源電位Vdd和Vss。替代地，電晶體110可包括氧化物半導體，且電晶體111可包括氧化物半導體。
在本實施例之半導體裝置中，氧化物半導體係使用在包括在半導體裝置中的電晶體之通道區中，藉此可抑制洩漏電流從電源流到輸出端或包括除了氧化物半導體以外的材料之電晶體。因此，可降低半導體裝置之功率耗損。
(實施例2)
將參考第3A和3B圖說明具有不同於實施例1所述之 半導體裝置之結構的結構之半導體裝置。
半導體裝置300包括電晶體110、電晶體111、電晶體112、電晶體113、電晶體310、電容器311、及電阻器312。電晶體110具有p型導電性，而電晶體111、電晶體112、電晶體113、和電晶體310具有n型導電性。
電晶體110之閘極係電性連接電晶體111之閘極。電晶體110之源極和汲極之其一者係電性連接電晶體111之源極和汲極之其一者。
電晶體112之源極和汲極之其一者係電性連接電晶體110之源極和汲極之另一者。電晶體112之源極和汲極之另一者係電性連接一高電位佈線Vdd1。電晶體112之閘極係電性連接電晶體310之源極和汲極之其一者、電容器311之一端、及電阻器312之一端。
電晶體113之源極和汲極之其一者係電性連接電晶體111之源極和汲極之另一者，而電晶體113之源極和汲極之另一者係電性連接一低電位佈線Vss1。電晶體113之閘極係電性連接電容器311之另一端。
電晶體310之源極和汲極之另一者係電性連接一高電位佈線Vdd2。Vdd1和Vdd2可被供應來自共同電源或來自不同電源的電力。例如，Vdd2可具有高於或低於Vdd1的電位，或可具有比Vdd1的電位與電晶體112的臨界電壓之總和的電位高或低的電位。
電阻器312之另一端係電性連接低電位佈線Vss。雖然在此Vss1和Vss2被供應來自共同電源的電力，但Vss1 和Vss2可被供應來自不同電源的電力。
佈線係電性連接電晶體113之閘極和電容器311之另一端，且供應第一致能信號(EN1)至佈線。
佈線係電性連接電晶體310之閘極，且供應第二致能信號(EN2)至佈線。
接著，將說明第3A圖之運作。第3B圖係為第3A圖所示之半導體裝置的時序圖。
將說明輸出「高」或「低」信號至輸出端116的例子。
首先，輸出「高」信號作為第二致能信號以導通電晶體310。此時，將依照電晶體310之阻抗值與電阻器312之阻抗值的比例所分配的電位供應至節點313。
之後，輸入「高」信號作為第一致能信號以導通電晶體112和電晶體113，使得電晶體112和113都處於傳導狀態。此時，加到節點313的電位之作為第一致能信號的「高」準位信號之電位會供應至電晶體112之閘極。
在輸出「高」信號至輸出端116的情況下，輸入「低」信號作為輸入信號(IN)，使得關閉電晶體111並導通電晶體110。由於電晶體110和電晶體112處於傳導狀態，因此從Vdd供應「高」準位信號至輸出端116。
在輸出「低」信號至輸出端116的情況下，輸入「高」信號作為輸入信號，使得導通電晶體111並關閉電晶體110。由於電晶體111和電晶體113處於傳導狀態，因此從Vss供應「低」準位信號至輸出端116。
在輸出被帶進高阻抗狀態的情況下，輸入「低」信號作為第二致能信號以關閉電晶體310，並輸入「低」信號作為第一致能信號以關閉電晶體112和電晶體113。藉此，阻止從高電位佈線Vdd1供應電位至輸出端116及從低電位佈線Vss1供應電位至輸出端116，使得輸出被帶進高阻抗狀態。
經由以上運作，「高」、「低」、和「高阻抗」三個狀態中的信號可輸出至輸出端116。
請注意在第3B圖中，在輸入「高」信號作為第二致能信號以導通電晶體310之後立即地輸入「低」信號。對照下，在輸入「高」信號作為第二致能信號的同時，可輸入「高」信號作為第一致能信號，使得導通電晶體112和電晶體113以處於傳導狀態。同樣在此例中，加到節點313的電位之作為第一致能信號的「高」準位信號之電位會供應至電晶體112之閘極。在輸出被帶進高阻抗狀態的情況下，持續輸入作為第二致能信號的「高」信號會切換至「低」信號以關閉電晶體310。之後，可輸入「低」信號作為第一致能信號以關閉電晶體112和電晶體113。藉此，阻止從高電位佈線Vdd1供應電位至輸出端116及從Vss1供應電位至輸出端116，使得輸出被帶進高阻抗狀態。
在本實施例之半導體裝置中，具有極小截止電流的氧化物半導體係使用在電晶體112、電晶體113、及電晶體310中，而除了氧化物半導體以外的材料係使用在電晶體 110和電晶體111中。
在輸入「低」信號作為第一致能信號以關閉電晶體112和電晶體113，以使輸出被帶進高阻抗狀態的情況下，藉由包括氧化物半導體的電晶體112可封鎖從高電位佈線Vdd1到輸出端116的路徑。藉此，洩漏電流不會流出以降低功率耗損。此外，可抑制由於洩漏電流而輸出異常信號。
再者，藉由包括氧化物半導體的電晶體113可封鎖從低電位佈線Vss1到輸出端116的路徑。藉此，洩漏電流不會流出以降低功率耗損。此外，可抑制由於洩漏電流而輸出異常信號。
氧化物半導體亦使用在電晶體310中；於是，亦可防止來自Vdd2的洩漏電流。
又，在本實施例之半導體裝置中，在從輸出端116輸出「高」信號的情況下，可抑制電晶體112之源極的電位從Vdd1減少電晶體112之臨界電壓，以致於可有效地供應Vdd1的電位至電晶體110。
具體來說，例如，輸入「高」信號作為第二致能信號以導通電晶體310，且隨後不久將「高」信號切換成「低」信號，藉此在完全降至Vss2之前，可利用為節點313的電位之預定電位來抑制電晶體112之源極的電位從Vdd1減少電晶體112之臨界電壓。
本實施例能適當地結合任何其他實施例來實作。
(實施例3)
在本實施例中，將參考第4A和4B圖說明具有不同於實施例1和2所述之半導體裝置之結構的結構之半導體裝置。
第4A圖所示之半導體裝置400包括電晶體110、電晶體111、電晶體112、電晶體113、電晶體310、電晶體410、及電容器311。
電晶體110具有p型導電性，而電晶體111、電晶體112、電晶體113、電晶體310、和電晶體410具有n型導電性。
電晶體110之閘極係電性連接電晶體111之閘極。電晶體110之源極和汲極之其一者係電性連接電晶體111之源極和汲極之其一者。
電晶體112之源極和汲極之其一者係電性連接電晶體110之源極和汲極之另一者。電晶體112之源極和汲極之另一者係電性連接一高電位佈線Vdd1。電晶體112之閘極係電性連接電晶體310之源極和汲極之其一者、電晶體410之源極和汲極之其一者、及電容器311之一端。
電晶體113之源極和汲極之其一者係電性連接電晶體111之源極和汲極之另一者，而電晶體113之源極和汲極之另一者係電性連接一低電位佈線Vss1。電晶體113之閘極係電性連接電容器311之另一端。
電晶體310之源極和汲極之另一者係電性連接一高電位佈線Vdd2。Vdd1和Vdd2可被供應來自共同電源或來 自不同電源的電力。例如，Vdd2可具有高於或低於Vdd1的電位，或可具有比Vdd1的電位與電晶體112的臨界電壓之總和的電位高或低的電位。
電晶體410之源極和汲極之另一者係電性連接低電位佈線Vss2。雖然在此Vss1和Vss2被供應來自共同電源的電力，但Vss1和Vss2可被供應來自不同電源的電力。
佈線係電性連接電晶體113之閘極和電容器311之另一端，且供應第一致能信號(EN1)至佈線。
佈線係電性連接電晶體310之閘極，且供應第二致能信號(EN2)至佈線。
佈線係電性連接電晶體410之閘極，且供應第三致能信號(EN3)至佈線。
輸入信號(IN)會供應至電晶體110和電晶體111之閘極。
第4B圖係為第4A圖之時序圖。
首先，將說明輸出「高」或「低」信號至輸出端116的例子。
首先，輸入「低」信號作為第三致能信號以關閉電晶體410，而輸入「高」信號作為第二致能信號以導通電晶體310。
由供應至高電位佈線Vdd2之電位減去電晶體310之臨界電壓所得之電位會供應至電晶體112之閘極。
之後，輸入「低」信號作為第二致能信號以關閉電晶體310，藉此在電晶體112之閘極和電容器311之一端之 間保留電荷。
然後，輸入「高」信號作為第一致能信號以將電晶體112和113帶進傳導狀態。
在輸出「高」信號至輸出端116的情況下，輸入「低」信號作為輸入信號，使得關閉電晶體111並導通電晶體110。由於電晶體110和電晶體112處於傳導狀態，因此從Vdd供應「高」準位信號至輸出端116。
在輸出「低」信號至輸出端116的情況下，輸入「高」信號作為輸入信號，使得導通電晶體111並關閉電晶體110。由於電晶體111和電晶體113處於傳導狀態，因此從Vss供應「低」準位信號至輸出端116。
在輸出被帶進高阻抗狀態的情況下，輸入「低」信號作為第二致能信號以關閉電晶體310，並輸入「高」信號作為第三致能信號以導通電晶體410。藉此，保留在電容器311之一端的電荷會通過電晶體410流到Vss2。
之後，輸入「低」信號作為第一致能信號以關閉電晶體112和113。藉此，阻止從高電位佈線Vdd1供應電位至輸出端116及從低電位佈線Vss1供應電位至輸出端116，使得輸出被帶進高阻抗狀態。
經由以上運作，「高」、「低」、和「高阻抗」三個狀態中的信號可輸出至輸出端116。
在輸入「高」信號作為第二致能信號且輸入「低」信號作為第三致能信號以在電容器311中累積電荷的情況下，第一致能信號可能是「高」信號或「低」信號。
在本實施例之半導體裝置中，具有極小截止電流的氧化物半導體係使用在電晶體112、電晶體113、電晶體310、及電晶體410中，而除了氧化物半導體以外的材料係使用在電晶體110和電晶體111中。
在輸入「低」信號作為第一致能信號以關閉電晶體112和113，以使輸出被帶進高阻抗狀態的情況下，藉由包括氧化物半導體的電晶體112可封鎖從高電位佈線Vdd1到輸出端116的路徑。藉此，洩漏電流不會流出以降低功率耗損。此外，可抑制由於洩漏電流而輸出異常信號。
再者，藉由包括氧化物半導體的電晶體113可封鎖從低電位佈線Vss1到輸出端116的路徑。藉此，洩漏電流不會流出以降低功率耗損。此外，可抑制由於洩漏電流而輸出異常信號。
氧化物半導體亦使用在電晶體310和電晶體410中；於是，亦可防止來自Vdd2和Vss2的洩漏電流。
又，在本實施例之半導體裝置中，在從輸出端116輸出「高」信號的情況下，可抑制電晶體112之源極的電位從Vdd1減少電晶體112之臨界電壓，以致於可有效地供應Vdd1的電位至電晶體110。
本實施例能適當地結合任何其他實施例來實作。例如，如第2A至2C圖所示，可改變電晶體110至113的排列。
(實施例4)
在本實施例中，將參考第5A和5B圖說明具有不同於實施例1至3所述之半導體裝置之結構的結構之半導體裝置。
半導體裝置500包括電晶體110、電晶體111、電晶體512、電晶體113、及一反向器520。
第5A和5B圖與第1A圖的不同之處為設置包括除了氧化物半導體以外的材料之p通道電晶體512來取代包括氧化物半導體的電晶體112，其連接高電位佈線Vdd。
在第5A圖中，p通道電晶體512之源極和汲極之其一者係電性連接電晶體110之源極和汲極之其一者；電晶體512之源極和汲極之另一者係電性連接高電位佈線Vdd；且電晶體512之閘極係電性連接反向器520之輸出端。電晶體113之閘極係電性連接反向器520之輸入端。
在第5B圖中，電晶體512之閘極係電性連接反向器520之輸入端。電晶體113之閘極係電性連接反向器520之輸出端。
下面將參考第5A圖來提出說明。佈線係電性連接反向器520之輸入端和電晶體113之閘極，以供應致能信號(EN)至佈線。
當致能信號在「高」準位時，電晶體512和電晶體113皆導通，且電晶體110和電晶體111可視為形成一通用反向器115。
佈線係電性連接電晶體110之閘極和電晶體111之閘 極，以供應輸入信號(IN)至佈線。電晶體110之源極和汲極之其一者和電晶體111之源極和汲極之其一者係電性連接輸出端116，以輸出輸出信號。
在輸出「高」信號至輸出端116的情況下，輸入「高」信號作為致能信號以導通電晶體512和113。藉由輸入「低」信號作為輸入信號(IN)，會關閉電晶體111並導通電晶體110。由於電晶體110和112處於傳導狀態，因此從Vdd供應「高」準位信號至輸出端116。
在輸出「低」信號至輸出端116的情況下，輸入「高」信號作為致能信號以導通電晶體512和113。藉由輸入「高」信號作為輸入信號(IN)，會導通電晶體111並關閉電晶體110。由於電晶體111和113處於傳導狀態，因此從Vss供應「低」準位信號至輸出端116。
在輸出被帶進高阻抗狀態的情況下，輸入「低」信號作為致能信號以關閉電晶體512和113。藉此，阻止從Vdd供應電位至輸出端116及從Vss供應電位至輸出端116，使得輸出被帶進高阻抗狀態。
使用具有極小截止電流的電晶體作為電晶體113。藉由在電晶體中使用氧化物半導體，電晶體可具有小截止電流。包括氧化物半導體的電晶體可具有比包括具有結晶性的矽之電晶體小很多的截止電流。在輸出係處於高阻抗狀態的情況下，藉由包括氧化物半導體的電晶體113，可防止低電位佈線Vss和輸出端116之間的洩漏電流。
本實施例能適當地結合任何其他實施例來實作。
(實施例5)
在本實施例中，將參考第6A和6B圖說明半導體裝置應用於雙向緩衝電路的實例。
三態反向器電路601係繪示於第6A圖中。實施例1至4所述之任何結構可適用於三態反向器電路。
第6B圖繪示為結合兩個三態電路的雙向緩衝電路之半導體裝置600。半導體裝置600包括一三態反向器電路602和一三態反向器電路603。三態反向器電路602之輸出端係電性連接三態反向器電路603之輸入端。實施例1至4所述之任何結構可適當地適用於三態反向器電路602和603。例如，第1A圖所示之結構可適用於三態反向器電路602，而第4A圖所示之結構可適用於三態反向器電路603。
藉由將實施例1至4所述之任一結構應用於本實施例所述之雙向緩衝電路，可抑制半導體裝置之洩漏電流，如此可降低半導體裝置之功率耗損。
本實施例能適當地結合任何其他實施例來實作。
(實施例6)
在本實施例中，將使用一種在氧化物半導體層中形成通道之電晶體和一種使用除了氧化物半導體以外的材料形成通道之電晶體作為實例來說明半導體裝置的製造方法。在本實施例中，將說明使用氧化物半導體以外的材料形成 的電晶體係一種在矽層中形成通道之電晶體的例子作為實例。
請注意實施例1至5所述之使用氧化物半導體形成的電晶體可以類似於本實施例所述之電晶體11的方式形成。再者，實施例1至5所述之使用氧化物半導體以外的材料形成的電晶體可以類似於本實施例所述之電晶體133的方式形成。又，包括在半導體裝置中的電容器(第3A圖和第4A圖中的電容器311)可以類似於本實施例所述之電容器12的方式形成。
首先，如第7A圖所示，在基板700上形成絕緣膜701和由單晶半導體基板隔開的半導體膜702。
雖然沒有特別限定可用來作為基板700的材料，但材料必須至少具有夠高的耐熱性以禁得起之後進行的加熱處理。例如，可使用以熔化製程或浮式製程所形成的玻璃基板、石英基板、半導體基板、陶製基板或之類作為基板700。在使用玻璃基板且之後進行之加熱處理的溫度很高的情形下，最好使用應變點高於或等於730℃的玻璃基板。
在本實施例中，下面舉出半導體膜702係使用單晶矽形成的例子作為用來形成電晶體133的方法。
請注意係簡短地說明一種用來形成單晶半導體膜702的方法之具體實例。首先，包括被電場加速之離子的離子束進入為單晶半導體基板的接合基板，並在距接合基板表面一定程度之深度的區域中形成由於結晶結構的局部失序 所產生之易脆的脆弱層。
脆弱層所形成的深度能藉由離子束的加速能量及離子束進入的角度來調整。
接著，互相附著接合基板及裝有絕緣膜701的基板700，使得絕緣膜701夾在接合基板及基板700之間。
在接合基板及基板700彼此重疊之後，將大約1 N/cm2到500 N/cm2，最好是11 N/cm2到20 N/cm2的壓力施加到部分的接合基板及部分的基板700，使得基板彼此依附。當施加壓力時，接合基板與絕緣膜701之間便從此部分開始結合，以結合接合基板與絕緣膜701彼此緊密接觸的整個表面。
之後，進行加熱處理，以合併存在於脆弱層中的微孔隙，並增加微孔隙的體積。
因此，能沿著脆弱層隔開為部分之接合基板的單晶半導體膜與接合基板。
在不超過基板700之應變點的溫度下進行加熱處理。 接著，藉由蝕刻或之類，將單晶半導體膜處理成希望的形狀，如此能形成半導體膜702。
為了控制臨界電壓，可將如硼、鋁、或鎵之給予p型導電性之雜質元素，或如磷或砷之給予n型導電性的雜質元素加到半導體膜702中。可將用來控制臨界電壓的雜質元素加到未經蝕刻以具有預定形狀的半導體膜中或加到經蝕刻而具有預定形狀的半導體膜702中。替代地，可將用來控制臨界電壓的雜質元素加到接合基板中。替代地，可 將雜質元素加到接合基板中以粗略地控制臨界電壓，並可進一步地將雜質元素加到未經蝕刻以具有預定形狀的半導體膜中或經蝕刻而具有預定形狀的半導體膜702中以精細地控制臨界電壓。
請注意雖然在本實施例中說明使用單晶半導體膜的實例，但本發明並不限於此結構。例如，可使用由淺渠溝隔離(STI)隔離的塊內半導體基板。例如，可使用藉由蒸氣沉積法在絕緣膜701上形成的多晶體、微晶體、或非晶半導體膜。或者，半導體膜可藉由已知的技術來結晶化。 舉出使用雷射光的雷射結晶方法和採用觸媒元素的結晶方法作為已知的結晶化技術。替代地，可合併使用採用觸媒元素的結晶方法及雷射結晶方法。在使用如石英基板的耐熱基板之情況下，可能結合下列任何的結晶方法：利用電子加熱爐之熱結晶方法、使用紅外線的燈加熱結晶方法、使用觸媒元素的結晶方法、和以約950℃的高溫加熱方法。
接著，如第7B圖所示，使用半導體膜702形成半導體層704。然後，在半導體層704上形成閘絕緣膜703。
閘絕緣膜703會是例如透過電漿CVD法或濺射法形成之單層或包含氧化矽、氧化氮矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、鉿矽酸鹽(HfSixOy，(x>0，y>0))、加入氮的鉿矽酸鹽(HfSixOyNZ，(x>0，y>o，z>0))、加入氮的鉿鋁酸鹽(HfAlxOyNZ，(x>0，y>0，z>0))或之類層的堆疊。
請注意在本說明書中，氧氮化物係指氧量多於氮量的材料，而氧化氮係指氮量多於氧量的材料。
閘絕緣膜703的厚度可以是例如大於或等於1 nm且小於或等於100 nm，最好是大於或等於10 nm且小於或等於50 nm。在本實施例中，係藉由電漿CVD法形成包含氧化矽的單層絕緣膜來作為閘絕緣膜703。
接著，如第7C圖所示，形成閘極707。
形成導電膜並接著將其處理成預定形狀，以致能形成閘極707。導電膜可藉由CVD法、濺射法、蒸氣沉積法、旋轉塗膜法或之類來形成。可對導電膜使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)或之類。可使用內含上述任何金屬作為主要成分的合金或內含上述任何金屬的化合物。替代地，可使用如摻有雜質元素(如給予半導體膜導電性的磷)之多晶矽的半導體來形成導電膜。
請注意雖然在本實施例中的閘極707係由單層導電膜構成，但本實施例並不受限於此結構。可以複數個堆疊的導電膜來組成閘極707。
第一導電膜可使用氮化鉭或鉭且第二導電膜可使用鎢來作為兩個導電膜之組合。兩個導電膜之組合的其他例子為氮化鎢及鎢、氮化鉬及鉬、鋁及鉭、和鋁及鈦。由於鎢及氮化鉭具有高耐熱性，因此在形成兩個導電膜之後的後續步驟中可進行用於熱活化作用的加熱處理。或者，例如可使用矽化鎳及摻有給予n型導電性之雜質元素的矽、矽 化鎢及摻有給予n型導電性之雜質元素的矽或之類來作為兩個導電膜之組合。
在使用堆疊三個或更多導電膜的三層結構之例子中，最好是使用鉬膜、鋁膜、及鉬膜的疊層結構。
可使用氧化銦、氧化銦錫、氧化銦鋅、氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鎵鋅之類的透光氧化物導電膜作為閘極707。
替代地，不須使用遮罩，可藉由微滴排出法來選擇性地形成閘極707。微滴排出法係為一種藉由從孔洞射出或噴出包含預定成分的微滴來形成預定圖案的方法，且在其種類中還包括噴墨法。
可以藉由適當控制蝕刻條件(例如，施加到線圈型電極層的電力量、施加到基板側上之電極層的電力量、及基板側上的電極溫度)的電感耦合式電漿(ICP)蝕刻法將導電膜蝕刻成想要的錐形形狀之方式來形成閘極707。此外，可由遮罩的形狀來控制錐形形狀的角度等。請注意可適當地使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體；如四氟化碳、氟化硫、或氟化氮的氟基氣體；或氧作為蝕刻氣體。
接著，如第7D圖所示，將給予一種導電性的雜質元素加入具有作為遮罩之閘極707的半導體層704中，以在半導體層704中形成與閘極707重疊的通道形成區710、及夾住通道形成區710的一對雜質區709。
在本實施例中，係說明將給予p型導電性(例如， 硼)的雜質元素加入半導體層704中的情況作為實例。
接著，如第8A圖所示，形成絕緣膜712及絕緣膜713以覆蓋閘絕緣膜703和閘極707。具體來說，可使用氧化矽、氮化矽、氧化氮矽、氧氮化矽、氮化鋁、氧化氮鋁或之類的無機絕緣膜來作為絕緣膜712及絕緣膜713。尤其是，最好使用低介電常數(低k)材料來形成絕緣膜712及絕緣膜713，因為能充分降低由於重疊電極或佈線所造成的電容量。請注意可使用包括上述材料之多孔質絕緣膜來作為絕緣膜712及絕緣膜713。由於多孔質絕緣膜具有比稠密絕緣層還低的介電常數，因此能更為降低由於電極或佈線造成的寄生電容。
在本實施例中，說明對絕緣膜712使用氧氮化矽且對絕緣膜713使用氧化氮矽的實例。此外，在本實施例中係說明在閘極707上形成絕緣膜712及絕緣膜713的實例，然而在本發明中，可在閘極707上只形成一個絕緣膜，或可堆疊三個或更多層的複數個絕緣膜。
接著，如第8B圖所示，絕緣膜713受到化學機械拋光(CMP)或蝕刻，以致於平面化絕緣膜713的上表面。請注意為了增進之後形成的電晶體11之特性，絕緣膜713的表面最好愈平坦愈好。
經過上述步驟，能製造電晶體133。
接著，將說明製造電晶體11的方法。首先，如第8C圖所示，在絕緣膜713上形成氧化物半導體層716。
氧化物半導體層最好至少含有銦(In)或鋅(Zn)。 尤其是，最好包含In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以減少使用氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、和鎦(Lu)，來作為另一種穩定劑。
作為氧化物半導體，例如能使用氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四 成分金屬氧化物。此外，在上述任何氧化物半導體中可含有除了In、Ga、Sn、和Zn之外的元素，例如SiO2。
請注意這裡，例如，「In-Ga-Zn-O基氧化物」係表示含有In、Ga及Zn作為主要成分的氧化物，且沒有特別限定In和Ga及Zn的比例。In-Ga-Zn基氧化物可含有除了In、Ga及Zn之外的金屬元素。In-Ga-Zn基氧化物在沒有電場時具有極高阻抗；因此，可顯著降低截止電流。此外，同樣具有高場效移動率的In-Ga-Zn基氧化物適合用於使用在半導體裝置中的半導體材料。
此外，例如「In-Sn-Zn基氧化物」係表示含有In、Sn及Zn作為主要成分的氧化物，且沒有特別限定In和Sn及Zn的比例。In-Sn-Zn基氧化物可含有除了In、Sn及Zn之外的金屬元素。
替代地，以化學式InMO3(ZnO)m(滿足m>0，且m不是整數)表示的材料可用於氧化物半導體層。在此，M代表選自Ga、Fe、Mn、和Co的一或更多金屬元素。替代地，可使用以化學式In3SnO5(ZnO)n(n>0，n是整數)所表示之材料來作為氧化物半導體。
例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成分的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In- Sn-Zn基氧化物，或任何接近上面成分的氧化物。
然而，沒有限定上述之材料，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分之材料。為了得到所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設成適當的數值。
氧化物半導體可能是單晶或非單晶。
在氧化物半導體為非單晶的情況下，氧化物半導體可以為非晶或多晶。另外，氧化物半導體在非晶部分中可具有包括結晶部分之結構。請注意非晶結構具有許多缺陷；因此，較佳為非非晶結構。
請注意氧化物半導體層716最好藉由減少當作電施體之如水分或氫的雜質來純度化(本質或實質上本質)，其中可減少在氧化物半導體層716中不形成通道之狀態下所產生的電流。具體來說，藉由二次離子質譜儀(SIMS)所測出的高純度化氧化物半導體層716中的氫濃度是5×1019/cm3以下，最好是5×1018/cm3以下，更好是5×1017/cm3以下，再更好是1×1016/cm3以下。藉由霍爾效應測量所測出之氧化物半導體層的載子密度會小於1×1014/cm3以下，最好小於1×1012/cm3，更好是小於1×1011/cm3。
在此說明氧化物半導體層中的氫濃度分析。半導體層中的氫濃度係藉由二次離子質譜儀所測得。原則上，眾所周知很難藉由SIMS分析在樣本表面附近中或在使用不同 材料形成的堆疊層之間的介面附近中獲得正確資料。因此，在厚度方向上的層中的氫濃度分佈係藉由SIMS來分析的情況下，係使用內部之值沒有太大改變且可得到實質上相同之值的層之區域中的平均值作為氫濃度。再者，在層厚度很小的情況下，由於相互毗鄰的層中的氫濃度之影響，故在一些情況中不能發現可得到實質上相同之值的區域。在此例中，使用層之區域中的氫濃度之最大值或最小值作為層之氫濃度。又，在具有最大值的山形峰值或具有最小值的谷形峰值不存在於層之區域中的情況下，使用反曲點上的值作為氫濃度。
氧化物半導體層716可藉由將形成在絕緣膜713上的氧化物半導體膜處理成希望的形狀來形成。氧化物半導體膜的厚度係大於或等於2 nm且小於或等於200 nm，最好大於或等於3 nm且小於或等於50 nm，更好是大於或等於3 nm且小於或等於20 nm。氧化物半導體膜係藉由使用氧化物半導體作為靶材的濺射法來形成。另外，氧化物半導體膜可藉由在稀有氣體(例如，氬氣)氛圍、氧氣氛圍、或稀有氣體(例如，氬氣)及氧氣的混合氛圍中之濺射法來形成。
在藉由濺射法形成氧化物半導體層716的情況下，盡可能地減少靶材中的氫濃度以及處理室中的水和氫係很重要的。具體來說，例如，為了排空處理室中的氣體，在形成氧化物半導體層之前進行烘乾處理室是有效的，以降低被引進處理室之氣體中的水和氫濃度，並防止排空系統中 的逆流。
在藉由濺射法形成氧化物半導體膜之前，可藉由引入氬氣且產生電漿的反向濺射法來去除絕緣膜713之表面上的灰塵。反向濺射法係為一種在氬氣氛圍下使用RF電源來將電壓施於基板側，而非靶材端，並在基板附近產生電漿來修改表面的方法。請注意可使用氮氣氛圍、氦氣氛圍或之類來取代氬氣氛圍。替代地，可使用添加氧、笑氣或之類的氬氣氛圍。或著，可使用添加氯、四氟化碳或之類的氬氣氛圍。
為了使氧化物半導體膜中包含盡可能少的氫、氫氧化物、及水，可藉由在濺射設備的預熱室中預熱基板700(上方有形成絕緣膜712及713)來排除並移除基板700上所吸附之如濕氣或氫的雜質，作為膜形成之預處理。預熱的溫度係高於或等於100℃且低於或等於400℃，最好高於或等於150℃且低於或等於300℃。最好在預熱室中設置低溫泵來作為排空單元。請注意可省略此預熱處理。此預熱處理可同樣在基板700上進行，其中在基板700上的導電層719及導電層720係在形成閘絕緣膜721之前形成。
在本實施例中，係使用藉由使用包括銦(In)、鎵(Ga)、及鋅(Zn)的靶材之濺射法所得到之厚度為30nm的In-Ga-Zn-O基氧化物半導體薄膜來作為氧化物半導體膜。例如，可使用具有成分比為In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2的靶材 來作為靶材。包括In、Ga、及Zn的靶材之填充率係高於或等於90%且低於或等於100%，最好是高於或等於95%且低於100%。藉由使用具有高填充率的靶材，會形成稠密氧化物半導體膜。除了上述之外，最好使用In-Ga-Zn基氧化物中成分比為In：Ga：Zn=2：1：3、In：Ga：Zn=3：1：2、In：Ga：Zn=4：2：3、或In：Ga：Zn=3：1：4的靶材。藉由使In的比例高於Ga的比例，可更進一步地提高In-Ga-Zn基氧化物的場效移動率。請注意金屬元素的成分比不一定為以上整數比。允許以上整數比的一些偏差，只要是可看出In的比例高於Ga的比例之傾向即可。
替代地，氧化物半導體膜可藉由使用包括In、Sn、及Zn的靶材之濺射法形成。在此例中，係使用具有原子比為In：Sn：Zn=1：2：2、2：1：3、1：1：1、20：45：35或之類的成分比之氧化物靶材。
在本實施例中，沉積氧化物半導體膜的方法為：保持基板在維持在減壓狀態下的處理室中、去除餘留在處理室中的濕氣，同時引入去除掉氫和濕氣的濺射氣體、並使用靶材。膜形成期間的基板溫度可高於或等於100℃且低於或等於600℃，最好高於或等於200℃且低於或等於400°C。藉由在加熱基板之狀態中形成氧化物半導體膜，能降低所形成之氧化物半導體膜中的雜質濃度。此外，能降低濺射法所造成的損害。為了去除在處理室中的殘留濕氣，最好使用補集真空泵。例如，最好是使用低溫泵、離子 泵、或鈦昇華泵。排空單元可以是裝有冷阱的渦輪泵。在使用低溫泵排空的處理室中，例如會移除氫原子、如水(H2O)之含有氫原子的化合物(最好也是含有碳原子的化合物)等，藉此能降低在處理室中形成的氧化物半導體膜中的雜質濃度。
作為沉積條件之一實例，基板與靶材之間的距離為100mm、壓力為0.6Pa、直流(DC)電源為0.5kW、且氣圍是氧氣圍(氧流量的比率為100%)。請注意最好使用脈衝式直流(DC)電源，因其能減少在沉積期間所產生的灰塵並能使膜厚度均勻。
此外，當濺射設備的處理室之洩漏率係設為低於或等於1×10-10Pa×m3/second時，能減少如鹼金屬或氫化物之雜質進入由濺射法形成的氧化物半導體膜中。再者，藉由使用捕集真空泵作為排空系統，能減少如鹼金屬、氫原子、氫分子、水、氫氧化物、或氫化物之雜質從排空系統中逆流。
當靶材的純度被設為99.99%以上時，能減少混入氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、氫氧化物、氫化物或之類。此外，當使用靶材時，能降低氧化物半導體膜中的如鋰、鈉、或鉀之鹼金屬的濃度。
請注意氧化物半導體層可能是非晶或可能具有結晶性。作為具有結晶性的氧化物半導體層，最好也是一種具有c軸對準的結晶氧化物半導體(亦稱為c軸對準結晶氧化物半導體：CAAC-OS)，因其可獲得提高電晶體之可靠 度的效果。
具體來說，從更廣義來理解，CAAC-OS是指非單晶，其在從垂直於a-b平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時，具有金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
在CAAC-OS中，相較於非晶氧化物半導體，金屬原子和氧原子係以整齊有序的方式結合。換言之，在氧化物半導體是非晶的情況下，配位數可能會依據金屬原子的種類改變。相比之下，在CAAC-OS的情況下，金屬原子的配位數實質上是相同的。因此，能減少氧的微小缺陷並能降低由於氫原子(包括氫離子)或鹼金屬原子的接合與脫離所造成之不穩定性及電荷移動。
雖然CAAC-OS不是單晶氧化物，但並不表示CAAC-OS只由非晶成分組成。雖然CAAC-OS包括晶化部分(結晶部分)，但在一些情況下一個結晶部分與另一結晶部分的邊界是不明顯的。
在CAAC-OS中包含氧的情況下，可以氮取代部分包含在CAAC-OS膜中的氧。包括在CAAC-OS中的個別結晶部分之c軸可朝向同一個方向對準(例如，垂直於在上方形成CAAC-OS的基板表面或CAAC-OS之表面的方向)。或者，包括在CAAC-OS中的個別結晶部分之a-b平面的法線可朝向同一個方向對準(例如，垂直於在上方形成CAAC-OS的基板表面或CAAC-OS之表面的方向)。
CAAC-OS根據其組成或之類而變成導體、半導體、或絕緣體。CAAC-OS根據其組成或之類而傳送或不傳送可見光。
例如，當從垂直於膜之上表面或在上方形成CAAC-OS的基板之表面的方向以電子顯微鏡觀察時，呈膜狀的CAAC-OS會具有三角形或六角形的原子排列。
再者，當藉由電子顯微鏡觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
將參考第12A至12E圖、第13A至13C圖、及第14A至14C圖來說明CAAC-OS之結晶結構的實例。
在第12A至12E圖、第13A至13C圖、及第14A至14C圖中，垂直方向相當於c軸方向且垂直於c軸方向之平面相當於a-b平面。在本實施例中，「上半部」和「下半部」是指a-b平面上方的上半部和a-b平面下方的下半部(a-b平面的上半部和下半部)。在第12A至12E圖中，以圓圈圍住的O表示四配位O，而以雙重圓圈圍住的O表示三配位O。
第12A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡，包括一個金屬原子及靠近金屬之氧原子的結構係稱為小群組。
第12A圖之結構是一個八面體的結構，但為了簡單而顯示成平面結構。
請注意在第12A圖的結構中，三個四配位O原子各存在於上半部和下半部。在第12A圖之結構的小群組中，電荷是0。
第12B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。
所有的三配位O原子都存在於a-b平面上。在第12B圖的結構中，一個四配位O原子各存在於上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第12B圖中的結構。在第12B圖之結構的小群組中，電荷是0。
第12C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。
在第12C圖的結構中，上半部具有一個四配位O原子，且下半部具有三個四配位O原子。或者，第12C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第12C圖之結構的小群組中，電荷是0。
第12D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第12D圖之結構中，三個四配位O原子各存在於上半部和下半部。
在第12D圖之結構的小群組中，電荷是+1。
第12E圖顯示包括兩個Zn原子的結構。
第12E圖之結構的上半部和下半部各具有一個四配位 O原子。在第12E圖之結構的小群組中，電荷是-1。
在本實施例中，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
現在，說明小群組之間的接合規則。
第12A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。
第12B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。
第12C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。
以此方式，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。
由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。
以下說明原因。例如，在六配位金屬(In或Sn)原子透過上半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子之上半部的四配位O原子、五配位金屬(Ga或In)原子之下半部的四配位O原子、 或四配位金屬(Zn)原子之上半部的四配位O原子。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。
除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
第13A圖顯示包括在In-Sn-Zn-O基材料之疊層結構中的中群組之模型。第13B圖顯示包括三個中群組的大群組。
請注意第13C圖顯示在從c軸方向觀看第13B圖之疊層結構之情形下的原子排列。
在第13A圖之中群組中，省略了三配位O原子，只顯示四配位O原子的數量。例如，由圈起來的3代表各存在於Sn原子之上半部和下半部的三個四配位O原子。
以類似方式，在第13A圖之中群組中，以圈起來的1代表各存在於In原子之上半部和下半部的一個四配位O原子。
此外，第13A圖之中群組顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
在包括在第13A圖之In-Sn-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子。
In原子會接合在上半部靠近三個四配位O原子的Zn原子。
Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。
In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組。
小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。
接合複數個上述之中群組，便構成了大群組。
這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。
例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組中的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。
可舉出如第12E圖之結構所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。
例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，使得疊層結構的總電荷會變成0。
具體來說，當重複大群組B時，可得到In-Sn-Zn-O 基結晶(In2SnZn3O8)。
所得到之In-Sn-Zn-O基結晶的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
同樣適用於使用除了In-Sn-Zn-O基材料之外的氧化物半導體之情況。
例如，第14A圖顯示包括在In-Ga-Zn-O基材料之疊層結構中的中群組之模型。
在包括在第14A圖之In-Ga-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子。
Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子。
Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位0原子的In原子。
接合複數個上述之中群組，便構成了大群組。
第14B圖顯示包括三個中群組的大群組。請注意第14C圖顯示在從c軸方向觀看第14B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此，包括In原子、Zn原子及Ga原子 之任一者之小群組的電荷為0。
所以，結合了這些小群組之中群體的總電荷永遠是0。
為了形成In-Ga-Zn-O基材料之疊層結構，不只可使用第14A圖之中群組也可使用不同於第14A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
具體來說，當重複第14B圖之大群組時，可得到In-Ga-Zn-O基結晶。請注意所得到之In-Ga-Zn-O基結晶的疊層結構可表示成InGaO3(ZnO)n(n是自然數)之組成式。
例如，在n=1(InGaZnO4)的情況中，可得到第15A圖所示之結晶結構。請注意在第15A圖的結晶結構中，由於如第12B圖所示Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。
例如，在n=2(InGaZn2O5)的情況中，可得到第15B圖所示之結晶結構。請注意在第15B圖的結晶結構中，由於如第12B圖所示Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。
電晶體係以上述方式使用包括CAAC-OS之氧化物半導體膜形成，藉此能減少在對電晶體進行光照射與偏置溫度(BT)應力測試之後而發生的電晶體之臨界電壓的偏移量。因此，能製造出具有穩定電特性的電晶體。
包括CAAC-OS的氧化物半導體膜(以下亦稱為CAAC-OS膜)可藉由濺射法形成。在CAAC-OS膜係藉由 濺射法形成的情況下，最好在氛圍中的氧氣比例很高。關於在氬氣和氧氣之混合氛圍中的濺射，例如氧氣的比例最好設到30%以上，更好是40%以上。這是因為供應來自氛圍的氧可促使CAAC-OS的結晶作用。
在CAAC-OS膜係藉由濺射法形成的情況下，在上方形成CAAC-OS膜的基板最好加熱至150℃以上，更好是至170℃以上。這是因為藉由增加基板溫度可促使CAAC-OS的結晶作用。
再者，在氮氣圍或真空下受到加熱處理之後，CAAC-OS膜最好在氧氣氛圍或氧和另一氣體之混合氛圍中受到加熱處理。這是因為藉由在之後加熱處理期間供應來自氛圍的氧可修正由於先前加熱處理所造成的氧缺陷。
在上方形成CAAC-OS膜的膜表面(沉積表面)最好是平坦的。這是由於近乎垂直於沉積表面的c軸存在於CAAC-OS膜中，因此沉積表面的粗糙度會產生CAAC-OS膜中的晶粒邊界。基於此原因，在形成CAAC-OS膜之前，沉積表面最好受到如化學機械拋光(CMP)的平面化作用。沉積表面的平均粗糙度最好小於或等於1nm，更好是小於或等於0.3nm，再更好是小於或等於0.1nm。
以上述方式形成的氧化物半導體膜會被蝕刻，以形成氧化物半導體層716。用來形成氧化物半導體層716的蝕刻可以是乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。最好使用包含氯(如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氯 基氣體)的氣體來作為用於乾式蝕刻的蝕刻氣體。替代地，可使用包含氟(如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)的氟基氣體)之氣體、溴化氫(HBr)、氧(O2)、添加如氦(He)或氬(Ar)之稀有氣體之這些氣體之任一者或之類。
可使用平行板反應性離子蝕刻(RIE)法、或電感耦合式電漿(ICP)蝕刻法作為乾式蝕刻法。為了蝕刻膜以具有希望的形狀，會適當地調整蝕刻條件(例如，施加到盤繞電極的電力量、施加到基板側上之電極的電力量、和基板側上的電極溫度)。
可使用磷酸、醋酸、及硝酸的混合溶劑、或如檸檬酸或草酸的有機酸來作為用於濕式蝕刻的蝕刻劑。在本實施例中，係使用ITO-07N(由日本關東化學株式會社所製造)。
用來形成氧化物半導體層716的抗蝕遮罩可藉由噴墨法來形成。以噴墨法形成抗蝕遮罩不必使用光遮罩；因此，能降低製造成本。
請注意最好在隨後步驟之形成導電膜之前進行反向濺射法，以去除附著在氧化物半導體層716及絕緣膜713之表面上的抗蝕殘餘物。
請注意在一些例子中，由濺射法沉積的氧化物半導體膜包含大量的水或氫(包括氫氧化物)作為雜質。水或氫容易形成施體能階，因而充當氧化物半導體中的雜質。因 此，在本發明之一實施例中，為了減少氧化物半導體膜中如水或氫的雜質(脫水作用或脫氫作用)，氧化物半導體層716會在減壓氣圍、氮、稀有氣體、或之類的惰性氣體氛圍、氧氣氛圍、或超乾空氣氛圍中受到加熱處理(在藉由孔腔內共振衰減雷射光譜(CRDS)法的露點計來進行測量之情況下，濕氣量為20ppm(轉成露點的-55℃)以下，最好是1ppm以下，更好是10ppb以下)。
藉由對氧化物半導體層716進行加熱處理，能排除氧化物半導體層716中的水或氫。具體來說，可以高於或等於250℃且低於或等於750℃的溫度，最好高於或等於400℃且低於基板之應變點的溫度來進行加熱處理。例如，可以500℃進行3至6分鐘的加熱處理。當以RTA用於加熱處理時，可在短時間內進行脫水或脫氫作用；因此，甚至能以高於玻璃基板之應變點的溫度來進行處理。
在本實施例中，係使用為其中一種加熱處理設備的電爐。
請注意加熱處理設備並不侷限於電爐，且可具有用來藉由來自如電阻加熱元件的加熱元件之熱傳導或熱輻射來加熱物體的裝置。例如，可使用如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備的RTA(快速熱退火)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱待處理之物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的 設備。係使用如氮或稀有氣體(例如，氬)這類不與加熱處理待處理的物體起反應的惰性氣體來作為氣體。
在加熱處理中，在氮或如氦、氖、或氬的稀有氣體中最好不含水、氫等。替代地，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，雜質濃度最好小於或等於1ppm，更好是小於或等於0.1ppm)。
請注意已指出氧化物半導體對雜質係不敏感的，當膜中含有相當多的金屬雜質時會沒有問題，因此可使用包含大量如鈉(Na)之鹼金屬且便宜的鈉鈣玻璃(Kamiya、Nomura及Hosono的「Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status」，KOTAI BUTSURI(SOLID STATE PHYSICS)，2009，第44卷，第621-633頁)。然而，這並非是適當的考量。鹼金屬並不是包括在氧化物半導體中的元素，因此是一種雜質。又，在氧化物半導體中不含鹼土金屬之情況下，鹼土金屬便是雜質。當與氧化物半導體層接觸的絕緣膜是氧化物且Na擴散到絕緣層中時，鹼土金屬，尤其是，Na會變成Na+。此外，在氧化物半導體層中，Na切斷或加入包括在氧化物半導體中的金屬與氧之間的鍵結。所以，例如，會發生電晶體特性之退化，如由於臨界電壓往負方向偏移而影響電晶體之正常導通狀態，或減少移動率。此外，也會發生特 性之變化。上述由於雜質而產生的電晶體之特性退化及特性變化會明顯出現在當氧化物半導體層中的氫濃度極低時。具體來說，二次離子質譜儀所測出的Na濃度之測量值最好小於或等於5×1016/cm3，更好是小於或等於1×1016/cm3，再更好是小於或等於1×1015/cm3。同樣地，Li濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。同樣地，K濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。
經過以上步驟，可降低氧化物半導體層716中的氫濃度並能高純度化氧化物半導體層。於是，氧化物半導體層會是穩定的。此外，以低於或等於玻璃轉變溫度的溫度進行加熱處理便可能形成具有極低載子密度和寬能隙的氧化物半導體層。因此，可使用大型基板來製造電晶體，以便能夠增加生產率。此外，藉由使用降低氫濃度並提高純度的氧化物半導體層，可能製造出具有耐高壓和極低截止電流的電晶體。上述加熱處理能在任何時間下進行，只要在形成氧化物半導體層之後進行即可。
接著，如第9A圖所示，形成與氧化物半導體層716接觸的導電層719以及與氧化物半導體層716接觸的導電層720。導電層719與導電層720係當作源極與汲極。
具體來說，導電層719與導電層720能以藉由濺射法或真空蒸氣沉積法來形成導電膜並接著將其處理成預定形狀之方式來形成。
請注意在形成當作導電層719與導電層720的導電膜 之前，會在閘絕緣膜703中形成開口，形成絕緣膜712與絕緣膜713以露出部分的半導體層704且可形成導電膜以便連接半導體層704。藉由將導電膜處理成預定形狀，導電層719與導電層720可當作連接半導體層704中的一對雜質區709的源極與汲極。替代地，電晶體133之源極與汲極可由不同於待連接導電層719與導電層720之導電層719與導電層720的導電膜組成。
可使用下列任何材料來作為充當導電層719與導電層720的導電膜：從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選出的元素；包括任何這些元素的合金；包括上述元素組合的合金膜等。替代地，可使用如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜疊在鋁或銅之金屬膜上方或下方的結構。鋁或銅最好被用來與耐火金屬材料結合以避免耐熱性及腐蝕的問題。可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔或之類作為耐火金屬材料。
再者，作為導電層719與導電層720的導電膜可具有單層結構或兩個或更多層的疊層結構。例如，可舉出含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等等。Cu-Mg-Al合金、Mo-Ti合金、Ti及Mo能高度附著於氧化物膜。因此，對導電層719與導電層720使用疊層結構，即用於下層之包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜以及用於上層之包括Cu的導電膜。因此，可增加為氧化物膜之絕緣膜以及導電層719與導電層720之間的附 著。
可對作為導電層719與導電層720的導電膜使用導電金屬氧化物。可使用氧化銦、氧化錫、氧化鋅、銦錫氧化物、銦鋅氧化物、或添加矽或氧化矽的金屬氧化物材料作為導電金屬氧化物。
在形成導電膜之後進行加熱處理的情況下，導電膜最好具有夠高的耐熱性以禁得起加熱處理。
請注意會適當地調整材料及蝕刻條件，以致在蝕刻導電膜期間盡可能地不移除氧化物半導體層716。依據蝕刻條件，有些情況會部分地蝕刻氧化物半導體層716的暴露部分，因而形成溝槽(凹下部)。
在本實施例中，係使用鈦膜作為導電膜。於是，可利用含氨和過氧化氫水之溶液(過氧氫氨混合物)來選擇性地對導電膜進行濕式蝕刻。具體來說，係使用以5：2：2的容積比來混合31wt%的過氧化氫水、28wt%的氨水及水之溶液作為過氧氫氨混合物。替代地，可藉由使用含氯(Cl2)、三氯化硼(BCl3)之類的氣體在導電膜上進行乾式蝕刻。
為了減少光致微影步驟中之光遮罩和步驟的數目，可藉由使用以多色調遮罩(為曝光遮罩)所形成之抗蝕遮罩來執行蝕刻，光經由多色調遮罩傳送以便具有複數個強度。使用多色調遮罩而形成之抗蝕遮罩具有複數個厚度，並可藉由蝕刻改變形狀；因此，可在複數個蝕刻步驟中使用抗蝕遮罩，以將膜處理成不同圖案。因此，可藉由一個 多色調遮罩來形成對應於至少兩種或更多不同圖案的抗蝕遮罩。如此，可減少曝光遮罩的數目，且亦可減少對應光致微影步驟的數目，藉此能實現製程的簡化。
再者，當作源極區與汲極區的氧化物導電膜可置於氧化物半導體層716以及當作源極與汲極的導電層719與導電層720之間。氧化物導電膜的材料最好包含氧化鋅作為成分且最好不含氧化銦。關於上述氧化物導電膜，可使用氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鋅鎵或之類。
例如，在形成氧化物導電膜的情況下，可同時進行用來形成氧化物導電膜的蝕刻及用來形成導電層719與導電層720的蝕刻。
藉由設置當作源極區與汲極區的氧化物導電膜，能降低氧化物半導體層716以及導電層719與導電層720之間的阻抗，使得電晶體能在高速下運作。此外，藉由設置當作源極區與汲極區的氧化物導電膜，能提高電晶體的耐受電壓。
接著，可使用諸如N2O、N2、或Ar之氣體來執行電漿處理。藉由此電漿處理，去除黏附於氧化物半導體層的露出表面的水或之類。同樣亦可使用氧和氬的混合氣體來執行電漿處理。
在電漿處理之後，如第9B圖所示，形成閘絕緣膜721以覆蓋導電層719、導電層720以及氧化物半導體層716。接著，在閘絕緣膜721上形成閘極722以與氧化物半導體層716重疊。
然後，在形成閘極722之後，藉由使用閘極722作為遮罩，將給予n型導電性的摻雜物加到氧化物半導體層716來形成一對高濃度區域908。請注意氧化物半導體層716與閘極722重疊(有閘絕緣膜721置於其間)的區域為通道形成區。氧化物半導體層716包括在成對高濃度區域908之間的通道形成區。藉由離子植入法能加入摻雜物以形成高濃度區域908。可使用如氦、氬或氙的稀有氣體、屬於第15族之如氮、磷、砷、和銻的原子、或之類作為摻雜物。例如，當使用氮作為摻雜物時，高濃度區域908最好具有高於或等於5×1019/cm3且低於或等於1×1022/cm3的氮原子濃度。添加給予n型導電性之摻雜物之高濃度區域908的導電性會比氧化物半導體層716中的其他區域之導電性高。因此，經由在氧化物半導體層716中設置高濃度區域908，能降低源極與汲極(導電層719與導電層720)之間的阻抗。
當降低源極與汲極(導電層719與導電層720)之間的阻抗時，即便縮小電晶體11，仍可確保高導通電流及高速運作。另外，藉由縮小電晶體11，能縮小半導體裝置300。
在對氧化物半導體層716使用In-Ga-Zn-O基氧化物半導體的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域908中的氧化物半導體具有纖鋅礦結晶結構。因為高濃度區域908中的氧化物半導體具有纖鋅礦結晶結構，能 更增加高濃度區域908的導電性，並能減少源極與汲極(導電層719與導電層720)之間的阻抗。請注意為了藉由形成具有纖鋅礦結晶結構之氧化物半導體來有效減少源極與汲極(導電層719與導電層720)之間的阻抗，在使用氮作為摻雜物之情況下，高濃度區域908中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範圍，在有些情況中仍可得到具有纖鋅礦結晶結構的氧化物半導體。
可使用與閘絕緣膜703類似之材料及疊層結構來形成閘絕緣膜721。
請注意閘絕緣膜721最好包括盡可能少量如水或氫的雜質，且閘絕緣膜721可使用單層絕緣膜或堆疊複數個絕緣膜來構成。當閘絕緣膜721中含有氫時，氫會進入氧化物半導體層716，或氧化物半導體層716中的氧會被氫排出，藉此氧化物半導體層716具有較低阻抗(n型導電性)；因此，可能會形成寄生通道。
於是，為了形成含有盡可能少的氫之閘絕緣膜721，採用不使用氫的沉積法係很重要的。
最好對閘絕緣膜721使用具有高障壁特性的材料。例如，可使用氮化矽膜、氧氮化矽膜、氮化鋁膜、氧氮化鋁膜或之類作為具有高屏障特性的絕緣膜。當使用堆疊的複數個絕緣膜時，諸如氧化矽膜或氮氧化矽膜等具有較低氮比例之絕緣膜係形成在比具有高障壁特性的絕緣膜較接近氧化物半導體層716之側邊上。然後，形成具有高障壁特 性之絕緣膜以與導電層719和導電層720及氧化物半導體層716重疊，其中具有較低氮比例之絕緣膜會夾於其間。當使用具有高障壁特性之絕緣膜時，可防止諸如濕氣和氫等雜質進入氧化物半導體層716、閘絕緣膜721、或氧化物半導體層716和另一絕緣膜之間的介面及其附近。
此外，形成與氧化物半導體層716接觸之如氧化矽膜或氧氮化矽膜之具有較低氮比例之絕緣膜能防止使用具有高障壁特性之材料而形成的絕緣膜與氧化物半導體層716直接接觸。
在本實施例中，閘絕緣膜721具有藉由濺射法形成之100 nm厚的氮化矽膜堆疊在藉由濺射法形成之200 nm厚的氧化矽膜之上的結構。膜形成期間的基板溫度可高於或等於室溫且低於或等於300℃，而本實施例為100℃。
在形成閘絕緣膜721之後，可進行加熱處理。加熱處理最好是以200到400℃的溫度(例如250到350℃)，在氮氣氛圍、超乾空氣、或稀有氣體(例如，氬或氦)氛圍中進行。氣體中的水含量最好是20ppm以下，更好是1ppm以下，又更好是10ppb以下。
在本實施例中，例如，係在氮氣圍中以250℃來進行一小時加熱處理。替代地，以類似於在氧化物半導體膜上進行的加熱處理之方法，可在形成導電層719與導電層720之前進行在高溫下短時間的RTA處理，以減少水或氫。甚至當由於在氧化物半導體層716上所執行的先前加熱處理而在氧化物半導體層716中產生氧缺陷時，藉由在 提供含氧的閘絕緣膜721之後執行加熱處理，氧仍會從閘絕緣膜721供應到氧化物半導體層716。藉由供應氧到氧化物半導體層716，可降低在氧化物半導體層716中充作施體的氧缺陷，並可滿足化學計量比。氧化物半導體層716中的氧比例最好高於化學計量組成的氧比例。結果，可使氧化物半導體層716成為實質上i型，及可降低由於氧缺陷所導致之電晶體的電特性變化；如此，可提高電特性。並不特別限制此加熱處理的時序，只要在形成閘絕緣膜721之後即可。當此加熱處理兼作另一步驟(例如，用來形成樹脂膜的加熱處理或用來減少透明導電膜之阻抗的加熱處理)時，不須增加步驟數，就可使氧化物半導體層716成為實質上i型。
此外，藉由將氧化物半導體層716經過氧氣氛圍中的加熱處理，以便將氧添加到氧化物半導體，可減少在氧化物半導體層716中充作施體的氧缺陷。加熱處理係以例如高於或等於100℃且低於350℃，最好高於或等於150℃且低於250℃的溫度來進行。用於在氧氣氛圍下之加熱處理的氧氣最好不含水、氫或之類。替代地，引進加熱處理設備的氧氣之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，氧氣中的雜質濃度小於或等於1ppm，最好小於或等於0.1ppm)。
替代地，可藉由離子植入法、離子摻雜法或之類將氧添加到氧化物半導體層716，以降低充作施體之氧缺陷。例如，可將以2.45GHz微波製成電漿狀態的氧加入氧化物 半導體層716中。
閘極722能以在閘絕緣膜721上形成導電膜並接著將其蝕刻的方式來形成。可使用與閘極707以及導電層719與導電層720類似的材料來構成閘極722。
閘極722的厚度係大於或等於10 nm且小於或等於400 nm，最好是大於或等於100 nm且小於或等於200 nm。在本實施例中，在藉由使用鎢靶材的濺射法來形成用於閘極之厚度為150nm的導電膜之後，便將導電膜蝕刻成希望的形狀，以形成閘極722。請注意可藉由噴墨法形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；因此，能降低製造成本。
經過上述步驟，製造出電晶體11。
在電晶體11中，源極與汲極(導電層719與導電層720)不與閘極722重疊。換言之，大於閘絕緣膜721之厚度的間距係置於源極與汲極(導電層719與導電層720)和閘極722之間。因此，在電晶體11中，可降低源極與汲極和閘極之間形成的寄生電容。藉此，可執行高速運作。
請注意電晶體11並不侷限於在氧化物半導體層中形成通道之電晶體，可能使用在通道形成區中包括比矽的能隙還寬之能隙，且比矽之本質載子密度還低的電晶體。除了氧化物半導體，例如可使用碳化矽、氮化鎵或之類來作為上述之半導體材料。藉由包括上述氧化物半導體材料的通道形成區，可得到具有極低截止電流的電晶體。
雖然電晶體11為單閘極電晶體，但當必要包括複數個彼此電性連接的閘極時，仍可形成包括複數個通道形成區的多閘極電晶體。
請注意與氧化物半導體層716接觸的絕緣膜(對應於本實施例中的閘絕緣膜721)可使用包含第13族元素的絕緣材料及氧來形成。許多氧化物半導體材料含有第13族的元素、且含有第13族之元素的絕緣材料會與氧化物半導體相容。因此，當將含有第13族之元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜時，氧化物半導體層與絕緣膜之間的介面之狀態便能保持良好。
含有屬於第13族之元素的絕緣材料係為含有一或更多屬於第13族之元素的絕緣材料。例如舉出氧化鎵、氧化鋁、氧化鎵鋁、氧化鋁鎵等作為含有屬於第13族元素的絕緣材料。這裡，氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的材料，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的材料。
例如，當對與含鎵的氧化物半導體層接觸的絕緣膜使用含有氧化鎵的材料時，在氧化物半導體層與絕緣膜之間的介面的特性能保持良好。例如，設置氧化物半導體層與內含氧化鎵的絕緣膜以彼此接觸，以能減少氫在氧化物半導體層與絕緣膜之間的介面上堆積。請注意在絕緣膜中使用與氧化物半導體之組成元素同族之元素的情況下，能得到類似的效果。例如，藉由使用包括氧化鋁的材料，能有效地形成絕緣膜。請注意水不太可能滲入氧化鋁中。因 此，最好使用含有氧化鋁的材料以防止水進入氧化物半導體層中。
藉由氧氣圍中的加熱處理或藉由氧摻雜，與氧化物半導體層716接觸的絕緣膜之絕緣材料最好包含比化學計量成分中的氧更高比例的氧。「氧摻雜」意指添加氧到塊內。請注意使用「塊」之術語是為了明確表示氧不僅添加到薄膜的表面而且亦添加到薄膜的內部。另外，「氧摻雜」包括將待經電漿製造的氧添加到塊中的「氧電漿摻雜」。可藉由離子植入或離子摻雜來執行氧摻雜。
例如，在使用氧化鎵形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，可將氧化鎵的組成設為Ga2Ox(X=3+α，0<α<1)。
在使用氧化鋁形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，可將氧化鋁的組成設為Al2Ox(X=3+α，0<α<1)。
在使用氧化鋁鎵(氧化鎵鋁)形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，可將氧化鋁鎵(氧化鎵鋁)的組成設為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由氧摻雜，可形成包括氧的比例高於化學計量組成中之比例的區域之絕緣膜。當包括上述區域之絕緣膜與氧化物半導體層相接觸時，絕緣膜中過量的氧便供應到氧化物半導體層，及減少氧化物半導體層或氧化物半導體層和絕緣膜之間的介面上的氧缺陷。如此，可使氧化物半導體 層成為i型或實質上i型的氧化物半導體。
請注意包括氧的比例高於化學計量組成中之比例的區域之絕緣膜可施用於位於氧化物半導體層716的上側上之絕緣膜或者位在與氧化物半導體層716相接觸之絕緣膜之氧化物半導體層716的下側上之絕緣膜；不過，最好將上述絕緣膜施用於與氧化物半導體層716相接觸的兩個絕緣膜上。可透過氧化物半導體層716夾置在各包括氧的比例高於化學計量組成中之比例的區域的絕緣膜(其係作為與氧化物半導體層716相接觸並且位在氧化物半導體層716的上側和下側上之絕緣膜)之間的結構來加強上述效果。
在氧化物半導體層716上側或下側的絕緣膜可包含相同的組成元素或不同的組成元素。例如，在上側和下側的絕緣膜可兩者都以組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵來構成。替代地，在上側和下側的絕緣膜之其一者可由Ga2Ox(X=3+α，0<α<1)來形成，而另一者可以組成為Al2Ox(X=3+α，0<α<1)的氧化鋁來形成。
可藉由堆疊各包括氧的比例高於化學計量組成中之比例的區域的絕緣膜來形成與氧化物半導體層716接觸的絕緣膜。例如，在氧化物半導體層716上側的絕緣膜可形成如下：形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵並在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鋁鎵(氧化鋁鎵)。請注意在氧化物半導體層716的下側之絕緣膜係可藉由堆疊各包括氧的比例高於化學計量組成中之比例的區域之絕緣膜來形成。
接著，如第9C圖所示，形成絕緣膜724以便覆蓋閘絕緣膜721和閘極722。可藉由PVD法、CVD法或之類來形成絕緣膜724。絕緣膜724可使用包括如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁的無機絕緣材料之材料來組成。請注意最好對絕緣膜724使用具有低介電常數的材料或具有低介電常數的結構(例如，多孔結構)。當降低絕緣膜724的介電常數時，能降低產生於佈線或電極之間的寄生電容，而造成更高速的運作。請注意雖然在本實施例中的絕緣膜724具有單層結構，但本發明之一實施例不會受限於此結構。絕緣膜724可具有兩個或更多層的疊層結構。
接著，在閘絕緣膜721及絕緣膜724中形成開口，以露出部分的導電層720。之後，在絕緣膜724上形成透過開口與導電層720接觸的佈線726。
以藉由PVD法或CVD法來形成導電膜並接著藉由蝕刻來處理導電膜的方式來形成佈線726。可使用從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選出的元素；包含任何這些元素作為成分的合金或之類來作為導電膜的材料。可使用包括錳、鎂、鋯、鈹、釹、及鈧之其一者或任何這些元素之組合的材料。
具體來說，例如，可能採用藉由PVD法在包括絕緣膜724之開口之區域中形成薄鈦膜及藉由PVD法形成薄鈦膜(具有約為5nm的厚度)，並接著形成鋁膜以被嵌入開口中的方法。這裡，藉由PVD法形成的鈦膜具有減少 在鈦膜所形成之表面上形成的氧化物膜(例如，自然氧化物膜)的功能，以減少與下方電極等(這裡係指導電層720)的接觸阻抗。此外，能防止鋁膜凸起。在形成鈦、氮化鈦或之類的阻擋膜之後，可藉由電鍍法來形成銅膜。
接下來，如第9D圖所示，形成絕緣膜727以便覆蓋佈線726。另外，在絕緣膜727上形成導電膜並接著將其蝕刻，以便形成導電層7301。之後，形成絕緣膜7302以便覆蓋導電層7301，且在絕緣膜7302上形成導電膜7303。以此方式，能形成電容器12。電容器12之一對電極之其一者對應於導電層7301；成對電極之另一者對應於導電膜7303；且介電層對應於絕緣膜7302。這裡，絕緣膜727、導電層7301、絕緣膜7302、及導電膜7303可使用類似於其他絕緣膜和導電層之材料形成。請注意電容器12之成對電極之其一者可電性連接電晶體11之源極、汲極、或閘極。
經過這一連串的步驟，能製造半導體裝置。
經過以上步驟，在半導體裝置中，包括氧化物半導體的電晶體11可設置在包括除了氧化物半導體之外的材料之電晶體133上。這樣有可能縮小半導體裝置。在設置電容器12的情況下，電容器更設置在電晶體133上，使得有可能縮小半導體裝置。
當對源極或汲極係連接電容器之電晶體(第3A圖之電晶體310以及第4A圖之電晶體310和410)中的半導體層使用氧化物半導體時，可防止保持在電容器中的電荷 洩漏。因此，即便電容器12的面積很小，電容器12仍可保持充分的電荷，並同時可縮小半導體裝置。
本實施例能適當地結合任何其他實施例來實作。
(實施例7)
在本實施例中，將說明包括具有不同於實施例6之結構的結構之氧化物半導體層的電晶體11。請注意係以相同的參考數字來表示與第9A至9D圖相同的部分，而省略其說明。
第10A圖所示之電晶體11係頂部閘極電晶體，其中閘極722係形成在氧化物半導體層716上，且也是底部接觸電晶體，其中源極與汲極(導電層719與導電層720)係形成在氧化物半導體層716下。
氧化物半導體層716包括一對高濃度區域918，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體層716來得到。另外，氧化物半導體層716與閘極722重疊(有閘絕緣膜721置於其間)的區域為通道形成區919。氧化物半導體層716包括在成對高濃度區域918之間的通道形成區919。
高濃度區域918能以類似於實施例6之高濃度區域908的方式形成。
第10B圖所示之電晶體11係頂部閘極電晶體，其中閘極722係形成在氧化物半導體層716上，且也是底部接觸電晶體，其中源極與汲極(導電層719與導電層720) 係形成在氧化物半導體層716上。電晶體11更包括側壁930，其置於閘極722的端上並使用絕緣膜形成。
氧化物半導體層716包括一對高濃度區域928和一對低濃度區域929，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體層716來得到。另外，氧化物半導體層716與閘極722重疊(有閘絕緣膜721置於其間)的區域為通道形成區931。氧化物半導體層716包括在成對高濃度區域928之間的成對低濃度區域929以及在成對低濃度區域929之間的通道形成區931。另外，成對低濃度區域929係置於與側壁930重疊之氧化物半導體層716的區域中，其中有閘絕緣膜721置於低濃度區域929與側壁930之間。
高濃度區域928和低濃度區域929能以類似於實施例6之高濃度區域908的方式形成。
第10C圖所示之電晶體11係頂部閘極電晶體，其中閘極722係形成在氧化物半導體層716上，且也是底部接觸電晶體，其中源極與汲極(導電層719與導電層720)係形成在氧化物半導體層716下。電晶體11更包括側壁950，其置於閘極722的端上並使用絕緣膜形成。
氧化物半導體層716包括一對高濃度區域948和一對低濃度區域949，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體層716來得到。另外，氧化物半導體層716與閘極722重疊(有閘絕緣膜721置於其間)的區域為通道形成區951。氧化物半導體 層716包括在成對高濃度區域948之間的成對低濃度區域949以及在成對低濃度區域949之間的通道形成區951。另外，成對低濃度區域949係置於與側壁950重疊之氧化物半導體層716的區域中，其中有閘絕緣膜721置於低濃度區域949與側壁950之間。
高濃度區域948和低濃度區域949能以類似於實施例6之高濃度區域908的方式形成。
請注意已揭露一種方法來作為用來透過自動對準程序在包括氧化物半導體之電晶體中形成當作源極區或汲極區之高濃度區域的方法，即暴露出氧化物半導體層的表面並進行氬電漿處理，使得降低在氧化物半導體層中暴露於電漿之區域的阻抗(S.Jeon et al.的「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」，IEDM Tech.Dig.，第504-507頁，2010)。
然而，在製造方法中，在形成閘絕緣膜之後，必須部分地移除閘絕緣膜，以暴露出當作源極區或汲極區的部分。因此，當移除閘絕緣膜時，在閘絕源膜下的氧化物半導體層會被部分地過度蝕刻；於是，待成為源極區或汲極區之部分的厚度會變小。結果，增加源極區或汲極區的阻抗，且容易發生由於過度蝕刻而造成之電晶體特性的缺陷。
為了更加縮小電晶體，適合採用具有高處理準確度的乾式蝕刻法。然而，過度蝕刻特別容易發生於使用乾式蝕 刻法之情況中，其不能充分地得到對氧化物半導體層的閘絕緣膜之選擇性。
例如，當氧化物半導體層具有足夠的厚度時，就不會產生過度蝕刻的問題。然而，當通道長度短於或等於200 nm時，待成為通道形成區的氧化物半導體層之部分的厚度必須小於或等於20 nm，最好小於或等於10 nm以防止短通道效應。當氧化物半導體層具有上述之小厚度時，如上所述，因為增加源極區或汲極區的阻抗而過度蝕刻氧化物半導體層，並造成電晶體特性的缺陷。
然而，如本發明之一實施例中，係在留下閘絕緣膜以不露出氧化物半導體之狀態下添加摻雜物到氧化物半導體層中；於是，能防止過度蝕刻氧化物半導體層，並能降低對氧化物半導體層之過度損害。此外，氧化物半導體層與閘絕緣膜之間的介面能保持乾淨。因此，能增進電晶體的特性及可靠度。
本實施例能適當地結合任何其他實施例來實作。
(實施例8)
在本實施例中，將說明包括具有不同於實施例6或實施例7之結構的結構之氧化物半導體層的電晶體。請注意係以相同的參考數字來表示與第9A至9D圖相同的部分，而省略其說明。在本實施例之電晶體11中，閘極722係設置以與導電層719和720重疊。再者，本實施例之電晶體11與實施例6或實施例7之電晶體11的不同之處為 氧化物半導體層716不會經過藉由使用閘極722作為遮罩來加入給予導電性的雜質元素。
第11A圖之電晶體11包括在導電層719與導電層720下的氧化物半導體層716。第11B圖之電晶體11包括在導電層719與導電層720上的氧化物半導體層716。請注意雖然絕緣膜724的上表面在第11A和11B圖之各者中未被平面化，但本實施例並不侷限於此結構。絕緣膜724的上表面可被平面化。
本實施例能適當地結合任何其他實施例來實作。
(實施例9)
在本實施例中，將說明為根據本發明之一實施例之其中一個半導體裝置的CPU之結構。
第16圖顯示本實施例中的CPU之結構。第16圖所示的CPU在一基板9900上主要包括一算術邏輯單元(ALU)9901、一ALU控制器9902、一指令解碼器9903、一中斷控制器9904、一時序控制器9905、一暫存器9906、一暫存器控制器9907、一匯流排介面(Bus I/F)9908、一可複寫ROM 9909、及一ROM介面(ROM I/F)9920。此外，ROM 9909和ROM I/F 9920可設置在不同晶片上。顯然地，第16圖所示的CPU只是簡化結構的實例，且實際的CPU可依據應用而具有各種結構。
透過Bus I/F 9908輸入至CPU的指令會輸入至指令解碼器9903並在其中解碼，且接著輸入至ALU控制器 9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905依照已解碼的指令來執行各種控制。具體來說，ALU控制器9902產生信號來控制ALU9901的驅動。在CPU執行程式期間，中斷控制器9904基於優先權或遮罩狀態來處理來自外部輸入/輸出裝置或周邊電路的中斷請求。暫存器控制器9907產生暫存器9906的位址，並依據CPU的狀態從暫存器9906讀取資料或將資料寫入暫存器9906。
時序控制器9905產生信號來控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的運作時序。例如，時序控制器9905裝有內部時脈產生器，用來基於參考時脈信號CLK1產生內部時脈信號CLK2，並將時脈信號CLK2供應給上述電路。
在本實施例之CPU中，具有以上實施例所述之結構的任一半導體裝置係設置在ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、時序控制器9905、暫存器9906、暫存器控制器9907、Bus I/F 9908、可複寫ROM 9909、及ROM I/F 9920之至少一者的輸入部、輸出部、或輸入/輸出部中。例如，在具有以上實施例所述之結構的任一半導體裝置係設置在暫存器9906中的情況下，暫存器控制器9907可維持包括在暫存器9906中的半導體裝置處於抑制洩漏電流的高阻抗狀態中，以回 應來自ALU 9901的指令。因此，可減少電力消耗。
以此方式，藉由包括氧化物半導體的電晶體，暫時停止CPU的運作並停止供應電源電壓，如此可防止洩漏電流，以降低功率耗損。
雖然本實施例中舉出CPU作為實例，但根據所揭露發明之一實施例的半導體裝置並不限定應用於CPU且可應用在如微處理器的LSI、影像處理電路、數位信號處理器(DSP)、或現場可程式閘陣列(FPGA)中。
此外，藉由使用包括氧化物半導體的電晶體，其包括在根據所揭露發明的一實施例之半導體裝置中，可實現非揮發性隨機存取記憶體。
磁性隧道接合元件(MTJ)係為非揮發性隨機存取記憶體。當設置在絕緣膜上方和下方的膜中的自旋方向是平行時，MTJ元件便在低阻抗狀態下儲存資料，而當自旋方向不是平行時，便在高阻抗狀態下儲存資料。因此，MTJ元件之原理完全與在本實施例中所述之包括氧化物半導體的記憶體之原理不同。表格1顯示MTJ元件與本實施例之半導體裝置之間的比較。
Figure TWI611557BD00001
MTJ元件的不利之處在於當因為包含磁性材料而使溫度高於或等於居里溫度時，會失去磁性。此外，由於採用電流驅動，故MTJ元件會與矽雙極裝置相容；然而，雙極裝置不適用於高度整合。再者，問題在於，僅管MTJ元件的寫入電流極低，但功率耗損仍會隨著記憶體容量的增加而增加。
原則上，MTJ元件對於磁場具有低阻抗，且當MTJ元件暴露於高磁場時，就很容易改變自旋方向。另外，有必 要控制由用於MTJ元件的磁體奈米化而造成的磁波動。
另外，對MTJ元件使用稀土元素；於是，在形成對金屬污染很敏感的矽半導體的過程中需要特別關注整合形成MTJ元件的過程。另外，MTJ元件每位元的材料成本是昂貴的。
另一方面，在本實施例中所述之包括氧化物半導體的電晶體具有類似於矽MOSFET的元件結構及操作原理，除了通道的半導體材料為金屬氧化物以外。再者，包括氧化物半導體的電晶體不會受到磁場的影響，且不會造成軟性誤差。這顯示出電晶體與矽積體電路係高度相容的。
如表格1所示，結合包括氧化物半導體的電晶體與包括矽的電晶體之記憶體在許多方面都比自旋電子裝置占優勢，例如耐熱性、3D轉換(三個或更多層的疊層結構)、及對磁場的阻抗。
請注意「負擔成本」係指當資料漏失和回復時所耗費的功率。
如上所述，使用具有比自旋電子裝置更多優勢之包括氧化物半導體的記憶體，可能降低CPU之功率耗損。
本實施例能適當地結合任何其他實施例來實作。
(實施例10)
使用根據本發明之一實施例的半導體裝置，可提供抑制洩漏電流且低功率耗損的電子裝置。尤其是，在不易連續接收電力之可攜式電子裝置的例子中，當加入根據本發 明之一實施例之具有低功率耗損的半導體裝置作為裝置的元件時，可獲得增加連續作業時間的優點。
根據本發明之一實施例的半導體裝置可被用於顯示裝置、個人電腦、或裝有記錄媒體的影像再生裝置(代表性地，諸如數位多用途碟(DVD)之再生記錄媒體的內容及具有用以顯示所再生的影像之顯示器的裝置)。除了上述，作為可包括根據本發明之一實施例之半導體裝置的電子裝置之實例，可舉出下列：行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、攝影機、數位靜態相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(如、車用音訊系統和數位音訊播放器)、複印機、傳真機、印刷機、多功能印刷機、自動櫃員機(ATM)、販賣機等。
將說明根據本發明之一實施例的半導體裝置應用在如行動電話、智慧型手機、及電子書閱讀器的電子裝置上之例子。
第17圖係一可攜式電子裝置之方塊圖。第17圖所示之可攜式電子裝置包括一RF電路421、一類比基頻電路422、一數位基頻電路423、一電池424、一電源電路425、一應用處理器426、一快閃記憶體430、一顯示控制器431、一記憶體電路432、一顯示器433、一觸控感應器439、一音頻電路437、一鍵盤438等等。顯示器433包括一顯示部434、一源極驅動器435、及一閘極驅動器436。應用處理器426包括一CPU 427、一DSP 428、及一介面 429。例如，當將任何以上實施例所述之半導體裝置用於CPU 427、數位基頻電路423、記憶體電路432、DSP 428、介面429、顯示控制器431、及音頻電路437之任一或全部者時，可抑制洩漏電流，以降低功率耗損。
第18圖係一電子書閱讀器之方塊圖。電子書閱讀器包括一電池451、一電源電路452、一微處理器453、一快閃記憶體454、一音頻電路455、一鍵盤456、一記憶體電路457、一觸控面板458、一顯示器459、及一顯示控制器460。微處理器453包括一CPU 461、一DSP 462、及一介面(IF)463。例如，當將任何以上實施例所述之半導體裝置用於CPU 461、音頻電路455、記憶體電路457、顯示控制器460、DSP 462、及介面463之任一或全部者時，可抑制洩漏電流，以降低功率耗損。
本實施例能適當地結合任何其他實施例來實作。
(實施例11)
絕緣閘極型電晶體之實際測得的場效移動率會因各種原因而比理想的移動率低；此現象不只發生在使用氧化物半導體的情況下。
降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
假設半導體之原本移動率和測得之場效移動率分別是 μ0和μ，且半導體中存在位能障壁(如晶粒邊界)，可以第27A圖之公式A來表示測得之場效移動率。
在公式A中，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。
當假設位能障壁是由缺陷造成時，可根據Levinson模型以第27B圖之公式B來表示位能障壁的高度。
在公式B中，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。
在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。
在線性區中的汲極電流Id可以第27C圖之公式C表示。
在公式C中，L表示通道長度且W表示通道寬度，而L與W各是10 μm。
另外，Vd表示汲極電壓。
當公式C的兩邊除以Vg並對兩邊取對數時，可得到第27D圖之公式D。
公式C的右邊是Vg的函數。
由公式D可知，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出實際測量值而得到的圖表之直線的斜率求得缺陷密度N。
換言之，可從電晶體之Id-Vg特性來評估缺陷密度。
在銦(In)與錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
基於如上所述那樣得到的缺陷密度，可計算出μ0為120 cm2/Vs。
包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是35 cm2/Vs。
然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
請注意即便半導體內部不存在缺陷，通道與閘絕緣膜間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道與閘絕緣膜間之間之介面的距離x的位置上的移動率μ1可由第27E圖之公式E表示。
在公式E中，D表示在閘極方向上的電場，而B和G是常數。請注意B和G可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且G是10 nm(介面散射影響到達的深度)。
當增加D時(即，當增加閘極電壓時)，公式E的第二項便增加，所以移動率μ1降低。
第19圖顯示電晶體之移動率μ2的計算結果E，其中此電晶體的通道包括理想的氧化物半導體且半導體內部沒有缺陷。
關於計算，係使用了由Synopsys公司所製造的軟體Sentaurus Device。
關於計算，係假設能隙、電子親和性、相對介電常數和氧化物半導體的厚度分別為2.8 eV、4.7 eV、15、和15 nm。
這些數值係由測量以濺射法形成之薄膜來得到。
此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。
閘絕緣膜之厚度係假設為100 nm，且其相對介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
如計算結果E所示，在稍微超過1V之閘極電壓上，移動率具有大於或等於100 cm2/Vs的峰值，且隨著閘極電壓變高而下降，因為介面散射的影響增加了。
請注意為了降低介面散射，希望在原子級上將半導體層的表面設成平坦的(原子層平坦)。
計算出使用具有上述移動率的氧化物半導體所製造的微型電晶體之特性。
用於計算的電晶體包括設置在氧化物半導體層中的一對n型半導體區之間的通道形成區。
在成對n型半導體區的電阻率為2×10-3 Ω cm的條件下來執行計算。
在通道長度為33 nm且通道寬度為40 nm的條件下來執行計算。
此外，側壁係置於閘極的側壁上。
在部分與側壁重疊之半導體區為偏移區的條件下來執 行計算。
關於計算，係使用了由Synopsys公司所製造的軟體Sentaurus Device。
第20A至20C圖顯示電晶體的汲極電流(Id，以實線表示)及移動率(μ，以虛線表示)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。
汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
第20A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
第20B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
第20C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
閘絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。
對照下，移動率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。
第21A至21C圖顯示當偏移長度(側壁長度)Loff為5nm時的電晶體之汲極電流Id(以實線表示)及移動率μ(以虛線表示)的閘極電壓Vg依賴性。
汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計 算來得到。
第21A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
第21B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
第21C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
第22A至22C圖顯示當偏移長度(側壁長度)Loff為15nm時的電晶體之汲極電流Id(以實線表示)及移動率μ(以虛線表示)的閘極電壓依賴性。
汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
第22A圖顯示在閘絕緣膜之厚度為15 nm之條件下的計算結果。
第22B圖顯示在閘絕緣膜之厚度為10 nm之條件下的計算結果。
第22C圖顯示在閘絕緣膜之厚度為5 nm之條件下的計算結果。
在任一結構中，當閘絕緣膜越薄，截止電流越顯著降低，但是移動率μ的峰值和導通電流沒有顯著的變化。
在第20A至20C圖中的移動率μ之峰值大約為80 cm2/Vs，在第21A至21C圖中大約為60 cm2/Vs，及在第22A至22C圖中大約為40 cm2/Vs；因此，移動率μ之峰 值會隨著偏移長度Loff增加而減少。
此外，同樣適用於截止電流。
導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。
另外，圖顯示了在任一結構中，當閘極電壓為1V前後時，汲極電流超過記憶體元件中所需的10μA。
本實施例能適當地結合任何其他實施例來實作。
〔實例1〕
藉由在加熱基板期間沉積氧化物半導體或藉由在沉積氧化物半導體膜之後進行加熱處理，包括含有In、Sn和Zn之氧化物半導體(In-Sn-Zn基氧化物半導體)的電晶體會具有良好的特性。
請注意In、Sn和Zn之各者最好含在高於或等於5 atomic%的成分比中。
藉由在沉積包括In、Sn和Zn的氧化物半導體膜之後刻意地加熱基板，可提高電晶體的場效移動率。
n通道電晶體的臨界電壓會往正方向正向地偏移。
當n通道電晶體的臨界電壓正向地偏移時，可降低用來維持n通道電晶體之截止狀態的電壓之絕對值，且可降低功率耗損。
另外，當n通道電晶體的臨界電壓正向地偏移，且臨界電壓高於或等於0 V時，可形成常閉型電晶體。
以下將說明使用含有In、Sn和Zn之氧化物半導體的 電晶體之特性。
(樣本A至C的共同條件)
氧化物半導體層係形成在基板上以在下列條件下具有15 nm的厚度：使用具有In：Sn：Zn=1：1：1之組成比的靶材；氣體流率為Ar/O2=6/9 sccm；沉積壓力為0.4 Pa；且沉積功率為100W。
接著，將氧化物半導體層蝕刻成島型。
隨後，在氧化物半導體層上沉積鎢層以具有50 nm的厚度，並蝕刻鎢層，以致形成源極和汲極。
之後，藉由電漿CVD法使用甲矽烷氣體(SiH4)和一氧化二氮(N2O)來形成氮氧化矽膜(SiON)以具有100 nm的厚度，使得氮氧化矽膜作為閘絕緣層。
然後，以下列方式形成閘極：形成氮化鉭層以具有15 nm的厚度；形成鎢層以具有135 nm的厚度；並蝕刻這些層。
之後，藉由電漿CVD法形成厚度為300 nm的氮氧化矽(SiON)膜及厚度為1.5μm的聚醯亞胺膜來作為層間絕緣膜。
接著，以下列方式來形成用來測量的墊片：在層間絕緣膜中形成接洞；形成第一鈦膜以具有50 nm的厚度；形成鋁膜以具有100 nm的厚度；形成第二鈦膜以具有50 nm的厚度；並蝕刻這些膜。
以此方式，便製造出包括電晶體的半導體裝置。
(樣本A)
在樣本A中，在沉積氧化物半導體層期間，不會對基板進行加熱。
此外，在樣本A中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前，不會進行加熱處理。
(樣本B)
在樣本B中，係以200℃加熱基板來沉積氧化物半導體層。
此外，在樣本B中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前，不會進行加熱處理。
為了移除在氧化物半導體層中充作施體的氫，會在加熱基板期間沉積氧化物半導體層。
(樣本C)
在樣本C中，係以200℃加熱基板來沉積氧化物半導體層。
此外，在樣本C中，在沉積氧化物半導體層之後且蝕刻氧化物半導體層之前，會以650℃在氮氣氛圍中進行加熱處理達一小時，並接著以650℃在氧氣氛圍中進行加熱處理達一小時。
在氮氣氛圍中以650℃進行加熱處理達一小時是為了移除在氧化物半導體層中充作施體的氫。
藉由用來移除在氧化物半導體層中充作施體的氫之加熱處理，亦會移除氧，而造成在氧化物半導體層中充作載子的氧空缺。
因此，在氧氣圍中以650℃進行加熱處理達一小時，以降低氧空缺。
(樣本A至樣本C的電晶體之特性)
第23A圖顯示樣本A的電晶體之初始特性。
第23B圖顯示樣本B的電晶體之初始特性。
第23C圖顯示樣本C的電晶體之初始特性。
樣本A的電晶體之場效移動率為18.8 cm2/Vsec。
樣本B的電晶體之場效移動率為32.2 cm2/Vsec。
樣本C的電晶體之場效移動率為34.5 cm2/Vsec。
根據透過透射電子顯微鏡(TEM)觀察的氧化物半導體層(係藉由與樣本A至C類似的沉積法形成)之剖面，在由與樣本B和樣本C類似的沉積法形成之樣本中會看到結晶體，其中樣本B和樣本C的基板會在沉積期間被加熱。
另外，出乎意料地，在沉積期間加熱之基板的樣本具有非晶部分及具有c軸結晶取向的結晶部分。
在傳統的聚醯亞胺中，結晶部分中的結晶不會對齊並對準不同方向。這表示在沉積期間已加熱基板的樣本具有新穎的結構。
第23A至23C圖的對照便能了解到在沉積期間或之後 對基板進行加熱處理可移除充作施體的氫元素，藉此使n通道電晶體的臨界電壓往正方向偏移。
亦即，在沉積期間對基板加熱之樣本B的臨界電壓會比在沉積期間未對基板加熱之樣本A的臨界電壓更往正方向偏移。
此外，比較樣本B和樣本C(其都於沉積期間對基板加熱)，顯示出在沉積之後進行加熱處理之樣本C的臨界電壓會比不在沉積之後進行加熱處理之樣本B的臨界電壓更往正方向偏移。
加熱處理的溫度愈高，就愈容易移除如氫的輕元素；因此，當加熱處理的溫度愈高時就更有可能移除氫。
因此很可能藉由增加在沉積期間或之後的加熱處理之溫度，便能將臨界電壓更往正方向偏移。
(樣本B和樣本C之閘極BT應力測試的結果)
在樣本B(未在沉積之後進行加熱處理)及樣本C(在沉積之後進行加熱處理)上進行閘極BT應力測試。
首先，在基板溫度為25℃且Vds為10V時測量每個電晶體的Vgs-Ids特性，以測量在加熱與施加高正電壓之前的電晶體之特性。
接著，將基板溫度設為150℃並將Vds設成0.1V。
之後，將20V的Vgs施加到閘絕緣膜並保持此條件達一小時。
接著，將Vgs設為0 V。
然後，在基板溫度為25℃且Vds為10V時測量電晶體的Vgs-Ids特性，以測量在加熱與施加高正電壓之後的電晶體之特性。
如上所述之比較在加熱與施加高正電壓之前和之後的電晶體之特性就稱為正BT測試。
另一方面，首先，在基板溫度為25℃且Vds為10V時測量每個電晶體的Vgs-Ids特性，以測量在加熱與施加高負電壓之前的電晶體之特性。
接著，將基板溫度設為150℃並將Vds設成0.1V。
之後，將-20V的Vgs施加到閘絕緣膜並保持此條件達一小時。
接著，將Vgs設為0 V。
另一方面，在基板溫度為25℃且Vds為10V時測量每個電晶體的Vgs-Ids特性，以測量在加熱與施加高負電壓之後的電晶體之特性。
如上所述之比較在加熱與施加高負電壓之前和之後的電晶體之特性就稱為負BT測試。
第24A圖顯示樣本B之正BT測試的結果，而第24B圖顯示樣本B之負BT測試的結果。
第25A圖顯示樣本C之正BT測試的結果，而第25B圖顯示樣本C之負BT測試的結果。
正BT測試與負BT測試是用來判斷電晶體之退化程度的測試；第24A和25A圖顯示藉由至少進行正BT測試可將臨界電壓往正方向偏移。
尤其第24A圖顯示正BT測試會使電晶體變成常閉型電晶體。
因此發現到除了在電晶體之製造過程中的加熱處理，進行正BT測試亦可能促使臨界電壓往正方向偏移，因此可製造出常閉型電晶體。
第26圖顯示樣本A之電晶體的截止電流與測量時的基板溫度(絕對溫度)之倒數之間的關係。
在第26圖中，水平軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
第26圖之電流量為每微米通道寬度之電流量。
當基板溫度為125℃(1000/T約為2.51)時，截止電流係低於或等於1×10-19 A。
當基板溫度為85℃(1000/T約為2.79)時，截止電流係低於或等於1×10-20 A。
亦即，發現到包含氧化物半導體的電晶體之截止電流相較於包含矽半導體的電晶體是極低的。
截止電流會隨著溫度降低而減少；因此，顯然在室溫下會得到較低的截止電流。
本實例之內容或其部分內容能結合任何實施例來實作。
本申請書係基於2011/5/20向日本專利局申請的日本專利申請書第2011-112957號，特此須合併參考其全部內容。
11‧‧‧電晶體
12‧‧‧電容器
100‧‧‧半導體裝置
110‧‧‧電晶體
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
115‧‧‧反向器
116‧‧‧輸出端
133‧‧‧電晶體
300‧‧‧半導體裝置
310‧‧‧電晶體
311‧‧‧電容器
312‧‧‧電阻器
313‧‧‧節點
400‧‧‧半導體裝置
410‧‧‧電晶體
421‧‧‧RF電路
422‧‧‧類比基頻電路
423‧‧‧數位基頻電路
424‧‧‧電池
425‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧中央處理器
428‧‧‧數位信號處理器
429‧‧‧介面
430‧‧‧快閃記憶體
431‧‧‧顯示控制器
432‧‧‧記憶體電路
433‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437‧‧‧音頻電路
438‧‧‧鍵盤
439‧‧‧觸控感應器
451‧‧‧電池
452‧‧‧電源電路
453‧‧‧微處理器
454‧‧‧快閃記憶體
455‧‧‧音頻電路
456‧‧‧鍵盤
457‧‧‧記憶體電路
458‧‧‧觸控面板
459‧‧‧顯示器
460‧‧‧顯示控制器
461‧‧‧中央處理器
462‧‧‧數位信號處理器
463‧‧‧介面
500‧‧‧半導體裝置
512‧‧‧電晶體
520‧‧‧反向器
600‧‧‧半導體裝置
601‧‧‧三態反向器電路
602‧‧‧三態反向器電路
603‧‧‧三態反向器電路
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘絕緣膜
704‧‧‧半導體層
707‧‧‧閘極
709‧‧‧雜質區
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電層
720‧‧‧導電層
721‧‧‧閘絕緣膜
722‧‧‧閘極
724‧‧‧絕緣膜
726‧‧‧佈線
727‧‧‧絕緣膜
908‧‧‧高濃度區域
918‧‧‧高濃度區域
919‧‧‧通道形成區
928‧‧‧高濃度區域
929‧‧‧低濃度區域
930‧‧‧側壁
931‧‧‧通道形成區
948‧‧‧高濃度區域
949‧‧‧低濃度區域
950‧‧‧側壁
951‧‧‧通道形成區
7301‧‧‧導電層
7302‧‧‧絕緣膜
7303‧‧‧導電膜
9900‧‧‧基板
9901‧‧‧算術邏輯單元
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧匯流排介面
9909‧‧‧可複寫ROM
9920‧‧‧ROM介面
第1A和1B圖分別繪示一半導體裝置的實例及其時序圖的實例。
第2A至2C圖繪示半導體裝置的實例。
第3A和3B圖分別繪示一半導體裝置的實例及其時序圖的實例。
第4A和4B圖分別繪示一半導體裝置的實例及其時序圖的實例。
第5A和5B圖繪示半導體裝置的實例。
第6A和6B圖繪示半導體裝置的實例。
第7A至7D圖繪示半導體裝置的製程之實例。
第8A至8C圖繪示半導體裝置的製程之實例。
第9A至9D圖繪示半導體裝置的製程之實例。
第10A至10C圖各係繪示包括氧化物半導體的電晶體之結構剖面圖。
第11A和11B圖各係繪示包括氧化物半導體的電晶體之結構剖面圖。
第12A至12E圖繪示氧化物材料的結構。
第13A至13C圖繪示氧化物材料的結構。
第14A至14C圖繪示氧化物材料的結構。
第15A和15B圖繪示氧化物半導體材料的結構。
第16圖繪示一CPU。
第17圖繪示一可攜式電子裝置。
第18圖繪示一電子書閱讀器。
第19圖顯示閘極電壓與場效移動率之間的關係。
第20A至20C圖各顯示閘極電壓與汲極電流之間的關係。
第21A至21C圖各顯示閘極電壓與汲極電流之間的關係。
第22A至22C圖各顯示閘極電壓與汲極電流之間的關係。
第23A至23C圖各顯示電晶體的特性。
第24A和24B圖各顯示電晶體的特性。
第25A和25B圖各顯示電晶體的特性。
第26圖顯示電晶體的截止電流之溫度依賴性。
第27A至27E圖係用來計算移動率的公式。
100‧‧‧半導體裝置
110‧‧‧電晶體
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
115‧‧‧反向器
116‧‧‧輸出端

Claims (10)

  1. 一種半導體裝置，包含：反向器，該反向器包含具有p型導電性的第一電晶體以及具有n型導電性的第二電晶體；第三電晶體；及第四電晶體，其中該第一電晶體之閘極係電性連接該第二電晶體之閘極，其中該第一電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第三電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者，其中該第三電晶體之該源極和汲極之另一者係電性連接具有供應第一電位之功能的佈線，其中該第三電晶體之閘極係電性連接該第四電晶體之閘極，其中該第四電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之另一者，其中該第四電晶體之該源極和汲極之另一者係電性連接具有供應低於該第一電位之第二電位之功能的佈線，且其中該第三電晶體和該第四電晶體包含氧化物半導體。
  2. 一種半導體裝置，包含：反向器，該反向器包含具有p型導電性的第一電晶體 以及具有n型導電性的第二電晶體；第三電晶體；第四電晶體；第五電晶體；電容器；及電阻器，其中該第一電晶體之閘極係電性連接該第二電晶體之閘極，其中該第一電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第三電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者，其中該第三電晶體之該源極和汲極之另一者係電性連接具有供應第一電位之功能的佈線，其中該第三電晶體之閘極係電性連接該電容器之第一端、該第五電晶體之源極和汲極之其一者、及該電阻器之第一端，其中該第四電晶體之源極和汲極之其一者係電性連接該第二電晶體之該源極和汲極之另一者，其中該第四電晶體之該源極和汲極之另一者係電性連接具有供應低於該第一電位之第二電位之功能的佈線，其中該第四電晶體之閘極係電性連接該電容器之第二端及第一佈線，其中該第五電晶體之該源極和汲極之另一者係電性連 接該具有供應該第一電位之功能的佈線，其中該第五電晶體之閘極係電性連接第二佈線，且其中該第三電晶體、該第四電晶體及該第五電晶體包含氧化物半導體。
  3. 一種半導體裝置，包含：反向器，該反向器包含具有p型導電性的第一電晶體以及具有n型導電性的第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；及電容器，其中該第一電晶體之閘極係電性連接該第二電晶體之閘極，其中該第一電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第三電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者，其中該第三電晶體之該源極和汲極之另一者係電性連接具有供應第一電位之功能的佈線，其中該第三電晶體之閘極係電性連接該電容器之第一端、該第五電晶體之源極和汲極之其一者及該第六電晶體之源極和汲極之其一者，其中該第四電晶體之源極和汲極之其一者係電性連接 該第二電晶體之該源極和汲極之另一者，其中該第四電晶體之該源極和汲極之另一者係電性連接具有供應低於該第一電位之第二電位之功能的佈線，其中該第四電晶體之閘極係電性連接該電容器之第二端及第一佈線，其中該第五電晶體之該源極和汲極之另一者係電性連接該具有供應該第一電位之功能的佈線，其中該第五電晶體之閘極係電性連接第二佈線，其中該第六電晶體之該源極和汲極之另一者係電性連接該具有供應該第二電位之功能的佈線，其中該第六電晶體之閘極係電性連接第三佈線，且其中該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體包含氧化物半導體。
  4. 如申請專利範圍第2或3項所述之半導體裝置，其中該第一電晶體和該第二電晶體係設置在基板上或在該基板中，其中該第三電晶體和該第四電晶體係設置在該第一電晶體和該第二電晶體上，且其中該電容器係設置在該第三電晶體和該第四電晶體上。
  5. 一種半導體裝置，包含：第一反向器，該第一反向器包含第一p型電晶體以及第二n型電晶體；第三電晶體，具有p型導電性； 第四電晶體：及第二反向器，其中該第一電晶體之閘極係電性連接該第二電晶體之閘極，其中該第一電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第三電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者，其中該第三電晶體之該源極和汲極之另一者係電性連接具有供應第一電位之功能的佈線，其中該第三電晶體之閘極係電性連接該第二反向器之輸出端，其中該第四電晶體之源極和汲極之其一者係電性連接該第二電晶體之該源極和汲極之另一者，其中該第四電晶體之該源極和汲極之另一者係電性連接具有供應低於該第一電位之第二電位之功能的佈線，其中該第四電晶體之閘極係電性連接該第二反向器之輸入端及第一佈線，且其中該第四電晶體包含氧化物半導體。
  6. 一種半導體裝置，包含：第一至四電晶體；及輸出端子，其中該第一電晶體之源極和汲極之其一者係電性連接該第二電晶體之源極和汲極之其一者和該輸出端子， 其中該第一電晶體之該源極和汲極之另一者係電性連接該第三電晶體之源極和汲極之其一者，其中該第二電晶體之該源極和汲極之另一者係電性連接該第四電晶體之源極和汲極之其一者，且其中該第一電晶體及該第三電晶體之至少一者以及該第二電晶體及該第四電晶體之至少一者包含氧化物半導體。
  7. 如申請專利範圍第1-3、6項任一項所述之半導體裝置，其中該第一電晶體和該第二電晶體係設置在基板上或在該基板中，且其中該第三電晶體和該第四電晶體係設置在該第一電晶體和該第二電晶體上。
  8. 如申請專利範圍第1-3、5-6項任一項所述之半導體裝置，其中該氧化物半導體係為In-Ga-Zn基氧化物半導體或In-Sn-Zn基氧化物半導體。
  9. 如申請專利範圍第6項所述之半導體裝置，其中該第一電晶體具有p型導電性，且該第二電晶體具有n型導電性。
  10. 如申請專利範圍第6項所述之半導體裝置，其中輸入信號被輸入至該第一電晶體之閘極和該第二電晶體之閘極，且其中該第三電晶體和該第四電晶體包含氧化物半導體。
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