TWI537818B - 除法器電路及使用其之半導體裝置 - Google Patents

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Description

除法器電路及使用其之半導體裝置
本發明係關於一種除法器電路及一種使用此除法器電路的半導體裝置。
在本說明書中，半導體裝置係指能利用半導體特性來運作的裝置；半導體元件、電光裝置、儲存裝置、信號處理單元、半導體電路和電子裝置都包括在半導體裝置的範疇中。
如中央處理單元(CPU)的半導體裝置依據應用而具有各種配置。例如，這種半導體裝置各包括複數個電路，以及用來儲存資料或程式的電路(主記憶體)、各種如暫存器或快取記憶體的儲存電路。
暫存器具有暫時保持用於算術電路實行算術處理的資料信號、保持程式執行狀態或之類的功能。此外，快取記憶體係置於算術電路和主記憶體之間，以減少存取低速之主記憶體並加速由算術電路實行的算術處理。
在這類包括複數個電路的半導體裝置中，在振盪電路中產生之具有高頻率的時脈信號會被轉成與除法器(亦稱為預定標器)一起使用之具有低頻率之時脈信號，並使用已轉換之具有低頻率的時脈信號來同步電路。
一般來說，除法器電路包括延遲正反器(DFF)電路(例如參見專利文件1)。
[參考] [專利文件]
[專利文件1]日本已公開專利申請書第2000-224026號
首先參考第9A至9C圖來說明通用除法器電路的配置及操作之實例。第9A圖係包括延遲正反器(DFF)電路之除法器電路100的方塊圖。除法器電路100包括串聯之DFF電路101、DFF電路102、和DFF電路103的三級DFF電路。
DFF電路101-103各包括一時脈信號輸入部CK、一輸入部D、一輸出部Q、及一輸出部。DFF電路101的時脈信號輸入部CK係電性連接終端部111。具有預定頻率的時脈信號CLK會輸入至終端部111。輸入至終端部111的時脈信號CLK經由時脈信號輸入部CK輸入至DFF電路101。DFF電路101的輸出部係電性連接DFF電路101的輸入部D。此外，DFF電路101的輸出部Q經由節點112電性連接DFF電路102的時脈信號輸入部CK。DFF電路102的輸出部係電性連接DFF電路102的輸入部D。DFF電路102的輸出部Q經由節點113電性連接DFF電路103的時脈信號輸入部CK。DFF電路103的輸出部係電性連接DFF電路103的輸入部D。DFF電路103的輸 出部Q係電性連接終端部114。
第9B圖係藉由使用電路符號顯示為通用DFF電路的DFF電路101之配置之圖示。第9B圖所示之DFF電路101包括反向器121、反向器122、反向器123、類比開關124、類比開關125、時控反向器126、及時控反向器127。
在第9B圖中，連接終端部111及反向器121之輸入部的節點115相當於時脈信號輸入部CK。反向器121產生為輸入時脈信號CLK之反向信號的時脈補數信號CLKB，並輸出時脈補數信號CLKB至節點116。類比開關124、類比開關125、時控反向器126、及時控反向器127與時脈信號CLK和時脈補數信號CLKB同步運作。類比開關124的輸入相當於輸入部D，且類比開關125的輸出相當於輸出部。
請注意DFF電路102和DFF電路103之每一者也具有與DFF電路101相同的配置。
第9C圖係顯示除法器電路100之運作的時序圖。時序圖顯示終端部111、節點112、節點113、及終端部114之電位隨著時間上的變化。輸入至終端部111的時脈信號CLK之頻率被DFF電路101降為一半(週期增為兩倍)且輸出時脈信號CLK至節點112。
另外，輸入至終端部111的時脈信號CLK之頻率被DFF電路101和DFF電路102降為四分之一(週期增為四倍)且輸出時脈信號CLK至節點113。
另外，輸入至終端部111的時脈信號CLK之頻率被DFF電路101、DFF電路102和DFF電路103降為八分之一(週期增為八倍)且輸出時脈信號CLK至終端部114。以此方式，藉由每個額外的DFF電路，將時脈信號CLK之頻率降為一半。
第10A1、10B1和10C1圖顯示在第9B圖中使用的電路符號，且第10A2、10B2和10C2圖係顯示電路符號之電路配置的電路圖。
第10A1圖係反向器之電路符號，而第10A2圖係顯示反向器之電路配置之電路圖。反向器包括一p通道電晶體131及一n通道電晶體132。p通道電晶體131之源極和汲極之其一者係電性連接高電源電位VDD，且源極和汲極之另一者係電性連接輸出端Out。另外，n通道電晶體132之源極和汲極之其一者係電性連接低電源電位VSS，且源極和汲極之另一者係電性連接輸出端Out。p通道電晶體131及n通道電晶體132之閘極係電性連接輸入端In。
高電源電位VDD(在下亦簡稱為VDD)係高於低電源電位VSS的電源電位。低電源電位VSS(在下亦簡稱為VSS)係低於高電源電位VDD的電源電位。此外，可使用接地電位作為VDD或VSS。例如，在使用接地電位作為VDD之情況下，VSS係低於接地電位，而在使用接地電位作為VSS之情況下，VDD係高於接地電位。
反向器具有反向輸入信號並輸出反向信號的功能。例 如，當對應於「1」(例如VDD)的信號輸入至反向器的輸入端In時，便輸出「0」(例如VSS)至輸出端Out。此外，當對應於「0」的信號輸入至反向器的輸入端In時，便輸出「1」至輸出端Out。
第10B1圖係類比開關之電路符號，而第10B2圖係顯示類比開關之電路配置的電路圖。類比開關包括一n通道電晶體133及一p通道電晶體134。n通道電晶體133之源極和汲極之其一者以及p通道電晶體134之源極和汲極之其一者係電性連接輸入端In。n通道電晶體133之源極和汲極之另一者以及p通道電晶體134之源極和汲極之另一者係電性連接輸出端Out。這裡，例如，供應時脈信號CLK至p通道電晶體134的閘極，並供應時脈補數信號CLKB至n通道電晶體133的閘極。
透過上述配置，可與時脈信號CLK和時脈補數信號CLKB同步來決定輸入端In和輸出端Out之間的傳導或不傳導。
第10C1圖係時控反向器之電路符號，而第10C2圖係顯示時控反向器之電路配置的電路圖。時控反向器在第10A2圖中所示之反向器的p通道電晶體131與VDD之間包括p通道電晶體135、以及在反向器的n通道電晶體132與VSS之間包括n通道電晶體136。
具體來說，p通道電晶體135之源極和汲極之其一者係電性連接VDD，且p通道電晶體135之源極和汲極之另一者係電性連接p通道電晶體131之源極和汲極之其一者 。另外，n通道電晶體136之源極和汲極之其一者係電性連接VSS，且n通道電晶體136之源極和汲極之另一者係電性連接n通道電晶體132之源極和汲極之其一者。在第10C2圖中，例如，供應時脈補數信號CLKB至p通道電晶體135的閘極，並供應時脈信號CLK至n通道電晶體136的閘極。
在時控反向器中，當p通道電晶體135和n通道電晶體136為打開且輸入對應於「1」(例如VDD)的信號至輸入端In時，便輸出「0」(例如VSS)至輸出端Out。此外，當p通道電晶體135和n通道電晶體136為打開且輸入對應於「0」(例如VSS)的信號至輸入端In時，便輸出「1」(例如VDD)至輸出端Out。當p通道電晶體135和n通道電晶體136為關閉時，不輸出信號。
透過上述配置，輸入信號可與時脈信號CLK和時脈補數信號CLKB同步來反向並輸出。
如上所述，在傳統已使用之除法器電路100中，係在一個DFF電路101中使用三個反向器、兩個類比開關、及兩個時控反向器，其使得電晶體之總數量至少要18個，而導致增加電路面積。再者，因為使用許多電晶體，故增加功率耗損。
此外，在傳統的反向器中，當輸出信號從「1」切換至「0」或從「0」切換至「1」時，很可能在VDD和VSS之間產生電流流過，且很難減少功率耗損。
在本發明中，藉由形成具有比傳統除法器電路更少的 電晶體之除法器電路，可減少除法器電路的面積和功率耗損。
本發明之一實施例係為一除法器電路，包括一第一反向器和一第二反向器、為p通道電晶體的一第一電晶體和一第五電晶體、為n通道電晶體的一第二電晶體、一第三電晶體、一第四電晶體、一第六電晶體、一第七電晶體、和一第八電晶體。第一電晶體之源極和汲極之其一者和第五電晶體之源極和汲極之其一者係電性連接一第一電源。第一電晶體之源極和汲極之另一者係電性連接第二電晶體之源極和汲極之其一者。第二電晶體之源極和汲極之另一者係電性連接第三電晶體之源極和汲極之其一者。第五電晶體之源極和汲極之另一者係電性連接第六電晶體之源極和汲極之其一者。第六電晶體之源極和汲極之另一者係電性連接第七電晶體之源極和汲極之其一者。第三電晶體之源極和汲極之另一者和第七電晶體之源極和汲極之另一者係電性連接一第二電源。第一電晶體之閘極和第二電晶體之閘極係電性連接第八電晶體之閘極和第一反向器之輸入。第八電晶體之源極和汲極之其一者係電性連接第一電晶體之源極和汲極之另一者和第二電晶體之源極和汲極之其一者。第八電晶體之源極和汲極之另一者係電性連接第七電晶體之閘極。第二反向器之輸入係電性連接第五電晶體之源極和汲極之另一者和第六電晶體之源極和汲極之其一者。第二反向器之輸出係電性連接第四電晶體之源極和汲極之其一者。第四電晶體之源極和汲極之另一者係電性連 接第三電晶體之閘極。第一反向器之輸出係電性連接第四電晶體之閘極、第五電晶體之閘極、及第六電晶體之閘極。
第一電源供應比第二電源高的電位。此外，包括用於在其中形成通道之半導體層之氧化物半導體的電晶體(在下亦稱為氧化物半導體(OS)電晶體)之截止電流會比包括矽之電晶體的截止電流小很多。
藉由使用OS電晶體作為第四電晶體，連接第四電晶體之源極或汲極之節點的電位可保持穩定。藉由使用OS電晶體作為第八電晶體，連接第八電晶體之源極或汲極之節點的電位可保持穩定。
亦可使用OS電晶體作為除了第四電晶體和第八電晶體之外的電晶體。以此方式藉由使用OS電晶體，可達到穩定運作之高度可靠的半導體裝置。
依照本發明之實施例，可提出具有小面積的除法器電路。
依照本發明之實施例，可提出具有低功率耗損的除法器電路。
藉由使用根據本發明之實施例之除法器電路，可提出具有低功率耗損的半導體裝置。
依照本發明之實施例，可提出穩定運作之高度可靠的半導體裝置。
本發明之實施例可達到上述至少一個目標。
在下，將參考附圖來詳細說明本發明之實施例。然而，本發明並不限於接下來的說明，且本領域之熟知技藝者輕易了解到可不同地改變其模式和細節，而不背離本發明的精神與範疇。因此，本發明不應理解為受限於以下實施例的說明。
請注意例如在使用不同極性的電晶體之情形下或在電路操作中改變電流流向之情形下，可調換「源極」和「汲極」的功能。因此，在本說明書中，「源極」和「汲極」之名稱可互換。
「電性連接」之名稱包括透過一「具有任何導電功能之物件」來連接元件的情況。沒有特別限定具有任何導電功能之物件，只要電信號可在透過此物件連接之元件之間傳送及接收即可。「具有任何導電功能之物件」的例子是如電晶體、電阻器、電感器、電容器、及具有各種功能之元件的切換元件，也是電極和線路。
另外，即便電路圖顯示獨立元件猶如互相電性連接時，實際上會有一個導電膜具有複數個元件的功能之情形，如部分的佈線亦當作端點或電極之情形。本說明書中的「電性連接」在其範疇中包括一個導電膜具有複數個元件的功能之情形。
請注意為了容易理解，在有些例子中並不會精確地表現每個在圖中所示之元件的位置、大小、範圍或之類。因此，所揭露之發明並不必受限於如圖中揭露的位置、大小 、範圍或之類。
使用如「第一」、「第二」、和「第三」之序數是為了避免元件之間的混淆，而不在數值上限制元件。
請注意電壓係指兩點之電位差，且電位係指在靜電場中之特定點之單位電荷的靜電能(電位能)。請注意一般來說，一個點之電位與參考電位(如接地電位)之間的差異只稱為電位或電壓，且在許多情況中使用電位和電壓作為同義詞。因此，在本說明書中，除非有其他不同的指示，否則電位可改稱為電壓且電壓可改稱為電位。
(實施例1)
將參考第1A和1B圖、第2A至2C圖、第3圖、第4A和4B圖、第5A和5B圖、及第6圖說明根據本發明之一實施例之除法器電路之配置及運作的實例。除法器電路包括一或複數個正反器(FF)電路。在本實施例中，將說明包括三個FF電路(FF電路201、FF電路202、和FF電路203)的除法器電路200。
第1A圖係顯示除法器電路200之配置的方塊圖，其中串聯了三級的FF電路201至203。
FF電路201至203各包括一時脈信號輸入部CK、一輸入部D、一輸出部Q、及一輸出部。FF電路201的時脈信號輸入部CK係電性連接終端部211。具有預定頻率的時脈信號CLK會輸入至終端部211。輸入至終端部211的時脈信號CLK經由時脈信號輸入部CK輸入至FF電路 201。FF電路201的輸出部係電性連接FF電路201的輸入部D。此外，FF電路201的輸出部Q經由節點212電性連接FF電路202的時脈信號輸入部CK。FF電路202的輸出部係電性連接FF電路202的輸入部D。FF電路202的輸出部Q經由節點213電性連接FF電路203的時脈信號輸入部CK。FF電路203的輸出部係電性連接FF電路203的輸入部D。FF電路203的輸出部Q係電性連接終端部214。
第1B圖係顯示FF電路201之配置的電路圖。
在圖中，在為OS電晶體的電晶體之電路符號旁邊寫上「OS」。
第1B圖所示之FF電路201包括反向器221(第一反向器)、反向器222(第二反向器)、p通道電晶體231(第一電晶體)、p通道電晶體234(第五電晶體)、n通道電晶體232(第二電晶體)、n通道電晶體233(第三電晶體)、n通道電晶體235(第六電晶體)、n通道電晶體236(第七電晶體)、為OS電晶體的電晶體237(第四電晶體)、和為OS電晶體的電晶體238(第八電晶體)。
連接終端部211及反向器221之輸入部的節點216相當於時脈信號輸入部CK。反向器221產生為輸入時脈信號CLK之反向信號的時脈補數信號CLKB，並輸出時脈補數信號CLKB至節點215。電晶體231之源極和汲極之其一者係電性連接VDD。電晶體231之源極和汲極之另一者係電性連接節點217。電晶體232之源極和汲極之其一者 係電性連接節點217。電晶體231和電晶體232的閘極係電性連接節點216。電晶體233之源極和汲極之其一者係電性連接VSS，且電晶體233之源極和汲極之另一者係電性連接電晶體232之源極和汲極之另一者。電晶體237之源極和汲極之其一者係經由節點219電性連接電晶體233的閘極，且電晶體237之源極和汲極之另一者係電性連接節點218。反向器222之輸入部係電性連接節點212且反向器222之輸出部係電性連接節點218。
電晶體234之源極和汲極之其一者係電性連接VDD。電晶體234之源極和汲極之另一者係電性連接節點212。電晶體235之源極和汲極之其一者係電性連接節點212。電晶體234和電晶體235之閘極係電性連接節點215。電晶體236之源極和汲極之其一者係電性連接VSS，且電晶體236之源極和汲極之另一者係電性連接電晶體235之源極和汲極之另一者。電晶體238之源極和汲極之其一者係經由節點220電性連接電晶體236的閘極，且電晶體238之源極和汲極之另一者係電性連接節點217。
接著，將參考第3圖、第4A和4B圖、第5A和5B圖、和第6圖來說明FF電路201的運作。第3圖係顯示FF電路201之運作的時序圖。在第3圖中，顯示在運作週期t1至t4中每個節點的電位。第4A和4B圖以及第5A和5B圖顯示在運作週期包括在FF電路201中的電晶體之狀態。
請注意沒有對其限定，可適當地設定電晶體的導電類 型、邏輯電路之組合、及每信號的電位，只要電晶體之傳導狀態與本文所述者相同即可。這裡，每信號係由H電位或L電位來表示；H電位(例如VDD)使n通道電晶體處於導通狀態並使p通道電晶體處於截止狀態，且L電位(例如VSS)使p通道電晶體處於導通狀態並使n通道電晶體處於截止狀態。在初始狀態中，節點219的電位是H電位，且節點220的電位是H電位。時脈信號CLK係以預定間距(頻率)的H電位或L電位。在第4A和4B圖以及第5A和5B圖中，在截止狀態下的電晶體被劃上十字。
首先，將參考第4A圖來說明第3圖之週期t1中的運作。
在週期t1中，輸入時脈信號CLK的H電位至終端部211，使得節點216的電位為H電位。由反向器221產生時脈補數信號CLKB，使得節點215的電位為L電位。接著，關閉電晶體237，在節點219上保持H電位，並保持電晶體233打開。
因為節點216具有H電位，故關閉電晶體231並打開電晶體232，使得節點217和節點223處於導通狀態，並供應L電位(VSS)給節點217。
因為節點215的電位是L電位，故打開電晶體234並關閉電晶體235。接著，供應H電位(VDD)給節點212並從反向器222輸出L電位，如此節點218具有L電位。
此外，打開電晶體238，節點217和節點220處於導通狀態且節點220的電位變成L電位。於是，關閉電晶體 236。
接下來，將參考第4B圖來說明第3圖之週期t2中的運作。
在週期t2中，輸入時脈信號CLK的L電位至終端部211，使得節點216的電位為L電位。由反向器221產生時脈補數信號CLKB，使得節點215的電位為H電位。當節點216的電位為L電位時，便關閉電晶體238和電晶體232，並打開電晶體231，以供應H電位給節點217。
因為電晶體238是關閉的，故節點217和節點220不在導通狀態，藉此保持節點220的L電位，並保持電晶體236的截止狀態。
因為節點215的電位是H電位，故關閉電晶體234並打開電晶體235，但由於電晶體236的截止狀態，節點212會處於電性浮置狀態，以致於無法移動節點212上的電荷而被保持。結果，這裡在節點212上保持H電位。因此，從反向器222輸出L電位至節點218。此外，因為節點215具有H電位，故打開電晶體237，節點218和節點219處於導通狀態，且節點219的電位變成L電位。於是，關閉電晶體233。
接下來，將參考第5A圖來說明第3圖之週期t3中的運作。
在週期t3中，輸入時脈信號CLK的H電位至終端部211，使得節點216的電位為H電位。由反向器221產生時脈補數信號CLKB，使得節點215的電位為L電位。當 節點215的電位為L電位時，關閉電晶體237，保持節點219的電位(L電位)，並保持電晶體233關閉。
當節點216的電位是H電位時，便打開電晶體232並關閉電晶體231，但由於電晶體233的截止狀態，節點217會處於電性浮置狀態，以致於無法移動節點217上的電荷而被保持。結果，這裡在節點217上保持H電位。此外，打開電晶體238，節點217和節點220處於導通狀態，且節點220的電位變成H電位。於是，打開電晶體236。
因為節點215具有L電位，故打開電晶體234，關閉電晶體235，供應H電位給節點212，從反向器222輸出L電位，且節點218具有L電位。
接下來，將參考第5B圖來說明第3圖之週期t4中的運作。
在週期t4中，輸入時脈信號CLK的L電位至終端部211，使得節點216的電位為L電位。由反向器221產生時脈補數信號CLKB，使得節點215的電位為L電位。當節點216的電位為L電位時，便關閉電晶體238，保持節點220的電位(H電位)，並保持電晶體236打開。
當節點215具有H電位時，便關閉電晶體234並打開電晶體235，如此節點212和節點223處於導通狀態，且供應L電位(VSS)給節點212。當供應L電位給節點212時，從反向器222輸出H電位，使得節點218具有H電位。
再者，當節點215具有H電位時，便打開電晶體237，節點218和節點219處於導通狀態，且節點219的電位變成H電位，以打開電晶體233。
當節點216具有L電位時，便打開電晶體231，關閉電晶體232，且節點217具有H電位。
如上所述，根據本發明之實施例之FF電路可輸出具有所輸入之時脈信號CLK之一半頻率的信號。另外，雖然在本實施例中係使用節點212的電位作為FF電路的輸出，但可使用另一節點的電位作為FF電路的輸出。例如，使用節點219或節點220的電位作為輸出，藉此可輸出具有實質上與輸入時脈信號CLK相同之工作比的信號以及為輸入時脈信號CLK一半的頻率。
此外，本實施例所揭露的FF電路可適用於其他如計數器電路的電路。
第6圖係顯示除法器電路200之運作的時序圖。時序圖顯示終端部211、節點212、節點213、及終端部214之電位隨著時間上的變化。輸入至終端部211的時脈信號CLK之頻率被FF電路201降為一半(週期增為兩倍)且輸出時脈信號CLK至節點212。
另外，輸入至終端部211的時脈信號CLK之頻率被FF電路201和FF電路202降為四分之一(週期增為四倍)且輸出時脈信號CLK至節點213。
另外，輸入至終端部211的時脈信號CLK之頻率被FF電路201、FF電路202和FF電路203降為八分之一( 週期增為八倍)且輸出時脈信號CLK至終端部214。以此方式，藉由每個額外的FF電路，將時脈信號CLK之頻率降為一半。
例如，將具有頻率為32.768 kHz的時脈信號CLK輸入至串聯了15級FF電路的除法器電路，藉此可得到具有頻率為1 Hz的時脈信號CLK。亦即，也可使用除法器電路200作為每預定週期產生信號的定時電路。
根據本發明之實施例的FF電路可包括比傳統DFF電路更少的電晶體。此外，使用較少的反向器。因此，可抑制由於電流通過而增加耗電量。亦即，可以比傳統除法器電路更少的電晶體來製造除法器電路。於是，可達到具有小面積和低功率耗損的半導體裝置。
此外，OS電晶體之截止電流會比包括矽之電晶體的截止電流小很多。OS電晶體之每微米通道寬度的截止電流小於或等於100 zA，最好小於或等於10 zA，更好係小於或等於1 zA。
亦即，藉由使用OS電晶體作為電晶體237，當電晶體237在截止狀態時可保持節點219的電位穩定。尤其是，當增加FF電路的數量時，會延長由於關閉電晶體237而保持節點219之電位的時間，且使用OS電晶體作為電晶體237的效果會很大。
同樣地，藉由使用OS電晶體作為電晶體238，當電晶體238在截止狀態時可保持節點220的電位穩定。
第2A圖所示的FF電路251具有與FF電路201類似 的電路配置。在FF電路251中，OS電晶體不只作為電晶體237和電晶體238，也作為電晶體233和電晶體236。另外，也可使用OS電晶體作為電晶體232和電晶體235。
藉由使用OS電晶體作為電晶體232和電晶體233之其一者或兩者，當打開電晶體231使節點217具有H電位時，可阻止節點217的電荷洩漏至節點223，藉此可有效率地供應電荷。因此，可降低功率耗損。
此外，當增加FF電路的數量時，會延長保持節點217上之H電位的時間。因此，藉由使用OS電晶體作為電晶體232和電晶體233之其一者或兩者，可保持節點217的電位穩定。尤其是，因為電晶體233比電晶體232的關閉時間長，故最好使用OS電晶體作為電晶體233。
藉由使用OS電晶體作為電晶體235和電晶體236之其一者或兩者，當打開電晶體234使節點212具有H電位時，可阻止節點212的電荷洩漏至節點223，藉此可有效率地供應電荷。因此，可降低功率耗損。
此外，藉由使用OS電晶體作為電晶體235和電晶體236之其一者或兩者，可保持節點212的電位穩定。尤其是，因為電晶體236比電晶體235的關閉時間長，故最好使用OS電晶體作為電晶體236。
第2B和2C圖係各使用OS電晶體作為包括在反向器中之電晶體的電路圖。藉由使用OS電晶體作為包括在反向器中的電晶體，可更降低功率耗損。
藉由使用OS電晶體作為包括在半導體裝置中的電晶體，半導體裝置能穩定運作並可為高度可靠的。另外，可降低半導體裝置的功率耗損。
本實施例能藉由適當地結合其他實施例實作。
(實施例2)
在本實施例中，將說明具有不同於實施例1中的FF電路201之配置的FF電路261。
第7圖係顯示FF電路261之配置的電路圖。FF電路261係藉由將電容器252和電容器253加入實施例1所述之FF電路201之節點212和節點217來得到。
在FF電路261中，電容器252之其一電極係電性連接節點212，且電容器252之另一電極係電性連接一被供應共同電位的共同電極。此外，電容器253之其一電極係電性連接節點217，且電容器253之另一電極係電性連接一被供應共同電位的共同電極。
在本例中，共同電位係供應給電容器252之另一電極和電容器253之另一電極。最好供應固定電位給電容器252和253之另一電極。可對其供應VDD或VSS，或可對其供應彼此不同的電位。
藉由加入電容器252和253，當節點212和節點217在浮置狀態時，節點212和217亦可更穩定。因此，可更增加半導體裝置的可靠度。
本實施例能藉由適當地結合其他實施例實作。
(實施例3)
在本實施例中，將說明具有不同於以上實施例中的除法器電路200之配置的除法器電路300。第8A圖係顯示串聯了三級FF電路301至303之除法器電路300之配置的方塊圖。
FF電路301至303各包括一時脈信號輸入部CK、一時脈補數信號輸入部、一輸入部D、一輸出部Q、及一輸出部。在FF電路301中，時脈信號輸入部CK係電性連接終端部311。
具有預定頻率的時脈信號CLK會輸入至終端部311。輸入至終端部311的時脈信號CLK經由時脈信號輸入部CK輸入至FF電路301。終端部311經由反向器341電性連接時脈補數信號輸入部。當時脈信號CLK輸入至終端部311時，便從反向器341輸出為輸入時脈信號CLK之反向信號的時脈補數信號CLKB。時脈補數信號CLKB經由時脈補數信號輸入部輸入至FF電路301。
FF電路301的輸出部Q經由節點312電性連接FF電路302的時脈信號輸入部CK。此外，FF電路301的輸出部係電性連接FF電路301的輸入部D以及FF電路302的時脈補數信號輸入部。
FF電路302的輸出部Q經由節點313電性連接FF電路303的時脈信號輸入部CK。此外，FF電路302的輸出部係電性連接FF電路302的輸入部D以及FF電路303 的時脈補數信號輸入部。FF電路303的輸出部Q係電性連接終端部314。FF電路303的輸出部係電性連接FF電路303的輸入部D。
第8B圖係顯示FF電路301之配置的電路圖。
第8B圖中的節點316相當於時脈信號輸入部CK。另外，節點315相當於脈補數信號輸入部。FF電路301與第1B圖所示之FF電路201不同之處在於未設置反向器221且未從外部輸入時脈補數信號CLKB。在第二級或第二級之後的FF電路中，可使用從前級中的FF電路之輸出部輸出的信號作為時脈補數信號CLKB。
因為未在FF電路301中設置反向器221，故FF電路301的面積可小於FF電路201的面積。亦即，除法器電路300的面積可小於除法器電路200的面積。其他電路配置或運作方法可類似於FF電路201，將省略說明。
本實施例能藉由適當地結合其他實施例實作。
(實施例4)
在本實施例中，將說明為根據本發明之一實施例之其中一個半導體裝置的CPU之結構。
第11圖顯示本實施例中的CPU之結構。第11圖所示的CPU在一基板9900上主要包括一算術邏輯單元(ALU)9901、一ALU控制器9902、一指令解碼器9903、一中斷控制器9904、一時序控制器9905、一暫存器9906、一暫存器控制器9907、一匯流排介面(Bus I/F)9908 、一可複寫ROM 9909、及一ROM介面(ROM I/F)9920。此外，可在不同晶片上設置ROM 909和ROM I/F 920。顯然地，第11圖所示的CPU只是簡化結構的實例，且實際的CPU可依據應用而具有各種結構。
透過Bus I/F 9908輸入至CPU的指令會輸入至指令解碼器9903並在其中解碼，且接著輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905基於已解碼的指令來執行各種控制。具體來說，ALU控制器9902產生信號來控制ALU 9901的驅動。在CPU執行程式期間，中斷控制器9904基於優先權或遮罩狀態來處理從外部輸入/輸出裝置或周邊電路所請求的中斷。暫存器控制器9907產生暫存器9906的位址，並依據CPU的狀態從暫存器9906讀取資料或將資料寫入暫存器9906。
時序控制器9905包括具有以上實施例所述之配置的除法器電路，並產生信號來控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的運作時序。例如，時序控制器9905裝有內部時脈產生器(除法器電路)，用來基於參考時脈信號CLK1產生內部時脈信號CLK2，並將時脈信號CLK2輸入至上述電路。
藉由對CPU之結構使用以上實施例所述的除法器電 路，可降低CPU的面積，並降低功率耗損。
雖然在本實施例中說明CPU的實例，但本發明之除法器電路並不限定應用於CPU且可使用在如微處理器的LSI、影像處理電路、數位信號處理器(DSP)、或現場可程式閘陣列(FPGA)中。
本實施例能藉由適當地結合其他實施例實作。
(實施例5)
在本實施例中，將參考第12A至12D圖、第13A至13C圖、第14A至14C圖、及第15圖來說明可應用於以上實施例所述之FF電路的電晶體之結構及製造方法。電晶體之實例包括OS電晶體和對形成通道之半導體層使用矽的電晶體。
如第12A圖所示，在基板700上形成絕緣膜701和已由單晶半導體基板隔開的半導體膜702。
雖然沒有特別限定可用來作為基板700的材料，但材料必須至少具有夠高的耐熱性以禁得起之後進行的加熱處理。例如，可使用以熔化製程或浮式製程所形成的玻璃基板、石英基板、半導體基板、陶製基板等作為基板700。在之後進行之加熱處理的溫度很高的情形下，最好使用應變點高於或等於730℃的玻璃基板來作為玻璃基板。
在本實施例中，說明半導體膜702係為單晶矽膜的例子；然而，半導體膜702可例如是非晶半導體膜或如單晶半導體膜、多晶半導體膜或微晶半導體膜的結晶半導體膜 。半導體材料的例子包括矽、鍺、鍺化矽、碳化矽、和砷化鎵。
以下，說明一種電晶體732的製造方法。請注意係簡短地說明一種用來形成單晶半導體膜702的方法之具體實例。首先，使包括被電場加速之離子的離子束進入為單晶半導體基板的接合基板，並在距接合基板表面一定程度之深度的區域中形成由於晶體結構的局部失序所產生之易脆的脆弱層。脆弱層所形成的深度能藉由離子束的加速能量及離子束進入的角度來調整。接著，互相附著接合基板及裝有絕緣膜701的基板700，使得絕緣膜701夾在接合基板及基板700之間。在接合基板及基板700彼此重疊之後，將大約高於或等於1 N/cm2且低於或等於500 N/cm2，最好是高於或等於11 N/cm2且低於或等於20 N/cm2的壓力施加到部分的接合基板及部分的基板700，使得基板彼此依附。當施加壓力時，接合基板與絕緣膜701之間便從此部分開始結合，以結合接合基板與絕緣膜701彼此緊密接觸的整個表面。之後，進行加熱處理，以合併存在於脆弱層中的微孔隙，如此增加微孔隙的體積。因此，能沿著脆弱層隔開為部分之接合基板的單晶半導體膜與接合基板。加熱處理是在不超過基板700之應變點的溫度下進行。接著，藉由蝕刻等方法，將單晶半導體膜處理成希望的形狀，如此能形成半導體膜702。
為了控制臨界電壓，可將如硼、鋁、或鎵之給予p型導電性之雜質元素，或如磷或砷之給予n型導電性的雜質 元素加到半導體膜702中。可將用來控制臨界電壓的雜質元素加到未經蝕刻成預定形狀的半導體膜中或加到已被蝕刻成預定形狀的半導體膜702中。此外，可將用來控制臨界電壓的雜質元素加到接合基板中。替代地，可將雜質元素加到接合基板中以粗略地控制臨界電壓，並可進一步地將雜質元素加到未經蝕刻成預定形狀的半導體膜中或已被蝕刻成預定形狀的半導體膜702中，以精細地控制臨界電壓。
請注意雖然在本實施例中說明使用單晶半導體膜的情況，但本發明並不限於此結構。例如，可使用藉由蒸氣沉積法在絕緣膜701上形成的多晶體、微晶體、或非晶半導體膜。半導體膜可藉由已知的技術來結晶化。舉出使用雷射光的雷射結晶方法和採用觸媒元素的結晶方法作為已知的結晶化技術。替代地，可結合採用觸媒元素的結晶方法及雷射結晶方法。在使用如石英基板的高度耐熱基板之情況下，可能結合下列任何的結晶方法：利用電子加熱爐之熱結晶方法、使用紅外線的燈加熱結晶方法、使用觸媒元素的結晶方法、和以約950℃的高溫加熱方法。
接著，如第12B所示，在半導體膜702上形成閘絕緣膜703。之後，在閘絕緣膜703上形成遮罩705，並將給予導電性的雜質元素加到部分的半導體膜702中，以形成雜質區704。
藉由高密度電漿處理、加熱處理等，能由半導體膜702的表面之氧化或氮化作用來形成閘絕緣膜703。高密 度電漿處理係使用例如如氦、氬、氪或氙之稀有氣體、與氧、氧化氮、氨、氮、氫等的混合氣體來進行。在此例中，藉由引入微波來激發電漿，能產生具有低電子溫度及高密度的電漿。藉由氧化或氮化由上述高密度電漿所產生之具有氧自由基(在一些情況中包括OH自由基)或氮自由基(在一些情況中包括NH自由基)的半導體膜之表面，可形成具有厚度為1 nm到20 nm，最好是5 nm到10 nm的絕緣膜以與半導體膜接觸。例如，以1到3倍(流量)的氬氣來稀釋一氧化二氮(N2O)並以10Pa到30Pa的壓力來施加3kW到5kW的微波(2.45GHz)電力，以便進行半導體膜702之表面的氧化或氮化作用。藉由此處理，形成具有厚度為1 nm到10 nm(最好是2 nm到6 nm)的絕緣膜。此外，引入一氧化二氮(N2O)及甲矽烷(SiH4)並以10Pa到30Pa的壓力來施加3kW到5kW的微波(2.45GHz)電力，以藉由蒸氣沉積法來形成氮氧化矽膜，因而形成閘絕緣膜。藉由結合固相反應與蒸氣沉積法之反應，能形成具有低介面能態密度及耐高電壓的閘絕緣膜。
藉由固相反應繼續進行透過高密度電漿處理的半導體膜之氧化或氮化作用。因此，閘絕緣膜703及半導體膜702之間的介面能態密度會是極低的。再者，藉由透過高密度電漿處理來直接氧化或氮化半導體膜702，能抑制待形成之絕緣膜的厚度之變化。此外，在半導體膜具有結晶性的情況下，藉由透過高密度電漿處理的固相反應來氧化半導體膜的表面，以防止只在晶粒邊界上快速氧化；因此 ，能形成具有高均勻性及低介面能態密度的閘絕緣膜。能抑制一電晶體的特性變化，其中此電晶體之閘絕緣膜係部分地或完全地包括透過高密度電漿處理所形成的絕緣膜。
可透過電漿CVD法、濺射法等形成閘絕緣膜703，以具有單層結構或使用包括氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁、氮化鋁、氮化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭、氧化鎂、氧化鉿、鉿矽酸鹽(HfSixOy，(x>0，y>0))、添加氮的鉿矽酸鹽(HfSixOy，(x>0，y>0))、添加氮的鉿鋁酸鹽(HfAlxOy，(x>0，y>0))之類的膜之疊層結構。
又，在本說明書中，氧氮化物係為包括氧多於氮的物質，而氧化氮係為包括氮多於氧的物質。
閘絕緣膜703的厚度可以是例如大於或等於1 nm且小於或等於100 nm，最好是大於或等於10 nm且小於或等於50 nm。在本實施例中，係藉由電漿CVD法形成包含氧化矽的單層絕緣膜來作為閘絕緣膜703。
接著，在移除遮罩705之後，如第12C圖所示移除部分的閘絕緣膜703，且藉由蝕刻在與雜質區704重疊的區域中形成開口706。之後，形成閘極707及導電膜708。
導電膜係形成以覆蓋開口706並接著被處理成預定形狀，以致能形成閘極707及導電膜708。導電膜708係在開口706中與雜質區704接觸。導電膜可藉由CVD法、濺射法、蒸發法、旋轉塗膜法或之類來形成。可對導電膜使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al )、銅(Cu)、鉻(Cr)、鈮(Nb)、鎂(Mg)或之類。替代地，可使用含有上述金屬作為其主要成份的合金或含有上述金屬的化合物。替代地，可使用如摻有雜質元素(如給予導電性的磷)之多晶矽的半導體來形成導電膜。
請注意雖然在本實施例中，係使用單層導電膜來形成閘極707及導電膜708，但本實施例並不受限於此結構。可以複數個堆疊的導電膜來組成閘極707及導電膜708。
第一導電膜可使用氮化鉭或鉭且第二導電膜可使用鎢來作為這兩個導電膜之組合。此外，可提出下列任何組合：氮化鎢及鎢、氮化鉬及鉬、鋁及鉭、鋁及鈦或之類。由於鎢及氮化鉭具有高耐熱性，因此在形成兩個導電膜之後可進行熱活化作用的熱處理。或者，例如可使用矽化鎳及摻有給予n型導電性之雜質元素的矽、矽化鎢以及摻有給予n型導電性之雜質元素的矽或之類來作為這兩個導電膜之組合。
在使用包括堆疊三層導電膜的三層結構之例子中，可使用鉬膜、鋁膜、及鉬膜的堆疊結構。
替代地，閘極707及導電膜708可以是氧化銦、氧化銦和氧化錫之混合、氧化銦和氧化鋅之混合、氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鎵鋅之類的透光氧化物導電膜。
替代地，不須使用遮罩，可藉由微滴放泄法來選擇性地形成閘極707及導電膜708。微滴放泄法係為一種藉由從孔洞射出或噴出包含預定成份的微滴來形成預定圖案的方法，且在其種類中還包括噴墨法。
此外，可藉由形成導電膜並在適當控制的條件下(例如，施加到盤繞電極層的電力量、施加到基板側上之電極層的電力量、及基板側上的電極溫度)，藉由使用電感耦合式電漿(ICP)之乾式蝕刻法將導電膜蝕刻成想要的錐形形狀來形成閘極707及導電膜708。此外，也可由遮罩的形狀來控制錐形形狀的角度等。請注意可適當地使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體；如四氟化碳、氟化硫、或氟化氮的氟基氣體；或氧作為蝕刻氣體。
接著，如第12D圖所示，將給予導電性的雜質元素加入具有作為遮罩之閘極707及導電膜708之半導體膜702中，以在半導體膜702中形成與閘極707重疊的通道形成區710、夾住通道形成區710的一對雜質區709、及藉由又將雜質元素加入部分的雜質區704所得到的雜質區711。
在本實施例中，係說明將給予p型導電性(例如，硼)的雜質元素加入半導體膜702中的情況作為實例。
接著，如第13A圖所示，形成絕緣膜712及713以覆蓋閘絕緣膜703、閘極707、及導電膜708。具體來說，可使用氧化矽、氮化矽、氧化氮矽、氧氮化矽、氮化鋁、氧化鋁、氧化氮鋁、氧氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭、氧化鎂或之類的無機絕緣膜之單層或堆疊層來組成絕緣膜712及713。最好使用低介電常數(低k)材料來形成絕緣膜712及713以充分降低由於重疊電極或佈線所造成的電容量。請注意可使用含有上 述材料之多孔質絕緣膜來作為絕緣膜712及713。由於多孔質絕緣膜具有比稠密絕緣層還低的介電常數，因此能更為降低由於電極或佈線造成的寄生電容。
在本實施例中，說明對絕緣膜712使用氧氮化矽且對絕緣膜713使用氧化氮矽的實例。此外，雖然在本實施例中係說明在閘極707及導電膜708上形成絕緣膜712及713的實例，但可在閘極707及導電膜708上只形成一個絕緣膜，或可堆疊三個或更多層的複數個絕緣膜。
接著，如第13B圖所示，絕緣膜712及713受到CMP(化學機械研磨)或蝕刻，使得暴露閘極707及導電膜708的表面。請注意為了增進之後形成的電晶體731之特性，絕緣膜712及713的表面最好愈平坦愈好。
經過上述步驟，能形成電晶體732。
接著，說明用來形成電晶體731的方法。首先，如第13C圖所示，在絕緣膜712或絕緣膜713上形成氧化物半導體層716。
氧化物半導體層716可藉由將形成在絕緣膜712及713上的氧化物半導體膜處理成所欲之形狀來形成。具體來說，藉由如光刻法或噴墨法之熟知技術在氧化物半導體膜上形成所欲之形狀的抗蝕遮罩。藉由如乾式蝕刻法或濕式蝕刻法之熟知技術來選擇性地移除多餘部分的氧化物半導體膜。以此方式，可形成氧化物半導體層716。
可藉由濺射法、蒸發法、PCVD法、PLD法、ALD法、MBE法或之類來形成氧化物半導體膜。氧化物半導體膜 的厚度係大於或等於2 nm且小於或等於200 nm，最好大於或等於3 nm且小於或等於50 nm，更好是大於或等於3 nm且小於或等於20 nm。
當藉由濺射法來形成氧化物半導體膜時，例如可使用含有In和Zn的金屬氧化物作為靶材。可使用稀有氣體(例如，氬)、氧、或稀有氣體和氧的混合氣體作為濺射氣體。在使用稀有氣體和氧的混合氣體作為濺射氣體之情況下，氧氣的百分比係高於或等於30 vol.%，最好高於或等於50 vol.%，更好是高於或等於80 vol.%。氧化物半導體膜越薄，就能越降低電晶體的短通道效應。然而，當氧化物半導體膜太薄時，會由於介面散射而顯著影響氧化物半導體膜；因此，可能降低場效移動率。
請注意在藉由濺射法形成氧化物半導體膜之前，最好藉由引入氬氣且產生電漿的反向濺射法來去除絕緣膜712及713之表面上的灰塵。反向濺射法係為一種在氬氣圍中使用RF電源來將電壓施於基板端，而沒有將電壓施於靶材端，以在基板附近產生電漿來修改表面的方法。請注意可使用氮氣圍、氦氣圍或之類來取代氬氣圍。替代地，可使用添加氧、笑氣等的氬氣圍。或著，可使用添加氯、四氟化碳等的氬氣圍。
最好使用至少含有銦(In)或鋅(Zn)的材料作為氧化物半導體。最好額外包含鎵(Ga)來作為穩定劑，以減少使用氧化物半導體之電晶體的導電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑 。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、和鎦(Lu)，來作為另一種穩定劑。
作為氧化物半導體，例如能使用氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。此外，在上述氧化物半導體中可含有SiO2。
請注意這裡，例如，「In-Ga-Zn基氧化物」係表示以含有In、Ga及Zn的氧化物作為其主要成分，且沒有特別限定In：Ga：Zn的比例。In-Ga-Zn基氧化物可含有除了 In、Ga及Zn之外的金屬元素。
替代地，可使用以InMO3(ZnO)m(m>0)表示的材料作為氧化物半導體。請注意M代表選自Sn、Zn、Ga、Fe、Ni、Mn、和Co的一或複數個金屬元素。可使用以In3SnO5(ZnO)n(n>0)所表示之材料來作為氧化物半導體。
例如，可使用具有In：Ga：Zn=1：1：1或In：Ga：Zn=2：2：1之原子比的In-Ga-Zn基氧化物，或任何接近上面成份的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3或In：Sn：Zn=2：1：5之原子比的In-Sn-Zn基氧化物，或任何接近上面成份的氧化物。
然而，沒有限定上述之材料，可根據所需之半導體特性(例如，場效移動性、臨界電壓、和變化)來使用具有適當成份之材料。為了得到所需之半導體特性，最好將載子濃度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設成適當的數值。
例如，在使用In-Sn-Zn基氧化物的情況下可相對容易地得到高場效移動率。然而，在使用In-Ga-Zn基氧化物的情況下，亦可藉由減小塊內缺陷密度來提高場效移動率。
請注意例如，「包括原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In、Ga、Zn之氧化物的組成係接近包括原子比為In：Ga：Zn=A：B：C(A+B+C=1)的In、Ga、Zn 之氧化物的組成」是指a、b、和c滿足下列關係：(a-A)2+(b-B)2+(c-C)2≦r2，r例如可以為0.05。同樣適用於其他氧化物。
在使用In-Zn基氧化物半導體作為氧化物半導體的例子中，設定原子比使得In/Zn的範圍從0.5至50，最好從1至20，更好是從1.5至15。當Zn的原子比落在上述較佳的範圍內時，可提高電晶體的場效移動率。這裡，當組成之原子比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y關係。
在本實施例中，係使用藉由使用包括銦(In)、鎵(Ga)、及鋅(Zn)之濺射法所得到之厚度為30nm的In-Ga-Zn基氧化物半導體薄膜來作為氧化物半導體膜。例如，可使用具有原子比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2的靶材作為上述之靶材。用來形成氧化物半導體之金屬氧化物靶材的相對密度係高於或等於90%且小於或等於100%，最好是高於或等於95%且小於100%。藉由使用具有高相對密度的靶材，能形成稠密氧化物半導體膜。In-Ga-Zn基氧化物半導體可稱作IGZO。
在對氧化物半導體膜使用In-Sn-Zn基氧化物的情況下，用來以濺射法形成In-Sn-Zn基氧化物的靶材可例如具有原子比為In：Sn：Zn=1：2：2、2：1：3、1：1：1或20：45：35的成分比。
請注意在使用包括銦(In)和鋅(Zn)的靶材來形成 氧化物半導體膜的例子中，靶材的原子比為In/Zn=大於或等於0.5且小於或等於50，最好大於或等於1且小於或等於20，更好是大於或等於1.5且小於或等於15。藉由保持Zn的比例落在上述範圍內，可增進場效移動率。
在本實施例中，形成氧化物半導體膜的方法為：保持基板在維持在減壓狀態中的沉積室中、去除餘留在沉積室中的濕氣，引進去除掉氫和濕氣的濺射氣體、並使用靶材。最好使用高純度的氣體作為濺射氣體。例如，當使用氬作為濺射氣體時，最好純度為9N，露點為-121℃，H2O的含量低於或等於0.1 ppb，且H2的含量低於或等於0.5 ppb。當使用氧作為濺射氣體時，最好純度為8N，露點為-112℃，H2O的含量低於或等於1 ppb，且H2的含量低於或等於1 ppb。
氧化物半導體膜最好含有比化學計量組成比例更大量的氧。當氧量超過化學計量組成比例時，可抑制在氧化物半導體中產生氧空缺之載子的產生。
在膜形成時的基板溫度可大於或等於100℃且小於或等於600℃，最好大於或等於200℃且小於或等於400℃。藉由在加熱基板之狀態中形成氧化物半導體膜，能降低所形成之氧化物半導體膜中的雜質濃度。此外，能降低濺射法所造成的損害。為了去除在沉積室中的殘留濕氣，最好使用吸附型真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。排空單元可以是裝有冷阱的渦輪泵。在使用低溫泵排空的沉積室中，例如，移除氫原子、如水(H2O )之內含氫原子的化合物(最好也是內含碳原子的化合物)等，藉此能降低在沉積室中形成的氧化物半導體膜中所含的雜質濃度。
沉積條件之一實例如下，基板與靶材之間的距離為100mm、壓力為0.6Pa、DC電源的電功率為0.5kW、且使用氧(氧流量為100%)作為濺射氣體。請注意最好使用脈衝式直流(DC)電源，因為能減少在沉積期間所產生的灰塵並能使膜厚度均勻。
此外，當濺射設備的沉積室之滲漏率係設為低於或等於1×10-10Pa×m3/s時，能減少如鹼金屬或氫化物之雜質進入由濺射法沉積的氧化物半導體膜中。再者，藉由使用吸附型真空泵作為排空系統，能減少如鹼金屬、氫原子、氫分子、水、氫氧化物、或氫化物之雜質從排空系統中逆流。
當靶材的純度被設為高於或等於99.99%時，能減少進入氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、氫氧化物、氫化物等。此外，當使用靶材時，能降低氧化物半導體膜中的如鋰、鈉、或鉀之鹼金屬的濃度。
請注意為了使氧化物半導體膜中所含的氫、氫氧化物、及水盡可能地少，最好藉由預熱基板700來排除並排空基板700上所吸附之如氫或濕氣的雜質，來作為沉積之預處理，其中絕緣膜712及713在濺射設備的預熱室中形成在基板700上。預熱的溫度係為大於或等於100℃且小於或等於400℃，最好大於或等於150℃且小於或等於300℃ 。最好在預熱室中設置低溫泵作為排空手段。請注意可省略預熱處理。此預熱處理可同樣在於形成閘絕緣膜721之前形成導電膜719及720於其上的基板700上進行。
請注意用來形成氧化物半導體層716的蝕刻可以是乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。最好使用包含氯(如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氯基氣體)的氣體來作為用於乾式蝕刻的蝕刻氣體。替代地，可使用包含氟(如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)的氟基氣體)之氣體、溴化氫(HBr)、氧(O2)、添加如氦(He)或氬(Ar)之稀有氣體之這些氣體之任一者等。
可使用反應性離子蝕刻(RIE)法作為乾式蝕刻。為了產生電漿，可使用電容耦合式電漿(CCP)法、電感耦合式電漿(ICP)法、電子迴旋加速共振(ECR)電漿法、螺旋波電漿(HWP)法、微波激發表面波電漿(SWP)法或之類。當執行乾式蝕刻作為蝕刻時，適當調整蝕刻條件(施加到盤繞電極的電力量、施加到基板側上之電極的電力量、和基板側上的電極溫度等)，以能將膜蝕刻成希望的形狀。
可使用磷酸、醋酸、及硝酸的混合溶劑、或如檸檬酸或草酸的有機酸來作為用於濕式蝕刻的蝕刻劑。在本實施例中，係使用ITO-07N(由日本關東化學株式會社所製造)。
用來形成氧化物半導體層716的抗蝕遮罩可藉由噴墨法來形成。以噴墨法形成抗蝕遮罩不必使用光罩；因此，能降低製造成本。
請注意最好在隨後步驟之形成導電膜之前進行反向濺射法，以去除遺留在氧化物半導體層716及絕緣膜712與713之表面上的光阻殘留物。
在一些例子中，藉由濺射法形成的氧化物半導體膜包含大量的水或氫(包括氫氧化物)作為雜質。水或氫容易形成施體能階，因而充當氧化物半導體中的雜質。因此，在本發明之一模式中，為了減少氧化物半導體膜中如水或氫的雜質(為了進行脫水作用或除氫作用)，氧化物半導體層716在減壓氣圍、氮、稀有氣體、或之類的惰性氣體氣圍、氧氣氣圍、或超乾空氣中受到加熱處理(在藉由孔腔內共振衰減雷射光譜(CRDS)法的露點計來進行測量之情況下，濕氣量為低於或等於20ppm(露點中的-55℃)，最好是低於或等於1ppm，更好是低於或等於10ppb)。
藉由對氧化物半導體層716進行加熱處理，能排除氧化物半導體層716中的水或氫。具體來說，可以高於或等於250℃且低於或等於750℃的溫度，最好高於或等於400℃且低於基板之應變點的溫度來進行加熱處理。例如，可以500℃進行大約3分鐘到6分鐘的加熱處理。當以RTA法用於加熱處理時，可在短時間內進行脫水或除氫作用；因此，即便使用玻璃基板作為基板時，甚至以高於玻璃基 板之應變點的溫度都能進行處理。
在本實施例中，係使用為其中一種加熱處理設備的電爐。
請注意加熱處理設備並不受限於電爐，且可具有用來藉由來自如電阻加熱元件的加熱元件之熱傳導或熱輻射來加熱物體的裝置。例如，可使用如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱待處理之物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。係使用如氮或稀有氣體(例如，氬)這類不與加熱處理待處理的物體起反應的惰性氣體來作為氣體。
在加熱處理中，在氮或如氦、氖、或氬的稀有氣體中最好不含水、氫等。替代地，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，雜質濃度最好低於或等於1 ppm，更好是低於或等於0.1 ppm)。
經過以上步驟，可降低氧化物半導體層716中的氫濃度並能高純度化氧化物半導體層716。
在形成氧化物半導體層716之後，可藉由離子植入法來將氧引進其中。可替代地藉由電漿摻雜法來引進氧。具體來說，透過使用射頻(RF)電力將氧轉成電漿，並將氧 自由基及/或氧離子引進氧化物半導體層716中。此時，最好施加偏壓至在其上形成氧化物半導體層716的基板。藉由增加施加至基板的偏壓，能將氧引進更深處。
可從透過使用含有氧之氣體的電漿產生設備或從臭氧產生設備供應藉由電漿摻雜法引進氧化物半導體層716中的氧(氧自由基、氧原子、及/或氧離子)。
在將氧引進氧化物半導體層716中之後，可進行加熱處理(最好以高於或等於200℃且低於或等於600℃的溫度，例如，以高於或等於250℃且低於或等於550℃的溫度)。例如，在氮氣圍中以450℃進行加熱處理達一小時。上述氣圍最好不含水、氫或之類。
藉由將氧引進氧化物半導體層716中及加熱處理，有可能供應為氧化物半導體之其中一個主要成份且在移除雜質步驟之同時會減少的氧，以能形成i型(本質)的氧化物半導體層716。
氧化物半導體既可以為單晶又可以為非單晶。在後者的情況下，氧化物半導體可以為非晶或多晶。另外，氧化物半導體可具有包括含有結晶性的部分之非晶結構或非非晶結構。
在非晶態的氧化物半導體中，能相對容易地得到平坦的表面，因此當使用氧化物半導體來製造電晶體時，能減小介面散射而相對容易實現相對高的場效移動率。
在具有結晶性的氧化物半導體中，能進一步減小塊內缺陷，且當提高氧化物半導體的表面平坦性時，能獲得比 非晶態的氧化物半導體更高的場效移動率。為了提高表面的平坦性，最好在平坦的表面上形成氧化物半導體。具體來說，在小於或等於1nm，最好小於或等於0.3nm，更好是小於或等於0.1nm之平均面粗糙度(Ra)的表面上形成氧化物半導體。可利用原子力顯微鏡(AFM)來測得Ra。
當對氧化物半導體層716使用具有結晶性的氧化物半導體時，接觸氧化物半導體層716的絕緣膜713最好具有足夠的平面性，以容易增長氧化物半導體的晶體。替代地，可在絕緣膜713和氧化物半導體層716之間設置具有足夠平面性的絕緣膜。
作為具有結晶性的氧化物半導體，最好使用一種包括c軸對準結晶的氧化物半導體(亦稱為c軸取向結晶氧化物半導體(CAAC-OS))，其從ab平面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab平面上a軸或b軸的方向不同(即，晶體以c軸為中心回轉)。
從更廣義來理解，CAAC-OS是指非單晶，其包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
CAAC-OS不是單晶，但也不只由非晶部份組成。雖然CAAC-OS包括晶化部分(結晶部分)，但在一些情況 下一個結晶部分與另一結晶部分的邊界是不明顯的。
可以氮取代部分為CAAC-OS之成份的氧。另外，包括在CAAC-OS中的結晶部分之c軸也可朝向一個方向(例如，垂直於支撐CAAC-OS的基板面、CAAC-OS之表面等的方向)。或者，包括在CAAC-OS中各結晶部分之ab平面的法線可朝向一個方向(例如，垂直於支撐CAAC-OS的基板面、CAAC-OS之表面等的方向)。
CAAC-OS可根據其組成等而成為導體或絕緣體。CAAC-OS根據其組成等而傳送或不傳送可見光。
上述CAAC-OS的例子係為形成膜狀的氧化物，其從垂直於膜表面或支撐基板之表面的方向觀察時具有三角形或六角形的原子排列，並且在觀察其膜剖面時，金屬原子或金屬原子及氧原子(或氮原子)係以疊層方式來排列。
將參考第18A至18E圖、第19A至19C圖、及第20A至20C圖來詳細說明CAAC-OS之結晶結構的實例。在第18A至18E圖、第19A至19C圖、及第20A至20C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於ab平面。當只說「上半部」和「下半部」時，是指ab平面上方的上半部和ab平面下方的下半部(以ab平面為邊界的上半部和下半部)。另外，在第18A至18E圖中，以圓圈圈上的O表示四配位O原子，而以雙重圓圈圈上的O表示三配位O原子。
第18A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡 ，包括一個金屬原子及接近其之氧原子的結構係稱為小群組。第18A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存在於第18A圖中的上半部和下半部。在第18A圖所示之小群組中，電荷是0。
第18B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子都存在於ab平面上。一個四配位O原子各存在於第18B圖中的上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第18B圖所示之結構。在第18B圖所示之小群組中，電荷是0。
第18C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。第18C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第18C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第18C圖所示之小群組中，電荷是0。
第18D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第18D圖中，三個四配位O原子各存在於上半部和下半部。在第18D圖所示之小群組中，電荷是+1。
第18E圖顯示包括兩個Zn原子的小群組。第18E圖的上半部和下半部各具有一個四配位O原子。在第18E圖 所示之小群組中，電荷是-1。
這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
現在，將說明小群組之間之接合的規則。第18A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第18B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第18C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於靠近並在各四配位O原子下方之金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。原因將描述在後。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
第19A圖顯示包括在In-Sn-Zn基氧化物之疊層結構中的中群組之模型。第19B圖顯示包括三個中群組的大群組。請注意第19C圖顯示在從c軸方向觀看第19B圖之疊層結構之情形下的原子排列。
在第19A圖中，為了簡單明瞭，省略了三配位O原子，並以圓圈顯示四配位O原子；圓圈中的數字表示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子的狀態。同樣地，在第19A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第19A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
在包括在第19A圖之In-Sn-Zn基氧化物之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子，In原子會接合在上半部靠近三個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子，In原子會 接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組，且小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。接合複數個上述之中群組，便構成了大群組。
這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第18E所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
當重複第19B圖所示的大群組時，可得到In-Sn-Zn基氧化物的結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn基氧化物的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
上述規則也適用於下列氧化物：如In-Sn-Ga-Zn基氧化物的四成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧 化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物；如In基氧化物、Sn基氧化物、或Zn基氧化物的一成分金屬氧化物等。
第20A圖顯示包括在In-Ga-Zn基氧化物之疊層結構中的中群組之模型作為實例。
在包括在第20A圖之In-Ga-Zn基氧化物之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個上述之中群組，便構成了大群組。
第20B圖顯示包括三個中群組的大群組。請注意第20C圖顯示在從c軸方向觀看第20B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四 配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此，包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了這些小群組之中群體的總電荷永遠是0。
為了形成In-Ga-Zn基氧化物之疊層結構，不只可使用第20A圖所示之中群組也可使用不同於第20A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
當重複第20B圖所示的大群組時，可得到In-Ga-Zn基氧化物的結晶。請注意所得到之In-Ga-Zn基氧化物的疊層結構可表示成InGaO3(ZnO)n(n是自然數)之組成式。
例如，在n=1(InGaZnO4)的情況中，可得到第21A圖中的結晶結構。請注意在第21A圖的結晶結構中，由於如第18B圖所示Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。
例如，在n=2(InGaZn2O5)的情況中，可得到第21B圖中的結晶結構。請注意在第21B圖的結晶結構中，由於如第18B圖所示Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。
接著，如第14A圖所示，形成與閘極707和氧化物半導體層716接觸的導電膜719以及與導電膜708和氧化物半導體層716接觸的導電膜720。導電膜719與720係當作源極與汲極。
具體來說，導電膜719與720能以導電膜係藉由濺射 法或真空蒸氣沉積法來形成以覆蓋閘極707和導電膜708並接著被處理成預定形狀之方式來形成。
可使用下列任何材料來作為導電膜719與720的導電膜：從鋁、鉻、銅、鉭、鈦、鉬、鎢和鎂中選出的元素；包括任何上述元素作為其成份的合金；包括上述元素之任何組合的合金膜等。替代地，可使用如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜疊在鋁或銅之金屬膜上方或下方的結構。鋁或銅最好被用來與耐火金屬材料結合以避免耐熱性及腐蝕的問題。可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等作為耐火金屬材料。
再者，作為導電膜719與720的導電膜可具有單層結構或兩個或更多層的疊層結構。例如，可舉出含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等等。Cu-Mg-Al合金、Mo-Ti合金、Ti及Mo能高度附著於氧化膜。因此，對導電膜719與720使用疊層結構，即用於下層之包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜以及用於上層之包括Cu的導電膜；因此，可增加為氧化膜之絕緣膜以及導電膜719與720之間的附著。
可對作為導電膜719與720的導電膜使用導電金屬氧化物。可使用氧化銦、氧化錫、氧化鋅、氧化銦和氧化錫之混合、氧化銦和氧化鋅之混合、或含矽或氧化矽的金屬氧化物材料作為導電金屬氧化物。
在形成導電膜之後進行加熱處理的情況下，導電膜最 好具有夠高的耐熱性以禁得起加熱處理。
請注意會適當地調整材料及蝕刻條件，以致在蝕刻導電膜期間盡可能地不移除氧化物半導體層716。依據蝕刻條件，有些情況會部分地蝕刻氧化物半導體層716的暴露部分，因而形成溝槽(凹下部)。
在本實施例中，係使用鈦膜作為導電膜。於是，可利用含氨和過氧化氫水之溶液(過氧氫氨混合物)來選擇性地對導電膜進行濕式蝕刻。具體來說，係使用以5：2：2的容積比來混合31wt%的過氧化氫水、28wt%的氨水及水之溶液作為過氧氫氨混合物。替代地，可藉由使用含氯(Cl2)、氯化硼(BCl3)之類的氣體在導電膜上進行乾式蝕刻。
為了減少光遮罩的數目和光致微影步驟中的步驟，可藉由使用多色調遮罩所形成之抗蝕遮罩來執行蝕刻，光經由多色調遮罩傳送以便具有複數個強度。多色調遮罩所形成之抗蝕遮罩具有複數個厚度，並可藉由蝕刻改變形狀；因此，可在複數個蝕刻步驟中使用抗蝕遮罩，以將膜處理成不同圖案。因此，可藉由一個多色調遮罩來形成對應於至少兩種不同圖案的抗蝕遮罩。如此，可減少曝光遮罩的數目，且亦可減少對應光致微影步驟的數目，藉此能實現製程的簡化。
再者，當作源極區與汲極區的氧化物半導體膜可置於氧化物半導體層716以及當作源極與汲極的導電膜719與720之間。氧化物半導體膜的材料最好包含氧化鋅作為成 份且最好不含氧化銦。關於上述氧化物導電膜，可使用氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鋅鎵或之類。
例如，在形成氧化物導電膜的情況下，可同時進行用來形成氧化物導電膜的蝕刻製程及用來形成導電膜719與720的蝕刻製程。
藉由設置當作源極區與汲極區的氧化物導電膜，能降低氧化物半導體層716以及導電膜719與720之間的阻抗，使得電晶體能在高速下運作。此外，藉由設置當作源極區與汲極區的氧化物導電膜，能提高電晶體的耐受電壓。
接著，使用諸如N2O、N2、或Ar之氣體來執行電漿處理。藉由此電漿處理，去除黏附於氧化物半導體層的露出表面之水等等。同樣亦可使用氧和氬的混合氣體來執行電漿處理。
在電漿處理之後，如第14B圖所示，形成閘絕緣膜721以覆蓋導電膜719與720以及氧化物半導體層716。接著，在閘絕緣膜721上形成閘極722以與氧化物半導體層716重疊。
可使用與閘絕緣膜703類似之材料及疊層結構來形成閘絕緣膜721。請注意閘絕緣膜721最好包括盡可能少量如水或氫的雜質，且閘絕緣膜721可使用單層絕緣膜或堆疊複數個絕緣膜來構成。當閘絕緣膜721中含有氫時，氫會進入氧化物半導體層716，或氧化物半導體層716中的氧會被氫排出，藉此氧化物半導體層716具有較低阻抗(n型導電性)；因此，可能會形成寄生通道。
於是，為了形成含有盡可能少的氫之閘絕緣膜721，採用不使用氫的沉積法係很重要的。閘絕緣膜721因為下列原因而最好也包括過氧區。當閘絕緣膜721包括過氧區時，能防止氧從氧化物半導體層716移到閘絕緣膜721，並且能從閘絕緣膜721供應氧至氧化物半導體層716。
可使用具有抗鹼金屬、氫、和氧之高障壁特性的材料來形成閘絕緣膜721。可藉由堆疊包括過氧區之絕緣膜和具有高障壁特性之絕緣膜來構成閘絕緣膜721。例如，可使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氧化鋁膜、氧化氮鋁膜、氮氧化鋁膜等作為具有高障壁特性的絕緣膜。在藉由堆疊包括過氧區之絕緣膜和具有高障壁特性之絕緣膜來構成閘絕緣膜721之情形下，包括過氧區的絕緣膜可形成與氧化物半導體層716接觸。
當使用具有高障壁特性之絕緣膜時，可防止雜質進入氧化物半導體層716、氧化物半導體層716與絕緣膜之間的介面及其附近，並能防止氧從氧化物半導體層716釋出。
在本實施例中，閘絕緣膜721具有藉由濺射法形成之100 nm厚的氮化矽膜堆疊在藉由濺射法形成之200 nm厚的氧化矽膜之上的結構。膜形成期間的基板溫度可高於或等於室溫且低於或等於300℃，而本實施例為100℃。
在形成閘絕緣膜721之後，可進行加熱處理。加熱處理最好是以高於或等於200℃且低於或等於400℃的溫度(例如高於或等於250℃且低於或等於350℃)，在氮氣 圍、超乾空氣、或稀有氣體(例如，氬或氦)氣圍中進行。氣體中的水含量最好低於或等於20ppm，更好是低於或等於1ppm，又更好是低於或等於10ppb。在本實施例中，例如，係在氮氣圍中以250℃來進行一小時加熱處理。替代地，以類似於在氧化物半導體層上進行的加熱處理之方法，可在形成導電膜719與720之前進行在高溫下短時間的RTA處理，以減少水或氫。甚至當由於先前在氧化物半導體層716上所執行的加熱處理而在氧化物半導體層716中產生氧缺陷時，藉由在提供含氧的閘絕緣膜721之後執行加熱處理，仍可從閘絕緣膜721供應氧到氧化物半導體層716。
藉由供應氧到氧化物半導體層716，可降低在氧化物半導體層716中充作施體的氧缺陷，並可滿足化學計量比。結果，可使氧化物半導體層716成為實質上i型，及可降低由於氧缺陷所導致之電晶體的電特性變化；如此，可提高電特性。並不特別限制此加熱處理的時序，只要在形成閘絕緣膜721之後即可。當此加熱處理作為另一步驟中的加熱處理時(例如，形成樹脂膜期間的加熱處理或用來減少透明導電膜之阻抗的加熱處理)，不須增加步驟數，就可使氧化物半導體層716成為實質上i型。
此外，藉由將氧化物半導體層716經過氧氣圍中的加熱處理，以便將氧添加到氧化物半導體，可減少在氧化物半導體層716中充作施體的氧空缺。加熱處理係以例如高於或等於100℃且低於350℃，最好高於或等於150℃且低 於250℃的溫度來進行。用於在氧氣圍下之加熱處理的氧氣最好不包括水、氫等。替代地，引進加熱處理設備的氧氣之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，氧氣中的雜質濃度小於或等於1 ppm，最好小於或等於0.1 ppm)。
閘極722能以在閘絕緣膜721上形成導電膜並接著被蝕刻的方式來形成。可使用與閘極707以及導電膜719與720類似的材料來構成閘極722。
閘極722的厚度是10 nm到400 nm，最好是100 nm到200 nm。在本實施例中，在藉由使用鎢靶材的濺射法來形成閘極之厚度為150nm的導電膜之後，便將導電膜蝕刻成想要的形狀，以形成閘極722。請注意可藉由噴墨法形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；因此，能降低製造成本。
經過上述步驟，使電晶體731形成。
雖然係以單閘極電晶體來說明電晶體731，但當必要包括複數個電性連接的閘極時，可形成包括複數個通道形成區的多閘極電晶體。
請注意與氧化物半導體層716接觸的絕緣膜(在本實施例中，對應於閘絕緣膜721)可使用包含屬於第13族之元素的絕緣材料及氧來形成。許多氧化物半導體材料含有屬於第13族的元素、且含有屬於第13族之元素的絕緣材料都與氧化物半導體運作良好。因此，當將含有屬於第13族之元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜 時，氧化物半導體層與絕緣膜之間的介面之狀態便能保持良好。
含有屬於第13族之元素的絕緣材料係為含有一或更多屬於第13族之元素的絕緣材料。例如舉出氧化鎵、氧化鋁、氧化鎵鋁、及氧化鋁鎵等作為含有屬於第13族之元素的絕緣材料。這裡，氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的材料，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的材料。
例如，當對與含鎵的氧化物半導體層接觸的絕緣膜使用含有氧化鎵的材料時，在氧化物半導體層與絕緣膜之間的介面的特性能保持良好。例如，設置氧化物半導體層與內含氧化鎵的絕緣膜以彼此接觸，以能減少氫在氧化物半導體層與絕緣膜之間的介面上堆積。請注意在絕緣膜中使用與氧化物半導體之組成元素同族的情況下，能得到類似的效果。例如，藉由使用包括氧化鋁的材料，亦能有效地形成絕緣膜。請注意水不太可能滲入具有高障壁特性的氧化鋁中，因此最好使用含有氧化鋁的材料以防止水進入氧化物半導體層中。
類似於閘絕緣膜721，最好使用包括過氧區(含有比例超過化學計量組成的氧之區域)的材料來構成閘絕緣膜713。亦可在閘絕緣膜713與氧化物半導體層716之間形成包括過氧區的絕緣膜。
對絕緣膜進行氧摻雜處理，以能形成包括過氧區的絕緣膜。「氧摻雜」意指添加氧到塊內。請注意使用「塊」 之術語是為了明確表示氧不僅添加到薄膜的表面而且亦添加到薄膜的內部。另外，「氧摻雜」包括將電漿化的氧添加到塊中的「氧電漿摻雜」。可利用離子植入法、離子摻雜法或電漿摻雜法來執行氧摻雜。
例如，在使用氧化鎵形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，氧化鎵的組成可設為Ga2Ox(x=3+α，0<α<1)。
在使用氧化鋁形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，氧化鋁的組成可設為Al2Ox(x=3+α，0<α<1)。
在使用氧化鋁鎵(氧化鎵鋁)形成與氧化物半導體層716接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或藉由氧摻雜，氧化鋁鎵(氧化鎵鋁)的組成可設為GaxAl2-xO3+α(0<x<2，0<α<1)。
當形成包括過氧區之絕緣膜與氧化物半導體層716接觸並進行加熱處理時，便將絕緣膜中過量的氧供應到氧化物半導體層，並減少氧化物半導體層或氧化物半導體層和絕緣膜之間的介面中的氧缺陷。如此，可使氧化物半導體層成為i型或實質上i型氧化物半導體。
包括過氧區的絕緣膜可施用於位於氧化物半導體層716的上側上之絕緣膜或者位在與氧化物半導體層716相接觸之絕緣膜之氧化物半導體層716的下側上之絕緣膜；不過，最好將上述絕緣膜施用於與氧化物半導體層716相接觸的兩個絕緣膜上。可透過氧化物半導體層716夾置在 各包括過氧區的絕緣膜(其係作為與氧化物半導體層716相接觸並且位在氧化物半導體層716的上側和下側上之絕緣膜)之間的結構來加強上述有利效果。
在氧化物半導體層716上側或下側的絕緣膜可包含相同的組成元素或不同的組成元素。例如，在上側和下側的絕緣膜可兩者都以組成為Ga2Ox(x=3+α，0<α<1)的氧化鎵來構成。替代地，在上側和下側的絕緣膜之其一者可由Ga2Ox(x=3+α，0<α<1)來形成，而另一者可以組成為Al2Ox(x=3+α，0<α<1)的氧化鋁來形成。
可藉由堆疊各包括過氧區的絕緣膜來形成與氧化物半導體層716接觸的絕緣膜。例如，在氧化物半導體層716上側的絕緣膜可形成如下：形成組成為Ga2Ox(x=3+α，0<α<1)的氧化鎵並在其上形成組成為GaxAl2-xO3+α(0<x<2，0<α<1)的氧化鋁鎵(氧化鋁鎵)。
接著，如第14C圖所示，形成絕緣膜724以覆蓋閘絕緣膜721和閘極722。可藉由PVD法、CVD法或之類的方法形成絕緣膜724。絕緣膜724可使用包括如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁的無機絕緣材料之材料來組成。請注意最好對絕緣膜724使用具有低介電常數的材料或具有低介電常數的結構(例如，多孔結構)。當絕緣膜724的介電常數很低時，能降低產生於佈線或電極之間的寄生電容，而造成更高速的運作。請注意雖然在本實施例中，絕緣膜724具有單層結構，但本發明之一實施例不會受限於此結構。絕緣膜724可具有兩個或 更多層的疊層結構。
接著，在閘絕緣膜721及絕緣膜724中形成開口725，以露出部分的導電膜720。之後，在絕緣膜724上形成透過開口725與導電膜720接觸的佈線726。
以藉由PVD法或CVD法來形成導電膜並接著藉由蝕刻來處理導電膜的方式來形成佈線726。可使用從鋁、鉻、銅、鉭、鈦、鉬、和鎢中選出的元素；包含任何這些元素作為成份的合金或之類來作為導電膜的材料。可使用包括錳、鎂、鋯、鈹、釹、及鈧之其一者或任何這些元素之組合的材料。
具體來說，例如，可能採用藉由PVD法在包括絕緣膜724之開口之區域中形成薄鈦膜(具有約為5nm的厚度)，並接著形成鋁膜以被嵌入開口725中的方法。這裡，藉由PVD法形成的鈦膜具有減少在鈦膜所形成之表面上形成的氧化物膜(例如，自然氧化物膜)的功能，以減少與較下方電極等(這裡係指導電膜720)的接觸阻抗。此外，能防止鋁膜凸起。在形成鈦、氮化鈦等的阻擋膜之後，可藉由電鍍法來形成銅膜。
在絕緣膜724中形成的開口725最好形成在與導電膜708重疊的區域中。藉由在上述區域中設置開口725，能抑制由於接觸區域所造成的元件面積增加。
這裡，說明雜質區704與導電膜720之連接部份以及導電膜720與佈線726之連接部份不使用導電膜708而彼此重疊之情況。在此情況下，在形成於雜質區704上的絕 緣膜712與713中形成開口(也稱作下方部分中的開口)，並形成導電膜720以覆蓋下方部分中的開口。之後，在與下方部分中的開口重疊之區域中的閘絕緣膜721與絕緣膜724中形成開口(也稱作上方部分中的開口)，並形成佈線726。當上方部分中的開口係在與下方部分中的開口重疊之區域中形成時，經由蝕刻可能不會連接在下方部分中的開口中所形成的導電膜720。為了避免不連接，形成在下方部分中及上方部分中的開口以致於不彼此重疊，使得發生增加元件面積的問題。
如本實施例中所述，藉由使用導電膜708，不須不連接導電膜720就能形成上方部分中的開口。因此，能形成下方部分中及上方部分中的開口以彼此重疊，如此能抑制由於開口所造成的元件面積增加。換言之，能增進半導體裝置的整合程度。
接著，形成絕緣膜727以覆蓋佈線726。經過這一連串的步驟，能製造FF電路。
請注意在製造方法中，作為源極與汲極的導電膜719與720係在形成氧化物半導體層716之後形成。於是，如第14B圖所示，在由製造方法所得到的電晶體731中，導電膜719與720係形成在氧化物半導體層716上。然而，在電晶體731中，作為源極與汲極的導電膜可在氧化物半導體層716下方形成，亦即，在氧化物半導體層716以及絕緣膜712與713之間。
第15圖顯示當作為源極與汲極的導電膜719與720 置於氧化物半導體層716以及導電膜712與713之間時的電晶體731之剖面圖。第15圖所示之電晶體731能以在形成絕緣膜713之後形成導電膜719與720，並接著形成氧化物半導體層716的方式來得到。
本實施例能藉由適當地結合任何上述實施例來實作。
(實施例6)
在本實施例中，將參考第16A至16E圖的剖面圖來說明包括具有與實施例4中的結構不同之結構的氧化物半導體層之電晶體。第16A至16E圖各顯示頂部閘極電晶體之結構的實例。第16A、16C和16E圖各顯示平面(共面)電晶體之結構的實例，而第16B和16D圖各顯示交錯電晶體之結構的實例。
第16A圖所示之電晶體901包括充當主動層且在基底膜902上形成的氧化物半導體層903；在氧化物半導體層903上形成的源極904與汲極905；在氧化物半導體層903、源極904、與汲極905上形成的閘絕緣膜906；在閘絕緣膜906上並與氧化物半導體層903重疊的閘極907；以及在閘極907上並與氧化物半導體層903重疊的保護絕緣膜910。
第16A圖所示之電晶體901具有頂部閘極結構，其中閘極907係形成在氧化物半導體層903上，並具有頂部接觸結構，其中源極904與汲極905係形成在氧化物半導體層903上。在電晶體901中，源極904與汲極905不與閘 極907重疊。亦即，源極904與閘極907之間的距離以及在汲極905與閘極907之間的距離各大於閘絕緣膜906的厚度。因此，可降低在源極904與閘極907之間以及在汲極905與閘極907之間的寄生電容，以能在電晶體901中達到高速運作。
氧化物半導體層903包括一對高濃度區域908，其可藉由在形成閘極907之後，將給予n型導電性的摻雜物加進氧化物半導體層903來得到。另外，氧化物半導體層903包括與閘極907重疊的通道形成區909，其中有閘絕緣膜906置於閘極907與通道形成區909之間。在氧化物半導體層903中，通道形成區909係設置在成對高濃度區域908之間。藉由離子植入法能加入摻雜物以形成高濃度區域908。可使用如氦、氬或氙的稀有氣體、氮、磷、砷、銻、硼或之類作為摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域908最好具有高於或等於5×1019/cm3且低於或等於1×1022/cm3的氮原子濃度。
添加給予n型導電性之摻雜物之高濃度區域908的導電性會比氧化物半導體層903中的其他區域之導電性高。 因此，經由在氧化物半導體層903中設置高濃度區域908，能降低源極904與汲極905之間的阻抗。
在對氧化物半導體層903使用In-Ga-Zn基氧化物的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行約一小時的加熱處理。結果，高濃 度區域908中的氧化物半導體具有纖鋅礦晶體結構。當高濃度區域908中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域908的導電性且能更減少源極904與汲極905之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極904與汲極905之間的阻抗，當使用氮作為摻雜物時，高濃度區域908中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範圍，在有些情況下仍可得到具有纖鋅礦晶體結構的氧化物半導體。
氧化物半導體層903可由CAAC-OS組成。由CAAC-OS組成的氧化物半導體層903具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極904與汲極905之間的阻抗。
即便縮小電晶體901，減少源極904與汲極905之間的阻抗仍可確保高導通電流及高速運作。另外，藉由縮小電晶體901，能減少包括電晶體之半導體裝置的面積，以能增加每單位面積的電晶體數量。
第16B圖所示之電晶體911包括在基底膜912上形成的源極914與汲極915；在源極914與汲極915上形成並作為主動層的氧化物半導體層913；在氧化物半導體層913、源極914、與汲極915上形成的閘絕緣膜916；設置在閘絕緣膜916上以與氧化物半導體層913重疊的閘極917；以及在閘極917上並覆蓋氧化物半導體層913的保護絕緣膜920。
第16B圖所示之電晶體911具有頂部閘極結構，其中閘極917會形成在氧化物半導體層913上，且也具有底部接觸結構，其中源極914與汲極915會形成在氧化物半導體層913下。如同電晶體901，在電晶體911中的源極914與汲極915不與閘極917重疊。因此，能降低在源極914與閘極917之間以及在汲極915與閘極917之間產生的寄生電容，且能達到高速運作。
氧化物半導體層913包括一對高濃度區域918，其可藉由在形成閘極917之後，將給予n型導電性的摻雜物加進氧化物半導體層913來得到。此外，氧化物半導體層913包括與閘極917重疊的通道形成區919，其中有閘絕緣膜916置於閘極917與通道形成區919之間。在氧化物半導體層913中，通道形成區919係設置在成對高濃度區域918之間。
如同包括在電晶體901中的高濃度區域908，能藉由離子植入法來形成高濃度區域918。高濃度區域908的例子可稱為一種用來形成高濃度區域918的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域918最好具有高於或等於5×1019/cm3且低於或等於1×1022/cm3的氮原子濃度。
添加給予n型導電性之摻雜物之高濃度區域918的導電性比氧化物半導體層913中的其他區域之導電性高。因此，經由在氧化物半導體層913中設置高濃度區域918，能減少源極914與汲極915之間的阻抗。
在對氧化物半導體層913使用In-Ga-Zn基氧化物的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域918中的氧化物半導體具有纖鋅礦晶體結構。當高濃度區域918中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域918的導電性且能更減少源極914與汲極915之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極914與汲極915之間的阻抗，當使用氮作為摻雜物時，高濃度區域918中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範圍，在有些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
氧化物半導體層913可由CAAC-OS組成。由CAAC-OS組成的氧化物半導體層913具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極914與汲極915之間的阻抗。
即便縮小電晶體911，減少源極914與汲極915之間的阻抗仍可確保高導通電流及高速運作。藉由縮小電晶體911，能減少包括電晶體之半導體裝置所佔用的面積，並能增加每單位面積的電晶體數量。
第16C圖所示之電晶體921包括在基底膜922上形成並作為主動層的氧化物半導體層923；在氧化物半導體層923上形成的源極924與汲極925；在氧化物半導體層923、源極924、與汲極925上形成的閘絕緣膜926；設置在 閘絕緣膜926上以與氧化物半導體層923重疊的閘極927；以及在閘極927上並覆蓋氧化物半導體層923的保護絕緣膜932。此外，電晶體921包括側壁930，其使用絕緣體來形成並置於閘極927的側表面上。
第16C圖所示之電晶體921具有頂部閘極結構，其中閘極927會形成在氧化物半導體層923上，且也具有頂部接觸結構，其中源極924與汲極925會形成在氧化物半導體層923上。如同電晶體901，因為在電晶體921中的源極924與汲極925不與閘極927重疊，因此，能降低在源極924與閘極927之間以及在汲極925與閘極927之間的寄生電容，並能達到高速運作。
氧化物半導體層923包括一對高濃度區域928及一對低濃度區域929，其係藉由在形成閘極927之後，將給予n型導電性的摻雜物加進氧化物半導體層923來得到。此外，氧化物半導體層923包括與閘極927重疊的通道形成區931，其中有閘絕緣膜926置於閘極927與通道形成區931之間。在氧化物半導體層923中，通道形成區931係設置在位於成對高濃度區域928之間的成對低濃度區域929之間。另外，成對低濃度區域929係置於與側壁930重疊之氧化物半導體層923的區域中，其中有閘絕緣膜926置於低濃度區域929與側壁930之間。
如同包括在電晶體901中的高濃度區域908之情況，高濃度區域928與低濃度區域929能藉由離子植入法來形成。高濃度區域908的例子可稱為一種用來形成高濃度區 域928的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域928最好具有高於或等於5×1019/cm3且低於或等於1×1022/cm3的氮原子濃度。又，例如，當使用氮作為摻雜物時，例如，低濃度區域929最好具有高於或等於5×1018/cm3且低於或等於5×1019/cm3的氮原子濃度。
添加給予n型導電性之摻雜物之高濃度區域928的導電性比氧化物半導體層923中的其他區域之導電性高。因此，經由在氧化物半導體層923中設置高濃度區域928，能減少源極924與汲極925之間的阻抗。低濃度區域929係設置在通道形成區931與高濃度區域928之間，以能減少由於短通道效應而造成的臨界電壓之負向偏移。
在對氧化物半導體層923使用In-Ga-Zn基氧化物的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域928中的氧化物半導體具有纖鋅礦晶體結構。又，低濃度區域929會取決於氮濃度而也具有由於加熱處理而產生的纖鋅礦晶體結構。當高濃度區域928中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域928的導電性且能更減少源極924與汲極925之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極924與汲極925之間的阻抗，當使用氮作為摻雜物時，高濃度區域928中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範 圍，在有些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
氧化物半導體層923可由CAAC-OS組成。由CAAC-OS組成的氧化物半導體層923具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極924與汲極925之間的阻抗。
即便縮小電晶體921，減少源極924與汲極925之間的阻抗仍可確保高導通電流及高速運作。藉由縮小電晶體921，能減少包括電晶體之半導體裝置所佔用的面積，並能增加每單位面積的電晶體數量。
第16D圖所示之電晶體941包括在基底膜942上形成的源極944與汲極945；在源極944與汲極945上形成並作為主動層的氧化物半導體層943；在氧化物半導體層943、源極944、與汲極945上的閘絕緣膜946；設置在閘絕緣膜946上以與氧化物半導體層943重疊的閘極947；以及在閘極947上並覆蓋氧化物半導體層943的保護絕緣膜952。此外，電晶體941包括側壁950，其使用絕緣體來形成並置於閘極947的側表面上。
第16D圖所示之電晶體941具有頂部閘極結構，其中閘極947會形成在氧化物半導體層943上，且也具有底部接觸結構，其中源極944與汲極945會形成在氧化物半導體層943下。如同電晶體901，因為在電晶體941中的源極944與汲極945不與閘極947重疊，因此能降低在源極944與閘極947之間以及在汲極945與閘極947之間的寄 生電容，並能達到高速運作。
氧化物半導體層943包括一對高濃度區域948及一對低濃度區域949，其係藉由在形成閘極947之後，將給予n型導電性的摻雜物加進氧化物半導體層943來得到。此外，氧化物半導體層943包括與閘極947重疊的通道形成區951，其中有閘絕緣膜946置於閘極947與通道形成區951之間。在氧化物半導體層943中，通道形成區951係設置在位於成對高濃度區域948之間的成對低濃度區域949之間。又，成對低濃度區域949係置於與側壁950重疊之氧化物半導體層943的區域中，其中有閘絕緣膜946置於低濃度區域949與側壁950之間。
如同包括在電晶體901中的高濃度區域908之情形，高濃度區域948與低濃度區域949能藉由離子植入法來形成。高濃度區域908的例子可稱為一種用來形成高濃度區域948的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域948最好具有高於或等於5×1019/cm3且低於或等於1×1022/cm3的氮原子濃度。又，當使用氮作為摻雜物時，例如，低濃度區域949最好具有高於或等於5×1018/cm3且低於或等於5×1019/cm3的氮原子濃度。
添加給予n型導電性之摻雜物之高濃度區域948的導電性比氧化物半導體層943中的其他區域之導電性高。因此，經由在氧化物半導體層943中設置高濃度區域948，能減少源極944與汲極945之間的阻抗。低濃度區域949 係設置在通道形成區951與高濃度區域948之間，以能減少由於短通道效應而造成的臨界電壓之負向偏移。
在對氧化物半導體層943使用In-Ga-Zn基氧化物的情況下，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理。結果，高濃度區域948中的氧化物半導體具有纖鋅礦晶體結構。又，低濃度區域949會取決於氮濃度而也具有由於加熱處理而產生的纖鋅礦晶體結構。當高濃度區域948中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域948的導電性且能更減少源極944與汲極945之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極944與汲極945之間的阻抗，當使用氮作為摻雜物時，高濃度區域948中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範圍，在有些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
氧化物半導體層943可由CAAC-OS組成。由CAAC-OS組成的氧化物半導體層943具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極944與汲極945之間的阻抗。
即便縮小電晶體941，減少源極944與汲極945之間的阻抗仍可確保高導通電流及高速運作。藉由縮小電晶體941，能減少包括電晶體之半導體裝置所佔用的面積，並能增加每單位面積的電晶體數量。
第16E圖所示之電晶體961包括在基底膜962上形成並作為主動層的氧化物半導體層963；在氧化物半導體層963上形成的源極964與汲極965；與氧化物半導體層963重疊的閘極967，其中有閘絕緣膜966置於閘極967與氧化物半導體層963之間；由絕緣體構成並置於閘極967之側表面上的側壁970；在閘極967上形成並覆蓋氧化物半導體層963的保護絕緣膜972；以及在保護絕緣膜972上的絕緣膜973。另外，電晶體961包括透過設置在保護絕緣膜972和絕緣膜973中的接孔來電性連接源極964的電極974，以及透過設置在保護絕緣膜972和絕緣膜973中的接孔來電性連接汲極965的電極975。
可使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭的無機絕緣材料之材料來形成絕緣膜973。此外，可使用如聚亞醯胺或丙烯酸樹脂的有機絕緣材料來形成絕緣膜973。
在形成絕緣膜973之後，最好藉由CMP處理、蝕刻處理或之類來進行平坦化處理，以降低絕緣膜973表面的不平坦。透過降低絕緣膜973表面的不平坦，能增進在之後步驟中形成的電極、佈線等的覆蓋範圍，並能容易提高半導體裝置的整合程度。此外，能抑制步驟中的佈線阻抗增加或由於粗劣的覆蓋而導致佈線不連接，以能增進半導體裝置的可靠度。
電晶體961具有頂部閘極結構，其中閘極967會形成在氧化物半導體層963上，且也具有頂部接觸結構，其中 源極964與汲極965會形成在氧化物半導體層963上。如同在電晶體901中，在電晶體961中，源極964與汲極965不與閘極967重疊。因此，能降低在源極964與閘極967之間以及在汲極965與閘極967之間產生的寄生電容。結果，能執行高速運作。
氧化物半導體層963包括一對高濃度區域968及一對低濃度區域969，其係藉由在形成閘極967之後，將給予n型導電性的摻雜物加進氧化物半導體層963來得到。此外，氧化物半導體層963包括與閘極967重疊的通道形成區971，其中有閘絕緣膜966置於閘極967與通道形成區971之間。在氧化物半導體層963中，通道形成區971係設置在位於成對高濃度區域968之間的成對低濃度區域969之間。又，成對低濃度區域969係置於與側壁970重疊之氧化物半導體層963的區域中，其中有閘絕緣膜966置於低濃度區域969與側壁970之間。
以類似於包括在電晶體901中的高濃度區域908之情形的方式，高濃度區域968與低濃度區域969能藉由離子植入法來形成。高濃度區域908的例子可稱為一種用來形成高濃度區域968的摻雜物。
例如，在使用氮作為摻雜物之情形下，高濃度區域968中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3的。又，例如，在使用氮作為摻雜物之情形下，低濃度區域969中的氮原子濃度最好高於或等於5×1018/cm3且低於或等於5×1019/cm3。
添加給予n型導電性之摻雜物之高濃度區域968的導電性比氧化物半導體層963中的其他區域之導電性高。因此，經由在氧化物半導體層963中設置高濃度區域968，能減少源極964與汲極965之間的阻抗。又，低濃度區域969係設置在通道形成區971與高濃度區域968之間，以能減少由於短通道效應而造成的臨界電壓之反向偏移。
當對氧化物半導體層963使用In-Ga-Zn基氧化物時，會在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度進行加熱處理，使得高濃度區域968中的氧化物半導體具有纖鋅礦晶體結構。又，依據氮濃度，在有些情況下的低濃度區域969會由於加熱處理而具有纖鋅礦晶體結構。當高濃度區域968中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域968的導電性且能更減少源極964與汲極965之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極964與汲極965之間的阻抗，在使用氮作為摻雜物的情況下，高濃度區域968中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7at.%。然而，即便氮原子濃度低於上述範圍，在有些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
氧化物半導體層963可由CAAC-OS組成。由CAAC-OS組成的氧化物半導體層963具有比非晶氧化物半導體層之導電性更高的導電性；因此，能減少源極964與汲極965之間的阻抗。
即便縮小電晶體961，減少源極964與汲極965之間的阻抗仍可確保高導通電流及高速運作。藉由縮小電晶體961，能減少包括電晶體之半導體裝置所佔用的面積，並能增加每單位面積的電晶體數量。
請注意已揭露一種方法來作為其中一種透過自動對準程序來形成作為在包括氧化物半導體之電晶體中的源極區或汲極區之高濃度區域的方法，即暴露出氧化物半導體層的表面、進行氬電漿處理、並降低在暴露於電漿之氧化物半導體層中之區域的阻抗(S.Jeon et al.的「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」，IEDM Tech.Dig.，第504-507頁，2010)。
然而，在製造方法中，在形成閘絕緣膜之後，必須部分地移除閘絕緣膜，以暴露出當作源極區或汲極區的部分。於是，當移除閘絕緣膜時，在閘絕源膜下的氧化物半導體層會被部分地過度蝕刻；於是，為源極區或汲極區之部分的厚度會變小。因此，增加源極區或汲極區的阻抗，且容易發生由於過度蝕刻而造成之電晶體特性的缺陷。
為了更加縮小電晶體，必須採用具有高處理準確度的乾式蝕刻法。然而，過度蝕刻特別容易發生於使用乾式蝕刻法之情況中，其不能充份地得到對氧化物半導體層的閘絕緣膜之選擇性。
例如，當氧化物半導體層具有足夠的厚度時，就不會產生過度蝕刻的問題。然而，當通道長度短於或等於200 nm時，待成為通道形成區的氧化物半導體層之部份的厚度必須小於或等於20 nm，最好小於或等於10 nm以防止短通道效應。當如上述情況般氧化物半導體層之厚度很小時，如上所述，便增加源極區或汲極區的阻抗並由於過度蝕刻氧化物半導體層而發生電晶體特性的缺陷，其是不利的。
然而，如本發明之一實施例中，當在留下閘絕緣膜以不露出氧化物半導體之狀態下添加摻雜物到氧化物半導體層中時，能防止過度蝕刻氧化物半導體層，並能降低對氧化物半導體層之過度損害。此外，能保持氧化物半導體層與閘絕緣膜之間的介面乾淨。藉此，能增進電晶體的特性及可靠度。
最好使用具有抗鹼金屬、氫、和氧之高障壁特性的材料來形成置於氧化物半導體層下的基底膜或保護絕緣膜。例如，可使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氧化鋁膜、氧化氮鋁膜、氮氧化鋁膜等作為具有高障壁特性的絕緣膜。作為基底膜和保護絕緣膜，可使用單層或一疊具有高障壁特性的絕緣膜，或一疊具有高障壁特性的絕緣膜和具有低障壁特性的絕緣膜。
以具有高障壁特性之絕緣膜覆蓋氧化物半導體層能防止從外部進入雜質並防止從氧化物半導體層釋出氧。因此，能提高電晶體的可靠度。
本實施例能藉由適當地結合任何上述實施例來實作。
(實施例7)
藉由使用根據本發明之一實施例的除法器電路，可提供高度可靠的電子裝置及具有低功率耗損的電子裝置。尤其是，在不易連續接收電力之可攜式電子裝置的例子中，當加入根據本發明之一實施例的除法器電路作為裝置的元件時，可獲得增加連續作業時間的優點。
根據本發明之一實施例的除法器電路可被用於顯示裝置、個人電腦、或裝有記錄媒體的影像再生裝置(代表性地，諸如數位多用途碟(DVD)之再生記錄媒體的內容及具有用以顯示所再生的影像之顯示器的裝置)。除了上述，作為可裝有根據本發明之一實施例之除法器電路的電子裝置，可舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、如攝影機及數位靜態相機的照相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(如、車用音訊系統和數位音訊播放器)、複印機、傳真機、印刷機、多功能印刷機、自動櫃員機(ATM)、自動販賣機等。第17A和17B圖顯示這些電子裝置的具體實例。
第17A圖顯示一電子書閱讀器，其包括外殼7001、顯示部7002等。可對用於控制電子書閱讀器之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制電子書閱讀器之驅動的積體電路使用根據本發明之一實施例的除法器電路，電子書閱讀器可降低耗電量。當使用可彎曲基板時，積體電路可具有彈性，藉此可提供 有彈性且輕巧之易使用的電子書閱讀器。
第17B圖顯示一顯示裝置，其包括外殼7011、顯示部7012、支撐基座7013等。可對用於控制顯示裝置之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制顯示裝置之驅動的積體電路使用根據本發明之一實施例的除法器電路，顯示裝置可降低耗電量。請注意顯示裝置包括所有用來顯示資訊的顯示裝置，如在其範疇中用於個人電腦、接收電視廣播、及顯示廣告的顯示裝置。
第17C圖顯示一顯示裝置，其包括外殼7021、顯示部7022等。可對用於控制顯示裝置之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制顯示裝置之驅動的積體電路使用根據本發明之一實施例的除法器電路，顯示裝置可降低耗電量。此外，透過使用可彎曲基板，積體電路可具有彈性。因此，可提供有彈性且輕巧之易使用的顯示裝置。因此，如第17C圖所示，可固定至衣料或之類來使用顯示裝置，且引人注意地擴大顯示裝置的應用範圍。
第17D圖顯示一可攜式遊戲機，其包括外殼7031、外殼7032、顯示部7033、顯示部7034、麥克風7035、揚聲器7036、操作鍵7037、指示筆7038等。可對用於控制可攜式遊戲機之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制可攜式遊戲機之驅動的積體電路使用根據本發明之一實施例的除法器電路，可提 供具有低耗電量的可攜式遊戲機。請注意雖然第17D圖所示之可攜式遊戲機包括兩個顯示部7033和7034，但包括在可攜式遊戲機中的顯示部之數量並不以兩個為限。
第17E圖顯示一行動電話，其包括外殼7041、顯示部7042、音訊輸入部7043、音訊輸出部7044、操作鍵7045、光接收部7046等。光接收部7046中收到的光被轉成電子信號，以能載入外部影像。可對用於控制行動電話之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制行動電話之驅動的積體電路使用根據本發明之一實施例的除法器電路，行動電話可降低耗電量。
第17F圖顯示一可攜式資訊終端，其包括外殼7051、顯示部7052、操作鍵7053等。數據機可合併在第17F圖所示之可攜式資訊終端的外殼7051中。可對用於控制可攜式資訊終端之驅動的積體電路使用根據本發明之一實施例的除法器電路。透過對用來控制可攜式資訊終端之驅動的積體電路使用根據本發明之一實施例的除法器電路，可提供具有低耗電量的可攜式資訊終端。
本實施例能藉由適當地結合任何上述實施例來實作。
[實例1]
本實例中將說明在形成通道之半導體層沒有缺陷下之包括理想氧化物半導體之電晶體的場效移動率。
實際測量的絕緣閘極型電晶體的場效移動率會因各種 原因而比本來的移動率低；此現象不只發生在使用氧化物半導體的情況下。降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
假設半導體之原本移動率(霍耳移動率)和測得之場效移動率分別是μ0和μ，且半導體中存在位能障壁(如晶粒邊界)，可以下列公式來表示測得之場效移動率。
在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。當假設位能障壁是由缺陷造成時，可根據Levinson模型以下列公式來表示位能障壁的高度。
在此，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。在線性區的汲極電流Id可以下列公式表示。
在此，L表示通道長度且W表示通道寬度，而在本例中的L與W各是10μm。另外，Vd表示汲極電壓。當上面等式的兩邊除以Vg並對兩邊取對數時，可得到下列公式。
公式4的右邊是Vg的函數。由公式可知，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出測量值而得到的圖表的直線的斜率求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。在銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
基於如上所述那樣得到的缺陷密度等，從公式1及公式2計算出μ0為120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是35 cm2/Vs。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
請注意即便半導體內部不存在缺陷，通道與閘絕緣膜間的介面之散射也會影響電晶體之傳輸特性。換言之，在離半導體與閘絕緣膜間之介面距離x的位置上的場效移動率μ1可由下列公式表示。
在此，D表示在閘極方向上的電場，而B和G是常數。B和G可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且G是10 nm(介面散射影響到達的深度)。當增加D時(即，當增加閘極電壓時)，公式5的第二項便增加，所以移動率μ1降低。
第22圖顯示電晶體之場效移動率μ2的計算結果，其中此電晶體的通道包括理想的氧化物半導體且半導體內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的裝置模擬軟體Sentaurus Device，並假設能隙、電子親和性、相對介電常數和氧化物半導體的厚度分別為2.8 eV、4.7 eV、15、和15 nm。這些數值係由測量以濺射法形成之薄膜來得到。
此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣膜之厚度係假設為100 nm，且其相對介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
如第22圖所示，在稍微超過1V之閘極電壓上，移動率具有大於或等於100 cm2/Vs的峰值，且當閘極電壓變更高時會下降，因為介面散射的影響增加了。請注意為了降低介面散射，最好在原子級上將半導體層的表面設成平坦的(原子層平坦)。
第23A至23C圖、第24A至24C圖、及第25A至 25C圖顯示使用具有上述移動率的氧化物半導體所製造的微型電晶體之特性的計算結果。第26A和26B圖顯示用於計算的電晶體的剖面結構。第26A和26B圖所示的電晶體各在氧化物半導體層中包括具有n+型導電性的半導體區1103a及半導體區1103c。半導體區1103a及半導體區1103c的電阻率為2×10-3Ω cm。
第26A圖中的電晶體係形成在基底絕緣層1101和嵌進基底絕緣層1101中並由氧化鋁組成的嵌入絕緣體1102上。電晶體包括半導體區1103a、半導體區1103c、夾在它們之間且成為通道形成區的本質半導體區1103b、及閘極1105。閘極1105的寬度為33 nm。
閘絕緣膜1104係形成在閘極1105和半導體區1103b之間。另外，側壁絕緣體1106a及側壁絕緣體1106b係形成在閘極1105的兩側面上，並且絕緣體1107形成在閘極1105上以便防止閘極1105與其他佈線之間的短路。側壁絕緣體具有5nm的寬度。設置源極1108a和汲極1108b分別接觸於半導體區1103a及半導體區1103c。請注意電晶體的通道寬度為40nm。
第26B圖中的電晶體與第26A圖中的電晶體的相同之處為形成在基底絕緣層1101和由氧化鋁組成的嵌入絕緣體1102上，並且包括半導體區1103a、半導體區1103c、夾在它們之間的本質半導體區1103b、具有寬度為33nm的閘極1105、閘絕緣膜1104、側壁絕緣體1106a、側壁絕緣體1106b、絕緣體1107、源極1108a和汲極1108b。
第26A圖中的電晶體與第26B圖中的電晶體的不同之處為側壁絕緣體1106a及側壁絕緣體1106b下的半導體區的導電型。在第26A圖的電晶體中，側壁絕緣體1106a及側壁絕緣體1106b下的半導體區為部份具有n+型導電性的半導體區1103a及部份具有n+型導電性的半導體區1103c，而在第26B圖的電晶體中，側壁絕緣體1106a及側壁絕緣體1106b下的半導體區為部份的本質半導體區1103b。換言之，在第26B圖的半導體層中，設有既不與半導體區1103a(半導體區1103c)重疊也不與閘極1105重疊之寬度為Loff的區域。此區域係稱為偏移(offset)區，且寬度Loff稱為偏移長度。如圖所示，偏移長度與側壁絕緣體1106a(側壁絕緣體1106b)的寬度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。第23A至23C圖顯示具有第26A圖所示之結構的電晶體的汲極電流(Id，實線)及場效移動率(μ，虛線)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
第23A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第23B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第23C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘 極電壓依賴性。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，場效移動率μ的峰值或導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了當閘極電壓為1V前後時汲極電流超過10μA。
第24A至24C圖顯示具有第26B圖所示之結構的電晶體當偏移長度Loff為5nm時的汲極電流Id(實線)及場效移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第24A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第24B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第24C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
另外，第25A至25C圖顯示具有第26B圖所示之結構的電晶體當偏移長度Loff為15nm時的汲極電流Id(實線)及場效移動率μ(虛線)的閘極電壓依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第25A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第25B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第25C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘 極電壓依賴性。
在任一結構中，當閘極絕緣層越薄，截止電流越顯著降低，但是場效移動率μ的峰值和導通電流沒有顯著的變化。
請注意在第23A至23C圖中的場效移動率μ之峰值大約為80 cm2/Vs，在第24A至24C圖中大約為60 cm2/Vs，及在第25A至25C圖中大約為40 cm2/Vs；因此，當增加偏移長度Loff時便會減少場效移動率μ之峰值。此外，也同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。另外，圖顯示了當閘極電壓為1V前後時汲極電流超過10μA。
[實例2]
在本例中，將說明包括用於形成通道之半導體層之以In、Sn和Zn為主要成份之氧化物半導體的電晶體的電特性。
藉由在加熱基板期間沉積氧化物半導體或藉由在形成氧化物半導體膜之後進行加熱處理，使用以In、Sn和Zn為主要成份之氧化物半導體作為形成通道之半導體層的電晶體可具有良好的特性。請注意主要成份是指包括在高於或等於5 at.%之成分中的元素。
藉由在形成以In、Sn和Zn為主要成份的氧化物半導體膜之後刻意地加熱基板，可提高電晶體的場效移動率。 另外，可使電晶體的臨界電壓往正方向偏移以使得電晶體常閉化。
例如，第27A至27C圖係各顯示以In、Sn、Zn為主要成分且具有通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100 nm之閘絕緣層的電晶體的特性之圖示。請注意Vd係設為10V。
第27A圖顯示刻意不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。電晶體的場效移動率為18.8 cm2/Vsec。另一方面，當在刻意地加熱基板期間形成以In、Sn、Zn為主要成分的氧化物半導體膜時，可以提高場效移動率。第27B圖顯示當以200℃加熱基板時形成以In、Sn、Zn為主要成分的氧化物半導體膜的電晶體特性。此例中的場效移動率為32.2 cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效移動率。第27C圖顯示在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的加熱處理時的電晶體特性。電晶體的場效移動率為34.5 cm2/Vsec。
刻意地加熱基板預期具有降低在藉由濺射形成期間被引入到氧化物半導體膜中的水的效果。此外，在膜形成之後進行加熱處理使氫、羥基或水分能從氧化物半導體膜中釋放而去除。以此方式，可以提高場效移動率。上述場效移動率的提高可以認為不僅是因為藉由脫水或脫氫作用而 去除雜質，而且因為藉由提高密度而縮短原子間距離的緣故。能藉由從氧化物半導體去除雜質而使其高純度化，來結晶化氧化物半導體。可以預測到像這樣被高純度化的非單晶氧化物半導體能夠實現理想的超過100 cm2/Vsec的場效移動率。
可以下列方式來結晶化以In、Sn、Zn為主要成分的氧化物半導體：注入氧離子進氧化物半導體中、藉由加熱處理釋放包括在氧化物半導體中的氫、羥基或水分、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體。藉由上述晶化處理或再晶化處理可以得到結晶性良好的非單晶氧化物半導體。
在膜形成期間刻意地加熱基板及/或在膜形成後進行加熱處理，不僅可以提高場效移動率，而且還有助於使電晶體常閉化。在使用以In、Sn、Zn為主要成分且不刻意加熱基板形成的氧化物半導體膜作為形成通道之半導體層的電晶體中，臨界電壓傾向往負方向偏移。然而，在採用刻意加熱基板來形成的氧化物半導體層時，可以解決臨界電壓往負方向偏移的問題。亦即，臨界電壓偏移使得電晶體成為常閉型的；由第27A和27B圖的對比可以確認此傾向。
請注意也可藉由改變In、Sn及Zn的比例來控制臨界電壓，當In、Sn、Zn的組成比為2：1：3時預期可形成常閉型電晶體。另外，藉由將靶材的組成比設為In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
刻意的加熱基板溫度或加熱處理溫度係高於或等於150℃，最好高於或等於200℃，更好是高於或等於400℃。當在高溫下進行膜形成或加熱處理時，電晶體能成為常閉型。
藉由在膜形成期間刻意地加熱基板及/或藉由在膜形成後進行加熱處理，可以提高對於閘極偏壓應力的穩定性。例如，當在150℃以2MV/cm的強度施加閘極偏壓達一個小時時，臨界電壓的漂移可小於±1.5V，最好小於±1.0V。
對下列兩電晶體進行BT測試：樣本1(在形成氧化物半導體膜之後不進行加熱處理)及樣本2(在形成氧化物半導體膜之後以650℃進行加熱處理)。
首先，在基板溫度為25℃且Vd為10V時測量電晶體之Vg-Id特性。接著，將基板溫度設為150℃並將Vd設成0.1V。請注意Vd係指汲極電壓(汲極與源極間的電位差)。之後，施加20V的Vg使得施加到閘絕緣膜的電場強度為2MV/cm，並保持此條件達一小時。接著，將Vg設為0V。然後，在基板溫度為25℃且Vd為10V時測量電晶體的Vg-Id特性。此過程就稱為正BT測試。
以類似的方式，首先，在基板溫度為25℃且Vd為10V時測量電晶體之Vg-Id特性。接著，將基板溫度設為150℃並將Vd設成0.1V。之後，施加-20V的Vg使得施加到閘絕緣膜的電場強度為-2MV/cm，並保持此條件達一小時。接著，將Vg設為0V。然後，在基板溫度為25℃且 Vd為10V時測量電晶體的Vg-Id特性。此過程就稱為負BT測試。
第28A和28B圖分別顯示樣本1之正BT測試的結果以及樣本1之負BT測試的結果。第29A和29B圖分別顯示樣本2之正BT測試的結果以及樣本2之負BT測試的結果。
樣本1的因正BT測試及負BT測試而發生的臨界電壓之偏移量分別為1.80V及-0.42V。另外，樣本2的因正BT測試及負BT測試而發生的臨界電壓之偏移量分別為0.79V及0.76V。發現到在樣本1及樣本2之每一者中，BT測試前後的臨界電壓之偏移量都很小且其可靠性都很高。
可在氧氣圍中進行加熱處理；替代的，可首先在氮或惰性氣體之氣圍中或在減壓下進行加熱處理，並接著在包括氧的氣圍中進行加熱處理。在脫水或脫氫作用之後將氧供應到氧化物半導體，藉此能進一步提高加熱處理的效果。作為在脫水或脫氫作用之後供應氧的方法，可採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
在氧化物半導體中或在氧化物半導體與接觸氧化物半導體的膜之間的介面容易產生由氧空缺導致的缺陷；然而，當藉由加熱處理使氧化物半導體中含有過剩的氧時，可以利用過剩的氧補充不斷產生的氧空缺。過剩的氧是存在於晶格間的氧。當將過剩的氧濃度設為高於或等於1×1016/cm3且低於或等於2×1020/cm3時，能不使結晶變形而 使氧化物半導體中含有過剩的氧。
當進行加熱處理使得至少氧化物半導體的一部分包括結晶時，可以獲得更穩定的氧化物半導體膜。例如，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的靶材且不刻意加熱基板而進行濺射所形成的氧化物半導體膜時，會觀察到光暈圖案。藉由對所形成的氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定加熱處理的溫度；當以650℃進行加熱處理時，例如，可在X線衍射分析中觀察到明確的衍射峰值。
實施In-Sn-Zn基氧化物的XRD分析。使用Bruker AXS公司製造的X線衍射D8 ADVANCE來實施XRD分析，並利用平面外法來進行測量。
準備樣本A及樣本B並對其進行XRD分析。以下將說明樣本A及樣本B的製造方法。
首先，在完成了脫氫處理的石英基板上形成厚度為100 nm的In-Sn-Zn基氧化物。
在氧氣圍下使用具有100W(DC)之功率的濺射設備來形成In-Sn-Zn基氧化物。使用In：Sn：Zn=1：1：1[原子比]的In-Sn-Zn-O靶材作為靶材。請注意將膜形成時的基板加熱溫度設定為200℃。使用以此方式製造的樣本作為樣本A。
接著，對以與樣本A相同的方法製造的樣本以650℃的溫度進行加熱處理。作為加熱處理，首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下 再進行一個小時的加熱處理。使用以此方式製造的樣本作為樣本B。
第30圖顯示樣本A及樣本B的XRD光譜。在樣本A中沒有觀測到起因於結晶的峰值，但是在樣本B中當2 θ為35°附近及37°至38°時觀察到起因於結晶的峰值。
如上所述，藉由在沉積以In、Sn和Zn為主要成份之氧化物半導體期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高電晶體的特性。
這些基板加熱或加熱處理具有不使膜中含有對於氧化物半導體來說是惡性雜質的氫和羥基的效果，或者從膜中去除氫和羥基的效果。亦即，藉由從氧化物半導體去除充作施體雜質的氫，能高度純度化氧化物半導體，藉此可得到常閉型的電晶體。氧化物半導體的高純度能使電晶體的截止電流低於或等於1aA/μm。在此，截止電流的單位表示每微米通道寬度的電流值。
第31圖顯示電晶體的截止電流與測量時的基板溫度(絕對溫度)之倒數之間的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
具體來說，如第31圖所示那樣，當基板溫度分別為125℃與85℃時，截止電流係低於或等於0.1aA/μm(1×10-19A/μm)和低於或等於10zA/μm(1×10-20A/μm)。截止電流的對數與溫度的倒數之間的比例關係建議室溫(27℃)下的截止電流為低於或等於0.1zA/μm(1×10-22A/ μm)。因此，分別在125℃、85℃和室溫下的截止電流會低於或等於1aA/μm(1×10-18A/μm)、低於或等於100zA/μm(1×10-19A/μm)、和低於或等於1zA/μm(1×10-21A/μm)。上述截止電流值顯然比使用Si作為半導體膜的電晶體低許多。
當然，為了防止當形成氧化物半導體膜時氫或水分進入膜中，最好藉由充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來提高濺射氣體的純度。例如，為了防止水分被包含在膜中，最好使用露點低於或等於-70℃的氣體作為濺射氣體。另外，最好使用被高純度化以不含有如氫或水分之雜質的靶材。雖然可能藉由加熱處理去除以In、Sn、Zn為主要成分的氧化物半導體之膜中的水分，但因為從以In、Sn、Zn為主要成分的氧化物半導體中釋放水的溫度比從以In、Ga、Zn為主要成分的氧化物半導體中釋放水的溫度高，所以最好形成原本就不含有水分的膜。
在形成氧化物半導體膜之後進行650℃的加熱處理的樣本B的電晶體中，評估基板溫度與電特性之間的關係。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，及dW為0μm。請注意Vd係設為10V。請注意基板溫度為-40℃、-25℃、25℃、75℃、125℃及150℃。在此，在電晶體中，閘極與一對電極之其一者重疊的部分的寬度係稱為Lov，並且成對電極不與氧化物半導體膜重疊的部分的寬度係稱為dW。
第32圖顯示Id(實線)及場效移動率(虛線)的Vg依賴性。第33A圖顯示基板溫度與臨界電壓的關係，而第33B圖顯示基板溫度與場效移動率的關係。
根據第33A圖可知基板溫度越高臨界電壓越低。請注意臨界電壓在-40℃至150℃的範圍內從1.09V降至-0.23V。
根據第33B圖可知基板溫度越高場效移動率越低。請注意場效移動率在-40℃至150℃的範圍內從36cm2/Vs降至32cm2/Vs。由此，可知在上述溫度範圍內電特性的變動很小。
在包括作為形成通道的半導體層之以In、Sn、Zn為主要成分的氧化物半導體的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，得到高於或等於30 cm2/Vsec，最好高於或等於40 cm2/Vsec，更好是高於或等於60 cm2/Vsec的場效移動率，而達到LSI所要求的導通電流值。例如，在L/W為33nm/40nm的FET中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過高於或等於12μA的導通電流。另外，在電晶體的運作所需要的溫度範圍內能確保足夠的電特性。透過上述特性，即使在使用Si半導體形成的積體電路中裝有包括氧化物半導體的電晶體，也能實現具有新穎功能的積體電路而不會降低運作速度。
參考的說明
100：除法器電路、101：DFF電路、102：DFF電路、103：DFF電路、111：終端部、112：節點、113：節點、114：終端部、115：節點、116：節點、121：反向器、122：反向器、123：反向器、124：類比開關、125：類比開關、126：時控反向器、127：時控反向器、131：p通道電晶體、132：n通道電晶體、133：n通道電晶體、134：p通道電晶體、135：p通道電晶體、136：n通道電晶體、200：除法器電路、201：FF電路、202：FF電路、203：FF電路、211：終端部、212：節點、213：節點、214：終端部、215：節點、216：節點、217：節點、218：節點、219：節點、220：節點、221：反向器、222：反向器、223：節點、231：電晶體、232：電晶體、233：電晶體、234：電晶體、235：電晶體、236：電晶體、237：電晶體、238：電晶體、251：FF電路、252：電容器、253：電容器、261：FF電路、300：除法器電路、301：FF電路、302：FF電路、303：FF電路、311：終端部、312：節點、313：節點、314：終端部、315：節點、316：節點、341：反向器、700：基板、701：絕緣膜、702：半導體膜、703：閘絕緣膜、704：雜質區、705：遮罩、706：開口、707：閘極、708：導電膜、709：雜質區、710：通道形成區、711：雜質區、712：絕緣膜、713：絕緣膜、716：氧化物半導體層、719：導電膜、720：導電膜、721：閘絕緣膜、722：閘極、724：絕緣膜、725：開口、726：佈線、727：絕緣膜、731：電晶體、732：電晶體、901：電 晶體、902：基底膜、903：氧化物半導體層、904：源極、905：汲極、906：閘絕緣膜、907：閘極、908：高濃度區域、909：通道形成區、910：保護絕緣膜、911：電晶體、912：基底膜、913：氧化物半導體層、914：源極、915：汲極、916：閘絕緣膜、917：閘極、918：高濃度區域、919：通道形成區、920：保護絕緣膜、921：電晶體、922：基底膜、923：氧化物半導體層、924：源極、925：汲極、926：閘絕緣膜、927：閘極、928：高濃度區域、929：低濃度區域、930：側壁、931：通道形成區、932：保護絕緣膜、941：電晶體、942：基底膜、943：氧化物半導體層、944：源極、945：汲極、946：閘絕緣膜、947：閘極、948：高濃度區域、949：低濃度區域、950：側壁、951：通道形成區、952：保護絕緣膜、961：電晶體、962：基底膜、963：氧化物半導體層、964：源極、965：汲極、966：閘絕緣膜、967：閘極、968：高濃度區域、969：低濃度區域、970：側壁、971：通道形成區、972：保護絕緣膜、973：絕緣膜、974：電極、975：電極、1101：基底絕緣層、1102：絕緣體、1104：閘絕緣膜、1105：閘極、1107：絕緣體、7001：外殼、7002：顯示部、7011：外殼、7012：顯示部、7013：支撐基座、7021：外殼、7022：顯示部、7031：外殼、7032：外殼、7033：顯示部、7034：顯示部、7035：麥克風、7036：揚聲器、7037：操作鍵、7038：指示筆、7041：外殼、7042：顯示部、7043：音訊輸入部、7044：音訊輸出部、7045：操作 鍵、7046：光接收部、7051：外殼、7052：顯示部、7053：操作鍵、9900：基板、9901：算術邏輯單元(ALU)、9906：暫存器、9909：可複寫ROM、1103a：半導體區、1103b：半導體區、1103c：半導體區、1106a：側壁絕緣體、1106b：側壁絕緣體、1108a：源極、1108b：汲極
本申請書係基於2011/5/26向日本專利局申請的日本專利申請書第2011-118125號，特此須合併參考其全部內容。
100‧‧‧除法器電路
101‧‧‧DFF電路
102‧‧‧DFF電路
103‧‧‧DFF電路
111‧‧‧終端部
112‧‧‧節點
113‧‧‧節點
114‧‧‧終端部
115‧‧‧節點
116‧‧‧節點
121‧‧‧反向器
122‧‧‧反向器
123‧‧‧反向器
124‧‧‧類比開關
125‧‧‧類比開關
126‧‧‧時控反向器
127‧‧‧時控反向器
131‧‧‧p通道電晶體
132‧‧‧n通道電晶體
133‧‧‧n通道電晶體
134‧‧‧p通道電晶體
135‧‧‧p通道電晶體
136‧‧‧n通道電晶體
200‧‧‧除法器電路
201‧‧‧FF電路
202‧‧‧FF電路
203‧‧‧FF電路
211‧‧‧終端部
212‧‧‧節點
213‧‧‧節點
214‧‧‧終端部
215‧‧‧節點
216‧‧‧節點
217‧‧‧節點
218‧‧‧節點
219‧‧‧節點
220‧‧‧節點
221‧‧‧反向器
222‧‧‧反向器
223‧‧‧節點
231‧‧‧電晶體
232‧‧‧電晶體
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234‧‧‧電晶體
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236‧‧‧電晶體
237‧‧‧電晶體
238‧‧‧電晶體
251‧‧‧FF電路
252‧‧‧電容器
253‧‧‧電容器
261‧‧‧FF電路
300‧‧‧除法器電路
301‧‧‧FF電路
302‧‧‧FF電路
303‧‧‧FF電路
311‧‧‧終端部
312‧‧‧節點
313‧‧‧節點
314‧‧‧終端部
315‧‧‧節點
316‧‧‧節點
341‧‧‧反向器
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘絕緣膜
704‧‧‧雜質區
705‧‧‧遮罩
706‧‧‧開口
707‧‧‧閘極
708‧‧‧導電膜
709‧‧‧雜質區
710‧‧‧通道形成區
711‧‧‧雜質區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電膜
720‧‧‧導電膜
721‧‧‧閘絕緣膜
722‧‧‧閘極
724‧‧‧絕緣膜
725‧‧‧開口
726‧‧‧佈線
727‧‧‧絕緣膜
731‧‧‧電晶體
732‧‧‧電晶體
901‧‧‧電晶體
902‧‧‧基底膜
903‧‧‧氧化物半導體層
904‧‧‧源極
905‧‧‧汲極
906‧‧‧閘絕緣膜
907‧‧‧閘極
908‧‧‧高濃度區域
909‧‧‧通道形成區
910‧‧‧保護絕緣膜
911‧‧‧電晶體
912‧‧‧基底膜
913‧‧‧氧化物半導體層
914‧‧‧源極
915‧‧‧汲極
916‧‧‧閘絕緣膜
917‧‧‧閘極
918‧‧‧高濃度區域
919‧‧‧通道形成區
920‧‧‧保護絕緣膜
921‧‧‧電晶體
922‧‧‧基底膜
923‧‧‧氧化物半導體層
924‧‧‧源極
925‧‧‧汲極
926‧‧‧閘絕緣膜
927‧‧‧閘極
928‧‧‧高濃度區域
929‧‧‧低濃度區域
930‧‧‧側壁
931‧‧‧通道形成區
932‧‧‧保護絕緣膜
941‧‧‧電晶體
942‧‧‧基底膜
943‧‧‧氧化物半導體層
944‧‧‧源極
945‧‧‧汲極
946‧‧‧閘絕緣膜
947‧‧‧閘極
948‧‧‧高濃度區域
949‧‧‧低濃度區域
950‧‧‧側壁
951‧‧‧通道形成區
952‧‧‧保護絕緣膜
961‧‧‧電晶體
962‧‧‧基底膜
963‧‧‧氧化物半導體層
964‧‧‧源極
965‧‧‧汲極
966‧‧‧閘絕緣膜
967‧‧‧閘極
968‧‧‧高濃度區域
969‧‧‧低濃度區域
970‧‧‧側壁
971‧‧‧通道形成區
972‧‧‧保護絕緣膜
973‧‧‧絕緣膜
974‧‧‧電極
975‧‧‧電極
1101‧‧‧基底絕緣層
1102‧‧‧絕緣體
1104‧‧‧閘絕緣膜
1105‧‧‧閘極
1107‧‧‧絕緣體
7001‧‧‧外殼
7002‧‧‧顯示部
7011‧‧‧外殼
7012‧‧‧顯示部
7013‧‧‧支撐基座
7021‧‧‧外殼
7022‧‧‧顯示部
7031‧‧‧外殼
7032‧‧‧外殼
7033‧‧‧顯示部
7034‧‧‧顯示部
7035‧‧‧麥克風
7036‧‧‧揚聲器
7037‧‧‧操作鍵
7038‧‧‧指示筆
7041‧‧‧外殼
7042‧‧‧顯示部
7043‧‧‧音訊輸入部
7044‧‧‧音訊輸出部
7045‧‧‧操作鍵
7046‧‧‧光接收部
7051‧‧‧外殼
7052‧‧‧顯示部
7053‧‧‧操作鍵
9900‧‧‧基板
9901‧‧‧算術邏輯單元
9906‧‧‧暫存器
9909‧‧‧可複寫ROM
1103a‧‧‧半導體區
1103b‧‧‧半導體區
1103c‧‧‧半導體區
1106a‧‧‧側壁絕緣體
1106b‧‧‧側壁絕緣體
1108a‧‧‧源極
1108b‧‧‧汲極
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9907‧‧‧暫存器控制器
9908‧‧‧匯流排介面
9920‧‧‧ROM介面
第1A和1B圖分別顯示除法器電路和FF電路。
第2A至2C圖顯示FF電路的配置。
第3圖係顯示FF電路之運作的時序圖。
第4A和4B圖各顯示FF電路中的電晶體在運作週期的狀態。
第5A和5B圖各顯示FF電路中的電晶體在運作週期的狀態。
第6圖係顯示除法器電路之運作的時序圖。
第7圖係顯示FF電路之配置的電路圖。
第8A和8B圖分別顯示除法器電路和FF電路。
第9A和9B圖顯示通用除法器電路之配置的實例，且第9C圖顯示通用除法器電路之運作的實例。
第10A1、10B1和10C1圖顯示電路符號，且第10A2 、10B2和10C2圖顯示電路符號的電路配置。
第11圖顯示CPU的配置。
第12A至12D圖係顯示電晶體之製造方法的剖面圖。
第13A至13C圖係顯示電晶體之製造方法的剖面圖。
第14A至14C圖係顯示電晶體之製造方法的剖面圖。
第15圖係顯示電晶體之結構實例的剖面圖。
第16A至16E圖係顯示電晶體之結構實例的剖面圖。
第17A至17F圖各顯示一電子裝置。
第18A至18E圖各顯示氧化物材料的晶體結構。
第19A至19C圖顯示氧化物材料的晶體結構。
第20A至20C圖顯示氧化物材料的晶體結構。
第21A至21B圖各顯示氧化物材料的晶體結構。
第22圖顯示依據由計算所得到之場效移動率的閘極電壓。
第23A至23C圖各顯示依據汲極電流和由計算所得到之場效移動率的閘極電壓。
第24A至24C圖各顯示依據汲極電流和由計算所得到之場效移動率的閘極電壓。
第25A至25C圖各顯示依據汲極電流和由計算所得到之場效移動率的閘極電壓。
第26A和26B圖顯示用於計算之電晶體的剖面結構。
第27A至27C圖係顯示各包括氧化物半導體膜之電晶體的特性圖。
第28A和28B圖顯示在樣本1之電晶體的BT測試之後的Vg-Id特性。
第29A和29B圖顯示在樣本2之電晶體的BT測試之後的Vg-Id特性。
第30圖顯示樣本A和樣本B的XRD波譜。
第31圖顯示測量中之基板溫度與電晶體之截止電流之間的關係。
第32圖係顯示依據Id和場效移動率的Vg之圖。
第33A圖係顯示臨界電壓和基板溫度之間的關係圖，且第33B圖係顯示場效移動率和基板溫度之間的關係圖。
201‧‧‧FF電路
211‧‧‧終端部
212‧‧‧節點
215‧‧‧節點
216‧‧‧節點
217‧‧‧節點
218‧‧‧節點
219‧‧‧節點
220‧‧‧節點
221‧‧‧反向器
222‧‧‧反向器
223‧‧‧節點
231‧‧‧電晶體
232‧‧‧電晶體
233‧‧‧電晶體
234‧‧‧電晶體
235‧‧‧電晶體
236‧‧‧電晶體
237‧‧‧電晶體
238‧‧‧電晶體

Claims (12)

  1. 一種除法器電路，包含：正反器電路，包括第一輸入部，配置以被提供時脈信號；第一輸出部，配置以提供第一輸出信號；第二輸出部，配置以提供該第一輸出信號之反向信號；第二輸入部，電性連接該第二輸出部；第一電晶體，包含源極和汲極，其中該源極和汲極之其一者係電性連接該第二輸入部，且其中該第一電晶體之閘極係配置以被提供該時脈信號之反向信號；第二電晶體，具有電性連接該第一電晶體之該源極和汲極之另一者的閘極；第三電晶體，具有電性連接該第一輸入部的閘極；第四電晶體，具有電性連接該第三電晶體之源極和汲極之其一者的閘極，其中該第一電晶體之通道形成區包含包括銦的氧化物半導體，且其中該第三電晶體之通道形成區包含包括銦的氧化物半導體。
  2. 如申請專利範圍第1項所述之除法器電路，其中該第二電晶體之通道形成區包含氧化物半導體，且 其中該第四電晶體之通道形成區包含氧化物半導體。
  3. 一種除法器電路，包含：第一反向器和第二反向器；第一電晶體和第五電晶體，其係為p通道電晶體；及第二電晶體、第三電晶體、第四電晶體、第六電晶體、第七電晶體、和第八電晶體，其係為n通道電晶體，其中該第一電晶體之源極和汲極之其一者和該第五電晶體之源極和汲極之其一者係電性連接第一電源，其中該第一電晶體之該源極和汲極之另一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第二電晶體之該源極和汲極之另一者係電性連接該第三電晶體之源極和汲極之其一者，其中該第五電晶體之該源極和汲極之另一者係電性連接該第六電晶體之源極和汲極之其一者，其中該第六電晶體之該源極和汲極之另一者係電性連接該第七電晶體之源極和汲極之其一者，其中該第三電晶體之該源極和汲極之另一者和該第七電晶體之該源極和汲極之另一者係電性連接第二電源，其中該第一電晶體之閘極和該第二電晶體之閘極係電性連接該第八電晶體之閘極和該第一反向器之輸入，其中該第八電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者和該第二電晶體之該源極和汲極之該其一者，其中該第八電晶體之該源極和汲極之另一者係電性連 接該第七電晶體之閘極，其中該第二反向器之輸入係電性連接該第五電晶體之該源極和汲極之另一者和該第六電晶體之該源極和汲極之該其一者，其中該第二反向器之輸出係電性連接該第四電晶體之源極和汲極之其一者，其中該第四電晶體之該源極和汲極之另一者係電性連接該第三電晶體之閘極，且其中該第一反向器之輸出係電性連接該第四電晶體之閘極、該第五電晶體之閘極、及該第六電晶體之閘極。
  4. 如申請專利範圍第3項所述之除法器電路，其中電容器係電性連接該第二反向器之該輸入和該第八電晶體之該源極和汲極之該其一者中的至少一個。
  5. 一種除法器電路，包含：第一反向器；第一電晶體和第五電晶體，其係為p通道電晶體；及第二電晶體、第三電晶體、第四電晶體、第六電晶體、第七電晶體、和第八電晶體，其係為n通道電晶體，其中該第一電晶體之源極和汲極之其一者和該第五電晶體之源極和汲極之其一者係電性連接第一電源，其中該第一電晶體之該源極和汲極之另一者係電性連接該第二電晶體之源極和汲極之其一者，其中該第二電晶體之該源極和汲極之另一者係電性連接該第三電晶體之源極和汲極之其一者， 其中該第五電晶體之該源極和汲極之另一者係電性連接該第六電晶體之源極和汲極之其一者，其中該第六電晶體之該源極和汲極之另一者係電性連接該第七電晶體之源極和汲極之其一者，其中該第三電晶體之該源極和汲極之另一者和該第七電晶體之該源極和汲極之另一者係電性連接第二電源，其中該第一電晶體之閘極和該第二電晶體之閘極係電性連接該第八電晶體之閘極，其中該第八電晶體之源極和汲極之其一者係電性連接該第一電晶體之該源極和汲極之另一者和該第二電晶體之該源極和汲極之該其一者，其中該第八電晶體之該源極和汲極之另一者係電性連接該第七電晶體之閘極，其中該第一反向器之輸入係電性連接該第五電晶體之該源極和汲極之另一者和該第六電晶體之該源極和汲極之該其一者，其中該第一反向器之輸出係電性連接該第四電晶體之源極和汲極之其一者，其中該第四電晶體之該源極和汲極之另一者係電性連接該第三電晶體之閘極，且其中該第四電晶體之閘極係電性連接該第五電晶體之閘極、及該第六電晶體之閘極。
  6. 如申請專利範圍第5項所述之除法器電路，其中電容器係電性連接該第一反向器之該輸入和該第八電晶體之 該源極和汲極之該其一者中的至少一個。
  7. 如申請專利範圍第3或5項所述之除法器電路，其中該第一電源供應的電位比該第二電源高。
  8. 如申請專利範圍第3或5項所述之除法器電路，其中該第四電晶體之通道形成區包含氧化物半導體。
  9. 如申請專利範圍第3或5項所述之除法器電路，其中該第八電晶體之通道形成區包含氧化物半導體。
  10. 如申請專利範圍第3或5項所述之除法器電路，其中該第二電晶體和該第三電晶體之至少一者之通道形成區包含氧化物半導體。
  11. 如申請專利範圍第3或5項所述之除法器電路，其中該第六電晶體和該第七電晶體之至少一者之通道形成區包含氧化物半導體。
  12. 一種半導體裝置，包含如申請專利範圍第1、3及5項任一項所述之除法器電路。
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