JPS63120522A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63120522A JPS63120522A JP61266206A JP26620686A JPS63120522A JP S63120522 A JPS63120522 A JP S63120522A JP 61266206 A JP61266206 A JP 61266206A JP 26620686 A JP26620686 A JP 26620686A JP S63120522 A JPS63120522 A JP S63120522A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000007704 transition Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補型金属酸化膜半導体（以下、０ＭＯ８と
呼称する）集積回路に関するものである。
呼称する）集積回路に関するものである。
従来のこの種の半導体集積回路の一例を第４図に示し説
明すると、この第４図は半導体集積回路の一例のＣＭＯ
Ｓインバータ回路を示すものである。
明すると、この第４図は半導体集積回路の一例のＣＭＯ
Ｓインバータ回路を示すものである。
図において、１はＰチャネル型ＭＯＳＦＥＴ （以下、
Ｐ型ＭＯＳＦＥＴと呼称する）、２はＮチャネル型ＭＯ
ＳＦＥＴ（以下、Ｎ型ＭＯＳＦＥＴと呼称する）、３は
直流電源が供給される電源端子、４は接地端子、５は入
力信号が印加される入力端子、６は出力信号が得られる
出力端子である。
Ｐ型ＭＯＳＦＥＴと呼称する）、２はＮチャネル型ＭＯ
ＳＦＥＴ（以下、Ｎ型ＭＯＳＦＥＴと呼称する）、３は
直流電源が供給される電源端子、４は接地端子、５は入
力信号が印加される入力端子、６は出力信号が得られる
出力端子である。
そして、電源端子３と接地端子４間にＰ型ＭＯＳＦＥＴ
１とＮ型ＭＯＳＦＥＴ ２が直列に接続されていて、
入力端子５が各Ｐ型ＭＯＳＦＥＴ １とＮ型ＭＯＳＦＥ
Ｔ ２の各ゲートに接続され、出力端子６がＰ型ＭＯＳ
ＦＥＴＩとＮ型ＭＯＳＦＥＴ２の接続部に接続されてい
る。
１とＮ型ＭＯＳＦＥＴ ２が直列に接続されていて、
入力端子５が各Ｐ型ＭＯＳＦＥＴ １とＮ型ＭＯＳＦＥ
Ｔ ２の各ゲートに接続され、出力端子６がＰ型ＭＯＳ
ＦＥＴＩとＮ型ＭＯＳＦＥＴ２の接続部に接続されてい
る。
第５図は上記第４図に示すインバータ回路のような最小
単位のＣＭＯＳ論理回路で構成された機能ブロックの一
例を示すブロック図である。
単位のＣＭＯＳ論理回路で構成された機能ブロックの一
例を示すブロック図である。
図において、３ｍは直流電源が供給される電源端子、４
＆は接地端子、５ａは入力端子、６ｍは出力端子、７は
２人力ナンド回路、８はクロック入力であシ、電源端子
３ａおよび接地端子４１は機能ブロック１５内の全論理
回路に共通に供給されている。そして、入力端子５ａは
２人力ナンド回路７の一方の入力に接続され、クロック
人力８け２人力ナンド回路Ｔの他方の入力に供給され、
この２人力ナンド回路Ｔの出力は次段へ続く論理回路の
入力に供給されるように構成されている。
＆は接地端子、５ａは入力端子、６ｍは出力端子、７は
２人力ナンド回路、８はクロック入力であシ、電源端子
３ａおよび接地端子４１は機能ブロック１５内の全論理
回路に共通に供給されている。そして、入力端子５ａは
２人力ナンド回路７の一方の入力に接続され、クロック
人力８け２人力ナンド回路Ｔの他方の入力に供給され、
この２人力ナンド回路Ｔの出力は次段へ続く論理回路の
入力に供給されるように構成されている。
なお、最小単位の論理回路とは、上記インバータ回路、
多入力ナンド回路、多入力ノア回路、複合回路などでｓ
ｂ、それぞれの構成は、上記インバータ回路と同様に１
伝達されるべき信号がゲートに供給されるＰ型ＭＯＳＦ
ＥＴ 、 Ｎ型ＭＯＳ ＦＥＴのそれぞれ、少なくとも
１個ずつが直列に接続され、かつ電源端子および接地端
子と直列に接続されているものである。
多入力ナンド回路、多入力ノア回路、複合回路などでｓ
ｂ、それぞれの構成は、上記インバータ回路と同様に１
伝達されるべき信号がゲートに供給されるＰ型ＭＯＳＦ
ＥＴ 、 Ｎ型ＭＯＳ ＦＥＴのそれぞれ、少なくとも
１個ずつが直列に接続され、かつ電源端子および接地端
子と直列に接続されているものである。
つぎに動作について説明する。
まず、第４図において、入力端子５に％Ｌｌレベルの信
号が入力されると、Ｐ型ＭＯＳＦＥＴ １が導通状態と
なシ、Ｎ型ＭＯＳ ＦＥＴ ２が非導通状態となるため
、出力端子６に％ Ｈｌレベルの信号が現われる。
号が入力されると、Ｐ型ＭＯＳＦＥＴ １が導通状態と
なシ、Ｎ型ＭＯＳ ＦＥＴ ２が非導通状態となるため
、出力端子６に％ Ｈｌレベルの信号が現われる。
そして、入力端子５に％Ｈｌレベルの信号が入力される
と、Ｐ型ＭＯＳＦＥＴ １が非導通状態となシ、Ｎ型Ｍ
ＯＳ ＦＥＴ ２が導通状態となるため、出力端子６に
′Ｌ〃レベルの信号が現われる。
と、Ｐ型ＭＯＳＦＥＴ １が非導通状態となシ、Ｎ型Ｍ
ＯＳ ＦＥＴ ２が導通状態となるため、出力端子６に
′Ｌ〃レベルの信号が現われる。
つぎに、第５図においても第４図と同様に、入力端子５
ａよシの信号が２人力ナンド回路７に入力され、クロッ
ク人力８によって同期がとられ、さらに、次段以降の出
力に電源端子３ａよｌ） ％Ｈ＃レベル、接地端子４ａ
からは％Ｌ〃レベルがそれぞれ供給され、最終的に出力
端子６ａには気Ｈ〃レベルまたはゝＬ〃レベルの信号が
現われる。
ａよシの信号が２人力ナンド回路７に入力され、クロッ
ク人力８によって同期がとられ、さらに、次段以降の出
力に電源端子３ａよｌ） ％Ｈ＃レベル、接地端子４ａ
からは％Ｌ〃レベルがそれぞれ供給され、最終的に出力
端子６ａには気Ｈ〃レベルまたはゝＬ〃レベルの信号が
現われる。
上記のような従来の半導体集積回路では、以上のように
、入力信号によって導通するＭＯＳ ＦＥＴが電源端子
および接地端子と直列に接続されているため、入力信号
の遷移期間中にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ ＦＥＴ
が同時に導通状態になる期間が存在し、電源端子から接
地端子へ電流が流れる（以下、この電流を貫通電流とい
う）。
、入力信号によって導通するＭＯＳ ＦＥＴが電源端子
および接地端子と直列に接続されているため、入力信号
の遷移期間中にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ ＦＥＴ
が同時に導通状態になる期間が存在し、電源端子から接
地端子へ電流が流れる（以下、この電流を貫通電流とい
う）。
すなわち、第４図のインバータ回路で説明すると、入力
信号の遷移期間中のアナログ的な変化につれて、Ｐ型Ｍ
ＯＳＦＥＴ １とＮ型ＭＯＳ ＦＥＴ ２の導通状態も
同時にアナログ的に変化し、遷移期間中は両方のＭＯＳ
ＦＥＴ １ 、２とも完全な導通状態のときに比べて
インピーダンスが高い状態であるが導通状態となシ、貫
通電流が流れる。
信号の遷移期間中のアナログ的な変化につれて、Ｐ型Ｍ
ＯＳＦＥＴ １とＮ型ＭＯＳ ＦＥＴ ２の導通状態も
同時にアナログ的に変化し、遷移期間中は両方のＭＯＳ
ＦＥＴ １ 、２とも完全な導通状態のときに比べて
インピーダンスが高い状態であるが導通状態となシ、貫
通電流が流れる。
通常、ＣＭＯＳ集積回路はいくつかの機能ブロックで構
成され、また、それぞれの機能ブロックは前述のＣＭＯ
Ｓインバータ回路などの最小単位の論理回路で構成され
ている。そして、一般に、クロック入力などの内部回路
を駆動する。あるいは、同期を取るために常時変化する
入力端子をもつＣＭＯＳ集積回路においては、その人力
クロックのスピードあるいは内部回路数の増加に伴ない
貫通電流も増加する。また、集積回路には常時使用しな
い機能ブロックも多数あシ、使用しない期間中に前述の
クロック入力などが入力されることもあシ得る。
成され、また、それぞれの機能ブロックは前述のＣＭＯ
Ｓインバータ回路などの最小単位の論理回路で構成され
ている。そして、一般に、クロック入力などの内部回路
を駆動する。あるいは、同期を取るために常時変化する
入力端子をもつＣＭＯＳ集積回路においては、その人力
クロックのスピードあるいは内部回路数の増加に伴ない
貫通電流も増加する。また、集積回路には常時使用しな
い機能ブロックも多数あシ、使用しない期間中に前述の
クロック入力などが入力されることもあシ得る。
いま、第５図の機能ブロックが使用されない非有効期間
であったとすると、入力端子５ａは％Ｈルベルまたは％
Ｌｌレベルに固定されるが、クロック人力８は常時％
ＨＩＩｌレベル気し〃レベルが交互に変化して入力され
るため、クロック人力８の遷移期間中に貫通電流が流れ
ることになる。このように、どのような期間においても
貫通電流が流れ、特にある機能ブロックの非有効期間中
に流れる無駄な貫通電流によシ、集積回路によ多構成さ
れるシステム全体消費電力が増大するという問題点があ
った。
であったとすると、入力端子５ａは％Ｈルベルまたは％
Ｌｌレベルに固定されるが、クロック人力８は常時％
ＨＩＩｌレベル気し〃レベルが交互に変化して入力され
るため、クロック人力８の遷移期間中に貫通電流が流れ
ることになる。このように、どのような期間においても
貫通電流が流れ、特にある機能ブロックの非有効期間中
に流れる無駄な貫通電流によシ、集積回路によ多構成さ
れるシステム全体消費電力が増大するという問題点があ
った。
この発明による半導体集積回路は、直列に接続された複
数個のＰチャネル型ＭＯＳＦＥＴと直列に接続された複
数個のＮチャネル型ＭＯＳ ＦＥＴを信号出力点におい
て互いに直列に接続して構成する直列回路と、この直列
回路に順方向電圧を加える直流電源と、上記直列回路の
複数個のＰチャネル型ＭＯＳＦＥＴのうち上記直流電源
に接続されないＰチャネル型ＭＯＳＦＥＴのゲートおよ
びそのＰチャネル型ＭＯＳＦＥＴと直列に接続されたＮ
チャネル型ＭＯＳＦＥＴのゲートに直接入力信号を加え
る手段と、上記複数個のＰチャネル型ＭＯＳＦＥＴのう
ち上記直流電源に接続されるＰチャネル型ＭＯＳＦＥＴ
のゲートに不定期に変化する入力信号を加える手段と、
上記Ｎチャネル型ＭＯＳＦＥＴと直列に接続されたＮチ
ャネル型ＭＯＳＦＥＴのゲートに上記不定期に変化する
入力信号の反転信号を加える手段とを備えてなるように
したものである。
数個のＰチャネル型ＭＯＳＦＥＴと直列に接続された複
数個のＮチャネル型ＭＯＳ ＦＥＴを信号出力点におい
て互いに直列に接続して構成する直列回路と、この直列
回路に順方向電圧を加える直流電源と、上記直列回路の
複数個のＰチャネル型ＭＯＳＦＥＴのうち上記直流電源
に接続されないＰチャネル型ＭＯＳＦＥＴのゲートおよ
びそのＰチャネル型ＭＯＳＦＥＴと直列に接続されたＮ
チャネル型ＭＯＳＦＥＴのゲートに直接入力信号を加え
る手段と、上記複数個のＰチャネル型ＭＯＳＦＥＴのう
ち上記直流電源に接続されるＰチャネル型ＭＯＳＦＥＴ
のゲートに不定期に変化する入力信号を加える手段と、
上記Ｎチャネル型ＭＯＳＦＥＴと直列に接続されたＮチ
ャネル型ＭＯＳＦＥＴのゲートに上記不定期に変化する
入力信号の反転信号を加える手段とを備えてなるように
したものである。
この発明においては、機能ブロックの非有効期間に電源
端子と接地端子間を制御回路によシ遮断する。
端子と接地端子間を制御回路によシ遮断する。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による半導体集積回路の一実施例を示
す回路図である。
す回路図である。
この第１図において第４図と同一符号のものは相当部分
を示し、１ｍ、１ｂはＰ型ＭＯＳＦＥＴ ％ ２ ｍ
。
を示し、１ｍ、１ｂはＰ型ＭＯＳＦＥＴ ％ ２ ｍ
。
２ｂはＮ型ＭＯＳＦＥＴ、 ９はインバータ回路、１０
は制御信号である。
は制御信号である。
そして、電源端子３と接地端子４間に、直列に接続され
た２個のＰ型ＭＯＳＦＥＴ１ｂ、１ｍと直列に接続され
た２個のＮ型ＭＯＳＦＥＴ２ｍ 、 ２ｂが信号出力点
において互いに直列に接続されている。
た２個のＰ型ＭＯＳＦＥＴ１ｂ、１ｍと直列に接続され
た２個のＮ型ＭＯＳＦＥＴ２ｍ 、 ２ｂが信号出力点
において互いに直列に接続されている。
また、入力端子５がＰ型ＭＯＳＦＥＴ １ ｍのゲート
とＮ型ＭＯＳＦＥＴ ２ ｍのゲートに直接接続されて
おシ、コレはＰ型ＭＯＳＦＥＴＭａ ノブ−）とＮ Ｗ
ＭＯＳ ＦＥＴ２ａのゲートに直接入力信号を加える
手段を構成している。また、制御信号１０がＰ型ＭＯＳ
ＦＥＴ１ ｂのゲートに供給されると共に、インバータ
回路９を介してＮ型ＭＯＳＦＥＴ ２ ｂのゲートに供
給されるように構成されておシ、これらはＰ型ＭＯＳＦ
ＥＴ１ ｂのゲートに不定期に変化する入力信号を加え
る手段およびＮ型ＭＯＳ ＦＥＴ２ｂのゲートに上記不
定期に変化する入力信号の反転信号を加える手段を構成
している。
とＮ型ＭＯＳＦＥＴ ２ ｍのゲートに直接接続されて
おシ、コレはＰ型ＭＯＳＦＥＴＭａ ノブ−）とＮ Ｗ
ＭＯＳ ＦＥＴ２ａのゲートに直接入力信号を加える
手段を構成している。また、制御信号１０がＰ型ＭＯＳ
ＦＥＴ１ ｂのゲートに供給されると共に、インバータ
回路９を介してＮ型ＭＯＳＦＥＴ ２ ｂのゲートに供
給されるように構成されておシ、これらはＰ型ＭＯＳＦ
ＥＴ１ ｂのゲートに不定期に変化する入力信号を加え
る手段およびＮ型ＭＯＳ ＦＥＴ２ｂのゲートに上記不
定期に変化する入力信号の反転信号を加える手段を構成
している。
第２図はこの発明の一実施例を機能ブロックで示したも
のであシ、機能ブロックに拡大した場合のブロック図を
示すものである。
のであシ、機能ブロックに拡大した場合のブロック図を
示すものである。
この第２図において第１図と第４図および第５図と同一
符号のものは相当部分を示し、７は２人力ナンドに相当
する回路、ＩＬｍ 、 １１ｂ 、 １１ｅ、１１ｄは
Ｐ型ＭＯＳＦＥＴ、 １２ｍ 、 １２ｂ 、 １２ｅ
はＮ型ＭＯＳＦＥＴである。
符号のものは相当部分を示し、７は２人力ナンドに相当
する回路、ＩＬｍ 、 １１ｂ 、 １１ｅ、１１ｄは
Ｐ型ＭＯＳＦＥＴ、 １２ｍ 、 １２ｂ 、 １２ｅ
はＮ型ＭＯＳＦＥＴである。
そして、電源端子３ｍと接地端子４１間に、直列に接続
された２個のＰ型ＭＯＳＦＥＴ １１ｃ 、 １１ｍと
。
された２個のＰ型ＭＯＳＦＥＴ １１ｃ 、 １１ｍと
。
直列に接続された２個のＰ型ＭＯＳＦＥＴ １１ｄ 、
１１ｃとを並列に接続したものと、直列に接続された
３個のＮ型ＭＯＳＦＥＴ １２ｍ 、 １２ｂ 、 １
２ｃとが直列に接続され、入力端子５ａがＰ型ＭＯＳＦ
ＥＴ １１ ｍのゲートとＮ型ＭＯＳＦＥＴ １２ｍの
ゲートに接続され、クロック人力８がＰ型ＭＯ８ＦＩＴ
１１ ｂのゲートとＮ型ＭＯＳＦＥＴ １２ｂのゲー
トに入力し、制御信号１０がＰ型Ｍ０８ＦＥＴ １１ｃ
、 １１ｄの各ゲートに供給されると共に、インバー
タ回路９を介してＮ型ＭＯＳＦＥＴ１２（＋のゲートに
供給されるように構成されている。
１１ｃとを並列に接続したものと、直列に接続された
３個のＮ型ＭＯＳＦＥＴ １２ｍ 、 １２ｂ 、 １
２ｃとが直列に接続され、入力端子５ａがＰ型ＭＯＳＦ
ＥＴ １１ ｍのゲートとＮ型ＭＯＳＦＥＴ １２ｍの
ゲートに接続され、クロック人力８がＰ型ＭＯ８ＦＩＴ
１１ ｂのゲートとＮ型ＭＯＳＦＥＴ １２ｂのゲー
トに入力し、制御信号１０がＰ型Ｍ０８ＦＥＴ １１ｃ
、 １１ｄの各ゲートに供給されると共に、インバー
タ回路９を介してＮ型ＭＯＳＦＥＴ１２（＋のゲートに
供給されるように構成されている。
また、２人力ナンドに相当する回路Ｔの出力は次段の論
理回路の入力に接続され、最終的に機能ブロックの最終
段の論理回路の出力が出力端子６ａに得られるように構
成されている。
理回路の入力に接続され、最終的に機能ブロックの最終
段の論理回路の出力が出力端子６ａに得られるように構
成されている。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
この発明による半導体集積回路はその回路が集積回路と
しての機能として寄与する必要のない期間にのみ有効で
あるため、まず、その期間の動作について説明する。
しての機能として寄与する必要のない期間にのみ有効で
あるため、まず、その期間の動作について説明する。
第１図において、まず、制御信号１０として％ ＨＩレ
ベルの信号が入力されると、Ｐ型Ｍ０８ ＦＥＴ１ｂの
ゲートは％ ＨＩレベルとなるため、このＰ型ＭＯＳＦ
ＥＴ １ ｂは非導通状態となる。また、インバータ回
路９によシ制御信号１０線反転され、Ｎ型ＭＯ３ＦＥＴ
２ｂのゲートは１Ｌ〃レベルとなるため、とのＮＷＭ
ＯＳＦＥＴ２ｂも非導通状態となる。したがって、例え
、入力端子５が遷移状態あるいは）ローティング状態に
あｐ１Ｐ型ＭＯＳＦＥＴ １ ａ 、 Ｎ型ＭＯＳＦＥ
Ｔ ２ ｍがともに導通状態であったとしても、電源端
子３から接地端子４への電流の経路が遮断されているた
め貫通電流は流れない。このとき、出力端子６はフロー
ティング状態となるが、非有効期間であるため、何であ
ってもよい。
ベルの信号が入力されると、Ｐ型Ｍ０８ ＦＥＴ１ｂの
ゲートは％ ＨＩレベルとなるため、このＰ型ＭＯＳＦ
ＥＴ １ ｂは非導通状態となる。また、インバータ回
路９によシ制御信号１０線反転され、Ｎ型ＭＯ３ＦＥＴ
２ｂのゲートは１Ｌ〃レベルとなるため、とのＮＷＭ
ＯＳＦＥＴ２ｂも非導通状態となる。したがって、例え
、入力端子５が遷移状態あるいは）ローティング状態に
あｐ１Ｐ型ＭＯＳＦＥＴ １ ａ 、 Ｎ型ＭＯＳＦＥ
Ｔ ２ ｍがともに導通状態であったとしても、電源端
子３から接地端子４への電流の経路が遮断されているた
め貫通電流は流れない。このとき、出力端子６はフロー
ティング状態となるが、非有効期間であるため、何であ
ってもよい。
つぎに、有効期間でおる場合には、制御信号１０が％Ｌ
ｌレベルになシ、Ｐ型ＭＯＳＦＥＴ １ ｂのゲートに
は１Ｌ〃レベルが与えられ、Ｎ型ＭＯＳＦＥＴ ２ ｂ
のゲートにはインバータ回路９によｆ） ％ＨＩ！レベ
ルが与えられるため、遮断用のＰ型ＭＯＳＦＥＴ １
ｂおよびＮ型ＭＯＳＦＥＴ ２ ｂがともに導通状態に
なる。したがって、Ｐ型ＭＯＳＦＥＴ １ ｍおよびＮ
型ＭＯＳＦＥＴ２ａは通常のインバータ回路として働き
、入力端子５の状態によっては貫通電流は流れる。
ｌレベルになシ、Ｐ型ＭＯＳＦＥＴ １ ｂのゲートに
は１Ｌ〃レベルが与えられ、Ｎ型ＭＯＳＦＥＴ ２ ｂ
のゲートにはインバータ回路９によｆ） ％ＨＩ！レベ
ルが与えられるため、遮断用のＰ型ＭＯＳＦＥＴ １
ｂおよびＮ型ＭＯＳＦＥＴ ２ ｂがともに導通状態に
なる。したがって、Ｐ型ＭＯＳＦＥＴ １ ｍおよびＮ
型ＭＯＳＦＥＴ２ａは通常のインバータ回路として働き
、入力端子５の状態によっては貫通電流は流れる。
つぎに、第１図のように遮断用の両ＭＯ８ＦＩＣＴを備
えた最小単位の２個以上の論理回路で構成された第２図
の機能ブロックの場合について説明する。
えた最小単位の２個以上の論理回路で構成された第２図
の機能ブロックの場合について説明する。
まず、この機能ブロックの有効期間では、入力端子５ａ
からの信号は２人力ナンドに相当する回路７に入力され
、かつクロック人力８によル同期され、内部回路によ多
出力端子６ａへ伝達されるものとする。
からの信号は２人力ナンドに相当する回路７に入力され
、かつクロック人力８によル同期され、内部回路によ多
出力端子６ａへ伝達されるものとする。
このとき、制御信号１０は＄Ｌルベルが与えられるため
電源端子３ａおよび接地端子４ｍへはそれぞれＰ型ＭＯ
ＳＦＥＴ １１ｅ、 １１ｄ 、Ｎ型ＭＯＳＦＥＴ １
２ｃを介して２人力ナンドに相当する回路７へ供給され
る。このため、２人力ナンドに相当する回路７の出力は
確定し、以降の論理回路を経て出力端子６ａへその機能
に適合した信号が現われる。このときは、機能ブロック
１５内の各回路の入力の遷移期間中に貫通電流は流れる
。すなわち、例えば、２人力ナンドに相当する回路γを
構成するＰ型ＭＯＳＦＥＴ１１ｅからＮ型ＭＯＳＦＥＴ
１２ｃの経路とＰ型ＭＯＳＦＥＴ １１ ｄからＮ型
ＭＯＳＦＥＴ １２ｃの経路によシ買通電流が流れる。
電源端子３ａおよび接地端子４ｍへはそれぞれＰ型ＭＯ
ＳＦＥＴ １１ｅ、 １１ｄ 、Ｎ型ＭＯＳＦＥＴ １
２ｃを介して２人力ナンドに相当する回路７へ供給され
る。このため、２人力ナンドに相当する回路７の出力は
確定し、以降の論理回路を経て出力端子６ａへその機能
に適合した信号が現われる。このときは、機能ブロック
１５内の各回路の入力の遷移期間中に貫通電流は流れる
。すなわち、例えば、２人力ナンドに相当する回路γを
構成するＰ型ＭＯＳＦＥＴ１１ｅからＮ型ＭＯＳＦＥＴ
１２ｃの経路とＰ型ＭＯＳＦＥＴ １１ ｄからＮ型
ＭＯＳＦＥＴ １２ｃの経路によシ買通電流が流れる。
つぎに、この機能ブロックの非有効期間では、制御信号
１０を％ ＨＩレベルにすることによシ、２人力ナンド
に相当する回路７ではＰ型ＭＯＳＦＥＴ１１ｅ 、 １
１ｄおよびＮ型ＭＯＳＦＥＴ １２ｅがそれぞれ非導通
状態とｌ、Ｐ型Ｍ０８ ＦＥＴ １１ｍ 、 １ ｌｂ
およびＮ型Ｍｏ５ＦＥＴ １２ｂの各ソースへは電位は
供給されない。また、同様に機能ブロック１５内の他の
論理回路の電源端子３ｍと接地端子４間も遮断され、い
かなる入力端子５ａあるいはクロック人力８の状態によ
っても貫通電流は流れない。
１０を％ ＨＩレベルにすることによシ、２人力ナンド
に相当する回路７ではＰ型ＭＯＳＦＥＴ１１ｅ 、 １
１ｄおよびＮ型ＭＯＳＦＥＴ １２ｅがそれぞれ非導通
状態とｌ、Ｐ型Ｍ０８ ＦＥＴ １１ｍ 、 １ ｌｂ
およびＮ型Ｍｏ５ＦＥＴ １２ｂの各ソースへは電位は
供給されない。また、同様に機能ブロック１５内の他の
論理回路の電源端子３ｍと接地端子４間も遮断され、い
かなる入力端子５ａあるいはクロック人力８の状態によ
っても貫通電流は流れない。
そして、遮断回路のない一般のインバータ回路では、入
力１．ｉ ％ ＨＩレベルまたはｌＬｌレベルに固定さ
れていれば貫通電流は流れないが、クロック入力々どで
同期をとる回路、例えば、２人力ナンド回路ではクロッ
ク入力は通常、常時％ ＨＩレベルと′Ｌ〃レベルの交
互の状態が入力されるため、他方の入力のレベルが固定
されていてもクロック信号入力の遷移期間中に貫通電流
が流れてしまう。しかるに、第２図に示す遮断回路を付
加することによって、非有効期間中の貫通電流を防ぐこ
とができる。
力１．ｉ ％ ＨＩレベルまたはｌＬｌレベルに固定さ
れていれば貫通電流は流れないが、クロック入力々どで
同期をとる回路、例えば、２人力ナンド回路ではクロッ
ク入力は通常、常時％ ＨＩレベルと′Ｌ〃レベルの交
互の状態が入力されるため、他方の入力のレベルが固定
されていてもクロック信号入力の遷移期間中に貫通電流
が流れてしまう。しかるに、第２図に示す遮断回路を付
加することによって、非有効期間中の貫通電流を防ぐこ
とができる。
ただし、第１図の場合も、第２図の場合も、最終の出力
端子が７０−ティング状態となシ、次段の回路の貫通電
流を誘起するため、その出力信号の入力する回路あるい
は機能ブロックの初段の回路の入力端子に７０−ティン
グ状態が入力されないよう、遮断しておく必要があるこ
とは言うまでもない。
端子が７０−ティング状態となシ、次段の回路の貫通電
流を誘起するため、その出力信号の入力する回路あるい
は機能ブロックの初段の回路の入力端子に７０−ティン
グ状態が入力されないよう、遮断しておく必要があるこ
とは言うまでもない。
なお、第２図に示す実施例では機能ブロック１５内の各
々の論理回路の電源端子と接地端子を遮断するようにし
たが、第３図に示すように、機能ブロックに共通に供給
される電源端子間、接地端子間を遮断してもよい。また
、遮断用回路にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
両方を使用したが、どちらか片方でも同様の効果は得ら
れる。
々の論理回路の電源端子と接地端子を遮断するようにし
たが、第３図に示すように、機能ブロックに共通に供給
される電源端子間、接地端子間を遮断してもよい。また
、遮断用回路にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
両方を使用したが、どちらか片方でも同様の効果は得ら
れる。
この電源端子と接地端子の遮断位置を変更した第２図の
変形例を示すブロック図である第３図において第２図と
同一部分には同一符号を付して説明を省略する。
変形例を示すブロック図である第３図において第２図と
同一部分には同一符号を付して説明を省略する。
図において、１３１，１３ｂは直列に接続された２個の
Ｐ型ＭＯＳＦＥＴ、 １４ａ 、 １４ｂは直列に接続
された２個のＮ型ＭＯＳＦＥＴで、これらは信号出力点
において互いに直列に接続されている。１５は機能ブロ
ックを示す。
Ｐ型ＭＯＳＦＥＴ、 １４ａ 、 １４ｂは直列に接続
された２個のＮ型ＭＯＳＦＥＴで、これらは信号出力点
において互いに直列に接続されている。１５は機能ブロ
ックを示す。
そして、さらに、遮断のだめの信号を制御信号としたが
、ある機能ブロックを有効にする信号、例えば、その機
能ブロックへの書き込み信号などの既存の信号を使って
もよい。
、ある機能ブロックを有効にする信号、例えば、その機
能ブロックへの書き込み信号などの既存の信号を使って
もよい。
また、多数の機能ブロックを異なる期間で遮断状態にす
るため、その機能ブロックを示すアドレスとマルチプレ
クスする制御回路を内蔵すれば、その用途は太幅に拡が
る。
るため、その機能ブロックを示すアドレスとマルチプレ
クスする制御回路を内蔵すれば、その用途は太幅に拡が
る。
以上説明したように、この発明によれば、単一の回路あ
るいは機能ブロックの非有効期間中には、どのような入
力信号の遷移期間においても、他の入力信号に無関係に
貫通電流を防止できるため、集積回路全体の電源電流を
低減することができるという効果がある。
るいは機能ブロックの非有効期間中には、どのような入
力信号の遷移期間においても、他の入力信号に無関係に
貫通電流を防止できるため、集積回路全体の電源電流を
低減することができるという効果がある。
第１図はこの発明による半導体集積回路の一実施例を示
す回路図、第２図は機能ブロックに拡張した場合のブロ
ック図、第３図は電源端子と接地端子の遮断位置を変更
した第２図の変形例を示すブロック図、第４図拡従来の
半導体集積回路の一例を示す回路図、第５図は従来のＣ
ＭＯ８回路の機能ブロックを示すブロック図でおる。 ｊｌ、１１）ｓ・ｅｅｐチャネル型ＭＯＳＦＥＴ 、
２ ｍ 。 ２ｂ−−−−Ｎチャネル型ＭＯＳＦＥＴ％ ３１３ｍ＠
＊・・電源端子、４．４ａ・・・・接地端子、５．５
ｍ・・・・入力端子、６．６＆・・・・出力端子、９・
・・インバータ回路、１１ａ〜１１ｄ・・会・Ｐチャネ
ル型ＭＯＳＦＥＴ１１２１Ｌ〜１２ｃ・・・・Ｎチャネ
ル型ＭＯＳＦＥＴ、 １３ｍ 、 １３ｂ・・・−Ｐチ
ャネル型ＭＯＳＦＥＴ、 １４ｍ 、 １４ｂ −−−
−Ｎチャネル型ＭＯ８ＥＴ ０
す回路図、第２図は機能ブロックに拡張した場合のブロ
ック図、第３図は電源端子と接地端子の遮断位置を変更
した第２図の変形例を示すブロック図、第４図拡従来の
半導体集積回路の一例を示す回路図、第５図は従来のＣ
ＭＯ８回路の機能ブロックを示すブロック図でおる。 ｊｌ、１１）ｓ・ｅｅｐチャネル型ＭＯＳＦＥＴ 、
２ ｍ 。 ２ｂ−−−−Ｎチャネル型ＭＯＳＦＥＴ％ ３１３ｍ＠
＊・・電源端子、４．４ａ・・・・接地端子、５．５
ｍ・・・・入力端子、６．６＆・・・・出力端子、９・
・・インバータ回路、１１ａ〜１１ｄ・・会・Ｐチャネ
ル型ＭＯＳＦＥＴ１１２１Ｌ〜１２ｃ・・・・Ｎチャネ
ル型ＭＯＳＦＥＴ、 １３ｍ 、 １３ｂ・・・−Ｐチ
ャネル型ＭＯＳＦＥＴ、 １４ｍ 、 １４ｂ −−−
−Ｎチャネル型ＭＯ８ＥＴ ０
Claims (1)
- 直列に接続された複数個のＰチャネル型ＭＯＳＦＥＴと
直列に接続された複数個のＮチャネル型ＭＯＳＦＥＴを
信号出力点において互いに直列に接続して構成する直列
回路と、この直列回路に順方向電圧を加える直流電源と
、前記直列回路の複数個のＰチャネル型ＭＯＳＦＥＴの
うち前記直流電源に接続されないＰチャネル型ＭＯＳＦ
ＥＴのゲートおよび該Ｐチャネル型ＭＯＳＦＥＴと直列
に接続されたＮチャネル型ＭＯＳＦＥＴのゲートに直接
入力信号を加える手段と、前記複数個のＰチャネル型Ｍ
ＯＳＦＥＴのうち前記直流電源に接続されるＰチャネル
型ＭＯＳＦＥＴのゲートに不定期に変化する入力信号を
加える手段と、前記Ｎチャネル型ＭＯＳＦＥＴと直列に
接続されたＮチャネル型ＭＯＳＦＥＴのゲートに前記不
定期に変化する入力信号の反転信号を加える手段とを備
えてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61266206A JPS63120522A (ja) | 1986-11-07 | 1986-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61266206A JPS63120522A (ja) | 1986-11-07 | 1986-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63120522A true JPS63120522A (ja) | 1988-05-24 |
Family
ID=17427734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61266206A Pending JPS63120522A (ja) | 1986-11-07 | 1986-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63120522A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| US5866850A (en) * | 1995-05-23 | 1999-02-02 | Sumitomo Wiring Systems, Ltd. | Layered construction of busbars and insulating plates with ribs |
| US5913689A (en) * | 1997-01-07 | 1999-06-22 | Sumitomo Wiring Systems, Ltd. | Male connection for junction box |
| JP2007030768A (ja) * | 2005-07-28 | 2007-02-08 | T An T:Kk | 車両用室内灯のバスバー間絶縁構造 |
| WO2012160963A1 (en) * | 2011-05-20 | 2012-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1986
- 1986-11-07 JP JP61266206A patent/JPS63120522A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| US5866850A (en) * | 1995-05-23 | 1999-02-02 | Sumitomo Wiring Systems, Ltd. | Layered construction of busbars and insulating plates with ribs |
| US5913689A (en) * | 1997-01-07 | 1999-06-22 | Sumitomo Wiring Systems, Ltd. | Male connection for junction box |
| JP2007030768A (ja) * | 2005-07-28 | 2007-02-08 | T An T:Kk | 車両用室内灯のバスバー間絶縁構造 |
| WO2012160963A1 (en) * | 2011-05-20 | 2012-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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