JPH02119422A - トライステートインバータ - Google Patents
トライステートインバータInfo
- Publication number
- JPH02119422A JPH02119422A JP63273438A JP27343888A JPH02119422A JP H02119422 A JPH02119422 A JP H02119422A JP 63273438 A JP63273438 A JP 63273438A JP 27343888 A JP27343888 A JP 27343888A JP H02119422 A JPH02119422 A JP H02119422A
- Authority
- JP
- Japan
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- input terminal
- channel
- turned
- drain
- tri
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体回路特にトランジスタ数を少なく構成
できるトライステートインバータに関するものである。
できるトライステートインバータに関するものである。
従来の技術
従来のトライステートインバータを第2図に示す。Nl
、N2.N3はNチャネルトランジスタ(Nc hT
r )であり、PL、P2.P3はPチャネルトランジ
スタ(PchTr)である。また、端子C1端子りは入
力端子であり、端子0は出力端子である。
、N2.N3はNチャネルトランジスタ(Nc hT
r )であり、PL、P2.P3はPチャネルトランジ
スタ(PchTr)である。また、端子C1端子りは入
力端子であり、端子0は出力端子である。
第2図の入力端子Cが5vのときNchTrN1はオン
で、PchTrP3はオフ、NchTrN3はオンとな
りPchTrP2はオンとなる。ここで入力端子りが5
VのときPChTRPlはオフ、NchTrN2はオン
となるので出力端子○にはOVが出力される。また、入
力端子りがOVのときはPchTrPlはオン、Nch
TrN2はオフとなり出力端子0には5vが出力される
。
で、PchTrP3はオフ、NchTrN3はオンとな
りPchTrP2はオンとなる。ここで入力端子りが5
VのときPChTRPlはオフ、NchTrN2はオン
となるので出力端子○にはOVが出力される。また、入
力端子りがOVのときはPchTrPlはオン、Nch
TrN2はオフとなり出力端子0には5vが出力される
。
次に、入力端子CがOVのときはNchTrNlはオフ
でP c h T r P 3がオン、N c h T
r N 3がオフになるのでPChTrP2がオフに
なる。
でP c h T r P 3がオン、N c h T
r N 3がオフになるのでPChTrP2がオフに
なる。
この状態では入力端子りの状態にかかわらず出力端子O
はハイインピーダンス状態になる。
はハイインピーダンス状態になる。
第2図のような構成のトライステートインバータはNチ
ャネルトランジスタ3個とPチャネルトランジスタ3個
の計6個のトランジスタで構成されている。
ャネルトランジスタ3個とPチャネルトランジスタ3個
の計6個のトランジスタで構成されている。
発明が解決しようとする課題
1記従来技術では、トライステートインバータに関しN
チャネルトランジスタ3個とPチャネルトランジスタ3
個の計6個のトランジスタで構成されておりトランジス
タ数が多く、半導体回路上でトライステートインバータ
の占める面積が大きくなる。そのため、特に面積効率の
重要な半導体回路において不都合であった。
チャネルトランジスタ3個とPチャネルトランジスタ3
個の計6個のトランジスタで構成されておりトランジス
タ数が多く、半導体回路上でトライステートインバータ
の占める面積が大きくなる。そのため、特に面積効率の
重要な半導体回路において不都合であった。
課題を解決するための手段
上記課題を解決するために第1の発明はソースが接地さ
れた第1のNチャネルトランジスタN1のドレイン(こ
第2のNチャネルトランジスタN2のソースが接続され
、前記N2のドレインにPチャネルトランジスタP1の
ドレインか接続され、前記P1のソースに第3のNチャ
ネルトランジスタN3のドレインが接続され、前記N3
のソースが電源に接続され、前記N2と前記P1のゲー
トに第1の入力端子が接続され、前記N1と前記N3の
ゲートに第2の入力端子が接続され、前記N2のドレイ
ンと前記P1のドレインとを出力端子とすることを特徴
とするトライステートインバータである。
れた第1のNチャネルトランジスタN1のドレイン(こ
第2のNチャネルトランジスタN2のソースが接続され
、前記N2のドレインにPチャネルトランジスタP1の
ドレインか接続され、前記P1のソースに第3のNチャ
ネルトランジスタN3のドレインが接続され、前記N3
のソースが電源に接続され、前記N2と前記P1のゲー
トに第1の入力端子が接続され、前記N1と前記N3の
ゲートに第2の入力端子が接続され、前記N2のドレイ
ンと前記P1のドレインとを出力端子とすることを特徴
とするトライステートインバータである。
作用
本発明の半導体回路は前記した構成にすることによりト
ライステートインバータにおいて、Nチャネルトランジ
スタ3個とPチャネルトランジスタ1個の計4個で構成
されており、従来のトライステートインバータよりトラ
ンジスタ数を少ないので、半導体回路上でトライステー
トインバータの占める面積が小さくなるため、面積効率
の重要な半導体回路において都合がよい。
ライステートインバータにおいて、Nチャネルトランジ
スタ3個とPチャネルトランジスタ1個の計4個で構成
されており、従来のトライステートインバータよりトラ
ンジスタ数を少ないので、半導体回路上でトライステー
トインバータの占める面積が小さくなるため、面積効率
の重要な半導体回路において都合がよい。
実施例
第1図は本発明の一実施例のトライステートインバータ
をゲートで構成した回路図である。Nl。
をゲートで構成した回路図である。Nl。
N2.N3はNチャネルトランジスタ(NchTr)で
あり、PlはPチャネルトランジスタ(PchTr)で
ある。また、端子Cは本トライステートインバータの制
御端子で端子りはデータ入力端子であり、端子Oは出力
端子である。
あり、PlはPチャネルトランジスタ(PchTr)で
ある。また、端子Cは本トライステートインバータの制
御端子で端子りはデータ入力端子であり、端子Oは出力
端子である。
入力端子CにHighを入力するとNchTrNl、N
3がオンになる。この時入力端子りにHighを入力す
るとN c h T r N 2がオン、P c h
T r P ]、がオフになるので出力端子OにはLo
wが出力される。また、入力端子DI’:Lowを入力
するとNchTrN2がオフ、P e h T rPl
がオンとなるので出力端子OにはHighが出力される
。入力端子CにLowを入力すると、NchTrNl、
N3がオフになる。この時入力端子りの状態にかかわら
ず出力端子Oはハイインピーダンス状態になる。
3がオンになる。この時入力端子りにHighを入力す
るとN c h T r N 2がオン、P c h
T r P ]、がオフになるので出力端子OにはLo
wが出力される。また、入力端子DI’:Lowを入力
するとNchTrN2がオフ、P e h T rPl
がオンとなるので出力端子OにはHighが出力される
。入力端子CにLowを入力すると、NchTrNl、
N3がオフになる。この時入力端子りの状態にかかわら
ず出力端子Oはハイインピーダンス状態になる。
以上述べたように本実施例によれば、トライステートイ
ンバータにおいて前記した構成にすることによりトラン
ジスタ数を削減でき半導体回路上の面積効率を良くする
ことができる。
ンバータにおいて前記した構成にすることによりトラン
ジスタ数を削減でき半導体回路上の面積効率を良くする
ことができる。
なお、本発明を第3図のような構成にすると負論理制御
のトライステートインバータを実現することができる。
のトライステートインバータを実現することができる。
一方、第2図は本発明の第2の実施例のトライステート
インバータをゲートで構成した回路図である。Nl、N
2.N3はNチャネルトランジスタ(NchTr)であ
り、PlはPチャネルトランジスタ(PchTr)であ
る。また、端子Cは本トライステートインバータの制御
端子で端子りはデータ入力端子であり、端子0は出力端
子である。
インバータをゲートで構成した回路図である。Nl、N
2.N3はNチャネルトランジスタ(NchTr)であ
り、PlはPチャネルトランジスタ(PchTr)であ
る。また、端子Cは本トライステートインバータの制御
端子で端子りはデータ入力端子であり、端子0は出力端
子である。
入力端子CにHighを入力するとNchTrNl、N
3がオンになる。この時入力端子りにHighを入力す
るとNchTrN2がオン、PchTrPlがオフにな
るので出力端子OにはLowが出力される。また、入力
端子りにLowを入力するとNchTrN2がオフ、P
chTrPlがオンとなるので出力端子0にはHigh
が出力される。入力端子CにLowを入力するとNch
TrNl、N3がオフになる。この時入力端子りの状態
にかかわらず出力端子Oはハイインピーダンス状態にな
る。
3がオンになる。この時入力端子りにHighを入力す
るとNchTrN2がオン、PchTrPlがオフにな
るので出力端子OにはLowが出力される。また、入力
端子りにLowを入力するとNchTrN2がオフ、P
chTrPlがオンとなるので出力端子0にはHigh
が出力される。入力端子CにLowを入力するとNch
TrNl、N3がオフになる。この時入力端子りの状態
にかかわらず出力端子Oはハイインピーダンス状態にな
る。
発明の効果
以上のように本発明はトライステートインバータにおい
て前記した構成にすることによりトランジスタ数を削減
することができ、半導体回路上を占める面積が小さくな
るので、面積効率の重要な半導体回路において効率よく
設計することが可能になる。
て前記した構成にすることによりトランジスタ数を削減
することができ、半導体回路上を占める面積が小さくな
るので、面積効率の重要な半導体回路において効率よく
設計することが可能になる。
第1図から第3図は本発明のトライステートインバータ
の実施例を示す回路図、第4図は従来のトライステート
インバータの回路図である。 Nl、N2.N3・・・・・・Nチャネルトランジスタ
、Pl・・・・・・Pチャネルトランジスタ、C,D・
・・・・・入力端子、0・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 ほか1名C,D−一
一 入力端子 Nl、 NZ、 A/J−−−N+−r!F ル)ラン
s”ヌ’;’0−−一 出力端子 β7−FチャネルFランシヌク C,D−一一人カ嫡子 N1.N2、N5−N+ヤネルFランシスク0−m−出
力端子 Pl−P→ζオルトランジ°スク 1図 第 図 CD−m−入力端子 Nf−N+ヤオルトランジヌク 0− 出力端子 PI、P2.P3−−− P+v斥ルトランンスタ第
4 図 ζD−−−べ77カ尚子 Nf、 NZ、 N5−= A/ +−y;F ル)ラ
−/ ”、;’7?、 7θ−一一出力鴻手
の実施例を示す回路図、第4図は従来のトライステート
インバータの回路図である。 Nl、N2.N3・・・・・・Nチャネルトランジスタ
、Pl・・・・・・Pチャネルトランジスタ、C,D・
・・・・・入力端子、0・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 ほか1名C,D−一
一 入力端子 Nl、 NZ、 A/J−−−N+−r!F ル)ラン
s”ヌ’;’0−−一 出力端子 β7−FチャネルFランシヌク C,D−一一人カ嫡子 N1.N2、N5−N+ヤネルFランシスク0−m−出
力端子 Pl−P→ζオルトランジ°スク 1図 第 図 CD−m−入力端子 Nf−N+ヤオルトランジヌク 0− 出力端子 PI、P2.P3−−− P+v斥ルトランンスタ第
4 図 ζD−−−べ77カ尚子 Nf、 NZ、 N5−= A/ +−y;F ル)ラ
−/ ”、;’7?、 7θ−一一出力鴻手
Claims (2)
- (1)ソースが接地された第1のNチャネルトランジス
タN1のドレインに第2のNチャネルトランジスタN2
のソースが接続され、前記N2のドレインにPチャネル
トランジスタP1のドレインが接続され、前記P1のソ
ースに第3のチャネルトランジスタN3のドレインが接
続され、前記N3のソースが電源に接続され、前記N2
と前記P1のゲートに第1の入力端子が接続され、前記
N1と前記N3のゲートに第2の入力端子が接続され、
前記N2のドレインと前記P1のドレインとを出力端子
とすることを特徴とするトライステートインバータ。 - (2)ソースが接地された第1のNチャネルトランジス
タN1のドレインに第2のNチャネルトランジスタN2
のソースが接続され、前記N2のドレインにPチャネル
トランジスタP1のドレインが接続され、前記P1のソ
ースに第3のNチャネルトランジスタN3のドレインが
接続され、前記N3のソース、ゲートと前記P1のゲー
トに第1の入力端子が接続され、前記N1と前記N3の
ゲートに第2の入力端子が接続され、前記N2のドレイ
ンと前記P1のドレインとを出力端子とすることを特徴
とするトライステートインバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63273438A JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63273438A JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02119422A true JPH02119422A (ja) | 1990-05-07 |
Family
ID=17527913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63273438A Pending JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02119422A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1988
- 1988-10-28 JP JP63273438A patent/JPH02119422A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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