JPH02119422A - トライステートインバータ - Google Patents
トライステートインバータInfo
- Publication number
- JPH02119422A JPH02119422A JP63273438A JP27343888A JPH02119422A JP H02119422 A JPH02119422 A JP H02119422A JP 63273438 A JP63273438 A JP 63273438A JP 27343888 A JP27343888 A JP 27343888A JP H02119422 A JPH02119422 A JP H02119422A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- channel
- turned
- drain
- tri
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体回路特にトランジスタ数を少なく構成
できるトライステートインバータに関するものである。
できるトライステートインバータに関するものである。
従来の技術
従来のトライステートインバータを第２図に示す。Ｎｌ
、Ｎ２．Ｎ３はＮチャネルトランジスタ（Ｎｃ ｈＴ
ｒ ）であり、ＰＬ、Ｐ２．Ｐ３はＰチャネルトランジ
スタ（ＰｃｈＴｒ）である。また、端子Ｃ１端子りは入
力端子であり、端子０は出力端子である。
、Ｎ２．Ｎ３はＮチャネルトランジスタ（Ｎｃ ｈＴ
ｒ ）であり、ＰＬ、Ｐ２．Ｐ３はＰチャネルトランジ
スタ（ＰｃｈＴｒ）である。また、端子Ｃ１端子りは入
力端子であり、端子０は出力端子である。
第２図の入力端子Ｃが５ｖのときＮｃｈＴｒＮ１はオン
で、ＰｃｈＴｒＰ３はオフ、ＮｃｈＴｒＮ３はオンとな
りＰｃｈＴｒＰ２はオンとなる。ここで入力端子りが５
ＶのときＰＣｈＴＲＰｌはオフ、ＮｃｈＴｒＮ２はオン
となるので出力端子○にはＯＶが出力される。また、入
力端子りがＯＶのときはＰｃｈＴｒＰｌはオン、Ｎｃｈ
ＴｒＮ２はオフとなり出力端子０には５ｖが出力される
。
で、ＰｃｈＴｒＰ３はオフ、ＮｃｈＴｒＮ３はオンとな
りＰｃｈＴｒＰ２はオンとなる。ここで入力端子りが５
ＶのときＰＣｈＴＲＰｌはオフ、ＮｃｈＴｒＮ２はオン
となるので出力端子○にはＯＶが出力される。また、入
力端子りがＯＶのときはＰｃｈＴｒＰｌはオン、Ｎｃｈ
ＴｒＮ２はオフとなり出力端子０には５ｖが出力される
。
次に、入力端子ＣがＯＶのときはＮｃｈＴｒＮｌはオフ
でＰ ｃ ｈ Ｔ ｒ Ｐ ３がオン、Ｎ ｃ ｈ Ｔ
ｒ Ｎ ３がオフになるのでＰＣｈＴｒＰ２がオフに
なる。
でＰ ｃ ｈ Ｔ ｒ Ｐ ３がオン、Ｎ ｃ ｈ Ｔ
ｒ Ｎ ３がオフになるのでＰＣｈＴｒＰ２がオフに
なる。
この状態では入力端子りの状態にかかわらず出力端子Ｏ
はハイインピーダンス状態になる。
はハイインピーダンス状態になる。
第２図のような構成のトライステートインバータはＮチ
ャネルトランジスタ３個とＰチャネルトランジスタ３個
の計６個のトランジスタで構成されている。
ャネルトランジスタ３個とＰチャネルトランジスタ３個
の計６個のトランジスタで構成されている。
発明が解決しようとする課題
１記従来技術では、トライステートインバータに関しＮ
チャネルトランジスタ３個とＰチャネルトランジスタ３
個の計６個のトランジスタで構成されておりトランジス
タ数が多く、半導体回路上でトライステートインバータ
の占める面積が大きくなる。そのため、特に面積効率の
重要な半導体回路において不都合であった。
チャネルトランジスタ３個とＰチャネルトランジスタ３
個の計６個のトランジスタで構成されておりトランジス
タ数が多く、半導体回路上でトライステートインバータ
の占める面積が大きくなる。そのため、特に面積効率の
重要な半導体回路において不都合であった。
課題を解決するための手段
上記課題を解決するために第１の発明はソースが接地さ
れた第１のＮチャネルトランジスタＮ１のドレイン（こ
第２のＮチャネルトランジスタＮ２のソースが接続され
、前記Ｎ２のドレインにＰチャネルトランジスタＰ１の
ドレインか接続され、前記Ｐ１のソースに第３のＮチャ
ネルトランジスタＮ３のドレインが接続され、前記Ｎ３
のソースが電源に接続され、前記Ｎ２と前記Ｐ１のゲー
トに第１の入力端子が接続され、前記Ｎ１と前記Ｎ３の
ゲートに第２の入力端子が接続され、前記Ｎ２のドレイ
ンと前記Ｐ１のドレインとを出力端子とすることを特徴
とするトライステートインバータである。
れた第１のＮチャネルトランジスタＮ１のドレイン（こ
第２のＮチャネルトランジスタＮ２のソースが接続され
、前記Ｎ２のドレインにＰチャネルトランジスタＰ１の
ドレインか接続され、前記Ｐ１のソースに第３のＮチャ
ネルトランジスタＮ３のドレインが接続され、前記Ｎ３
のソースが電源に接続され、前記Ｎ２と前記Ｐ１のゲー
トに第１の入力端子が接続され、前記Ｎ１と前記Ｎ３の
ゲートに第２の入力端子が接続され、前記Ｎ２のドレイ
ンと前記Ｐ１のドレインとを出力端子とすることを特徴
とするトライステートインバータである。
作用
本発明の半導体回路は前記した構成にすることによりト
ライステートインバータにおいて、Ｎチャネルトランジ
スタ３個とＰチャネルトランジスタ１個の計４個で構成
されており、従来のトライステートインバータよりトラ
ンジスタ数を少ないので、半導体回路上でトライステー
トインバータの占める面積が小さくなるため、面積効率
の重要な半導体回路において都合がよい。
ライステートインバータにおいて、Ｎチャネルトランジ
スタ３個とＰチャネルトランジスタ１個の計４個で構成
されており、従来のトライステートインバータよりトラ
ンジスタ数を少ないので、半導体回路上でトライステー
トインバータの占める面積が小さくなるため、面積効率
の重要な半導体回路において都合がよい。
実施例
第１図は本発明の一実施例のトライステートインバータ
をゲートで構成した回路図である。Ｎｌ。
をゲートで構成した回路図である。Ｎｌ。
Ｎ２．Ｎ３はＮチャネルトランジスタ（ＮｃｈＴｒ）で
あり、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）で
ある。また、端子Ｃは本トライステートインバータの制
御端子で端子りはデータ入力端子であり、端子Ｏは出力
端子である。
あり、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）で
ある。また、端子Ｃは本トライステートインバータの制
御端子で端子りはデータ入力端子であり、端子Ｏは出力
端子である。
入力端子ＣにＨｉｇｈを入力するとＮｃｈＴｒＮｌ、Ｎ
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮ ｃ ｈ Ｔ ｒ Ｎ ２がオン、Ｐ ｃ ｈ
Ｔ ｒ Ｐ ］、がオフになるので出力端子ＯにはＬｏ
ｗが出力される。また、入力端子ＤＩ’：Ｌｏｗを入力
するとＮｃｈＴｒＮ２がオフ、Ｐ ｅ ｈ Ｔ ｒＰｌ
がオンとなるので出力端子ＯにはＨｉｇｈが出力される
。入力端子ＣにＬｏｗを入力すると、ＮｃｈＴｒＮｌ、
Ｎ３がオフになる。この時入力端子りの状態にかかわら
ず出力端子Ｏはハイインピーダンス状態になる。
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮ ｃ ｈ Ｔ ｒ Ｎ ２がオン、Ｐ ｃ ｈ
Ｔ ｒ Ｐ ］、がオフになるので出力端子ＯにはＬｏ
ｗが出力される。また、入力端子ＤＩ’：Ｌｏｗを入力
するとＮｃｈＴｒＮ２がオフ、Ｐ ｅ ｈ Ｔ ｒＰｌ
がオンとなるので出力端子ＯにはＨｉｇｈが出力される
。入力端子ＣにＬｏｗを入力すると、ＮｃｈＴｒＮｌ、
Ｎ３がオフになる。この時入力端子りの状態にかかわら
ず出力端子Ｏはハイインピーダンス状態になる。
以上述べたように本実施例によれば、トライステートイ
ンバータにおいて前記した構成にすることによりトラン
ジスタ数を削減でき半導体回路上の面積効率を良くする
ことができる。
ンバータにおいて前記した構成にすることによりトラン
ジスタ数を削減でき半導体回路上の面積効率を良くする
ことができる。
なお、本発明を第３図のような構成にすると負論理制御
のトライステートインバータを実現することができる。
のトライステートインバータを実現することができる。
一方、第２図は本発明の第２の実施例のトライステート
インバータをゲートで構成した回路図である。Ｎｌ、Ｎ
２．Ｎ３はＮチャネルトランジスタ（ＮｃｈＴｒ）であ
り、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）であ
る。また、端子Ｃは本トライステートインバータの制御
端子で端子りはデータ入力端子であり、端子０は出力端
子である。
インバータをゲートで構成した回路図である。Ｎｌ、Ｎ
２．Ｎ３はＮチャネルトランジスタ（ＮｃｈＴｒ）であ
り、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）であ
る。また、端子Ｃは本トライステートインバータの制御
端子で端子りはデータ入力端子であり、端子０は出力端
子である。
入力端子ＣにＨｉｇｈを入力するとＮｃｈＴｒＮｌ、Ｎ
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮｃｈＴｒＮ２がオン、ＰｃｈＴｒＰｌがオフにな
るので出力端子ＯにはＬｏｗが出力される。また、入力
端子りにＬｏｗを入力するとＮｃｈＴｒＮ２がオフ、Ｐ
ｃｈＴｒＰｌがオンとなるので出力端子０にはＨｉｇｈ
が出力される。入力端子ＣにＬｏｗを入力するとＮｃｈ
ＴｒＮｌ、Ｎ３がオフになる。この時入力端子りの状態
にかかわらず出力端子Ｏはハイインピーダンス状態にな
る。
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮｃｈＴｒＮ２がオン、ＰｃｈＴｒＰｌがオフにな
るので出力端子ＯにはＬｏｗが出力される。また、入力
端子りにＬｏｗを入力するとＮｃｈＴｒＮ２がオフ、Ｐ
ｃｈＴｒＰｌがオンとなるので出力端子０にはＨｉｇｈ
が出力される。入力端子ＣにＬｏｗを入力するとＮｃｈ
ＴｒＮｌ、Ｎ３がオフになる。この時入力端子りの状態
にかかわらず出力端子Ｏはハイインピーダンス状態にな
る。
発明の効果
以上のように本発明はトライステートインバータにおい
て前記した構成にすることによりトランジスタ数を削減
することができ、半導体回路上を占める面積が小さくな
るので、面積効率の重要な半導体回路において効率よく
設計することが可能になる。
て前記した構成にすることによりトランジスタ数を削減
することができ、半導体回路上を占める面積が小さくな
るので、面積効率の重要な半導体回路において効率よく
設計することが可能になる。
第１図から第３図は本発明のトライステートインバータ
の実施例を示す回路図、第４図は従来のトライステート
インバータの回路図である。 Ｎｌ、Ｎ２．Ｎ３・・・・・・Ｎチャネルトランジスタ
、Ｐｌ・・・・・・Ｐチャネルトランジスタ、Ｃ，Ｄ・
・・・・・入力端子、０・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｃ，Ｄ−一
一 入力端子 Ｎｌ、 ＮＺ、 Ａ／Ｊ−−−Ｎ＋−ｒ！Ｆ ル）ラン
ｓ”ヌ’；’０−−一 出力端子 β７−ＦチャネルＦランシヌク Ｃ，Ｄ−一一人カ嫡子 Ｎ１．Ｎ２、Ｎ５−Ｎ＋ヤネルＦランシスク０−ｍ−出
力端子 Ｐｌ−Ｐ→ζオルトランジ°スク １図 第 図 ＣＤ−ｍ−入力端子 Ｎｆ−Ｎ＋ヤオルトランジヌク ０− 出力端子 ＰＩ、Ｐ２．Ｐ３−−− Ｐ＋ｖ斥ルトランンスタ第
４ 図 ζＤ−−−べ７７カ尚子 Ｎｆ、 ＮＺ、 Ｎ５−＝ Ａ／ ＋−ｙ；Ｆ ル）ラ
−／ ”、；’７？、 ７θ−一一出力鴻手
の実施例を示す回路図、第４図は従来のトライステート
インバータの回路図である。 Ｎｌ、Ｎ２．Ｎ３・・・・・・Ｎチャネルトランジスタ
、Ｐｌ・・・・・・Ｐチャネルトランジスタ、Ｃ，Ｄ・
・・・・・入力端子、０・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｃ，Ｄ−一
一 入力端子 Ｎｌ、 ＮＺ、 Ａ／Ｊ−−−Ｎ＋−ｒ！Ｆ ル）ラン
ｓ”ヌ’；’０−−一 出力端子 β７−ＦチャネルＦランシヌク Ｃ，Ｄ−一一人カ嫡子 Ｎ１．Ｎ２、Ｎ５−Ｎ＋ヤネルＦランシスク０−ｍ−出
力端子 Ｐｌ−Ｐ→ζオルトランジ°スク １図 第 図 ＣＤ−ｍ−入力端子 Ｎｆ−Ｎ＋ヤオルトランジヌク ０− 出力端子 ＰＩ、Ｐ２．Ｐ３−−− Ｐ＋ｖ斥ルトランンスタ第
４ 図 ζＤ−−−べ７７カ尚子 Ｎｆ、 ＮＺ、 Ｎ５−＝ Ａ／ ＋−ｙ；Ｆ ル）ラ
−／ ”、；’７？、 ７θ−一一出力鴻手
Claims (2)
- （１）ソースが接地された第１のＮチャネルトランジス
タＮ１のドレインに第２のＮチャネルトランジスタＮ２
のソースが接続され、前記Ｎ２のドレインにＰチャネル
トランジスタＰ１のドレインが接続され、前記Ｐ１のソ
ースに第３のチャネルトランジスタＮ３のドレインが接
続され、前記Ｎ３のソースが電源に接続され、前記Ｎ２
と前記Ｐ１のゲートに第１の入力端子が接続され、前記
Ｎ１と前記Ｎ３のゲートに第２の入力端子が接続され、
前記Ｎ２のドレインと前記Ｐ１のドレインとを出力端子
とすることを特徴とするトライステートインバータ。 - （２）ソースが接地された第１のＮチャネルトランジス
タＮ１のドレインに第２のＮチャネルトランジスタＮ２
のソースが接続され、前記Ｎ２のドレインにＰチャネル
トランジスタＰ１のドレインが接続され、前記Ｐ１のソ
ースに第３のＮチャネルトランジスタＮ３のドレインが
接続され、前記Ｎ３のソース、ゲートと前記Ｐ１のゲー
トに第１の入力端子が接続され、前記Ｎ１と前記Ｎ３の
ゲートに第２の入力端子が接続され、前記Ｎ２のドレイ
ンと前記Ｐ１のドレインとを出力端子とすることを特徴
とするトライステートインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273438A JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273438A JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119422A true JPH02119422A (ja) | 1990-05-07 |
Family
ID=17527913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273438A Pending JPH02119422A (ja) | 1988-10-28 | 1988-10-28 | トライステートインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1988
- 1988-10-28 JP JP63273438A patent/JPH02119422A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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