JPH02232577A - 出力回路 - Google Patents
出力回路Info
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- JPH02232577A JPH02232577A JP1051963A JP5196389A JPH02232577A JP H02232577 A JPH02232577 A JP H02232577A JP 1051963 A JP1051963 A JP 1051963A JP 5196389 A JP5196389 A JP 5196389A JP H02232577 A JPH02232577 A JP H02232577A
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- output
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- 238000012360 testing method Methods 0.000 claims abstract description 86
- 239000002131 composite material Substances 0.000 claims description 37
- 150000001875 compounds Chemical class 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 210000001550 testis Anatomy 0.000 description 2
- WJCNZQLZVWNLKY-UHFFFAOYSA-N thiabendazole Chemical compound S1C=NC(C=2NC3=CC=CC=C3N=2)=C1 WJCNZQLZVWNLKY-UHFFFAOYSA-N 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体集積回路の出力回路に関し、さらに詳し
くは直流テストを容易にする機能を備えた出力回路に関
する。
くは直流テストを容易にする機能を備えた出力回路に関
する。
[従来の技術]
一般に、半導体集積回路は相互に接続された入力回路、
内部論理回路及び出力回路から構成されている。
内部論理回路及び出力回路から構成されている。
この半導体集禎回路のテストとしては、内部論理回路の
論理機能を確認するa!能テスト及び直流テスト等があ
る。機能テストは半導体集積回路の動作周波数(1〜5
0MHz )又は動作周波数に近い周波数のクロック信
号を半導体集積回路に加えることにより行なう。又、直
流テストは、例えば出力回路の出力がローレベルrLJ
になるように、出力回路への人力信号の論理レベル及び
内部論理回路の状態を設定しておき、一定のシンク電流
条件下で実際の出力回路の論理レベルを測定し、出力回
路の良、不良を判定するテストである。
論理機能を確認するa!能テスト及び直流テスト等があ
る。機能テストは半導体集積回路の動作周波数(1〜5
0MHz )又は動作周波数に近い周波数のクロック信
号を半導体集積回路に加えることにより行なう。又、直
流テストは、例えば出力回路の出力がローレベルrLJ
になるように、出力回路への人力信号の論理レベル及び
内部論理回路の状態を設定しておき、一定のシンク電流
条件下で実際の出力回路の論理レベルを測定し、出力回
路の良、不良を判定するテストである。
直流テストは全く別に新たに内部論理回路の状態を設定
する手順が必要なので、機能テストとは手順を別けて別
に行なう。
する手順が必要なので、機能テストとは手順を別けて別
に行なう。
なお、直流テストはテストする装置の制約等から一つの
出力回路毎に行ない、一つの出力回路のテストに数票S
程度を要する。
出力回路毎に行ない、一つの出力回路のテストに数票S
程度を要する。
ところで、内部論理回路が高集積化、複雑化した今日に
おいては、出力回路がテスト用の論理レベル、即ちハイ
レベル『H』、ローレベルrLJ及びハイインピーダン
スrZJ等を出力するように、内部論理回路の状態を設
定するためには、多くのクロック信号及び複雑な手順が
必要になっている。
おいては、出力回路がテスト用の論理レベル、即ちハイ
レベル『H』、ローレベルrLJ及びハイインピーダン
スrZJ等を出力するように、内部論理回路の状態を設
定するためには、多くのクロック信号及び複雑な手順が
必要になっている。
この結果、直流テストに要する時間が非常に長くなって
しまう。雪のため、内部論理ロ路の状態に拘らず、出力
回路を任意の論理レベルに設定できる出力回路が提案さ
れている。
しまう。雪のため、内部論理ロ路の状態に拘らず、出力
回路を任意の論理レベルに設定できる出力回路が提案さ
れている。
第2図は特開昭82−2B94.18号公報に記載され
ている出力回路の回路図である。この出力回路は選択回
路40、出力ドライバ制御回路50及び出力ドライブ回
路60から構成されている。
ている出力回路の回路図である。この出力回路は選択回
路40、出力ドライバ制御回路50及び出力ドライブ回
路60から構成されている。
選択回路40はトライステートインバータ41、42及
びインバータ43から構成されており、テスト制御信号
T。一制御により、内部論理回路(図示せず)からの出
力信号(以下、単に出力信号という)”In及びテスト
専用出力信号TD1nのうち、いずれか一方を出力する
。選択回路40はテスト制御信号” OBがハイレベル
『H』 (又は、ローレベルrLJ )のときは出力信
号T1nを、テスト制御信号ToEがローレベルrLJ
(又はハイレベル『H」)のときはテスト専用出力
信号TD, nを接続端子Qに出力する。
びインバータ43から構成されており、テスト制御信号
T。一制御により、内部論理回路(図示せず)からの出
力信号(以下、単に出力信号という)”In及びテスト
専用出力信号TD1nのうち、いずれか一方を出力する
。選択回路40はテスト制御信号” OBがハイレベル
『H』 (又は、ローレベルrLJ )のときは出力信
号T1nを、テスト制御信号ToEがローレベルrLJ
(又はハイレベル『H」)のときはテスト専用出力
信号TD, nを接続端子Qに出力する。
なお、接続端子Qは接続端子Cがハイインピーダンスで
ない状態のときに、ローレベルrLJの状態又はハイレ
ベルrHJの状態を切り換える信号を入力する端子であ
る。
ない状態のときに、ローレベルrLJの状態又はハイレ
ベルrHJの状態を切り換える信号を入力する端子であ
る。
出力ドライバ制御回路50はN O R 51及び52
から構成されており、テスト制御信号T。E及びリセッ
ト信号RSTに基づいて、接続端子Cからトライステー
ト制御信号D。Eをそのまま出力し、又はトライステー
ト制御信号DoEと無関係にハイレベルrHJ又はロー
レベルrLJを出力するかを制御する。
から構成されており、テスト制御信号T。E及びリセッ
ト信号RSTに基づいて、接続端子Cからトライステー
ト制御信号D。Eをそのまま出力し、又はトライステー
ト制御信号DoEと無関係にハイレベルrHJ又はロー
レベルrLJを出力するかを制御する。
出力ドライブ回路BOはNAND6L82、インバータ
63、NMOS }ランジスタ64及びNMOS トラ
ンジスタB5から構成されており、選択回路40及び出
力ドライバ制a回路50の制御に従って、出力端子OU
Tにハイレベル『H』、ローレベルrLJ又はハイイン
ピーダンスrZJの3状態のうち、いずれか一つの状態
を出力する。即ち、出力ドライブ回路60はトライステ
ート出力回路である。
63、NMOS }ランジスタ64及びNMOS トラ
ンジスタB5から構成されており、選択回路40及び出
力ドライバ制a回路50の制御に従って、出力端子OU
Tにハイレベル『H』、ローレベルrLJ又はハイイン
ピーダンスrZJの3状態のうち、いずれか一つの状態
を出力する。即ち、出力ドライブ回路60はトライステ
ート出力回路である。
このように、従来の出力回路は出方信号Dir+及びト
ライステート1リ御信号D。。を選択回路4o及び出力
ドライバ制御回路50を介して出力ドライブ回路60に
出力するので、内部論理回路の状態に拘らず、3本のテ
スト信号線”Jn’ ” OE及びRSTにより直接、
出力ドライブ回路6oの出力端子OUTをハイレベル『
H』、ローレベルrLJ又はハイインピーダンスrZJ
の状態.1ζ設定できる。
ライステート1リ御信号D。。を選択回路4o及び出力
ドライバ制御回路50を介して出力ドライブ回路60に
出力するので、内部論理回路の状態に拘らず、3本のテ
スト信号線”Jn’ ” OE及びRSTにより直接、
出力ドライブ回路6oの出力端子OUTをハイレベル『
H』、ローレベルrLJ又はハイインピーダンスrZJ
の状態.1ζ設定できる。
[発明が解決しようとする課題]
しかし、上記構成の従来の出力回路は全部で34個のM
OS }ランジスタから構成されている。即ち、トライ
ステートインバータ41及び42が4個、NAND43
が4個、NOR51及び52が3個、NAND81,
132が3個、インバータB3、B4が4個、出力トラ
ンジスタ65及びB6が1個のMOsトランジスタがら
それぞれ構成されている。このため、出力回路の構成が
複雑になるという問題点があった。
OS }ランジスタから構成されている。即ち、トライ
ステートインバータ41及び42が4個、NAND43
が4個、NOR51及び52が3個、NAND81,
132が3個、インバータB3、B4が4個、出力トラ
ンジスタ65及びB6が1個のMOsトランジスタがら
それぞれ構成されている。このため、出力回路の構成が
複雑になるという問題点があった。
なお、トライステートインバータ41及び42を第3図
に示すように素子数の少ないクロックド・インバー夕で
それぞれ実現するものとして、出力回路の素子数を数え
た。
に示すように素子数の少ないクロックド・インバー夕で
それぞれ実現するものとして、出力回路の素子数を数え
た。
このように出力回路を構成する素子数が多いことは、特
に多数の入出力回路から構成されているゲートアレイ等
において、集積度の向上を妨げ、又歩留まりを低下させ
る要因になる。
に多数の入出力回路から構成されているゲートアレイ等
において、集積度の向上を妨げ、又歩留まりを低下させ
る要因になる。
さらに、出力信号D1nは出力端子outに到達するま
でに、4段のゲートを通るので、実際に出力回路を動作
させるときに、動作速度が遅くなるという問題点があっ
た。
でに、4段のゲートを通るので、実際に出力回路を動作
させるときに、動作速度が遅くなるという問題点があっ
た。
本発明は上記問題点を解決するためになされたもので、
素子数が少なく、高速動作が可能な、テストが容易にで
きる出力回路を提供することを目的とする。
素子数が少なく、高速動作が可能な、テストが容易にで
きる出力回路を提供することを目的とする。
[課題を解決するための手段]
本発明に係る出力回路は、トライステート制御信号及び
第1のテスト制御信号が入力され、ノーマルモードのと
きは、トライステート制御信号を反転出力し、テストモ
ードのときは、ハイレベルの状態を出力するドライバ制
御回路と、内部論理回路からの出力信号、ドライバ制御
回路の反転出力信号及び第2のテスト!1御信号が入力
され、ノーマルモードのときは、出力信号を反転出力し
、テストモードのときは、ローレベルの状態を出力する
第1の複合ゲートと、出力信号、ドライバ制御回路の出
力信号及び第3のテスト制御信号が入力され、ノーマル
モードのときは、出力信号を反転出力し、テストモード
のときは、ハイレベルの状態を出力する第2の複合ゲー
トと、複合ゲート及びの出力が入力され、ノーマルモー
ドのときは、出力信号及びトライステート制御信号に応
じて、ハイレベル、ローレベル及びハイインピーダンス
のうち、いずれか一つの状態を出力し、テストモードの
ときは、第1のテスト制御信号、第2のテスト制御信号
及び第3のテスト制御信号の状態に応じて、ハイレベル
、ローレベル及びハイインピーダンスのうち、いずれか
一つの状態を出力する出力手段とを備えている。
第1のテスト制御信号が入力され、ノーマルモードのと
きは、トライステート制御信号を反転出力し、テストモ
ードのときは、ハイレベルの状態を出力するドライバ制
御回路と、内部論理回路からの出力信号、ドライバ制御
回路の反転出力信号及び第2のテスト!1御信号が入力
され、ノーマルモードのときは、出力信号を反転出力し
、テストモードのときは、ローレベルの状態を出力する
第1の複合ゲートと、出力信号、ドライバ制御回路の出
力信号及び第3のテスト制御信号が入力され、ノーマル
モードのときは、出力信号を反転出力し、テストモード
のときは、ハイレベルの状態を出力する第2の複合ゲー
トと、複合ゲート及びの出力が入力され、ノーマルモー
ドのときは、出力信号及びトライステート制御信号に応
じて、ハイレベル、ローレベル及びハイインピーダンス
のうち、いずれか一つの状態を出力し、テストモードの
ときは、第1のテスト制御信号、第2のテスト制御信号
及び第3のテスト制御信号の状態に応じて、ハイレベル
、ローレベル及びハイインピーダンスのうち、いずれか
一つの状態を出力する出力手段とを備えている。
[作 用コ
上記構成の出力回路は、ノーマルモードの場合、ドライ
バ制御回路がトライステート$I1御信号を反転出力し
、第1の複合ゲート及び第2の複合ゲートが出力信号を
反転出力し、出力手段が出力信号及びトライステート制
御信号に応じて、ハイレベル、ローレベル及びハイイン
ピーダンスのいずれか一つの状態を出力する。
バ制御回路がトライステート$I1御信号を反転出力し
、第1の複合ゲート及び第2の複合ゲートが出力信号を
反転出力し、出力手段が出力信号及びトライステート制
御信号に応じて、ハイレベル、ローレベル及びハイイン
ピーダンスのいずれか一つの状態を出力する。
又、テストモードの場合、ドライバ制御回路がハイレベ
ルの状態を出力し、第1の複合ゲートがローレベルの状
態を出力し、第2の複合ゲートがハイレベルの状態を出
力し、出力手段が第1のテスト制御信号、第2のテスト
制御信号及び第3のテスト制御信号の状態に応じて、ハ
イレベル、ローレベル及びハイインピーダンスのいずれ
が一つの状態を出力する。
ルの状態を出力し、第1の複合ゲートがローレベルの状
態を出力し、第2の複合ゲートがハイレベルの状態を出
力し、出力手段が第1のテスト制御信号、第2のテスト
制御信号及び第3のテスト制御信号の状態に応じて、ハ
イレベル、ローレベル及びハイインピーダンスのいずれ
が一つの状態を出力する。
[実施例]
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第1図は本発明の一実施例に係る出力回路の回路図であ
る。本実施例に係る出力回路は第1図に示すように、ド
ライバ制陣回路to及び出力ドライブ回路20から構成
されている。
る。本実施例に係る出力回路は第1図に示すように、ド
ライバ制陣回路to及び出力ドライブ回路20から構成
されている。
ドライバ制御回路lOは2人力NANDにより構成され
ており、一方の入力にトライステート制御信号DoEが
、他方の入力にテスト制御信号Qがそれぞれ入力される
。
ており、一方の入力にトライステート制御信号DoEが
、他方の入力にテスト制御信号Qがそれぞれ入力される
。
ドライバ制御回路10はテスト制御信号Qがハイレベル
rI{Jのときは、トライステート制御信号DoEを反
転して接続端子Cに出力し、テスト制御信MQがローレ
ベルrLJのときは、トライステート制御信号DoEに
無関係に、ハイレベルrHJを接続端子でに出力する。
rI{Jのときは、トライステート制御信号DoEを反
転して接続端子Cに出力し、テスト制御信MQがローレ
ベルrLJのときは、トライステート制御信号DoEに
無関係に、ハイレベルrHJを接続端子でに出力する。
ドライバ制御回路20は複合ゲート2L. 22、イン
バータ23、PMOS }ランジスタ24及びNMOS
トランジスタ25から構成されている。
バータ23、PMOS }ランジスタ24及びNMOS
トランジスタ25から構成されている。
複合ゲート2lは2人力AND及び2人力NORを接続
した構成になっており、一方の入力端子a1に出力信号
plnが入力され、他方の入力端子a2にインバータ2
3を介してドライバ制御回路10の状態が入力される。
した構成になっており、一方の入力端子a1に出力信号
plnが入力され、他方の入力端子a2にインバータ2
3を介してドライバ制御回路10の状態が入力される。
さらに、制御端子b1にテスト制御信号Rが入力される
。
。
又、複合ゲート22は2人力OR及び2人力NANDを
接続した構成になっており、一方の入力端子C に出力
信号DInが入力され、他方の入力端子C2にドライバ
制御回路10の状態が入力される。
接続した構成になっており、一方の入力端子C に出力
信号DInが入力され、他方の入力端子C2にドライバ
制御回路10の状態が入力される。
さらに、制御端子d1にテスト制御信号Sが入力される
。
。
第4図及び第5図は複合ゲート21及び22の回路図で
ある。なお、これらの回路の動作は周知であるので、そ
の説明は省略する。第4図及び第5図に示すように、複
合ゲート21はローレベルrLJのテスト制御信号Rを
入力にすることにより、NANDとして動作し、複合ゲ
ート22はハイレベルrHJのテスト制御信号Sを入力
にすることにより、NORとして動作することになる。
ある。なお、これらの回路の動作は周知であるので、そ
の説明は省略する。第4図及び第5図に示すように、複
合ゲート21はローレベルrLJのテスト制御信号Rを
入力にすることにより、NANDとして動作し、複合ゲ
ート22はハイレベルrHJのテスト制御信号Sを入力
にすることにより、NORとして動作することになる。
第6図はテスト制御信号Q..R及びSを出力するテス
ト制御信号発生回路の回路図である。このテスト制御信
号発生回路は2本のテスト制御入力信号TESTO 、
TESTIによってテスト制御信号Q,R及びSを発生
する。
ト制御信号発生回路の回路図である。このテスト制御信
号発生回路は2本のテスト制御入力信号TESTO 、
TESTIによってテスト制御信号Q,R及びSを発生
する。
第1表はテスト制御信号発生回路の真理値表である。な
お、テスト制御入力信号TESTO 、TESTIの各
条件に対応する出力回路の動作状態も併せて示す。
お、テスト制御入力信号TESTO 、TESTIの各
条件に対応する出力回路の動作状態も併せて示す。
第1表
上述したテスト制御信号発生回路を一つ設けることによ
り、複数の出力回路を接続して同時に制御できるので、
集積回路全体の素子数が著しく増えるということがなく
、テストの制御をより単純な信号の組み合わせで行なう
ことができる。
り、複数の出力回路を接続して同時に制御できるので、
集積回路全体の素子数が著しく増えるということがなく
、テストの制御をより単純な信号の組み合わせで行なう
ことができる。
PMOS }ランジスタ24及びNMOS }ランジス
タ25はそれぞれゲート電極に複合ゲート21の出力n
1及び複合ゲート22の出力n2が接続されており、出
力n 及びn2により、それぞれオン・オフ動作をする
。
タ25はそれぞれゲート電極に複合ゲート21の出力n
1及び複合ゲート22の出力n2が接続されており、出
力n 及びn2により、それぞれオン・オフ動作をする
。
又、PMOSトランジスタ24のソース電極は電源電圧
Vccに、NMOSトランジスタ25のソース電極は接
地電位GNDにそれぞれ接続されている。
Vccに、NMOSトランジスタ25のソース電極は接
地電位GNDにそれぞれ接続されている。
さらに、PMOS }ランジスタ24及びNMOS }
ランジスタ25はドレイン電極が出力端子outにそれ
ぞれ接続されている。出力端子outは出力回路が良品
であるか否かを示す信号を出力する。
ランジスタ25はドレイン電極が出力端子outにそれ
ぞれ接続されている。出力端子outは出力回路が良品
であるか否かを示す信号を出力する。
なお、第1図に示した出力回路はドライバ制御回路10
、複合ゲート21を構成するPMOS トランジスタ2
6、NMOS }ランジスタ27及び複合ゲート22を
構成するPMOSトランジスタ28、IIHOS }ラ
ンジスタ29がテスト制御回路として動作する。
、複合ゲート21を構成するPMOS トランジスタ2
6、NMOS }ランジスタ27及び複合ゲート22を
構成するPMOSトランジスタ28、IIHOS }ラ
ンジスタ29がテスト制御回路として動作する。
次に、第1図に示した出力回路の動作について、第2表
の真理値表を参照して説明する。
の真理値表を参照して説明する。
第2表
まず、通常の出力回路として動作する場合について説明
する。
する。
第2表の真理値表に示すように、テスト制御信号Q,R
及びSがそれぞれハイレベル『H』、ローレベルrLJ
及びハイレベルrHJのときは、出力回路は通常動作状
態になる。
及びSがそれぞれハイレベル『H』、ローレベルrLJ
及びハイレベルrHJのときは、出力回路は通常動作状
態になる。
従って、トライステート制御信号DoEがハイレベルr
HJのときは、内部論理回路の出力信号DInの論理レ
ベルと出力OUTの論理レベルとは同じになる。
HJのときは、内部論理回路の出力信号DInの論理レ
ベルと出力OUTの論理レベルとは同じになる。
又、トライステート制御信号DoEがローレベルrLJ
のときは、出力OUTはハイインピーダンスになる。
のときは、出力OUTはハイインピーダンスになる。
次に、出力回路をテストする場合の動作について説明す
る。
る。
端子QがローレベルrLJになると、端子ではトライス
テート制御信号DoEの論理レベルに関わりなくハイレ
ベルrHJになり、出力回路がテスト状態になる。
テート制御信号DoEの論理レベルに関わりなくハイレ
ベルrHJになり、出力回路がテスト状態になる。
まず、テスト制御信号R及びSがともにハイレベルrH
Jのときは、複合ゲート21は出力信号D に無関係に
、出力n1がローレベルrLJにIn なり、PMOSトランジスタ24がオンになる。
Jのときは、複合ゲート21は出力信号D に無関係に
、出力n1がローレベルrLJにIn なり、PMOSトランジスタ24がオンになる。
又、複合ゲート22はC 及びC2を入力とするl
2人力NORとして動作することになり、入力C がハ
イレベルrHJなので、出力信号D r , l:無関
係に出力n2がローレベルrLJになり、NMOSトラ
ンジスタ25がオフになる。
イレベルrHJなので、出力信号D r , l:無関
係に出力n2がローレベルrLJになり、NMOSトラ
ンジスタ25がオフになる。
従って、出力OUTはハイレベルrHJになり、ハイレ
ベルrHJのテストができる。
ベルrHJのテストができる。
次に、テスト制御信号R及びSがともにローレベルrL
Jのときは、複合ゲート21は人力をah及びa2とす
る2人力NANDとして動作することになり、入力a2
がローレベルrLJなので、出力信号D に無関係に出
力nlがハイレベルIn rHJになり、PMOS}ランジスタ24はオフになる
。
Jのときは、複合ゲート21は人力をah及びa2とす
る2人力NANDとして動作することになり、入力a2
がローレベルrLJなので、出力信号D に無関係に出
力nlがハイレベルIn rHJになり、PMOS}ランジスタ24はオフになる
。
又、複合ゲート22は入力C2がハイレベルrHJなの
で、出力信号D に無関係に出力n2がハイin レベルrHJになり、NMOSトランジスタ25がオン
になる。
で、出力信号D に無関係に出力n2がハイin レベルrHJになり、NMOSトランジスタ25がオン
になる。
従って、出力OUTはローレベルrLJになり、ローレ
ベルrLJのテストができる。
ベルrLJのテストができる。
次に、テスト制御信号R及びSがそれぞれローレベルr
LJ及びハイレベルrHJになると、複合ゲート2lは
a 及びa2を入力とする2人力NANDとして動作す
るとともに、複合ゲート22はC 及びC2を入力とす
る2人力NORとして■ 動作する。
LJ及びハイレベルrHJになると、複合ゲート2lは
a 及びa2を入力とする2人力NANDとして動作す
るとともに、複合ゲート22はC 及びC2を入力とす
る2人力NORとして■ 動作する。
端子でかハイレベルrHJになっているので、複合ゲー
ト2lは内部論理回路の出力信号D1nの論理レベルに
関係なく、出力ntがハイレベルrHJになる。又、複
合ゲート22は出力n2がローレベルrLJになる。
ト2lは内部論理回路の出力信号D1nの論理レベルに
関係なく、出力ntがハイレベルrHJになる。又、複
合ゲート22は出力n2がローレベルrLJになる。
従って、出力OUTはハイインピーダンスrZJになり
、ハイインピーダンスrZJのテストかできる。
、ハイインピーダンスrZJのテストかできる。
このように、複合ゲート21及び複合ゲート22は端子
での論理レベルにより、出力n 及びn2のl 論理レベルが決まり、出力回路はテスト機能がないトラ
イステートドライブ回路と同じ動作をすることになる。
での論理レベルにより、出力n 及びn2のl 論理レベルが決まり、出力回路はテスト機能がないトラ
イステートドライブ回路と同じ動作をすることになる。
上述したように、出力回路はテストのときは、内部論理
回路に対して完全に独立し、テスト制御信号Q,R及び
SによりハイレベルrHJ 、O−レベルrLJ及びハ
イインピーダンスrZJの各状態のテストができる。
回路に対して完全に独立し、テスト制御信号Q,R及び
SによりハイレベルrHJ 、O−レベルrLJ及びハ
イインピーダンスrZJの各状態のテストができる。
なお、本実施例に係る出力回路はl8トランジスタで構
成され、32トランジスタで構成されている従来の出力
回路に比べて素子数が大幅に減少している。
成され、32トランジスタで構成されている従来の出力
回路に比べて素子数が大幅に減少している。
又、出力信号D1nは2段のゲートを通るだけで出力端
子0υTに到達するので、4段のゲートを通る従来の出
力回路に比べて高速動作が可能になる。
子0υTに到達するので、4段のゲートを通る従来の出
力回路に比べて高速動作が可能になる。
ところで、出力回路のテストを容易にするためには、N
MOSトランジスタ24及びPMOSトランジスタ25
をトライステート制御信号D。E及び出力信号Dlnと
は無関係にオン・オフできればよいことになる。
MOSトランジスタ24及びPMOSトランジスタ25
をトライステート制御信号D。E及び出力信号Dlnと
は無関係にオン・オフできればよいことになる。
従来の出力回路は第2図に示すように、テストをしてい
る間に出力ドライブ回路60の接続端子Q及びCをトラ
イステート制御信号D。一び出力信号Dlnとは無関係
に強制的にハイレベルrHJ及びローレベルrLJにす
ることにより、NMOSトランジスタ65及びPMOS
}ランジスタ6Bをオン・オフしていた。
る間に出力ドライブ回路60の接続端子Q及びCをトラ
イステート制御信号D。一び出力信号Dlnとは無関係
に強制的にハイレベルrHJ及びローレベルrLJにす
ることにより、NMOSトランジスタ65及びPMOS
}ランジスタ6Bをオン・オフしていた。
このため、トライステート制御信号DoEが接続端子C
に、出力信号D1nが接続端子Qに、それぞれ到達する
までに2段以上の論理ゲート、選択回路等素子数の多い
回路を通っていた。
に、出力信号D1nが接続端子Qに、それぞれ到達する
までに2段以上の論理ゲート、選択回路等素子数の多い
回路を通っていた。
本発明では、出力ドライブ回路60の接続端子てをテス
トをしている間、強制的にローレベルrLJにしておく
と、PMOSトランジスタ64及びIIIMOS トラ
ンジスタ65はいずれもオフになることを利用して、接
続端子での直前及び各トランジスタ84、65のゲ−4
電極の直前の3か所にテスト制御信号R, S及びTに
より制御されるテスト制御回路を設けている。
トをしている間、強制的にローレベルrLJにしておく
と、PMOSトランジスタ64及びIIIMOS トラ
ンジスタ65はいずれもオフになることを利用して、接
続端子での直前及び各トランジスタ84、65のゲ−4
電極の直前の3か所にテスト制御信号R, S及びTに
より制御されるテスト制御回路を設けている。
テスト制御回路を設けることにより、PMOS }ラン
ジスタ64のゲートと2人力NANDとの間に設けられ
たテスト制御回路は、ハイレベルrHJのテストのとき
に、PMOSトランジスタ64のゲートを強制的にロー
レベルrLJにするだけでよいことになる。
ジスタ64のゲートと2人力NANDとの間に設けられ
たテスト制御回路は、ハイレベルrHJのテストのとき
に、PMOSトランジスタ64のゲートを強制的にロー
レベルrLJにするだけでよいことになる。
即ち、強制的にハイレベルrHJ及びローレベルrLJ
にする必要がないので、各テスト$1御回路が簡単な構
成になり、素子数を減らすことができるのである。
にする必要がないので、各テスト$1御回路が簡単な構
成になり、素子数を減らすことができるのである。
[発明の効果]
以上説明したように本発明によれば、ノーマルモードの
場合、ドライバ制御回路によるトライステート制御信号
を反転出力、第1の複合ゲート及び第2の複合ゲートに
よる出力信号の反転出力により、出力手段が出力信号及
びトライステート制御信号の応じて、ハイレベル、ロー
レベル及びハイインピーダンスのいずれか一つの状態を
出力し、又、テストモードの場合、ドライバ制御回路に
よるハイレベルの状態の出力、第1の複合ゲートによる
ローレベルの状態の出力、第2の複合ゲートによるハイ
レベルの状態の出力により、出力手段が第1のテスト制
御信号、第2のテスト制御信号及び第3のテスト制御信
号の状態に応じて、ハイレベル、ローレベル及びハイイ
ンピーダンスのいずれか一つの状態を出力するようにし
たので、素子数が少なく、高速動作が可能な、テストが
容易にできる出力回路が得られるという効果を奏する。
場合、ドライバ制御回路によるトライステート制御信号
を反転出力、第1の複合ゲート及び第2の複合ゲートに
よる出力信号の反転出力により、出力手段が出力信号及
びトライステート制御信号の応じて、ハイレベル、ロー
レベル及びハイインピーダンスのいずれか一つの状態を
出力し、又、テストモードの場合、ドライバ制御回路に
よるハイレベルの状態の出力、第1の複合ゲートによる
ローレベルの状態の出力、第2の複合ゲートによるハイ
レベルの状態の出力により、出力手段が第1のテスト制
御信号、第2のテスト制御信号及び第3のテスト制御信
号の状態に応じて、ハイレベル、ローレベル及びハイイ
ンピーダンスのいずれか一つの状態を出力するようにし
たので、素子数が少なく、高速動作が可能な、テストが
容易にできる出力回路が得られるという効果を奏する。
第1図は本発明の一実施例に係る出力回路の回路図、第
2図は従来の出力回路の回路図、第3図は第2図に示し
たバスドライバの回路図、第4図及び第5図は第1図に
示した複合ゲートの回路図、第6図は第1図に示した出
力回路に入力するテスト制御信号を発生する回路の回路
図である。 10・・・ドライバ制御回路、20・・・出力ドライブ
回路、21, 22・・・複合ゲート、23・・・イン
バータ、24・・・PMOSトランジスタ、25・・・
NMOS }ランジスタ。 本発明の一実施例 第1図 複合ゲート11の回路 第4図 複合ゲート12の回路 第5図 テスト制御信号発生回路 第6図 手続補正書 (自発) 平成 年
2図は従来の出力回路の回路図、第3図は第2図に示し
たバスドライバの回路図、第4図及び第5図は第1図に
示した複合ゲートの回路図、第6図は第1図に示した出
力回路に入力するテスト制御信号を発生する回路の回路
図である。 10・・・ドライバ制御回路、20・・・出力ドライブ
回路、21, 22・・・複合ゲート、23・・・イン
バータ、24・・・PMOSトランジスタ、25・・・
NMOS }ランジスタ。 本発明の一実施例 第1図 複合ゲート11の回路 第4図 複合ゲート12の回路 第5図 テスト制御信号発生回路 第6図 手続補正書 (自発) 平成 年
Claims (1)
- 【特許請求の範囲】 トライステート制御信号及び第1のテスト制御信号が入
力され、ノーマルモードのときは、該トライステート制
御信号を反転出力し、テストモードのときは、ハイレベ
ルの状態を出力するドライバ制御回路と、 内部論理回路からの出力信号、前記ドライバ制御回路の
反転出力信号及び第2のテスト制御信号が入力され、ノ
ーマルモードのときは、出力信号を反転出力し、テスト
モードのときは、ローレベルの状態を出力する第1の複
合ゲートと、 前記出力信号、前記ドライバ制御回路の出力信号及び第
3のテスト制御信号が入力され、ノーマルモードのとき
は、該出力信号を反転出力し、テストモードのときは、
ハイレベルの状態を出力する第2の複合ゲートと、 前記第1の複合ゲート及び前記第2の複合ゲートの出力
が入力され、ノーマルモードのときは、前記出力信号及
び前記トライステート制御信号に応じて、ハイレベル、
ローレベル及びハイインピーダンスのうち、いずれか一
つの状態を出力し、テストモードのときは、前記第1の
テスト制御信号、前記第2のテスト制御信号及び前記第
3のテスト制御信号の状態に応じて、ハイレベル、ロー
レベル及びハイインピーダンスのうち、いずれか一つの
状態を出力する出力手段と、 を備えたことを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1051963A JPH02232577A (ja) | 1989-03-06 | 1989-03-06 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1051963A JPH02232577A (ja) | 1989-03-06 | 1989-03-06 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02232577A true JPH02232577A (ja) | 1990-09-14 |
Family
ID=12901520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1051963A Pending JPH02232577A (ja) | 1989-03-06 | 1989-03-06 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02232577A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7463063B2 (en) | 2006-05-23 | 2008-12-09 | Sharp Kabushiki Kaisha | Semiconductor device |
JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1989
- 1989-03-06 JP JP1051963A patent/JPH02232577A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7463063B2 (en) | 2006-05-23 | 2008-12-09 | Sharp Kabushiki Kaisha | Semiconductor device |
JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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