JPH02232577A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路の出力回路に関し、さらに詳し
くは直流テストを容易にする機能を備えた出力回路に関
する。

［従来の技術］ 一般に、半導体集積回路は相互に接続された入力回路、
内部論理回路及び出力回路から構成されている。

この半導体集禎回路のテストとしては、内部論理回路の
論理機能を確認するａ！能テスト及び直流テスト等があ
る。機能テストは半導体集積回路の動作周波数（１〜５
０ＭＨｚ　）又は動作周波数に近い周波数のクロック信
号を半導体集積回路に加えることにより行なう。又、直
流テストは、例えば出力回路の出力がローレベルｒＬＪ
になるように、出力回路への人力信号の論理レベル及び
内部論理回路の状態を設定しておき、一定のシンク電流
条件下で実際の出力回路の論理レベルを測定し、出力回
路の良、不良を判定するテストである。

直流テストは全く別に新たに内部論理回路の状態を設定
する手順が必要なので、機能テストとは手順を別けて別
に行なう。

なお、直流テストはテストする装置の制約等から一つの
出力回路毎に行ない、一つの出力回路のテストに数票Ｓ
程度を要する。

ところで、内部論理回路が高集積化、複雑化した今日に
おいては、出力回路がテスト用の論理レベル、即ちハイ
レベル『Ｈ』、ローレベルｒＬＪ及びハイインピーダン
スｒＺＪ等を出力するように、内部論理回路の状態を設
定するためには、多くのクロック信号及び複雑な手順が
必要になっている。

この結果、直流テストに要する時間が非常に長くなって
しまう。雪のため、内部論理ロ路の状態に拘らず、出力
回路を任意の論理レベルに設定できる出力回路が提案さ
れている。

第２図は特開昭８２−２Ｂ９４．１８号公報に記載され
ている出力回路の回路図である。この出力回路は選択回
路４０、出力ドライバ制御回路５０及び出力ドライブ回
路６０から構成されている。

選択回路４０はトライステートインバータ４１、４２及
びインバータ４３から構成されており、テスト制御信号
Ｔ。一制御により、内部論理回路（図示せず）からの出
力信号（以下、単に出力信号という）”Ｉｎ及びテスト
専用出力信号ＴＤ１ｎのうち、いずれか一方を出力する
。選択回路４０はテスト制御信号”　ＯＢがハイレベル
『Ｈ』　（又は、ローレベルｒＬＪ　）のときは出力信
号Ｔ１ｎを、テスト制御信号ＴｏＥがローレベルｒＬＪ
　　（又はハイレベル『Ｈ」）のときはテスト専用出力
信号ＴＤ，　ｎを接続端子Ｑに出力する。

なお、接続端子Ｑは接続端子Ｃがハイインピーダンスで
ない状態のときに、ローレベルｒＬＪの状態又はハイレ
ベルｒＨＪの状態を切り換える信号を入力する端子であ
る。

出力ドライバ制御回路５０はＮ　Ｏ　Ｒ　５１及び５２
から構成されており、テスト制御信号Ｔ。Ｅ及びリセッ
ト信号ＲＳＴに基づいて、接続端子Ｃからトライステー
ト制御信号Ｄ。Ｅをそのまま出力し、又はトライステー
ト制御信号ＤｏＥと無関係にハイレベルｒＨＪ又はロー
レベルｒＬＪを出力するかを制御する。

出力ドライブ回路ＢＯはＮＡＮＤ６Ｌ８２、インバータ
６３、ＮＭＯＳ　｝ランジスタ６４及びＮＭＯＳ　トラ
ンジスタＢ５から構成されており、選択回路４０及び出
力ドライバ制ａ回路５０の制御に従って、出力端子ＯＵ
Ｔにハイレベル『Ｈ』、ローレベルｒＬＪ又はハイイン
ピーダンスｒＺＪの３状態のうち、いずれか一つの状態
を出力する。即ち、出力ドライブ回路６０はトライステ
ート出力回路である。

このように、従来の出力回路は出方信号Ｄｉｒ＋及びト
ライステート１リ御信号Ｄ。。を選択回路４ｏ及び出力
ドライバ制御回路５０を介して出力ドライブ回路６０に
出力するので、内部論理回路の状態に拘らず、３本のテ
スト信号線”Ｊｎ’　”　ＯＥ及びＲＳＴにより直接、
出力ドライブ回路６ｏの出力端子ＯＵＴをハイレベル『
Ｈ』、ローレベルｒＬＪ又はハイインピーダンスｒＺＪ
の状態．１ζ設定できる。

［発明が解決しようとする課題］ しかし、上記構成の従来の出力回路は全部で３４個のＭ
ＯＳ　｝ランジスタから構成されている。即ち、トライ
ステートインバータ４１及び４２が４個、ＮＡＮＤ４３
が４個、ＮＯＲ５１及び５２が３個、ＮＡＮＤ８１，　
１３２が３個、インバータＢ３、Ｂ４が４個、出力トラ
ンジスタ６５及びＢ６が１個のＭＯｓトランジスタがら
それぞれ構成されている。このため、出力回路の構成が
複雑になるという問題点があった。

なお、トライステートインバータ４１及び４２を第３図
に示すように素子数の少ないクロックド・インバー夕で
それぞれ実現するものとして、出力回路の素子数を数え
た。

このように出力回路を構成する素子数が多いことは、特
に多数の入出力回路から構成されているゲートアレイ等
において、集積度の向上を妨げ、又歩留まりを低下させ
る要因になる。

さらに、出力信号Ｄ１ｎは出力端子ｏｕｔに到達するま
でに、４段のゲートを通るので、実際に出力回路を動作
させるときに、動作速度が遅くなるという問題点があっ
た。

本発明は上記問題点を解決するためになされたもので、
素子数が少なく、高速動作が可能な、テストが容易にで
きる出力回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る出力回路は、トライステート制御信号及び
第１のテスト制御信号が入力され、ノーマルモードのと
きは、トライステート制御信号を反転出力し、テストモ
ードのときは、ハイレベルの状態を出力するドライバ制
御回路と、内部論理回路からの出力信号、ドライバ制御
回路の反転出力信号及び第２のテスト！１御信号が入力
され、ノーマルモードのときは、出力信号を反転出力し
、テストモードのときは、ローレベルの状態を出力する
第１の複合ゲートと、出力信号、ドライバ制御回路の出
力信号及び第３のテスト制御信号が入力され、ノーマル
モードのときは、出力信号を反転出力し、テストモード
のときは、ハイレベルの状態を出力する第２の複合ゲー
トと、複合ゲート及びの出力が入力され、ノーマルモー
ドのときは、出力信号及びトライステート制御信号に応
じて、ハイレベル、ローレベル及びハイインピーダンス
のうち、いずれか一つの状態を出力し、テストモードの
ときは、第１のテスト制御信号、第２のテスト制御信号
及び第３のテスト制御信号の状態に応じて、ハイレベル
、ローレベル及びハイインピーダンスのうち、いずれか
一つの状態を出力する出力手段とを備えている。

［作　用コ 上記構成の出力回路は、ノーマルモードの場合、ドライ
バ制御回路がトライステート＄Ｉ１御信号を反転出力し
、第１の複合ゲート及び第２の複合ゲートが出力信号を
反転出力し、出力手段が出力信号及びトライステート制
御信号に応じて、ハイレベル、ローレベル及びハイイン
ピーダンスのいずれか一つの状態を出力する。

又、テストモードの場合、ドライバ制御回路がハイレベ
ルの状態を出力し、第１の複合ゲートがローレベルの状
態を出力し、第２の複合ゲートがハイレベルの状態を出
力し、出力手段が第１のテスト制御信号、第２のテスト
制御信号及び第３のテスト制御信号の状態に応じて、ハ
イレベル、ローレベル及びハイインピーダンスのいずれ
が一つの状態を出力する。

［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第１図は本発明の一実施例に係る出力回路の回路図であ
る。本実施例に係る出力回路は第１図に示すように、ド
ライバ制陣回路ｔｏ及び出力ドライブ回路２０から構成
されている。

ドライバ制御回路ｌＯは２人力ＮＡＮＤにより構成され
ており、一方の入力にトライステート制御信号ＤｏＥが
、他方の入力にテスト制御信号Ｑがそれぞれ入力される
。

ドライバ制御回路１０はテスト制御信号Ｑがハイレベル
ｒＩ｛Ｊのときは、トライステート制御信号ＤｏＥを反
転して接続端子Ｃに出力し、テスト制御信ＭＱがローレ
ベルｒＬＪのときは、トライステート制御信号ＤｏＥに
無関係に、ハイレベルｒＨＪを接続端子でに出力する。

ドライバ制御回路２０は複合ゲート２Ｌ．　２２、イン
バータ２３、ＰＭＯＳ　｝ランジスタ２４及びＮＭＯＳ
　トランジスタ２５から構成されている。

複合ゲート２ｌは２人力ＡＮＤ及び２人力ＮＯＲを接続
した構成になっており、一方の入力端子ａ１に出力信号
ｐｌｎが入力され、他方の入力端子ａ２にインバータ２
３を介してドライバ制御回路１０の状態が入力される。

さらに、制御端子ｂ１にテスト制御信号Ｒが入力される
。

又、複合ゲート２２は２人力ＯＲ及び２人力ＮＡＮＤを
接続した構成になっており、一方の入力端子Ｃ　に出力
信号ＤＩｎが入力され、他方の入力端子Ｃ２にドライバ
制御回路１０の状態が入力される。

さらに、制御端子ｄ１にテスト制御信号Ｓが入力される
。

第４図及び第５図は複合ゲート２１及び２２の回路図で
ある。なお、これらの回路の動作は周知であるので、そ
の説明は省略する。第４図及び第５図に示すように、複
合ゲート２１はローレベルｒＬＪのテスト制御信号Ｒを
入力にすることにより、ＮＡＮＤとして動作し、複合ゲ
ート２２はハイレベルｒＨＪのテスト制御信号Ｓを入力
にすることにより、ＮＯＲとして動作することになる。

第６図はテスト制御信号Ｑ．．Ｒ及びＳを出力するテス
ト制御信号発生回路の回路図である。このテスト制御信
号発生回路は２本のテスト制御入力信号ＴＥＳＴＯ　、
ＴＥＳＴＩによってテスト制御信号Ｑ，Ｒ及びＳを発生
する。

第１表はテスト制御信号発生回路の真理値表である。な
お、テスト制御入力信号ＴＥＳＴＯ　、ＴＥＳＴＩの各
条件に対応する出力回路の動作状態も併せて示す。

第１表 上述したテスト制御信号発生回路を一つ設けることによ
り、複数の出力回路を接続して同時に制御できるので、
集積回路全体の素子数が著しく増えるということがなく
、テストの制御をより単純な信号の組み合わせで行なう
ことができる。

ＰＭＯＳ　｝ランジスタ２４及びＮＭＯＳ　｝ランジス
タ２５はそれぞれゲート電極に複合ゲート２１の出力ｎ
１及び複合ゲート２２の出力ｎ２が接続されており、出
力ｎ　及びｎ２により、それぞれオン・オフ動作をする
。

又、ＰＭＯＳトランジスタ２４のソース電極は電源電圧
Ｖｃｃに、ＮＭＯＳトランジスタ２５のソース電極は接
地電位ＧＮＤにそれぞれ接続されている。

さらに、ＰＭＯＳ　｝ランジスタ２４及びＮＭＯＳ　｝
ランジスタ２５はドレイン電極が出力端子ｏｕｔにそれ
ぞれ接続されている。出力端子ｏｕｔは出力回路が良品
であるか否かを示す信号を出力する。

なお、第１図に示した出力回路はドライバ制御回路１０
、複合ゲート２１を構成するＰＭＯＳ　トランジスタ２
６、ＮＭＯＳ　｝ランジスタ２７及び複合ゲート２２を
構成するＰＭＯＳトランジスタ２８、ＩＩＨＯＳ　｝ラ
ンジスタ２９がテスト制御回路として動作する。

次に、第１図に示した出力回路の動作について、第２表
の真理値表を参照して説明する。

第２表 まず、通常の出力回路として動作する場合について説明
する。

第２表の真理値表に示すように、テスト制御信号Ｑ，Ｒ
及びＳがそれぞれハイレベル『Ｈ』、ローレベルｒＬＪ
及びハイレベルｒＨＪのときは、出力回路は通常動作状
態になる。

従って、トライステート制御信号ＤｏＥがハイレベルｒ
ＨＪのときは、内部論理回路の出力信号ＤＩｎの論理レ
ベルと出力ＯＵＴの論理レベルとは同じになる。

又、トライステート制御信号ＤｏＥがローレベルｒＬＪ
のときは、出力ＯＵＴはハイインピーダンスになる。

次に、出力回路をテストする場合の動作について説明す
る。

端子ＱがローレベルｒＬＪになると、端子ではトライス
テート制御信号ＤｏＥの論理レベルに関わりなくハイレ
ベルｒＨＪになり、出力回路がテスト状態になる。

まず、テスト制御信号Ｒ及びＳがともにハイレベルｒＨ
Ｊのときは、複合ゲート２１は出力信号Ｄ　に無関係に
、出力ｎ１がローレベルｒＬＪにＩｎ なり、ＰＭＯＳトランジスタ２４がオンになる。

又、複合ゲート２２はＣ　及びＣ２を入力とするｌ ２人力ＮＯＲとして動作することになり、入力Ｃ　がハ
イレベルｒＨＪなので、出力信号Ｄ　ｒ　，　ｌ：無関
係に出力ｎ２がローレベルｒＬＪになり、ＮＭＯＳトラ
ンジスタ２５がオフになる。

従って、出力ＯＵＴはハイレベルｒＨＪになり、ハイレ
ベルｒＨＪのテストができる。

次に、テスト制御信号Ｒ及びＳがともにローレベルｒＬ
Ｊのときは、複合ゲート２１は人力をａｈ及びａ２とす
る２人力ＮＡＮＤとして動作することになり、入力ａ２
がローレベルｒＬＪなので、出力信号Ｄ　に無関係に出
力ｎｌがハイレベルＩｎ ｒＨＪになり、ＰＭＯＳ｝ランジスタ２４はオフになる
。

又、複合ゲート２２は入力Ｃ２がハイレベルｒＨＪなの
で、出力信号Ｄ　に無関係に出力ｎ２がハイｉｎ レベルｒＨＪになり、ＮＭＯＳトランジスタ２５がオン
になる。

従って、出力ＯＵＴはローレベルｒＬＪになり、ローレ
ベルｒＬＪのテストができる。

次に、テスト制御信号Ｒ及びＳがそれぞれローレベルｒ
ＬＪ及びハイレベルｒＨＪになると、複合ゲート２ｌは
ａ　及びａ２を入力とする２人力ＮＡＮＤとして動作す
るとともに、複合ゲート２２はＣ　及びＣ２を入力とす
る２人力ＮＯＲとして■ 動作する。

端子でかハイレベルｒＨＪになっているので、複合ゲー
ト２ｌは内部論理回路の出力信号Ｄ１ｎの論理レベルに
関係なく、出力ｎｔがハイレベルｒＨＪになる。又、複
合ゲート２２は出力ｎ２がローレベルｒＬＪになる。

従って、出力ＯＵＴはハイインピーダンスｒＺＪになり
、ハイインピーダンスｒＺＪのテストかできる。

このように、複合ゲート２１及び複合ゲート２２は端子
での論理レベルにより、出力ｎ　及びｎ２のｌ 論理レベルが決まり、出力回路はテスト機能がないトラ
イステートドライブ回路と同じ動作をすることになる。

上述したように、出力回路はテストのときは、内部論理
回路に対して完全に独立し、テスト制御信号Ｑ，Ｒ及び
ＳによりハイレベルｒＨＪ　、Ｏ−レベルｒＬＪ及びハ
イインピーダンスｒＺＪの各状態のテストができる。

なお、本実施例に係る出力回路はｌ８トランジスタで構
成され、３２トランジスタで構成されている従来の出力
回路に比べて素子数が大幅に減少している。

又、出力信号Ｄ１ｎは２段のゲートを通るだけで出力端
子０υＴに到達するので、４段のゲートを通る従来の出
力回路に比べて高速動作が可能になる。

ところで、出力回路のテストを容易にするためには、Ｎ
ＭＯＳトランジスタ２４及びＰＭＯＳトランジスタ２５
をトライステート制御信号Ｄ。Ｅ及び出力信号Ｄｌｎと
は無関係にオン・オフできればよいことになる。

従来の出力回路は第２図に示すように、テストをしてい
る間に出力ドライブ回路６０の接続端子Ｑ及びＣをトラ
イステート制御信号Ｄ。一び出力信号Ｄｌｎとは無関係
に強制的にハイレベルｒＨＪ及びローレベルｒＬＪにす
ることにより、ＮＭＯＳトランジスタ６５及びＰＭＯＳ
　｝ランジスタ６Ｂをオン・オフしていた。

このため、トライステート制御信号ＤｏＥが接続端子Ｃ
に、出力信号Ｄ１ｎが接続端子Ｑに、それぞれ到達する
までに２段以上の論理ゲート、選択回路等素子数の多い
回路を通っていた。

本発明では、出力ドライブ回路６０の接続端子てをテス
トをしている間、強制的にローレベルｒＬＪにしておく
と、ＰＭＯＳトランジスタ６４及びＩＩＩＭＯＳ　トラ
ンジスタ６５はいずれもオフになることを利用して、接
続端子での直前及び各トランジスタ８４、６５のゲ−４
電極の直前の３か所にテスト制御信号Ｒ，　Ｓ及びＴに
より制御されるテスト制御回路を設けている。

テスト制御回路を設けることにより、ＰＭＯＳ　｝ラン
ジスタ６４のゲートと２人力ＮＡＮＤとの間に設けられ
たテスト制御回路は、ハイレベルｒＨＪのテストのとき
に、ＰＭＯＳトランジスタ６４のゲートを強制的にロー
レベルｒＬＪにするだけでよいことになる。

即ち、強制的にハイレベルｒＨＪ及びローレベルｒＬＪ
にする必要がないので、各テスト＄１御回路が簡単な構
成になり、素子数を減らすことができるのである。

［発明の効果］ 以上説明したように本発明によれば、ノーマルモードの
場合、ドライバ制御回路によるトライステート制御信号
を反転出力、第１の複合ゲート及び第２の複合ゲートに
よる出力信号の反転出力により、出力手段が出力信号及
びトライステート制御信号の応じて、ハイレベル、ロー
レベル及びハイインピーダンスのいずれか一つの状態を
出力し、又、テストモードの場合、ドライバ制御回路に
よるハイレベルの状態の出力、第１の複合ゲートによる
ローレベルの状態の出力、第２の複合ゲートによるハイ
レベルの状態の出力により、出力手段が第１のテスト制
御信号、第２のテスト制御信号及び第３のテスト制御信
号の状態に応じて、ハイレベル、ローレベル及びハイイ
ンピーダンスのいずれか一つの状態を出力するようにし
たので、素子数が少なく、高速動作が可能な、テストが
容易にできる出力回路が得られるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例に係る出力回路の回路図、第
２図は従来の出力回路の回路図、第３図は第２図に示し
たバスドライバの回路図、第４図及び第５図は第１図に
示した複合ゲートの回路図、第６図は第１図に示した出
力回路に入力するテスト制御信号を発生する回路の回路
図である。 １０・・・ドライバ制御回路、２０・・・出力ドライブ
回路、２１，　２２・・・複合ゲート、２３・・・イン
バータ、２４・・・ＰＭＯＳトランジスタ、２５・・・
ＮＭＯＳ　｝ランジスタ。 本発明の一実施例 第１図 複合ゲート１１の回路 第４図 複合ゲート１２の回路 第５図 テスト制御信号発生回路 第６図 手続補正書 （自発） 平成　　年

Claims (1)

1. 【特許請求の範囲】 トライステート制御信号及び第１のテスト制御信号が入
   力され、ノーマルモードのときは、該トライステート制
   御信号を反転出力し、テストモードのときは、ハイレベ
   ルの状態を出力するドライバ制御回路と、 内部論理回路からの出力信号、前記ドライバ制御回路の
   反転出力信号及び第２のテスト制御信号が入力され、ノ
   ーマルモードのときは、出力信号を反転出力し、テスト
   モードのときは、ローレベルの状態を出力する第１の複
   合ゲートと、 前記出力信号、前記ドライバ制御回路の出力信号及び第
   ３のテスト制御信号が入力され、ノーマルモードのとき
   は、該出力信号を反転出力し、テストモードのときは、
   ハイレベルの状態を出力する第２の複合ゲートと、 前記第１の複合ゲート及び前記第２の複合ゲートの出力
   が入力され、ノーマルモードのときは、前記出力信号及
   び前記トライステート制御信号に応じて、ハイレベル、
   ローレベル及びハイインピーダンスのうち、いずれか一
   つの状態を出力し、テストモードのときは、前記第１の
   テスト制御信号、前記第２のテスト制御信号及び前記第
   ３のテスト制御信号の状態に応じて、ハイレベル、ロー
   レベル及びハイインピーダンスのうち、いずれか一つの
   状態を出力する出力手段と、 を備えたことを特徴とする出力回路。